JP2578730B2 - 半導体メモリ装置のワードラインドライバ - Google Patents
半導体メモリ装置のワードラインドライバInfo
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置（semi
conductor memory device ）に係るもので、詳しくはシ
ステムから入力されたロー（row ）アドレスに対応し、
ワードラインを活性化させるワードラインドライバ（wo
rd-line driver）に関するものである。
conductor memory device ）に係るもので、詳しくはシ
ステムから入力されたロー（row ）アドレスに対応し、
ワードラインを活性化させるワードラインドライバ（wo
rd-line driver）に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置の高集積化
は、データアクセス（data access ）の動作を高速にさ
せ、消費電力の省力化を図るべきである。しかし、半導
体メモリ装置の設計および製造工程においては、このよ
うなことを満足させるということは極めて難しいので、
可能な限り最大に接近させる研究が現在進行されてい
る。かつ、上記した半導体メモリ装置を高集積化するた
めデータのアクセス動作を高速にさせる場合は、ビット
ラインに乗せられたデータをセンシングさせる他、メモ
リセルのデータ選択動作を高速化しなければならない。
特に、メモリセルの選択動作を高速化させるためには、
ローアドレスの入力される早い時間内に、対応するワー
ドラインを活性化させるべきである。また、該ワードラ
インを活性化させる経路として、半導体メモリ装置にお
いては、ローアドレスの入力されるアドレス入力バッフ
ァと、該アドレス入力バッファから出力された内部ロー
アドレスをデコーディングするワードラインデコーダ
（またはローデコーダとも称す）と、該ワードラインデ
コーダの出力信号に応答し所定のワードラインを活性化
させるワードラインドライバとを備えている。この場
合、特に、該ワードラインドライバは、同一チップ上に
集積されるメモリセルの数に比例してその数が増加さ
れ、ワードラインの活性化を高速に行なうようになって
いる。
は、データアクセス（data access ）の動作を高速にさ
せ、消費電力の省力化を図るべきである。しかし、半導
体メモリ装置の設計および製造工程においては、このよ
うなことを満足させるということは極めて難しいので、
可能な限り最大に接近させる研究が現在進行されてい
る。かつ、上記した半導体メモリ装置を高集積化するた
めデータのアクセス動作を高速にさせる場合は、ビット
ラインに乗せられたデータをセンシングさせる他、メモ
リセルのデータ選択動作を高速化しなければならない。
特に、メモリセルの選択動作を高速化させるためには、
ローアドレスの入力される早い時間内に、対応するワー
ドラインを活性化させるべきである。また、該ワードラ
インを活性化させる経路として、半導体メモリ装置にお
いては、ローアドレスの入力されるアドレス入力バッフ
ァと、該アドレス入力バッファから出力された内部ロー
アドレスをデコーディングするワードラインデコーダ
（またはローデコーダとも称す）と、該ワードラインデ
コーダの出力信号に応答し所定のワードラインを活性化
させるワードラインドライバとを備えている。この場
合、特に、該ワードラインドライバは、同一チップ上に
集積されるメモリセルの数に比例してその数が増加さ
れ、ワードラインの活性化を高速に行なうようになって
いる。
【０００３】そして、従来ワードラインドライバにおい
ては、米国特許第４，５１４，８２９号（登録日：１
９８５．４．３０、発明者 Hu H. Chao ）に記載され、
図２に示したように、ワードラインデコーダ（図示され
ず）の出力信号のワードラインデコーディング信号ＡＤ
Ｓに応答し、２つのワードラインドライバが選択的に活
性化され、該活性化により１つのワードラインドライバ
に入力されるソース電源としてのロー選択信号が他の１
つのワードラインドライバに影響を及ぼすようになって
いる。すなわち、図２中の図面符号Ｍ１，Ｍ２，Ｍ３に
て表示された回路を第１ワードラインドライバとし、図
面符号Ｍ４，Ｍ５，Ｍ６にて表示された回路を第２ワー
ドラインドライバであると仮定すると、第１ロー選択信
号Ｒ１はワードラインＷＬ０のソース電源に作用し、第
２ロー選択信号Ｒ２はワードラインＷＬ１のソース電源
に作用するロー選択信号となる。
ては、米国特許第４，５１４，８２９号（登録日：１
９８５．４．３０、発明者 Hu H. Chao ）に記載され、
図２に示したように、ワードラインデコーダ（図示され
ず）の出力信号のワードラインデコーディング信号ＡＤ
Ｓに応答し、２つのワードラインドライバが選択的に活
性化され、該活性化により１つのワードラインドライバ
に入力されるソース電源としてのロー選択信号が他の１
つのワードラインドライバに影響を及ぼすようになって
いる。すなわち、図２中の図面符号Ｍ１，Ｍ２，Ｍ３に
て表示された回路を第１ワードラインドライバとし、図
面符号Ｍ４，Ｍ５，Ｍ６にて表示された回路を第２ワー
ドラインドライバであると仮定すると、第１ロー選択信
号Ｒ１はワードラインＷＬ０のソース電源に作用し、第
２ロー選択信号Ｒ２はワードラインＷＬ１のソース電源
に作用するロー選択信号となる。
【０００４】かつ、このように構成されたワードライン
ドライバの活性化動作においては、ワードラインデコー
ディング信号ＡＤＳが非活性化レベルの論理“ハイ（hi
gh）”状態（内部電源電圧と同様または近似した電圧レ
ベルに該当する）に入力されると、第１および第２ワー
ドラインドライバはそれぞれ非活性化状態になる。次い
で、ローアドレスの入力に応答しワードラインデコーデ
ィング信号ＡＤＳが活性化レベルの論理“ロー（low
）”状態（接地電圧と同様または近似した電圧レベル
に該当する）に入力されると、第１および第２ワードラ
インドライバは活性化状態になり、ワードラインデコー
ディング信号ＡＤＳの“ロー”状態の入力に応答して、
第１ワードラインドライバのＰ−ＭＯＳトランジスタＭ
１および第２ワードラインドライバのＰ−ＭＯＳトラン
ジスタＭ４はそれぞれターンオン（turn-on ）される。
この場合、チップ内に入力されたローアドレスがワード
ラインＷＬ０を選択するアドレスであると、第１ロー選
択信号Ｒ１が活性化され、前記ローアドレスがワードラ
インＷＬ１を選択するアドレスであると、第２ロー選択
信号Ｒ２が活性化される。たとえば、前記ローアドレス
がワードラインＷＬ０を選択するアドレスであると、第
１ロー選択信号Ｒ１は活性化レベルの“ハイ”状態にな
り、第２ロー選択信号Ｒ２は非活性化レベルの“ロー”
状態になる。次いで、ワードラインＷＬ０は第１ロー選
択信号Ｒ１と同様な電圧レベルに出力され、ワードライ
ンＷＬ１はＮ−ＭＯＳトランジスタＭ５，Ｍ６のターン
オンにより接地レベルのＧＮＤレベルに維持される。も
し、前記ローアドレスがワードラインＷＬ１を選択する
アドレスであると、前述した状態とは反対に、第１およ
び第２ワードラインドライバが作動される。
ドライバの活性化動作においては、ワードラインデコー
ディング信号ＡＤＳが非活性化レベルの論理“ハイ（hi
gh）”状態（内部電源電圧と同様または近似した電圧レ
ベルに該当する）に入力されると、第１および第２ワー
ドラインドライバはそれぞれ非活性化状態になる。次い
で、ローアドレスの入力に応答しワードラインデコーデ
ィング信号ＡＤＳが活性化レベルの論理“ロー（low
）”状態（接地電圧と同様または近似した電圧レベル
に該当する）に入力されると、第１および第２ワードラ
インドライバは活性化状態になり、ワードラインデコー
ディング信号ＡＤＳの“ロー”状態の入力に応答して、
第１ワードラインドライバのＰ−ＭＯＳトランジスタＭ
１および第２ワードラインドライバのＰ−ＭＯＳトラン
ジスタＭ４はそれぞれターンオン（turn-on ）される。
この場合、チップ内に入力されたローアドレスがワード
ラインＷＬ０を選択するアドレスであると、第１ロー選
択信号Ｒ１が活性化され、前記ローアドレスがワードラ
インＷＬ１を選択するアドレスであると、第２ロー選択
信号Ｒ２が活性化される。たとえば、前記ローアドレス
がワードラインＷＬ０を選択するアドレスであると、第
１ロー選択信号Ｒ１は活性化レベルの“ハイ”状態にな
り、第２ロー選択信号Ｒ２は非活性化レベルの“ロー”
状態になる。次いで、ワードラインＷＬ０は第１ロー選
択信号Ｒ１と同様な電圧レベルに出力され、ワードライ
ンＷＬ１はＮ−ＭＯＳトランジスタＭ５，Ｍ６のターン
オンにより接地レベルのＧＮＤレベルに維持される。も
し、前記ローアドレスがワードラインＷＬ１を選択する
アドレスであると、前述した状態とは反対に、第１およ
び第２ワードラインドライバが作動される。
【０００５】また、従来ワードラインドライバの他の例
として、米国特許第４，９５３，１３３号に記載さ
れ、図３に示したように、６個のトランジスタを有し、
１つのワードラインドライバに１つのロー選択信号のみ
が供給されて、不必要な電力消費を抑制し得るように構
成されている。
として、米国特許第４，９５３，１３３号に記載さ
れ、図３に示したように、６個のトランジスタを有し、
１つのワードラインドライバに１つのロー選択信号のみ
が供給されて、不必要な電力消費を抑制し得るように構
成されている。
【０００６】さらに、このように構成された項記載の
ワードラインドライバの作用においては、ワードライン
デコーディング信号ＡＤＳが非活性化レベルの“ハイ”
状態に入力されると、Ｐ−ＭＯＳトランジスタＭ７がタ
ーンオフしてＮ−ＭＯＳトランジスタＭ８はターンオン
され、２つのロー選択信号Ｒ１，Ｒ２が“ハイ”状態に
入力されるかまたはそれらロー選択信号Ｒ１，Ｒ２中、
１つのみが“ハイ”状態に入力されても、すべてのワー
ドラインＷＬ０，ＷＬ１は非活性化レベルの“ロー”状
態になる。次いで、ワードラインデコーディング信号Ａ
ＤＳが活性化レベルの“ロー”状態に入力されると、Ｐ
−ＭＯＳトランジスタＭ７はターンオンされ、Ｎ−ＭＯ
ＳトランジスタＭ８はターンオフされる。この場合、ワ
ードラインＷＬ０を選択するためワードラインドライバ
がトランジスタＭ１１およびＭ１２にて構成され、ワー
ドラインＷＬ１を選択するためワードラインドライバが
トランジスタＭ９およびＭ１０にて構成されると仮定す
ると、ロー選択信号Ｒ１またはＲ２中、ローに入力され
るワードラインドライバのみが活性化され、それに対応
するワードラインＷＬ０またはＷＬ１は“ハイ”状態に
出力される。
ワードラインドライバの作用においては、ワードライン
デコーディング信号ＡＤＳが非活性化レベルの“ハイ”
状態に入力されると、Ｐ−ＭＯＳトランジスタＭ７がタ
ーンオフしてＮ−ＭＯＳトランジスタＭ８はターンオン
され、２つのロー選択信号Ｒ１，Ｒ２が“ハイ”状態に
入力されるかまたはそれらロー選択信号Ｒ１，Ｒ２中、
１つのみが“ハイ”状態に入力されても、すべてのワー
ドラインＷＬ０，ＷＬ１は非活性化レベルの“ロー”状
態になる。次いで、ワードラインデコーディング信号Ａ
ＤＳが活性化レベルの“ロー”状態に入力されると、Ｐ
−ＭＯＳトランジスタＭ７はターンオンされ、Ｎ−ＭＯ
ＳトランジスタＭ８はターンオフされる。この場合、ワ
ードラインＷＬ０を選択するためワードラインドライバ
がトランジスタＭ１１およびＭ１２にて構成され、ワー
ドラインＷＬ１を選択するためワードラインドライバが
トランジスタＭ９およびＭ１０にて構成されると仮定す
ると、ロー選択信号Ｒ１またはＲ２中、ローに入力され
るワードラインドライバのみが活性化され、それに対応
するワードラインＷＬ０またはＷＬ１は“ハイ”状態に
出力される。
【０００７】
【発明が解決しようとする課題】しかるに、このように
構成された従来の半導体メモリ装置のワードラインドラ
イバにおいては、前記項に記載された装置の場合、チ
ップ内の２つのワードラインに、６個のトランジスタが
接続されているため、高集積半導体メモリ装置の周辺回
路領域が拡大されるという不都合な点があった。かつ、
ワードラインドライバを駆動するための消費電力が増大
されるという不都合な点があった。
構成された従来の半導体メモリ装置のワードラインドラ
イバにおいては、前記項に記載された装置の場合、チ
ップ内の２つのワードラインに、６個のトランジスタが
接続されているため、高集積半導体メモリ装置の周辺回
路領域が拡大されるという不都合な点があった。かつ、
ワードラインドライバを駆動するための消費電力が増大
されるという不都合な点があった。
【０００８】また、前記項に記載された装置の場合、
やはり６個のトランジスタにより構成されるため、高集
積半導体メモリ装置の周辺回路領域が拡大されるという
不都合な点があった。
やはり６個のトランジスタにより構成されるため、高集
積半導体メモリ装置の周辺回路領域が拡大されるという
不都合な点があった。
【０００９】それで、このような問題点を解決するため
本発明者たちは研究を重ねた結果次のような半導体メモ
リ装置のワードラインドライバを提供しようとするもの
である。
本発明者たちは研究を重ねた結果次のような半導体メモ
リ装置のワードラインドライバを提供しようとするもの
である。
【００１０】本発明の他の目的は、占有面積を減らして
高集積化を図り得る半導体メモリ装置のワードラインド
ライバを提供しようとするものである。
高集積化を図り得る半導体メモリ装置のワードラインド
ライバを提供しようとするものである。
【００１１】また、本発明の目的は、消費電力を減らし
省力化を図り得る半導体メモリ装置のワードラインドラ
イバを提供しようとするものである。
省力化を図り得る半導体メモリ装置のワードラインドラ
イバを提供しようとするものである。
【００１２】
【課題を解決するための手段】そして、このような本発
明の目的は、ワードラインデコーディング信号の入力に
応答し所定の第１ワードラインの連結される第１ノード
に第１ロー選択信号を供給する第１プルアップトランジ
スタと、前記第１ノードと接地電圧端子間に連結され前
記第１ロー選択信号の相補信号の入力に応答して前記第
１ノードの電位をプルダウンさせる第１プルダウントラ
ンジスタと、前記ワードラインデコーディング信号の入
力に応答し所定の第２ワードラインの連結される第２ノ
ードに第２ロー選択信号を供給する第２プルアップトラ
ンジスタと、前記第２ノードと接地電圧端子間に連結さ
れ前記第２ロー選択信号の相補信号の入力に応答して前
記第２ノードの電位をプルダウンさせる第２のプルダウ
ントランジスタと、それら第１ノードと第２ノード間に
連結され前記ワードラインデコーディング信号により制
御されるスイッチングトランジスタとを備えた請求項１
の半導体メモリ装置のワードラインドライバを構成する
ことにより達成される。
明の目的は、ワードラインデコーディング信号の入力に
応答し所定の第１ワードラインの連結される第１ノード
に第１ロー選択信号を供給する第１プルアップトランジ
スタと、前記第１ノードと接地電圧端子間に連結され前
記第１ロー選択信号の相補信号の入力に応答して前記第
１ノードの電位をプルダウンさせる第１プルダウントラ
ンジスタと、前記ワードラインデコーディング信号の入
力に応答し所定の第２ワードラインの連結される第２ノ
ードに第２ロー選択信号を供給する第２プルアップトラ
ンジスタと、前記第２ノードと接地電圧端子間に連結さ
れ前記第２ロー選択信号の相補信号の入力に応答して前
記第２ノードの電位をプルダウンさせる第２のプルダウ
ントランジスタと、それら第１ノードと第２ノード間に
連結され前記ワードラインデコーディング信号により制
御されるスイッチングトランジスタとを備えた請求項１
の半導体メモリ装置のワードラインドライバを構成する
ことにより達成される。
【００１３】請求項１の半導体メモリ装置のワードライ
ンドライバにおいて、前記第１プルアップトランジスタ
および前記第２プルアップトランジスタは、それぞれＰ
−ＭＯＳトランジスタである請求項２に記載の半導体メ
モリ装置のワードラインドライバを構成することにより
達成される。
ンドライバにおいて、前記第１プルアップトランジスタ
および前記第２プルアップトランジスタは、それぞれＰ
−ＭＯＳトランジスタである請求項２に記載の半導体メ
モリ装置のワードラインドライバを構成することにより
達成される。
【００１４】請求項１の半導体メモリ装置のワードライ
ンドライバにおいて、前記第１プルダウントランジス
タ、前記第２プルダウントランジスタおよび前記スイッ
チングトランジスタは、それぞれＮ−ＭＯＳトランジス
タである請求項３に記載の半導体メモリ装置のワードラ
インドライバを構成することにより達成される。
ンドライバにおいて、前記第１プルダウントランジス
タ、前記第２プルダウントランジスタおよび前記スイッ
チングトランジスタは、それぞれＮ−ＭＯＳトランジス
タである請求項３に記載の半導体メモリ装置のワードラ
インドライバを構成することにより達成される。
【００１５】
【作用】ワードラインが選択されないと、ワードライン
ＷＬ０，ＷＬ１は相互連結状態になり、ロー選択信号Ｒ
１，Ｒ２中、１つがロー状態になると、すべてのワード
ラインＷＬ０，ＷＬ１がロー状態になる。かつ、ワード
ラインＷＬ０を選択するローアドレスが入力されると、
第１プルダウントランジスタＭ１４がターンオフしてワ
ードラインＷＬ０は“ハイ”状態になり、ワードライン
ＷＬ１は“ロー”状態を維持する。また、ワードライン
ＷＬ１を選択するローアドレスが入力されると、第２プ
ルダウントランジスタＭ１６はターンオフしてワードラ
インＷＬ１が“ハイ”状態になり、ワードラインＷＬ０
は“ロー”状態を維持する。
ＷＬ０，ＷＬ１は相互連結状態になり、ロー選択信号Ｒ
１，Ｒ２中、１つがロー状態になると、すべてのワード
ラインＷＬ０，ＷＬ１がロー状態になる。かつ、ワード
ラインＷＬ０を選択するローアドレスが入力されると、
第１プルダウントランジスタＭ１４がターンオフしてワ
ードラインＷＬ０は“ハイ”状態になり、ワードライン
ＷＬ１は“ロー”状態を維持する。また、ワードライン
ＷＬ１を選択するローアドレスが入力されると、第２プ
ルダウントランジスタＭ１６はターンオフしてワードラ
インＷＬ１が“ハイ”状態になり、ワードラインＷＬ０
は“ロー”状態を維持する。
【００１６】
【実施例】以下本発明の実施例に対し図面を用いて詳細
に説明する。
に説明する。
【００１７】図１に示したように、本発明に係る半導体
メモリ装置のワードラインドライバにおいては、第１ロ
ー選択信号Ｒ１が入力されワードラインデコーディング
信号ＡＤＳの入力に応答してワードラインＷＬ０の連結
されるノードＮ１に前記第１ロー選択信号Ｒ１を供給す
る第１プルアップ（pull-up ）トランジスタＭ１３と、
前記ノードＮ１と接地電圧端子間に連結され前記第１ロ
ー選択信号Ｒ１の相補信号Ｒ１Ｂの入力に応答して該ノ
ードＮ１をプルダウン（pull-down ）させる第１プルダ
ウントランジスタＭ１４と、第２ロー選択信号Ｒ２が入
力され前記ワードラインデコーディング信号ＡＤＳの入
力に応答してワードラインＷＬ１の連結されるノードＮ
２に前記第２ロー選択信号Ｒ２を供給する第２プルアッ
プトランジスタＭ１５と、前記ノードＭ２と接地電圧端
子間に連結され前記第２ロー選択信号Ｒ２の相補信号Ｒ
２Ｂの入力に応答して該ノードＮ２をプルダウンさせる
第２プルダウントランジスタＭ１６と、それらノードＮ
１とのＮ２間に連結され前記ワードラインデコーディン
グ信号ＡＤＳがゲートに入力されるスイッチングトラン
ジスタＭ１７とを備えている。かつ、前記第１プルアッ
プトランジスタＭ１３および第２プルアップトランジス
タＭ１５はそれぞれＰ−ＭＯＳトランジスタにて構成さ
れ、前記第２プルダウントランジスタＭ１４，第２プル
ダウントランジスタＭ１６および前記スイッチングトラ
ンジスタＭ１７は、それぞれＮ−ＭＯＳトランジスタに
て構成されている。
メモリ装置のワードラインドライバにおいては、第１ロ
ー選択信号Ｒ１が入力されワードラインデコーディング
信号ＡＤＳの入力に応答してワードラインＷＬ０の連結
されるノードＮ１に前記第１ロー選択信号Ｒ１を供給す
る第１プルアップ（pull-up ）トランジスタＭ１３と、
前記ノードＮ１と接地電圧端子間に連結され前記第１ロ
ー選択信号Ｒ１の相補信号Ｒ１Ｂの入力に応答して該ノ
ードＮ１をプルダウン（pull-down ）させる第１プルダ
ウントランジスタＭ１４と、第２ロー選択信号Ｒ２が入
力され前記ワードラインデコーディング信号ＡＤＳの入
力に応答してワードラインＷＬ１の連結されるノードＮ
２に前記第２ロー選択信号Ｒ２を供給する第２プルアッ
プトランジスタＭ１５と、前記ノードＭ２と接地電圧端
子間に連結され前記第２ロー選択信号Ｒ２の相補信号Ｒ
２Ｂの入力に応答して該ノードＮ２をプルダウンさせる
第２プルダウントランジスタＭ１６と、それらノードＮ
１とのＮ２間に連結され前記ワードラインデコーディン
グ信号ＡＤＳがゲートに入力されるスイッチングトラン
ジスタＭ１７とを備えている。かつ、前記第１プルアッ
プトランジスタＭ１３および第２プルアップトランジス
タＭ１５はそれぞれＰ−ＭＯＳトランジスタにて構成さ
れ、前記第２プルダウントランジスタＭ１４，第２プル
ダウントランジスタＭ１６および前記スイッチングトラ
ンジスタＭ１７は、それぞれＮ−ＭＯＳトランジスタに
て構成されている。
【００１８】このように構成された本発明に係る半導体
メモリ装置のワードラインドライバの作用を説明すると
次のようである。
メモリ装置のワードラインドライバの作用を説明すると
次のようである。
【００１９】（１） まず、ワードラインが非選択され
る場合、またはワードラインドライバが非活性化される
場合は、ワードラインデコーディング信号ＡＤＳは“ハ
イ”状態に供給される。次いで、“ハイ”状態のワード
ラインデコーディング信号ＡＤＳに対応して第１プルア
ップトランジスタＭ１３および第２プルアップトランジ
スタＭ１５はそれぞれ非導通され、スイッチングトラン
ジスタＭ１７は導通されるので、ノードＮ１およびＮ２
は相互連結されてワードラインＷＬ０，ＷＬ１が相互連
結され、ロー選択信号Ｒ１，Ｒ２中、１つでも“ロー”
状態になると、ワードラインＷＬ０，ＷＬ１は“ロー”
状態になる。
る場合、またはワードラインドライバが非活性化される
場合は、ワードラインデコーディング信号ＡＤＳは“ハ
イ”状態に供給される。次いで、“ハイ”状態のワード
ラインデコーディング信号ＡＤＳに対応して第１プルア
ップトランジスタＭ１３および第２プルアップトランジ
スタＭ１５はそれぞれ非導通され、スイッチングトラン
ジスタＭ１７は導通されるので、ノードＮ１およびＮ２
は相互連結されてワードラインＷＬ０，ＷＬ１が相互連
結され、ロー選択信号Ｒ１，Ｒ２中、１つでも“ロー”
状態になると、ワードラインＷＬ０，ＷＬ１は“ロー”
状態になる。
【００２０】（２） ワードラインが選択される場合ま
たはワードラインドライバが活性化される場合は、ワー
ドラインデコーディング信号ＡＤＳが“ロー”状態に供
給される。次いで、“ロー”状態のワードラインデコー
ディング信号ＡＤＳに対応して第１プルアップトランジ
スタＭ１３および第２プルアップトランジスタＭ１５は
それぞれターンオンされ、スイッチングトランジスタＭ
１７はターンオフされる。この場合、たとえば、チップ
内に入力されたローアドレスがワードラインＷＬ０を選
択するアドレスであると、第１ロー選択信号Ｒ１は“ハ
イ”状態（この場合、第１ロー選択信号Ｒ１の相補信号
Ｒ１Ｂは“ロー”状態である）に入力され、第２ロー選
択信号Ｒ２は“ロー”状態に入力される。次いで、第１
プルアップトランジスタＭ１３が導通された状態で第１
プルダウントランジスタＭ１４は非導通になってワード
ラインＷＬ０が“ハイ”状態の活性化になり、該ワード
ラインＷＬ０の“ハイ”状態は第２ロー選択信号Ｒ２と
同様なレベルになる。かつ、ワードラインＷＬ１は以前
と同様に、“ロー”状態の非活性化状態を継続維持す
る。また、チップ内に入力されたローアドレスがワード
ラインＷＬ１を選択するアドレスであると、第２ロー選
択信号Ｒ２は“ハイ”状態（この場合、第２ロー選択信
号Ｒ２の相補信号Ｒ２Ｂは“ロー”状態である）に入力
され、第１ロー選択信号Ｒ１は“ロー”状態に入力され
る。したがって、第２プルアップトランジスタＭ１５が
導通された状態で第２プルダウントランジスタＭ６は非
導通になってワードラインＷＬ１が“ハイ”状態の活性
化になり、該ワードラインＷＬ１の“ハイ”状態は第１
ロー選択信号Ｒ１と同様なレベルになる。さらに、ワー
ドラインＷＬ０は以前と同様に、“ロー”状態の非活性
化状態を継続維持するようになる。
たはワードラインドライバが活性化される場合は、ワー
ドラインデコーディング信号ＡＤＳが“ロー”状態に供
給される。次いで、“ロー”状態のワードラインデコー
ディング信号ＡＤＳに対応して第１プルアップトランジ
スタＭ１３および第２プルアップトランジスタＭ１５は
それぞれターンオンされ、スイッチングトランジスタＭ
１７はターンオフされる。この場合、たとえば、チップ
内に入力されたローアドレスがワードラインＷＬ０を選
択するアドレスであると、第１ロー選択信号Ｒ１は“ハ
イ”状態（この場合、第１ロー選択信号Ｒ１の相補信号
Ｒ１Ｂは“ロー”状態である）に入力され、第２ロー選
択信号Ｒ２は“ロー”状態に入力される。次いで、第１
プルアップトランジスタＭ１３が導通された状態で第１
プルダウントランジスタＭ１４は非導通になってワード
ラインＷＬ０が“ハイ”状態の活性化になり、該ワード
ラインＷＬ０の“ハイ”状態は第２ロー選択信号Ｒ２と
同様なレベルになる。かつ、ワードラインＷＬ１は以前
と同様に、“ロー”状態の非活性化状態を継続維持す
る。また、チップ内に入力されたローアドレスがワード
ラインＷＬ１を選択するアドレスであると、第２ロー選
択信号Ｒ２は“ハイ”状態（この場合、第２ロー選択信
号Ｒ２の相補信号Ｒ２Ｂは“ロー”状態である）に入力
され、第１ロー選択信号Ｒ１は“ロー”状態に入力され
る。したがって、第２プルアップトランジスタＭ１５が
導通された状態で第２プルダウントランジスタＭ６は非
導通になってワードラインＷＬ１が“ハイ”状態の活性
化になり、該ワードラインＷＬ１の“ハイ”状態は第１
ロー選択信号Ｒ１と同様なレベルになる。さらに、ワー
ドラインＷＬ０は以前と同様に、“ロー”状態の非活性
化状態を継続維持するようになる。
【００２１】このように構成された本発明に係る半導体
メモリ装置のワードラインドライバにおいては、５個の
トランジスタにて構成されているにもかかわらず、ワー
ドラインドライバの動作を円満に行なうようになってい
る。かつ、従来ワードラインドライバが具備した６個の
トランジスタに比べ、１個のトランジスタを省き得ると
いうことは、同一チップ上に備えられるワードラインド
ライバの占有面積を減らすようになるので、メモリ装置
の高集積化を図り得るようになる。また、本発明を実施
するにおいて、前記スイッチングトランジスタＭ１７は
前記のＮ−ＭＯＳトランジスタを使用する代わりに、同
様な役割をするものであれば他の素子を使用することも
できる。さらに、前記ワードラインデコーディング信号
およびロー選択信号は、前述したようにそれぞれ電源電
圧レベルを有するようになっているが、それぞれブース
ティング（boosting）電圧レベルを有するようにするこ
ともできる。
メモリ装置のワードラインドライバにおいては、５個の
トランジスタにて構成されているにもかかわらず、ワー
ドラインドライバの動作を円満に行なうようになってい
る。かつ、従来ワードラインドライバが具備した６個の
トランジスタに比べ、１個のトランジスタを省き得ると
いうことは、同一チップ上に備えられるワードラインド
ライバの占有面積を減らすようになるので、メモリ装置
の高集積化を図り得るようになる。また、本発明を実施
するにおいて、前記スイッチングトランジスタＭ１７は
前記のＮ−ＭＯＳトランジスタを使用する代わりに、同
様な役割をするものであれば他の素子を使用することも
できる。さらに、前記ワードラインデコーディング信号
およびロー選択信号は、前述したようにそれぞれ電源電
圧レベルを有するようになっているが、それぞれブース
ティング（boosting）電圧レベルを有するようにするこ
ともできる。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置のワードラインドライバにおいては、従来
よりも使用トランジスタの数を減らし、５個のトランジ
スタを利用して構成されているため、半導体メモリ装置
の回路占有面積を減らして高集積化を図り、消費電力を
減らして省力化を図り得るという効果がある。
体メモリ装置のワードラインドライバにおいては、従来
よりも使用トランジスタの数を減らし、５個のトランジ
スタを利用して構成されているため、半導体メモリ装置
の回路占有面積を減らして高集積化を図り、消費電力を
減らして省力化を図り得るという効果がある。
【図１】本発明に係るワードラインドライバを示した回
路図である。
路図である。
【図２】従来ワードラインドライバの一例を示した回路
図である。
図である。
【図３】従来ワードラインドライバの他の例を示した回
路図である。
路図である。
Ｍ１３ 第１プルアップトランジスタ Ｍ１４ 第１プルダウントランジスタ Ｍ１５ 第２プルアップトランジスタ Ｍ１６ 第２プルダウントランジスタ Ｍ１７ スイッチングトランジスタ ＡＤＳ ワードラインデコーディング信号 Ｒ１ 第１ロー選択信号 Ｒ２ 第２ロー選択信号
Claims (3)
- 【請求項１】 ローアドレスの入力されるアドレスバッ
ファと、該アドレスバッファの出力信号をデコーディン
グしワードラインデコーディング信号を出力するワード
ラインデコーディングとを有する半導体メモリ装置にお
いて、 前記ワードラインデコーディング信号の入力に応答し、
所定の第１ワードラインの連結される第１ノードに第１
ロー選択信号を供給する第１プルアップトランジスタ
と、 前記第１ノードと接地電圧端子間に連結され、前記第１
ロー選択信号の相補信号の入力に応答して前記第１ノー
ドの電位をプルダウンさせる第１プルダウントランジス
タと、 前記ワードラインデコーディング信号の入力に応答し、
所定の第２ワードラインの連結される第２ノードに第２
ロー選択信号を供給する第２プルアップトランジスタ
と、 前記第２ノードと接地電圧端子間に連結され、第２ロー
選択信号の相補信号の入力に応答して前記第２ノードの
電位をプルダウンさせる第２のプルダウントランジスタ
と、 それら第１ノードと第２ノード間に連結され、前記ワー
ドラインデコーディング信号により制御されるスイッチ
ングトランジスタとを備えたことを特徴とする半導体メ
モリ装置のワードラインドライバ。 - 【請求項２】 前記第１プルアップトランジスタおよび
前記第２プルアップトランジスタは、それぞれＰ−ＭＯ
Ｓトランジスタである請求項１に記載の半導体メモリ装
置のワードラインドライバ。 - 【請求項３】 前記第１プルダウントランジスタ、前記
第２プルダウントランジスタおよび前記スイッチングト
ランジスタは、それぞれＮ−ＭＯＳトランジスタである
請求項１に記載の半導体メモリ装置のワードラインドラ
イバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P23220 | 1994-09-14 | ||
| KR1019940023220A KR0121134B1 (ko) | 1994-09-14 | 1994-09-14 | 반도체 메모리장치의 워드라인드라이버 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896576A JPH0896576A (ja) | 1996-04-12 |
| JP2578730B2 true JP2578730B2 (ja) | 1997-02-05 |
Family
ID=19392743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26211894A Expired - Fee Related JP2578730B2 (ja) | 1994-09-14 | 1994-10-26 | 半導体メモリ装置のワードラインドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5461593A (ja) |
| JP (1) | JP2578730B2 (ja) |
| KR (1) | KR0121134B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5724302A (en) * | 1995-07-10 | 1998-03-03 | Intel Corporation | High density decoder |
| KR0164358B1 (ko) * | 1995-08-31 | 1999-02-18 | 김광호 | 반도체 메모리 장치의 서브워드라인 디코더 |
| US5761148A (en) * | 1996-12-16 | 1998-06-02 | Cypress Semiconductor Corp. | Sub-word line driver circuit for memory blocks of a semiconductor memory device |
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| EP1619875A1 (en) * | 1997-06-17 | 2006-01-25 | Seiko Epson Corporation | Image processing apparatus, image processing method, color adjustment method, and color adjusment system |
| DE10203152C1 (de) * | 2002-01-28 | 2003-10-23 | Infineon Technologies Ag | Speichervorrichtung |
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| CN109272962B (zh) * | 2018-11-16 | 2021-04-27 | 京东方科技集团股份有限公司 | 像素内存储单元、像素内数据存储方法以及像素阵列 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4514829A (en) * | 1982-12-30 | 1985-04-30 | International Business Machines Corporation | Word line decoder and driver circuits for high density semiconductor memory |
| JPS6366789A (ja) * | 1986-09-09 | 1988-03-25 | Mitsubishi Electric Corp | Ｃｍｏｓ行デコ−ダ回路 |
| JPH0766669B2 (ja) * | 1988-02-19 | 1995-07-19 | 日本電気株式会社 | デコーダバッファ回路 |
-
1994
- 1994-09-14 KR KR1019940023220A patent/KR0121134B1/ko not_active IP Right Cessation
- 1994-10-20 US US08/326,424 patent/US5461593A/en not_active Expired - Lifetime
- 1994-10-26 JP JP26211894A patent/JP2578730B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0896576A (ja) | 1996-04-12 |
| KR960012017A (ko) | 1996-04-20 |
| US5461593A (en) | 1995-10-24 |
| KR0121134B1 (ko) | 1997-11-10 |
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