JP2578405B2 - デ−タ伝送システム - Google Patents
デ−タ伝送システムInfo
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- JP2578405B2 JP2578405B2 JP8848786A JP8848786A JP2578405B2 JP 2578405 B2 JP2578405 B2 JP 2578405B2 JP 8848786 A JP8848786 A JP 8848786A JP 8848786 A JP8848786 A JP 8848786A JP 2578405 B2 JP2578405 B2 JP 2578405B2
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- Japan
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- sample data
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- Dc Digital Transmission (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本願発明はデータ伝送システムに関し、特に零レベル
近傍の発生頻度が高く、かつ零レベルを中心に対称な発
生頻度分布を示す標本データを伝送するシステムに関す
るものである。
近傍の発生頻度が高く、かつ零レベルを中心に対称な発
生頻度分布を示す標本データを伝送するシステムに関す
るものである。
〔従来の技術〕 上述の如き標本データとしては例えばオーディオ信号
を標本して得たデータ、ビデオ信号を標本し予測差分符
号化して得たデータ等がある。この種のデータを伝送す
る場合、一般にシリアルデータとして伝送路へ出力する
が、この際何らかのデイジタル変調を施してやらねばな
らない。
を標本して得たデータ、ビデオ信号を標本し予測差分符
号化して得たデータ等がある。この種のデータを伝送す
る場合、一般にシリアルデータとして伝送路へ出力する
が、この際何らかのデイジタル変調を施してやらねばな
らない。
第７図（Ａ），（Ｂ）は夫々、従来のデイジタル変調
回路の一例を示す図であり、第７図（Ａ）は所謂NRZ変
調回路、第７図（Ｂ）は所謂NRZI変調回路を示す。第７
図（Ａ），（Ｂ）に於いて入力される標本データは所謂
２′ｓコンプリメント法による４ビツトのパラレルデー
タであり、最上位ビツト（MSB）から順に端子1a、1b,1
c,1dより入力される。入力された４ビツトパラレルデー
タはパラレルシリアル変換器３に供給され、該変換器３
から端子２より入力されるクロツク信号に同期してMSB
から順に出力されることになる。
回路の一例を示す図であり、第７図（Ａ）は所謂NRZ変
調回路、第７図（Ｂ）は所謂NRZI変調回路を示す。第７
図（Ａ），（Ｂ）に於いて入力される標本データは所謂
２′ｓコンプリメント法による４ビツトのパラレルデー
タであり、最上位ビツト（MSB）から順に端子1a、1b,1
c,1dより入力される。入力された４ビツトパラレルデー
タはパラレルシリアル変換器３に供給され、該変換器３
から端子２より入力されるクロツク信号に同期してMSB
から順に出力されることになる。
このデータは第７図（Ａ）に於いてはNRZ変調波とし
て端子4aより出力される。一方第７図（Ｂ）に於いては
上述のNRZ変調波はEXOR5に入力され、NRZ変調波が
「１」の時Ｄフリツプフロツプ（DFF）６のＱ出力を反
転して出力する。DFF6は端子２に入力されているクロツ
ク信号により駆動され、DFF6のＱ端子より周知のNRZI変
調波が得られ端子4bより出力される。
て端子4aより出力される。一方第７図（Ｂ）に於いては
上述のNRZ変調波はEXOR5に入力され、NRZ変調波が
「１」の時Ｄフリツプフロツプ（DFF）６のＱ出力を反
転して出力する。DFF6は端子２に入力されているクロツ
ク信号により駆動され、DFF6のＱ端子より周知のNRZI変
調波が得られ端子4bより出力される。
第８図は−８〜＋７までの２′ｓコンプリメントデー
タの第７図（Ａ），（Ｂ）の回路で変調した場合の波形
及びCDS（Code Digital Sum）値を示す図である。尚第
８図に於けるNRZI変調波形は直前に伝送されたビツトが
「０」の場合の波形を示し、CDS値は直前に伝送された
ビツトが「０」である場合と「１」である場合とを考慮
して「±」もしくは で示している。
タの第７図（Ａ），（Ｂ）の回路で変調した場合の波形
及びCDS（Code Digital Sum）値を示す図である。尚第
８図に於けるNRZI変調波形は直前に伝送されたビツトが
「０」の場合の波形を示し、CDS値は直前に伝送された
ビツトが「０」である場合と「１」である場合とを考慮
して「±」もしくは で示している。
一般にデイジタル信号を伝送する場合に於いて、記録
媒体等の伝送路に特性として直流成分を伝送できない場
合が多い。従って伝送するデイジタル信号の直流成分
（DC）を抑圧するための手法も種々提案されている。
媒体等の伝送路に特性として直流成分を伝送できない場
合が多い。従って伝送するデイジタル信号の直流成分
（DC）を抑圧するための手法も種々提案されている。
第９図、第10図は夫々DC抑圧のための従来のデータ伝
送システムの構成例を示す図である。第９図に於いて端
子11は16ビツトのパラレルオーデイオ標本データが入力
される端子であり、この16ビツトデータはデータ分割部
12により２つの８ビツトデータに分割され、夫々データ
セレクト13に供給される。セレクタ４は上記２つの８ビ
ツトのデータを時分割12で出力し、８−10変換回路14に
供給する。８−10変換回路14は周知の如く入力された８
ビツトのデータをROM等で構成される検索テーブルによ
り10ビツトのデータに変換し、この10ビツトデータとし
て210個中よりDCの抑圧効果の高い28のパターンを選択
的に出力する。この10ビツトデータは第９図に示す如く
NRZI変調回路15によりシリアルデータに変換して、端子
16より伝送路に供給する。これにより大きなDC抑圧効果
を得ている。
送システムの構成例を示す図である。第９図に於いて端
子11は16ビツトのパラレルオーデイオ標本データが入力
される端子であり、この16ビツトデータはデータ分割部
12により２つの８ビツトデータに分割され、夫々データ
セレクト13に供給される。セレクタ４は上記２つの８ビ
ツトのデータを時分割12で出力し、８−10変換回路14に
供給する。８−10変換回路14は周知の如く入力された８
ビツトのデータをROM等で構成される検索テーブルによ
り10ビツトのデータに変換し、この10ビツトデータとし
て210個中よりDCの抑圧効果の高い28のパターンを選択
的に出力する。この10ビツトデータは第９図に示す如く
NRZI変調回路15によりシリアルデータに変換して、端子
16より伝送路に供給する。これにより大きなDC抑圧効果
を得ている。
第10図に於いて端子17より入力されたデータ系列に対
して、Ｍ系列信号発生回路18より発生される疑似ランダ
ムパターンとして周知のＭ系列信号とのmodulo2の演算
を演算回路19にて行って後端子20を介して伝送路へ出力
する。これにより連続して０又は１の発生頻度が高い入
力信号の場合にこれを変換でき、結果的に０又は１の連
続パターンの発生頻度を下げることができ、DC抑圧効果
を得ている。
して、Ｍ系列信号発生回路18より発生される疑似ランダ
ムパターンとして周知のＭ系列信号とのmodulo2の演算
を演算回路19にて行って後端子20を介して伝送路へ出力
する。これにより連続して０又は１の発生頻度が高い入
力信号の場合にこれを変換でき、結果的に０又は１の連
続パターンの発生頻度を下げることができ、DC抑圧効果
を得ている。
ところで、上述したNRZ変調波やNRZI変調波は２′ｓ
コンプリメントバイナリデータを直接変調したのでは、
特に０レベル付近の信号を多く含む信号の標本化データ
を変調した時直流成分を多く含んでしまうという問題点
がある。
コンプリメントバイナリデータを直接変調したのでは、
特に０レベル付近の信号を多く含む信号の標本化データ
を変調した時直流成分を多く含んでしまうという問題点
がある。
また第９図の如く８−10変換を用いる場合には、８ビ
ツトのデータを10ビツトとするのであるから、冗長度が
増し、伝送路上でのビツトレートが高くなってしまい好
ましくない。
ツトのデータを10ビツトとするのであるから、冗長度が
増し、伝送路上でのビツトレートが高くなってしまい好
ましくない。
また、第10図に示す如き疑似ランダムパターンを用い
た変調方式にあっては、DC抑圧効果が十分ではない。
た変調方式にあっては、DC抑圧効果が十分ではない。
本発明は上述の如き背景下に於いて、冗長度を上げる
ことなく、かつ極めて簡単な構成で伝送するデータのDC
成分を抑圧することのできるデータ伝送システムを提供
することを目的とする。
ことなく、かつ極めて簡単な構成で伝送するデータのDC
成分を抑圧することのできるデータ伝送システムを提供
することを目的とする。
かかる目的下において、本願の第１の発明は、零レベ
ル近傍の発生頻度が高く、かつ零レベルを中心に対称な
発生頻度分布を示す複数ビットより成る標本データを伝
送するシステムであって、前記標本データの各々につい
て、複数ビット中の所定ビットの論理を反転する反転手
段と、前記反転手段により処理された各標本データをシ
リアル伝送する伝送手段とを有し、前記反転手段によ
り、零レベル近傍の標本データに対するCDS値を小さく
し、かつCDS値の絶対値の大きい符号を正負に均等に分
布させることを特徴とする。
ル近傍の発生頻度が高く、かつ零レベルを中心に対称な
発生頻度分布を示す複数ビットより成る標本データを伝
送するシステムであって、前記標本データの各々につい
て、複数ビット中の所定ビットの論理を反転する反転手
段と、前記反転手段により処理された各標本データをシ
リアル伝送する伝送手段とを有し、前記反転手段によ
り、零レベル近傍の標本データに対するCDS値を小さく
し、かつCDS値の絶対値の大きい符号を正負に均等に分
布させることを特徴とする。
また、本願の第２の発明では、零レベル近傍の発生頻
度が高く、かつ零レベルを中心に対称な発生頻度分布を
示す複数ビットより成る標本データを伝送するシステム
であって、前記標本データの各々について、所定のデー
タを加算する加算手段と、前記加算手段により処理され
た各標本データをシリアル伝送する伝送手段とを有し、
前記加算手段により、零レベル近傍の標本データに対す
るCDS値を小さくし、かつCDS値の絶対値の大きい符号を
正負に均等に分布させることを特徴とする。
度が高く、かつ零レベルを中心に対称な発生頻度分布を
示す複数ビットより成る標本データを伝送するシステム
であって、前記標本データの各々について、所定のデー
タを加算する加算手段と、前記加算手段により処理され
た各標本データをシリアル伝送する伝送手段とを有し、
前記加算手段により、零レベル近傍の標本データに対す
るCDS値を小さくし、かつCDS値の絶対値の大きい符号を
正負に均等に分布させることを特徴とする。
上記構成によれば、零レベル近傍の発生頻度が高く、
かつ零レベルを中心に対称な発生頻度分布を示す標本デ
ータを伝送する際、伝送するデータの冗長度を上げるこ
となく、かつ簡単な構成で伝送データのDC抑圧効果を得
ることができるものである。
かつ零レベルを中心に対称な発生頻度分布を示す標本デ
ータを伝送する際、伝送するデータの冗長度を上げるこ
となく、かつ簡単な構成で伝送データのDC抑圧効果を得
ることができるものである。
第１図（Ａ），（Ｂ）は夫々本願発明のデータ伝送シ
ステムの実施例の要部構成を示す図であり、第１図
（Ａ），（Ｂ）を含む以下の図面に於いて第７図
（Ａ），（Ｂ）と同様の構成要素には同一番号を付し説
明は省略する。第１図（Ａ），（Ｂ）の例ではNRZ,NRZI
変調を行う前に、入力される４ビツトデータのMSBから
数えて第２、第４ビツトを夫々反転器25,26により反転
している。
ステムの実施例の要部構成を示す図であり、第１図
（Ａ），（Ｂ）を含む以下の図面に於いて第７図
（Ａ），（Ｂ）と同様の構成要素には同一番号を付し説
明は省略する。第１図（Ａ），（Ｂ）の例ではNRZ,NRZI
変調を行う前に、入力される４ビツトデータのMSBから
数えて第２、第４ビツトを夫々反転器25,26により反転
している。
第２図は第１図（Ａ），（Ｂ）の構成に於ける入力デ
ータに対応する出力波形及びCDS値を示す図であり、図
中変換データで示すデータはパラレルシリアル変換器３
に入力されるデータである。尚、NRZI変調波形について
は第８図と同様の直前に伝送されたビツトが０の場合の
ものである。またCDS値の「±」，「」についても第
８図の場合と同様である。これらは以下の実施例（第４
図，第６図）についても同様である。
ータに対応する出力波形及びCDS値を示す図であり、図
中変換データで示すデータはパラレルシリアル変換器３
に入力されるデータである。尚、NRZI変調波形について
は第８図と同様の直前に伝送されたビツトが０の場合の
ものである。またCDS値の「±」，「」についても第
８図の場合と同様である。これらは以下の実施例（第４
図，第６図）についても同様である。
第２図より明らかな如く第１図（Ａ），（Ｂ）に示し
た実施例の構成によれば、零レベル近傍のデータに対す
るCDS値は０のものが多くなる。従って入力データの零
レベル近傍の発生頻度が高い場合にはDC抑圧効果が極め
て高いものである。従って、オーデイオ信号を標本化し
たデータ等が入力データである場合、冗長度がなく、か
つDC抑圧を行うことが可能となる。
た実施例の構成によれば、零レベル近傍のデータに対す
るCDS値は０のものが多くなる。従って入力データの零
レベル近傍の発生頻度が高い場合にはDC抑圧効果が極め
て高いものである。従って、オーデイオ信号を標本化し
たデータ等が入力データである場合、冗長度がなく、か
つDC抑圧を行うことが可能となる。
第３図（Ａ），（Ｂ）は夫々本願発明の他の実施例の
要部構成を示す図、第４図は第３図（Ａ），（Ｂ）の構
成に於ける入力データに対応する出力波形及びCDS値を
示す図である。
要部構成を示す図、第４図は第３図（Ａ），（Ｂ）の構
成に於ける入力データに対応する出力波形及びCDS値を
示す図である。
第３図（Ａ），（Ｂ）の例ではNRZ,NRZI変調を行う前
に、入力される４ビツトデータのMSBから数えて第２、
第４ビツトを判定した後、パラレルシリアル変換器３に
於いて出力される順序を逆に最下位ビツト（LBS）からM
SBとしている。
に、入力される４ビツトデータのMSBから数えて第２、
第４ビツトを判定した後、パラレルシリアル変換器３に
於いて出力される順序を逆に最下位ビツト（LBS）からM
SBとしている。
第４図より明らかな様に、第３図（Ａ）の構成により
出力されるNRZ変調波は零レベル近傍にCDS値が０の符号
が集中し、かつCDS値の絶対値の大きい符号が正負に均
等に分布される。また第３図（Ｂ）の構成により出力さ
れるNRZI変調波は零レベル近傍にCDS値が０の符号が極
めて高い割合で集中する。従って、前述の実施例と同様
にオーデイオ信号を標本化したデータ等が入力データで
ある場合、DC抑圧効果が得られるものである。
出力されるNRZ変調波は零レベル近傍にCDS値が０の符号
が集中し、かつCDS値の絶対値の大きい符号が正負に均
等に分布される。また第３図（Ｂ）の構成により出力さ
れるNRZI変調波は零レベル近傍にCDS値が０の符号が極
めて高い割合で集中する。従って、前述の実施例と同様
にオーデイオ信号を標本化したデータ等が入力データで
ある場合、DC抑圧効果が得られるものである。
第５図（Ａ），（Ｂ）は夫々本願発明の更に他の実施
例の要部構成を示す図、第６図は第５図（Ａ），（Ｂ）
の構成に於ける入力データに対応する出力波形及びCDS
値を示す図である。
例の要部構成を示す図、第６図は第５図（Ａ），（Ｂ）
の構成に於ける入力データに対応する出力波形及びCDS
値を示す図である。
第５図（Ａ），（Ｂ）の例ではNRZ,NRZI変調を行う目
に、入力される４ビツトデータに対して定数９（1001）
を加算器30で算術加算し、加算結果の下位４ビツトをと
ってmodulo16を演算し、更にパラレルシリアル変換器か
ら出力される順序をLSBからMSBとなる様配列変換してい
る。
に、入力される４ビツトデータに対して定数９（1001）
を加算器30で算術加算し、加算結果の下位４ビツトをと
ってmodulo16を演算し、更にパラレルシリアル変換器か
ら出力される順序をLSBからMSBとなる様配列変換してい
る。
第６図より明らかな様に第５図（Ａ），（Ｂ）の構成
によればいずれも極めて発生確率の低いレベルの絶対値
の大きい入力データに対してはCDS値の大きい符号が割
り当てられることになる。従ってこの場合も同様に変調
波のDC抑圧効果が得られる。
によればいずれも極めて発生確率の低いレベルの絶対値
の大きい入力データに対してはCDS値の大きい符号が割
り当てられることになる。従ってこの場合も同様に変調
波のDC抑圧効果が得られる。
上述の各実施例に於いては４ビツト標本データを入力
データとした場合について説明を行ってきたが、一般に
標本データがｎビツト（ｎ＞０の整数）の場合も同様な
効果を得ることができる。
データとした場合について説明を行ってきたが、一般に
標本データがｎビツト（ｎ＞０の整数）の場合も同様な
効果を得ることができる。
また、特定ビツト反転についても実施例では２例を上
げて説明したが、他のビツトの反転を行っても同様の効
果が得られる。
げて説明したが、他のビツトの反転を行っても同様の効
果が得られる。
さらに、ビツト配列の交換も、ローテートその他の方
法で行うことも可能であり、また、算術演算も固定値
“9"を加算し、下位４ビツトを用いる方法のみを示した
が、他の算術演算でも、同様の効果を得ることができる
ものがあることは当然である。
法で行うことも可能であり、また、算術演算も固定値
“9"を加算し、下位４ビツトを用いる方法のみを示した
が、他の算術演算でも、同様の効果を得ることができる
ものがあることは当然である。
以上説明した様に本発明によれば零レベル近傍の発生
頻度が高く、かつ零レベルを中心に対称な発生頻度分布
を示す標本データを伝送する際、伝送するデータの冗長
度を上げることなく、かつ簡単な構成で伝送データのDC
抑圧効果を得ることができるものである。
頻度が高く、かつ零レベルを中心に対称な発生頻度分布
を示す標本データを伝送する際、伝送するデータの冗長
度を上げることなく、かつ簡単な構成で伝送データのDC
抑圧効果を得ることができるものである。
第１図（Ａ），（Ｂ）は夫々本願発明の実施例の要部構
成を示す図、 第２図は第１図（Ａ），（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びCDS値を示す図、 第３図（Ａ），（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、 第４図は第３図（Ａ），（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びCDS値を示す図、 第５図（Ａ），（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、 第６図は第５図（Ａ），（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びCDS値を示す図、 第７図（Ａ），（Ｂ）は夫々従来のデイジタル変調回路
の一例を示す図、 第８図は第７図（Ａ），（Ｂ）に示す回路で変調した場
合の波形及びCDS値を示す図、 第９図、第10図は夫々DC抑圧のための従来のデータ伝送
システムの構成例を示す図である。 図中1a〜1dは標本データの入力端子、３はパラレルシリ
アル変換器、25,26,28,29は夫々反転器、30は加算器で
ある。
成を示す図、 第２図は第１図（Ａ），（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びCDS値を示す図、 第３図（Ａ），（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、 第４図は第３図（Ａ），（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びCDS値を示す図、 第５図（Ａ），（Ｂ）は夫々本願発明の更に他の実施例
の要部構成を示す図、 第６図は第５図（Ａ），（Ｂ）の構成に於ける入力デー
タに対応する出力波形及びCDS値を示す図、 第７図（Ａ），（Ｂ）は夫々従来のデイジタル変調回路
の一例を示す図、 第８図は第７図（Ａ），（Ｂ）に示す回路で変調した場
合の波形及びCDS値を示す図、 第９図、第10図は夫々DC抑圧のための従来のデータ伝送
システムの構成例を示す図である。 図中1a〜1dは標本データの入力端子、３はパラレルシリ
アル変換器、25,26,28,29は夫々反転器、30は加算器で
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30 Ｈ０４Ｎ 7/133 Ｚ (72)発明者 長沢 健一 川崎市高津区下野毛770番地 キヤノン 株式会社玉川事業所内 (56)参考文献 特開 昭59−189792（ＪＰ，Ａ)
Claims (2)
- 【請求項１】零レベル近傍の発生頻度が高く、かつ零レ
ベルを中心に対称な発生頻度分布を示す複数ビットより
成る標本データを伝送するシステムであって、 前記標本データの各々について、複数ビット中の所定ビ
ットの論理を反転する反転手段と、 前記反転手段により処理された各標本データをシリアル
伝送する伝送手段とを有し、 前記反転手段により、零レベル近傍の標本データに対す
るCDS値を小さくし、かつCDS値の絶対値の大きい符号を
正負に均等に分布させることを特徴とするデータ伝送シ
ステム。 - 【請求項２】零レベル近傍の発生頻度が高く、かつ零レ
ベルを中心に対称な発生頻度分布を示す複数ビットより
成る標本データを伝送するシステムであって、 前記標本データの各々について、所定のデータを加算す
る加算手段と、 前記加算手段により処理された各標本データをシリアル
伝送する伝送手段とを有し、 前記加算手段により、零レベル近傍の標本データに対す
るCDS値を小さくし、かつCDS値の絶対値の大きい符号を
正負に均等に分布させることを特徴とするデータ伝送シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8848786A JP2578405B2 (ja) | 1986-04-16 | 1986-04-16 | デ−タ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8848786A JP2578405B2 (ja) | 1986-04-16 | 1986-04-16 | デ−タ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243426A JPS62243426A (ja) | 1987-10-23 |
| JP2578405B2 true JP2578405B2 (ja) | 1997-02-05 |
Family
ID=13944157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8848786A Expired - Fee Related JP2578405B2 (ja) | 1986-04-16 | 1986-04-16 | デ−タ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578405B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590410B2 (ja) * | 1988-05-25 | 1997-03-12 | 工業技術院長 | カウントデータ出力回路 |
| IT1252628B (it) * | 1991-12-06 | 1995-06-19 | Pier Giorgio Righetti | Formulazioni per matrici poliacrilamidiche in metodiche elettrocinetiche |
| US7190653B2 (en) | 2002-10-21 | 2007-03-13 | Ricoh Company, Ltd. | Data recording/reproducing device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580939A (en) * | 1978-12-14 | 1980-06-18 | Sony Corp | Digital signal transmission method |
| JPS5915350A (ja) * | 1982-07-15 | 1984-01-26 | Matsushita Electric Ind Co Ltd | 二値情報変調方式 |
| JPS59189792A (ja) * | 1983-04-11 | 1984-10-27 | Sony Corp | デジタルビデオ信号のコ−ド変換方式 |
| JPS59205858A (ja) * | 1983-05-09 | 1984-11-21 | Sony Corp | デジタル信号のコ−ド変換装置 |
| JPS61134196A (ja) * | 1984-12-04 | 1986-06-21 | Sony Corp | デジタルカラ−映像信号記録装置 |
| JPS6240834A (ja) * | 1985-08-17 | 1987-02-21 | Fujitsu Ltd | 符号伝送方式 |
-
1986
- 1986-04-16 JP JP8848786A patent/JP2578405B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243426A (ja) | 1987-10-23 |
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