JP2575626B2

JP2575626B2 - 画像形成装置の制御装置

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Publication number: JP2575626B2
Application number: JP60175302A
Authority: JP
Inventors: 正山川; 和俊島田; 良孝荻野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1985-08-08
Filing date: 1985-08-08
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: JPS6235974A

Description

【発明の詳細な説明】＜技術分野＞本発明は画像形成を実行する複数のプロセス手段のシ
ーケンスの実行タイミングを制御する画像形成装置の制
御装置に関する。

＜解決すべき問題点＞マイクロコンピユータの発展に伴なって、リレーシー
ケンス回路や、ロジツクICの組み合わせによる論理回路
によって制御していた画像形成用負荷を、マイクロコン
ピユータのプログラム制御によって実現することになっ
た。

そして、マイクロコンピユータ化するようになって、
本来それぞれの画像形成用負荷を平行制御するところ
を、プログラム制御による時分割制御を行ない、仮想的
に平行制御を実現してきた。

ところが、高速応答性を要求される制御には、プログ
ラムによる時分割制御は適さない。その為にこういった
部品の制御には、１つの負荷に対して１つのマイクロコ
ンピユータを対応させたり、専用のハードウエア回路を
付加したりして対処していた。

たとえば複写機を例にあげて、これらの説明をする。

第２図は本発明を適用し得る複写機の構成図である。
蛍光灯などの原稿照明手段100により原稿がスリツト照
明され、原稿像がズームレンズ107によって、感光ドラ
ム108上に結像される。このときの原稿反射光は、第１
ミラー101、第２ミラー102、第３ミラー103、ズームレ
ンズ107、第４ミラー104、第５ミラー105、第６ミラー1
06を介して感光ドラム108に導かれる。

感光ドラム108の矢印の方向への回転にあわせ、原稿
照明手段100と第１ミラー101が矢印の方向に移動する。
そしてこれの1/2の速度で第２ミラー102と第３ミラー10
3が矢印の方向に移動する。これは光軸109の長さを一定
にするためである。

そして原稿の長さ分、第１ミラー101が移動したの
ち、後進に切り替え、元の位置に戻る。尚、原稿先端位
置および第１ミラーの基本位置が、画先センサ110と走
査ホームポジシヨンセンサ111によって検出できるよう
になっている。

感光ドラム108の周辺には、一次帯電器112、ブランク
露光照明器113、現像器114、転写帯電器115、分離器11
6、クリーナ117、除電器118が備えられている。スリツ
ト露光された原稿の結像点の光強度による電位変化によ
って形成された静電潜像を現像し、それを複写紙に転写
する。複写紙は搬送手段119により定着器120を介し、排
紙される。

この複写紙は上カセツト121もしくは下カセツト122に
保持されており、給紙ローラ123もしくは給紙ローラ124
により１枚ピツクアツプされ、レジストローラ125の位
置で一時停止する。

第１ミラー101が矢印方向に移動し、画先センサ110に
より、原稿先端部分の結像が行なわれる時刻を検知し、
そのときの感光ドラム108の結像位置が、転写帯電器115
の位置まで回転する時間を見計らい、この時刻の複写紙
の先端も転写帯電器115の位置に移動するように時間調
整して、レジストローラ125を回転させ、複写紙上の画
像位置合わせを行なう。

以上の複写機の動作を制御するのに、従来は機器制御
用マイクロコンピユータを用いて行なっていた。

たとえば、インテル社製の8049や8051がこれに当た
る。簡単のために、光学系の走査と複写紙の給紙の制御
に関する従来の制御回路を抽出し、第３図に示す。

図中201が、機器制御用マイクロコンピユータであ
り、RAM202、ROM203と外部バス204を介して接続されて
いる。マイクロコンピユータ201の内部では、CPU210、R
AM211、入力ポート212、出力ポート213、プログラマブ
ル発振器214等が内部バス215を介して接続されている。

入力ポート212のポートA0には、走査ホームポジシヨ
ンセンサ110から入力バツフア220を介し、信号SHPが入
力され、ポートA1には、画先センサ111から入力バツフ
ア221を介し、信号STが入力され、ポートA2にはレジス
トローラ215直前の紙センサ126から、入力バツフア221
を介し、信号PREGが入力される。

信号SHPは、原稿照明手段100が、基本位置にあるとき
１、そうでないとき０、信号STは原稿先端を結像する位
置に原稿照明手段100が到達したとき、０から１に変化
し、それ以外の位置では、０となる。信号PREGは、レジ
ストローラ125直前に複写紙があるとき１、そうでない
とき０となる。

原稿照明手段100や第１ミラー101、第２ミラー102、
第３ミラー103はDCモータM2によって、駆動される。最
近のように無段階変倍を実施するためには、主走査方向
の縮小、拡大にはズームレンズ107で対応し、副走査方
向の縮小、拡大は原稿の走査速度をかえて実施する。こ
の速度調整のために、走査モータコントローラ230を介
し、DCモータM2はマイクロコンピユータ201より制御さ
れる。ポートC0は、プログラマブル発振器214の出力端
子であり、この発振周波数と走査速度目標を対比させ、
DCモータM2を制御する。そしてエンコーダＥよりモータ
の回転速度を検出し、これをフイードバツクさせ、DCモ
ータM2を速度制御信号Fsに従った速度に保つように走査
モータコントローラ230がモータM2の速度制御を行な
う。尚、ポートB0の信号FWを１にすることにより、原稿
照明手段100等が前進する向きにモータを回転させ、ポ
ートB1の信号RVを１にすることにより後退する向きにモ
ータを回転させ、ポートB2の信号BRKを１にすることに
より、ブレーキがかかる。

ポートB3からは信号MMが出力され、メインモータドラ
イバ231を介しメインモータM1に接続されている。メイ
ンモータは感光ドラム108や給紙ローラ123,124やレジス
トローラ125等、走査系を除く駆動部分を動かすのに用
いられる。そして信号MMを１にしたときメインモータM1
は定速度回転を行ない、０にしたとき停止する。ポート
B4,B5は信号PIC1,PIC2が出力され、ハンマドライバ240,
241を介しクラツチCL1,CL2にそれぞれ接続されている。
クラツチCL1,CL2はそれぞれ給紙ローラ123,124の回転、
停止の制御をするもので、信号PIC1,PIC2をそれぞれ１
にしたとき、給紙ローラが回転し、０にしたとき停止す
る。

ポートB6は信号REGが出力され、ハンマドライバ242を
介してクラツチCL3に接続されている。クラツチCL3はレ
ジストローラ125の回転、停止を制御するもので、信号R
EGを１にすることにより、レジストローラ125が回転
し、０にすることにより停止する。

これ以外にも複写機の制御対象は、現像器の回転、停
止、現像バイアスの印加、各帯電器の電圧印加、除電器
のオンオフ、ズームレンズの駆動、操作部の表示、キー
入力制御など、数多くあるが、これらについては省略し
た。

このような構成で、CPU210を動作させ、複写機を制御
するプログラムの一例を第４図に示す。

ステツプS301では、RAM202と内部RAM211の変数の初期
値を代入し、複写機の初期設定を行なう。

ステツプS302では、操作パネルの表示やキー入力の処
理を行なう。オペレータの指示の解析を行ない、それに
対する表示や複写機の状態の表示を行なう。

ステツプS303では、帯電器、現像器などの電子写真プ
ロセスの制御を行なう。

ステツプS304では、複写紙の給紙制御を行なう。

ステツプS305では、複写機の給紙と同期して、原稿照
明手段等の走査制御を行なう。

そしてステツプS306でズームレンズ移動などに用いら
れる、ステツピングモータの駆動などを行ない、その
後、ステツプS302に戻って、これらの処理を繰り返す。

このように複写機を制御するには、複数個の処理を時
分割して行なっている。

このような場合、操作表示処理を行なっているとき
に、原稿照明手段が原稿先端位置を通過した場合、走査
系処理の番がまわってくるまで、原稿先端位置検出の時
間が遅れ、これにより、レジストローラ125の回転開始
時間が遅れ、複写紙上の画面位置が、前方にずれてしま
うことがありうる。そのために、原稿先端位置検出等
は、その入力を割込入力端子に入れ、CPUに割込みをか
けるなどして、強制的にCUP21の原稿先端位置を知ら
せ、その時刻からレジストローラ125の回転開始時刻を
算出させる、というような工夫が必要であった。

以上は数msのずれが、機器動作に悪影響を与える例を
示したが、一般に、ステツプ302からステツプ306の各処
理を完結してから次に進む方法では制御ができない。と
くにステツプS303〜S305は、本来同時進行するものなの
で同時処理が必要になる。従って、リアルタイムモニタ
プログラムなどの基本プログラムの下で、ステツプS302
〜ステツプS306を動作させるか、または、ステツプS303
からステツプS305を１つのプログラムにまとめて記述す
るかのいずれかを選択しなければならない。前者は、各
ステツプの処理の切り替えに要する時間、すなわちオー
バーヘツドが大きく、CPUの利用効率が低下する。後者
の方式は、プログラムが複雑になり制御機器の性能向上
によるプログラム量の増大に伴ない、プログラムミスが
増大しプログラムに多大の時間を要する。

そして、前者のリアルタイムモニタを利用して時分割
処理を行なう場合でも、ステツピングモータなどの制御
をプログラムによって行なおうとすると、一定時間ごと
にそのプログラムが起動されないと騒音が発生する場合
がある。このため、こうしたプログラムは定時間割込処
理などで行なわねばならず、こうした割込処理が増すこ
とによっても、プライオリテイの高い処理がCPP210で行
なわれている時間、他の処理が待たされるため、高速並
列処理が実現できなくなり、ステツピングモータや走査
用モータ制御を別のマイクロコンピユータにまかせたり
するようになり、マイクロコンピユータ間の情報交換
や、リアルタイムモニタ下でひんぱんにプログラムの切
替を行なうことによるオーバーヘツドの増大によって、
本来の制御動作以外の処理をCPUが行なっている割合が
高くなり、その分ハードウエアも大きくなりコスト増加
の原因になっている。

さらに、応答性を高めるために、割込処理を多用した
り、プログラムの構造を特殊な形にすることによって、
プログラムがますます複雑になり、プログラムデバツク
の時間が増大し、総合的な開発費の増大を課せられてい
る。

＜目的＞本発明は、上述従来例の欠点を除去し、プログラム制
御によりながらも、同時に複数個の制御対象に関し、高
速応答性が保証でき、さらにプログラム作成も容易にな
る複数サイズの記録紙上に画像形成可能な画像形成装置
の制御装置の提供を目的としている。

さらに詳細にいえば、先行する記録媒体への画像形成
が終了する前に次の記録媒体への画像形成を開始するこ
とにより、各記録媒体上に順次複数の画像形成工程を実
行することにより複数の記録媒体上に画像形成を実行
し、前記記録媒体を給紙する給紙手段（実施例では例え
ば給紙ローラ）及び原稿を走査する走査光学系（同原稿
照明手段100、ミラー101、102、モータM2）を含む複数
のプロセス手段（同給紙ローラ及びM1,M2,CL1,CL2,CL
3）を有し、複数サイズの記録媒体上に複数の変倍率で
画像形成する画像形成装置を制御する画像形成装置の制
御装置において、中央演算処理部と（同CPU210）、制御
データを蓄えるメモリと（同デュアルポートRAM411）、
前記中央演算処理部と接続され、前記中央演算処理部か
ら制御可能で互いに並列に動作し、前記複数のプロセス
手段の制御を行う複数の演算制御部（同並列プロセッサ
コントローラ412）を有し、前記中央演算処理部は、記
録媒体サイズ及び変倍率に応じて制御カウント値（β
３、β４、τ１）を前記メモリに設定し、画像形成工程
の内上流側で実行される前記給紙手段の給紙動作の制御
（同給紙系：第11図）を前記複数の演算制御部の第１の
演算制御部（同プロセッサRPOC0）に割り当て、前記給
紙後実行される前記走査光学系の動作の制御（同原稿走
査光学系：第14図）を前記複数の演算制御部の第２の演
算制御部（同プロセッサRPOC1）に割り当て、前記第
１、第２の演算制御部は前記複数の画像形成工程の各工
程を前記メモリに設定された制御カウント値に応じてそ
れぞれ制御し、前記第１の演算制御部は前記走査光学系
の制御の開始を指示するフラグ（同走査フラグSf）を前
記メモリにセットし、前記第２の演算制御部は前記フラ
グに応じて前記走査光学系を制御することを特徴とする
画像形成装置の制御装置の提供を目的としている。

かかる構成に依れば、他の工程から影響を受けずに各
工程別にプログラムを開発すればよく、しかも速度、倍
率の変化に対しても制御カウント値を変更するだけでよ
いので画像形成装置のバージョンアップにも容易に対応
できる。

＜実施例＞第１図は本発明の実施例の複写機の制御回路図であ
る。図において401が機器制御用マイクロコンピユータ
であり、１チツプ上に構成される。従来、内部バス215
にはCPU210の内部RAM211およびI/Oポート類が接続され
ていたのに対し、内部バス215にデユアルポートRAM411
を介し、並列プロセツサコントローラ412が接続され
る。又入力ポート212、出力ポート213及びプログラマブ
ル発振器214が並列プロセツサコントローラ412に接続さ
れる。

ここでデユアルポートRAM411は、CPU210から読み書き
でき、並列プロセツサコントローラ412からも読み書き
できる。そしてデユアルポートRAM411には複数個のプロ
セツサのレジスタ領域が割り付けられており、並列プロ
セツサコントローラ412は、これらのプロセツサのレジ
スタ領域の値に応じて、複数個のプロセツサの処理を実
行する。

今、CPU210からみてRAM211は00^H番地から7F^H番地（10
進では、127番地だがアドレスに関しては以後16進数で
示す）、デユアルポートRAM411は80^H番地からFF番地の1
28バイトにアドレス付けされている。

ここで、80^H番地から87^H番地の８バイトは、プロセッ
サ０用のレジスタとして定義し、88^H番地から8F^H番地の
８バイトはプロセッサ１用のレジスタとして定義する。
同様にして、B8^H番地からBF^H番地の８バイトまで、８バ
イトづつ、それぞれプロセッサ２からプロセッサ７用の
レジスタとして定義する。各プロセッサ用として割つけ
られた８バイトの領域のうち、最後尾の２バイトをプロ
グラムカウンタとして利用する。たとえばプロセッサ１
の場合、8E^H番地をプログラムカウンタの上位８ビツト
とし、8F^H番地をプログラムカウンタの下位８ビツトと
する。そして、並列プロセツサコントローラ412は、プ
ロセッサ０からプロセッサ７までの各プロセッサに関
し、２バイづつの計16ビツトデータをインストラクシヨ
ンデータとしてフエツチするようにし、プログラムカウ
ンタは、２づつインクレメントする。このようにするこ
とによってプログラムカウンタの最低位ビツト、すなわ
ちプロセッサ０からプロセッサ７のそれぞれにおけるビ
ツトH0からビツトH7をホールト指示用のビツトとして定
義し、このビツトが１のとき対応するプロセッサのイン
ストラクシヨンのフエツチと実行を行なわないようにす
る。

又、デユアルポートRAM411のCO^H番地からFF^H番地まで
はプロセッサ０〜７が共通に使用するメモリ領域として
定義する。

以上のようなメモリの定義を行ない、並列プロセツサ
コントローラ412が逐次各プロセッサの処理を時分割で
実行することにより、CPU210の下に複数個の独立した、
プロセッサが並列動作するようになる。

以下、CPU210をインテル社製8051をモデルにし、制御
用マイクロコンピユータ401を構成した場合を例にあげ
て説明する。

CPU210は８ビツトマシンであり、インストラクシヨン
は１バイトから３バイトの可変長である。そして12MHz
の基本クロツクの場合、１μsecが実行の単位となって
おり、すべてのインストラクシヨンは、１μsecの整数
倍の時間を要す。また、命令とフエツチは、１μsecを
２分し、１μsec中に２回行なわれ、RAM領域の読み書き
は１μsecに１回行なわれる。このときたとえば１バイ
ト長の命令をフエツチする場合、１μsecの前半で命令
をフエツチし実行開始して、１μsecの後半で次の命令
をフエツチするが、後半でフエツチしたインストラクシ
ヨンデータは捨てられ、再び次の１μsecの前半で令名
をフエツチし実行する。すなわち、命令長がいくらであ
っても、また、実行時間がいくらであっても、１μsec
の整数倍で外部バスアクセスが実行される。たとえば第
５図のようなプログラムは第６図のように実行される。

ステツプS601はレジスタ２の内容をＡレジスタに移動
し、ステツプ602でＡレジスタの内容に５を加算し、ス
テツプS603でデータポインタレジスタの内容をインクリ
メントしてステツプS604でデータポインタレジスタでア
ドレスされるRAMにＡレジスタの内容を書き込む。この
ときの機械語は、１バイトを２桁の16進数で表わしたと
きEA^H,24^H,05^H,A3^H,F0^Hの計５バイトになる。そしてス
テツプS601,S602は１μsec、ステツプS603,S604は２μs
ecの実行時間となる。このときのバスアクセスの様子は
第６図のようになる。期間α_０の前半でステツプS601の
インストラクシヨンEA^Hがフエツチされ、後半でステツ
プS602のインストラクシヨン24^Hがフエツチされる。こ
の24^Hは無視され、次の期間α_１の前半で再びフエツチ
され、後半で05^Hがフエツチされ、実行も期間α_１でな
われる。期間α_２の前半でステツプS603のインストラク
シヨンA3^Hがフエツチされるが、実行に２μscを要する
ので、期間α_２の後半および期間α_３の間の計３回ステ
ツプS604のインストラクシヨンF0^Hをフエツチするが、
すべて無視される。期間α_４の前半では再びF0^Hがフエ
ツチされ後半で次のインストラクシヨンがフエツチされ
る。ステツプS604はRAMデータへの書き込みを行なうた
め、期間α_５ではインストラクシヨンフエツチは行なわ
れず、RAMデータ書き込みのために外部バスが使われ
る。

尚期間α_０〜α_５はいずれも12MHzのクロツク使用時
には、１μsecである。

並列プロセツサコントローラ412におけるインストラ
クシヨンセツトはすべて２バイト固定長にする。すると
CPU210の実行単位時間（１μsec）で１インストラクシ
ヨンのフエツチができるようになる。

このようにして、CPU210と並列プロセツサコントロー
ラ412が外部バスインタフエース413を介して外部バス20
4に接続されたROM202を時分割的に利用するように構成
する。

CPU210のインストラクシヨンのなかで最長の実行時間
のものは４μsecである。従って、一担このインストラ
クシヨンのフエツチがCPU210によって行なわれると、４
μsecの間CPU210に外部バス204が専有される。従って、
並列プロセツサコントローラ412がこの間に、インスト
ラクシヨンフエツチを要求しても、４μsecの間実行が
待たされる。第７図にこの様子を示す。

時刻t811に並列プロセツサコントローラ412がインス
トラクシヨンフエツチを行なおうとしたとき、CPU210が
４μsecかかるインストラクシヨンの実行を開始したと
すると、期間α801,α802,α803,α804では、外部バス
インターフエース413をCPU210が専有する。そして期間
α812で、並列プロセツサコントローラ412の要求が受け
つけられ、外部バスインターフエース413を専有し、並
列プロセツサのうちの１つのプロセツサのためのインス
トラクシヨン２バイトをフエツチする。そしてその次の
期間α805はCPU210が外部バスインターフエース413を専
有する。並列プロセツサコントローラ412によって、イ
ンストラクシヨンを実行するのに最大３μsecかかると
すると、最悪の場合、並列プロセツサコントローラ412
がインストラクシヨンフエツチ要求を時刻t811で行なっ
てから、実行の期間α813,α814,α815を終了するまで
８μsecかかる。そこで、常に８μsecごとに並列プロセ
ツサコントローラ412がインストラクシヨンフエツチ要
求を出すように構成することにより、８μsecに１回だ
け外部バス204が並列プロセツサ用に使われ、残りの７
μsecをCPU210が使うようになる。

第８図に並列プロセツサコントローラ412の基本動作
のフローチヤートを示す。実行開始時、ステツプS801
で、並列プロセツサ412のうちプロセツサ０からプロセ
ッサ７を時分割で並列処理するためにプロセッサ番号ｎ
を０にする。ステツプS802では命令をフエツチする時間
わくを算出するために、バス不使用期間残数ｍを４に初
期化する。ステツプS803で、外部バスインターフエース
413に対しバス利用のための要求を行ない、ステツプS80
4で１μsecウエイトする。ステツプS805でバス不使用期
間残数ｍを１つデクレメントする。ステツプS806では、
バス利用期間になったかどうか判断し、CPU210がバス使
用中なら、ステツプS803に戻ってくり返し、並列プロセ
ツサコントローラ412にバスが割り当てられたら、ステ
ツプS807に進む。ステツプS807ではプロセッサｎのプロ
グラムカウンタの値の最下位ビツトを０にした値をアド
レスとして外部メモリからインストラクシヨンの高位バ
イトをフエツチする。たとえばｎが０のときは、デユア
ルポートRAM411の86^H,87^H番地の２バイトがプログラム
カウントの値として使われる。ｎが１のときは8E^H,8F^H
番地が使われる。すなわちｎ番目のプロセッサPROCnに
対しては、（80^H＋８×ｎ＋６）番地がプログラムカウンタの高位
バイト（80^H＋８×ｎ＋７）番地がプログラムカウンタの低位
バイトとして用いられる。

そして、インストラクシヨンの先頭バイトをフエツチ
するための最下位ビツトを０にして１バイトフエツチを
行なう。ステツプS808では、最下位ビツトを１にしてイ
ンストラクシヨンの２番目のバイトをフエツチする。こ
のように、ステツプS807,S808において、１μsecの間、
外部バス204を利用し、プロセッサｎのためのインスト
ラクシヨンデータ２バイトをフエツチする。ステツプS8
09では、バス不使用期間残数ｍを見て、ｍが０になるま
でステツプS810,S811を繰り返す。ステツプ810は１μse
cウエイトし、ステツプS811ではｍを１つデクレメント
する。こうすることにより、ステツプS812に来るまで、
正確に５μsecが費され、しかもこの５μsecの間のう
ち、CPU210のバス利用の間隙をねらっつ１μsecだけバ
スを専有し、並列プロセッサ処理のためのインストラク
シヨンフエツチを行なえる。ステツプS812では、フエツ
チしたインストラクシヨンデータに従って、デユアルポ
ートRAM411のメモリ間や入出力ポート間の演算を行な
う。尚、プロセッサｎのプログラムカウンタの最下位ビ
ツトが１の場合は、フエツチしたインストラクシヨンを
無視し、何の実行も行なわないようにし、０の場合は、
実行を行なうのに先だち、プログラムカウンタの値を２
つインクレメントしておき、次のインストラクシヨンフ
エツチに備える。ステツプS813では、ステツプS812で要
する時間に応じた時間分ウエイトして、ステツプS812,S
813,S814,S815,S816で３μsec費すように調整する。ス
テツプS814では、次の回で、処理対象のプロセッサを１
つ進めるため、プロセッサ番号ｎを１つインクレメント
する。ステツプS815ではプロセッサ番号ｎが最大プロセ
ッサ番号を越えたかどうかを判断し越えたときは、プロ
セッサ番号ｎを０に戻してステツプS802にもどって以上
の処理を繰り返す。

以上のような動作によって並列プロセツサコントロー
ラ412は、プロセッサ０からプロセッサ７の８つのプロ
セッサと時分割で実行させ、みかけ上64μsecに１イン
ストラクシヨン実行するプロセッサを８つ制御できるよ
うになる。

ここでステツプS812にて行なう、各プロセッサ０〜
７のインストラクシヨンについて説明する。インストラ
クシヨンの長さは16ビツトの固定長である。インストラ
クシヨンは以下の４個に分類することができる。各プロ
セッサ用に割当てられた８つのレジスタと７ビツトのメ
モリ空間との間の演算を行うバイトオペレーシヨン、レ
ジスタと７ビツトのデータとの間の演算を行うイミデイ
エートバイトオペレーシヨン、特定ビツトと７ビツトメ
モリ空間の任意のビツトとの間の演算を行うビツトオペ
レーシヨン、条件に応じて10ビツトの相対アドレス分岐
を設定するジヤンプオペレーシヨンの４つである。

次にデユアルポートRAM411、及びI/Oポート212,213の
アドレス空間について説明する。

デユアルポートRAM411はCPU210、並列プロセツサコン
トローラ412共にアクセス可能である。ここで各プロセ
ッサから見たアドレスをローカルアドレス、並列プロセ
ツサコントローラ412から見たアドレスをグローバルア
ドレスと呼ぶ。

ローカルアドレスの00^H番地から07^H番地は夫々のプロ
セッサに割付けられたデユアルポートRAM411のレジスタ
用メモリ空間に対応している。ローカルアドレスの08^H
番地から47^H番地までがデユアルポートRAM411の残りの
エリア、すなわちグローバルアドレスのCO^H番地からFF^H
番地までに対応している。そしてローカルアドレスの48
番地から7F番地がI/Oポートに対応している。

このようにレジスタ空間、メモリ空間、I/Oポート空
間を同一アドレス空間上にマツプすることができる。

以上のようなアーキテクチヤのプロセッサを用いて電
気機器制御する場合の例を以下に述べる。

第９図に、第２図に示した複写機の給紙系に関するタ
イミングチヤートを示した。この例では、２枚コピーを
行なう制御タイミングを表わしている。下カセツト122
から給紙を行なう場合、時刻t1101でポートB5を“1"に
して、クラツチCL2をONすることにより給紙ローラ124を
回転させ、複写機をピツクアツプする。そして、時刻t1
102で紙センサ126で紙検知し、時間α1101後に、ポート
B5を“0"にして、給紙ローラ124を停止する。この時間
α1101の間に複写紙はレジストローラ125まで到達し、
レジストローラ125の回転開始を待っている。一方、時
刻t1102で紙検知することにより、原稿走査を開始す
る。即ち、光学系が前進する。そして、画先センサ110
により時刻t1103に、原稿の先端を感光ドラム108に結像
したことがわかり、t1103からその結像位置が転写位置
に到達する時間から、レジストローラ125を回転させて
から複写紙が転写位置まで達する時間を差し引いた時間
α1102の時間後、ポートB6を“1"にして、クラツチCL3
をONして、レジストローラ125の回転を開始する。

そしてこの例のように複数枚コピーする場合、原稿走
査光学系を原稿を長さ分前進し、その後後退させホーム
ポジシヨンまでもどってから給紙を始めると、次の複写
までの時間が長くなってしまう。これを防ぐため、時刻
t1104には、次の紙の給紙を開始する。このタイミング
は、レジストローラ125がオンした時刻t1105から時刻α
1103後となるが、この時刻α1103は、１枚当りのコピー
所用時刻α1104から、時刻α1102と給紙ローラの駆動開
始から紙センサが再びオンするまでの時刻α1106とホー
ムポジシヨンから画先センサに達するまでの所用時刻α
1105を引いた値となる。時刻α1104は、複写紙サイズに
より定まる。この最小値は、原稿走査の往復時間とな
る。また時刻α1105は変倍率に応じて決定される。

一方原稿走査は、ポートCOより走査速度に応じた周波
数の信号FS、ポートB0,B1,B2よりそれぞれ前進信号FW、
後進信号RV,ブレーキ信号BRKを、走査モータコントロー
ラ230に送ることによって制御する。そして、この制御
のためのタイミングチヤートを第10図に示す。

前進を行なうときは、そのときの複写倍率によって前
進速度が定まるので、これに応じた周波数の発振を行な
うようにプログラマブル発振器214をセツトした上で、
後進信号RV,ブレーキ信号BRKを“0"にしておき前進信号
FWを“1"にして、前進を開始する。これが時刻t1201で
ある。そして、原稿の長さ分前進する時間α1201後の時
刻t1202に前進信号を“0"にして、後退時の速度をプロ
グラマブル発振器214にセツトし、後進信号を“1"にす
る。そして、画先センサ110が画先信号をセンスしたと
き、すなわち時刻t1203で、後進信号を“0"にして、時
間α1202の間だけ、ブレーキ信号BRKを“1"にする。そ
して、その後は、慣性により原稿走査を後退させ、ホー
ムポジシヨンセンサ111により、ホームポジシヨン位置
に戻った時刻t1204にブレーキ信号BRKを１にする。そし
て２枚目のコピーを行なうため、ブレーキ信号BRKを
“0"にした上、前進速度を設定し、前進信号FWを“1"に
して以上の制御を繰り返す。第10図の後半では、後退時
画先センサ110の位置センス後のブレーキ信号BRKのセツ
ト後、走査系が停止して、ホームポジシヨンまで到達し
ない場合の例を示してある。すなわちブレーキ信号BRK
を“0"に戻したのち時間α1203以内にホームポジシヨン
に達しないときは、遅い速度を設定し、後退信号RVを
“1"にして、ホームポジシヨンが検出されるまでゆっく
り後退させ、ホームポジシヨンが検出されたら、後退信
号RVを“0"にしてブレーキ信号BRKを“1"にする。そし
て、最大時間α1204の後にブレーキ信号BRKを“0"にす
る。

以上のように、原稿走査光学系と給紙系の制御を抽出
しただけでもかなり複雑である。

以上のような制御を本発明においては、給紙ローラ、
レシストローラ等の給紙系の制御に並列プロセツサコン
トローラ412内の１つのプロセッサPRCO0を割り当て、前
進信号FW等の原稿走査光学系の制御にコントローラ412
内の別のプロセッサPRCO1を割り当て、CPU210は、これ
らのプロセッサへのデータを設定し、プロセッサの動作
を監視することによって、複写機の制御を行なうように
する。

第11図にプロセッサPRCO0が行う給紙系の制御プログ
ラムの例のフローチヤートを示す。実行開始するとステ
ツプS1301にて、コピー残数Ｎがあるかどうかを見て、
コピー残数Ｎが１以上になるまで、ステツプS1301を繰
り返す。

第12図には、デユアルポートRAM411のメモリ領域のメ
モリマツプ例を示している。

ここでコピー残数Ｎは、CPU210によってグローバルア
ドレスのC5^H番地に値Ｎがセツトされる。これは、コピ
ースタートボタン等によって、オペレータがコピー開始
を指定したときに、CPU210がその時点で定義されている
コピー枚数を、C5^H番地に書き込む。ステツプS1302でコ
ピー残数を１つデクレメントする。ステツプS1303で
は、フラグUf、すなわちグローバルアドレスのC0番地の
第０ビツトを見てこれが１のときは、上カセツト選択、
０のときは下カセツト選択と判断し、それぞれ対応し
て、給紙ローラ123もしくは給紙ローラ124の回転を開始
する。たとえばフラグUfが１のときは、ポートB4を１に
することによって、上段給紙ローラ123を回転させる。
これは第13図に示すI/Oポートの領域の49^H番地の第４ビ
ツトをセツトすることによつて実現できる。これは、ビ
ツトオペレーシヨン用のインストラクシヨンを用いれば
よい。

ステツプS1304では紙センサ126がオフになるまで紙セ
ンサチエツクを続け、紙センサ126がオフになつたらス
テツプS1305で紙センサ126がオンになるまでくりかえ
す。これは、現在、給紙中の紙の前にコピーしている紙
の後端が紙センサ126にかかっている場合を考慮したも
のである。

ステツプS1306では、原稿走査光学系の前進開始を指
示するために走査フラグSfをセツトする。フラグSfは、
グローバルアドレスのCO^H番地の第１ビツトに割り当て
てある。

S1307では一定時間β１だけウエイトする。これは、
命令の実行時間が前述したように、並列プロセッサとい
えども一定しているので、レジスタをカウントとして用
いて、カウントアツプもしくはカウントダウンして、あ
る値になったとき、次に進むようにプログラムして、そ
のカウンタとして用いるレジスタの初期値によってウエ
イト時間を調節できる。この時間β１は、第９図におけ
るα1101に相当する時間にする。そしてステツプS1308
で給紙ローラをオフする。この場合はフラグUfを見て、
対応するポートB4もしくはポートB5を“0"にしてもよい
し、ポートB4,B5の双方とも“0"にしてもよい。

ステツプS1309で、画先センサ110がオンになるまで待
って、その後ステツプS1310で時間β２分ウエイトし、
ステツプS1311でレジストローラ125の回転を開始する。
時間β２は、第９図における時間α1102に相当する。そ
して、ステツプS1312で時間β３だけウエイトして、続
いて次の給紙を行なうかどうかのチエツクに入る。時間
β３は、第９図における時間α1103に相当する。ステツ
プS1313ではコピー残数Ｎを調べ、まだコピーする必要
のあるときはステツプS1314に進み必要の給紙が終了し
ている場合、すなわちコピー残数が０のときはステツプ
S1318に進む。ステツプ1314では、コピー残数Ｎを１つ
デクレメントして次の給紙にそなえ、ステツプ1315でス
テツプ1303と同様の処理を行なって給紙を開始する。ス
テツプ1316では時間β４だけウエイトしステツプ1317で
レジストローラ125の回転を停止する。この時間β４は
給紙した紙の進行方向のサイズを、感光ドラム108の周
速で割った時間からβ３を差し引いた時間に、多少の余
裕の時間を加えたものにする。

そして、ステツプS1314〜S1317と進み、連続コピー処
理する場合はステツプS1304に戻って以上の処理をくり
かえす。そして最終紙の給紙が完了するとステツプS131
3からステツプS1318に分岐し、ステツプ1319をへて最初
に戻りステツプS1301より以上の処理をくりかえす。な
おステツプS1318,S1319はそれぞれステツプS1316,S1317
と同様の処理である。以上の処理における時間β1,β2,
β3,β４のうち時間β1,β２に関しては固定長であり、
時間β3,β4,変倍率，複写紙サイズによって変化する。
そのため時間β3,β４に関しては、CPU210がコピー残数
をグローバルアドレスC5^H番地にセツトする前に、グロ
ーバルアドレスC1^H番地,C2^H番地にそれぞれβ3,β４を
設定する。

次に、原稿走査光学系の処理について説明する。

第14図にプロセッサPRCO1を行う原稿走査光学系の制
御プログラムの例のフローチヤートを示す。

実行開始すると、ステツプS1501で、走査フラグSfが
オンになるまで待ち、オンになるとステツプS1502に進
む。これは給紙系制御プログラムにより複写紙がレジス
トローラ125前の紙センサ126の位置まで移動した時点で
セツトされる。すなわちコピー開始の用意が完了したと
ころが光学走査系の起動を行なうのである。ステツプS1
502では、原稿走査要求を受けつけたことを示すため
に、走査フラグSfをクリアする。そしてステツプS1503
では、走査系の信号をすべてクリアする。すなわち、前
進信号FW、後退信号RV、ブレーキ信号BRKをすべてクリ
アするためにポートB0,B1,B2を“0"にする。

ステツプS1504では変倍率に応じた速度で原稿走査す
るために、この速度に対応した周波数の信号がポートC0
から出力されるように、プログラマブル発振器214の設
定を行なう。具体的には、プログラマブル発振器の周波
数設定用ポートC0がI/Oポート領域の4A^H番地に割つけら
れており、これに、CPU210によってグローバルアドレス
のC3^H番地に設定された値f1を書き込むことによって行
なわれる。ステツプS1505ではポートB0を“1"にするこ
とによって、走査モータコントローラ230に対し、前進
開始の指令を出す。そしてステツプS1506で画先センサ1
10がオンになるまで待って、その後ステツプS1507で原
稿の長さ分走査する時間τ１ウエイトしステツプS1508
で前進信号をオフする。この時間τ１はCPU210によって
あらかじめグローバルアドレスC6^H番地に書き込まれて
いる。ステツプS1509では、後退時のスピードに対応し
た周波数f2になるようにI/Oポートの領域の4A^H番地に値
を設定し、ステツプS1510で後退信号RVをオンし後退開
始する。あとは、ステツプS1511で画先センサ110がオン
するのを監視し、オンしたとき、走査光学系がオーバー
ランして衝突しないようにブレーキ制御を開始する。ス
テツプS1512で後退信号RVをオフし、ステツプS1513でブ
レーキ信号BRKをオンしブレーキをかける。そしてステ
ツプS1514で時間τ２だけウエイトし、ステツプS1515で
ブレーキ信号BRKをオフしあとは慣性で走査系を後退さ
せていく。ここであらかじめ定められた回数ν１をステ
ツプS1516にてレジスタνに代入し、ステツプS1517,S15
18,S1519をこの回数だけくりかえす。このレジスタν
は、プロセッサPROC1の専用メモリ領域、ローカルアド
レスの01^H番地から05^H番地のいずれかを用いてもよい。
こうしてステツプS1518でレジスタνを１つづつデクレ
メントしながらステツプS1519でレジスタνの値が０に
なるのを判断し、それまでステツプS1519からステツプS
1517に戻る。ステツプS1517ではホームポジシヨンセン
サ111を監視し、これがオンしたなら、レジスタνが０
になっていなくてもステツプS1530に進む。そして、ス
テツプS1530ではブレーキをかけ、時間τ３後ステツプ1
532でブレーキ信号をオフして、ステツプS1501に戻る。
そして、レジスタνが０になってもホームポジシヨンに
戻らない場合はステツプS1520に進む。

ステツプS1520では低速度で後退させるため、周波数f
3が出力されるようにプログラマブル発振器214を設定
し、ステツプS1521で後退信号RVをオンする。ステツプS
1522で走査系がホームポジシヨンになるまで待ち、ステ
ツプS1523で後退信号RVをオフする。そして、ステツプS
1524でブレーキ信号BRKをオンし、ステツプS1525にてレ
ジスタνを一定回数ν２で初期化し、ステツプS1527,S1
527で、レジスタνをデクレメントしてレジスタνが０
になるまでステツプS1526をくりかえすようにする。ス
テツプS1526は走査フラグSfがオンになったかどうかを
チエツクするもので、オンになったらこのループを脱
し、ステツプS1529に進む。ステツプS1529ではブレーキ
信号BRKをオフしステツプS1501に戻り以上の制御をくり
かえす。ステツプS1524からステツプS1529までの処理
は、最大ν２で定まる時間だけブレーキをかけ、その時
間内に再び走査開始の指令がきたら、ただちに走査開始
を行なうめたのアルゴリズムの例である。

以上のように、給紙系と原稿走査系のプログラムをそ
れぞれ独立に作成し、CPU210のプログラムは、変倍率や
コピー紙サイズ等の条件により定まる時間β3,β4,τ１
および周波数設定値f1と給紙先、即ちカセツトの上下段
の選択を示すフラグUfを設定し、コピー枚数をコピー段
数Ｎに設定するようにする。なお給紙系および原稿走査
光学系のプログラムの先頭番地を並列プロセッサのうち
の１つづつのそれぞれのプログラムカウンタに設定すれ
ば、これらが並列処理される。そのために、画先センサ
がオンしてから、レジストローラを回転し始めるタイミ
ング等、応答性が要求される制御も遅延なく行なうこと
ができ、CPU210の負担は大幅に減少する。

以上説明したように、本実施例に依ればCPUとデユア
ルポートRAMを介し並列プロセツサコントローラを結合
し、さらに並列プロセッサにそれぞれ独立のタイマー機
構を備えることにより、並列プロセッサの個々のプロセ
ッサを、時間的な待ち合わせを行なう間にも、一般的な
処理を実行させることが容易に実現できるようになっ
た。

さらに、並列プロセッサの個々のプロセッサに備えら
れたタイマー機構のカウントタイミングの信号選択手段
を設けたことにより、モータの回転数等の機器動作に応
じた周波数のパルス信号をカウントタイミングの信号選
択手段で切替えて、タイマーを動作させ、このタイミン
グに応じたプログラムを並列プロセッサの個々のプロセ
ッサのプログラムとして用意、実行させることができ、
その結果、機器動作の速度等の変更に対してもプログラ
ムの修正を不要にすることができるようになる。

こうして、高速応答のための技巧的なプログラミング
は不要となり、プログラムの開発が容易になり、開発コ
ストを大幅に小さくできる。

尚、本実施例においては、画像形成装置として電子写
真複写機を例に説明したが、勿論フアクシミリ装置、プ
リンタ等にも適用できる。

（効果）以上のごとく本発明に依れば、他の工程から影響を受
けずに各工程別にプログラムを開発すればよく、しかも
速度、倍率の変化に対しても制御カウント値を変更する
だけでよいので画像形成装置のバージョンアップにも容
易に対応できる。

【図面の簡単な説明】

第１図は本実施例の複写機の制御回路図、第２図は本発
明を適用しうる複写機の断面図、第３図は従来の複写機
の制御回路図、第４図は従来の複写機の制御プログラム
の一例を示す図、第５図は制御プログラムの一例を示す
図、第６図は第５図のプログラムの実行タイミングを示
す図、第７図はCPU210と並列プロセツサコントローラ41
2の動作関係を示す図、第８図は並列プロセツサコント
ローラ412の基本動作のフローチヤートを示す図、第９
図は第２図の複写機の給紙等に関するタイミングを示す
図、第10図は複写機の原稿走査系に関するタイミングを
示す図、第11図は給紙等のフローチヤートを示す図、第
12図はデユアルポートRAM411のメモリマツプを示す図、
第13図はI/Oポートの領域を示す図、第14図は原稿走査
系のフローチヤートを示す図、である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者荻野良孝東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (56)参考文献特開昭59−72504（ＪＰ，Ａ) 特開昭59−127133（ＪＰ，Ａ) 特開昭54−36941（ＪＰ，Ａ) 特開昭59−67557（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】先行する記録媒体への画像形成が終了する
前に次の記録媒体への画像形成を開始することにより、
各記録媒体上に順次複数の画像形成工程を実行すること
により複数の記録媒体上に画像形成を実行し、前記記録
媒体を給紙する給紙手段及び原稿を走査する走査光学系
を含む複数のプロセス手段を有し、複数サイズの記録媒
体上に複数の変倍率で画像形成する画像形成装置を制御
する画像形成装置の制御装置において、中央演算処理部と、制御データを蓄えるメモリと、前記中央演算処理部と接続され、前記中央演算処理部か
ら制御可能で互いに並列に動作し、前記複数のプロセス
手段の制御を行う複数の演算制御部を有し、前記中央演算処理部は、記録媒体サイズ及び変倍率に応
じて制御カウント値を前記メモリに設定し、画像形成工
程の内上流側で実行される前記給紙手段の給紙動作の制
御を前記複数の演算制御部の第１の演算制御部に割り当
て、前記給紙後実行される前記走査光学系の動作の制御
を前記複数の演算制御部の第２の演算制御部に割り当
て、前記第１、第２の演算制御部は前記複数の画像形成工程
の各工程を前記メモリに設定された制御カウント値に応
じてそれぞれ制御し、前記第１の演算制御部は前記走査
光学系の制御の開始を指示するフラグを前記メモリにセ
ットし、前記第２の演算制御部は前記フラグに応じて前
記走査光学系を制御することを特徴とする画像形成装置
の制御装置。