JP2571614B2 - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JP2571614B2 JP2571614B2 JP63258151A JP25815188A JP2571614B2 JP 2571614 B2 JP2571614 B2 JP 2571614B2 JP 63258151 A JP63258151 A JP 63258151A JP 25815188 A JP25815188 A JP 25815188A JP 2571614 B2 JP2571614 B2 JP 2571614B2
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は階調表示を行う表示装置の駆動回路に関する
もので、特に発光ダイオード（以下、単にLEDと言う）
ディスプレィ等抵抗性の強い負荷であるドットマトリッ
クス表示装置で構成されているものを対象にしている。
もので、特に発光ダイオード（以下、単にLEDと言う）
ディスプレィ等抵抗性の強い負荷であるドットマトリッ
クス表示装置で構成されているものを対象にしている。
＜従来の技術＞ 従来の階調表示を行う表示装置の駆動回路のうち、そ
れぞれの表示単位の点灯及び消灯の時間比を変化させて
階調を制御するものは、すべての表示単位について同時
に点灯させ、それぞれの階調に応じて消灯させていた。
これは階調を制御する回路が比較的少ない回路素子によ
り構成されるという利点があった。
れぞれの表示単位の点灯及び消灯の時間比を変化させて
階調を制御するものは、すべての表示単位について同時
に点灯させ、それぞれの階調に応じて消灯させていた。
これは階調を制御する回路が比較的少ない回路素子によ
り構成されるという利点があった。
＜発明が解決しようとする課題＞ しかしながら、近年のドットマトリックス表示装置の
大型化，高精細化にともない同一タイミングにより点灯
及び消灯させる表示単位の数も増加している。表示装置
がLEDディスプレィ等抵抗性の強い負荷である場合、点
灯状態では定常的な電流が流れる。すなわち、従来の方
式では、一表示期間内に同一タイミングで点灯させる全
表示単位分の電流が流れてしまうことになり、これは表
示装置の電源容量の増大につながってしまうという問題
点があった。
大型化，高精細化にともない同一タイミングにより点灯
及び消灯させる表示単位の数も増加している。表示装置
がLEDディスプレィ等抵抗性の強い負荷である場合、点
灯状態では定常的な電流が流れる。すなわち、従来の方
式では、一表示期間内に同一タイミングで点灯させる全
表示単位分の電流が流れてしまうことになり、これは表
示装置の電源容量の増大につながってしまうという問題
点があった。
本発明は上記の問題点を解決するために発明されたも
のであり、従来、同時に点灯及び消灯させていた表示装
置の駆動回路を変更し、異なる階調を持つ表示単位につ
いては異なるタイミングで点灯及び消灯するようにした
駆動回路を提供することを目的としている。
のであり、従来、同時に点灯及び消灯させていた表示装
置の駆動回路を変更し、異なる階調を持つ表示単位につ
いては異なるタイミングで点灯及び消灯するようにした
駆動回路を提供することを目的としている。
＜課題を解決するための手段＞ 上記目的を達成するために、本発明の表示装置の駆動
回路は、表示の単位時間あたりの点灯及び消灯の時間比
を変化させることにより階調表示を行う複数の表示単位
を持つ表示装置の駆動回路において、前記表示単位の一
表示期間内で階調数を示すアップまたはダウン計数値を
発生する計数値発生手段と、前記表示単位の階調を指定
する階調データを一時保持する一時保持手段と、前記階
調データの一部ビットに基づいて階調数の半値に対応し
て互いに補数の関係になるように前記階調データを変換
出力する変換手段と、前記計数値発生手段の出力結果と
前記変換手段から変換出力された前記階調データの出力
結果との大小を比較して大小を示す信号をデジタル出力
する第１の比較手段と、該第１の比較手段からのデジタ
ル出力と前記一部ビットからのデジタル出力とを比較す
る第２の比較手段と、を備え、該第２の比較手段での比
較結果が合致した場合に、前記表示単位内で階調数が互
いに補数の関係となる一定期間続けて点灯することを特
徴とする。
回路は、表示の単位時間あたりの点灯及び消灯の時間比
を変化させることにより階調表示を行う複数の表示単位
を持つ表示装置の駆動回路において、前記表示単位の一
表示期間内で階調数を示すアップまたはダウン計数値を
発生する計数値発生手段と、前記表示単位の階調を指定
する階調データを一時保持する一時保持手段と、前記階
調データの一部ビットに基づいて階調数の半値に対応し
て互いに補数の関係になるように前記階調データを変換
出力する変換手段と、前記計数値発生手段の出力結果と
前記変換手段から変換出力された前記階調データの出力
結果との大小を比較して大小を示す信号をデジタル出力
する第１の比較手段と、該第１の比較手段からのデジタ
ル出力と前記一部ビットからのデジタル出力とを比較す
る第２の比較手段と、を備え、該第２の比較手段での比
較結果が合致した場合に、前記表示単位内で階調数が互
いに補数の関係となる一定期間続けて点灯することを特
徴とする。
＜作 用＞ そして上記のように構成された表示装置の駆動回路に
よって、異なる階調を持つ表示単位については時間差を
もった異なるタイミングで点灯及び消灯することにな
る。たとえば、階調の最大値が16の場合、互いに補数と
なる階調，すなわち１階調と14階調,2階調と13階調など
の関係の表示単位同士は、一表示期間内で重複しない点
灯タイミングを得ることができる。
よって、異なる階調を持つ表示単位については時間差を
もった異なるタイミングで点灯及び消灯することにな
る。たとえば、階調の最大値が16の場合、互いに補数と
なる階調，すなわち１階調と14階調,2階調と13階調など
の関係の表示単位同士は、一表示期間内で重複しない点
灯タイミングを得ることができる。
＜実施例＞ 以下、本発明の実施例を添付図面を参照して詳細に説
明する。
明する。
第１図は本発明に係る表示装置の駆動回路を示す回路
図であり、階調クロックが計数値発生手段であるダウン
カウンタ11のクロック入力端子Ckに入力され、そのダウ
ンカウンタ11の出力は第１の比較手段である比較回路31
の１つの入力B0〜B3に接続されている。また、階調デー
タが論理反転回路23を経て一時保持手段である一時記憶
回路21に入力され、その出力は最上位ビットQ3で残りの
ビットQ0〜Q2の排他的論理和を排他的論理回路22でと
り、上記比較回路31のもう一方の入力A0〜A2に接続され
ている。なお、この入力の最上位ビットA3は低レベルに
固定されている。
図であり、階調クロックが計数値発生手段であるダウン
カウンタ11のクロック入力端子Ckに入力され、そのダウ
ンカウンタ11の出力は第１の比較手段である比較回路31
の１つの入力B0〜B3に接続されている。また、階調デー
タが論理反転回路23を経て一時保持手段である一時記憶
回路21に入力され、その出力は最上位ビットQ3で残りの
ビットQ0〜Q2の排他的論理和を排他的論理回路22でと
り、上記比較回路31のもう一方の入力A0〜A2に接続され
ている。なお、この入力の最上位ビットA3は低レベルに
固定されている。
上記比較回路31の出力Ａ≧ＢとＡ＜Ｂは、第２の比較
手段である論理積及び和回路32に入力されており、これ
には、あらかじめ設定した設定値出力手段に対応する一
時記憶回路21の出力の最上位ビットQ3も入力されてい
て、論理積及び和回路32の出力が点灯タイミングとして
利用される。また、ダウンカウンタ11の桁下げ信号端子
ZCは、一時記憶回路21のクロック入力端子Ckに接続され
ている。
手段である論理積及び和回路32に入力されており、これ
には、あらかじめ設定した設定値出力手段に対応する一
時記憶回路21の出力の最上位ビットQ3も入力されてい
て、論理積及び和回路32の出力が点灯タイミングとして
利用される。また、ダウンカウンタ11の桁下げ信号端子
ZCは、一時記憶回路21のクロック入力端子Ckに接続され
ている。
本発明の実施例の駆動回路は上述のように構成されて
おり、以下、その動作について説明する。なお、本実施
例では表示装置の分解能としては、16階調を例として取
り上げており、１表示単位分を示している。ただし、点
灯タイミング回路は全駆動回路で共通であるため、１回
路で兼ねることも可能である。
おり、以下、その動作について説明する。なお、本実施
例では表示装置の分解能としては、16階調を例として取
り上げており、１表示単位分を示している。ただし、点
灯タイミング回路は全駆動回路で共通であるため、１回
路で兼ねることも可能である。
さて、階調の分解能と同じ周期の階調クロックがダウ
ンカウンタ11に入力され、４ビットカウンタであること
から、ダウンカウンタ11の出力は10進数にして15,14,1
3,…2,1,0と変化し、比較回路31のB0〜B3に入力され
る。
ンカウンタ11に入力され、４ビットカウンタであること
から、ダウンカウンタ11の出力は10進数にして15,14,1
3,…2,1,0と変化し、比較回路31のB0〜B3に入力され
る。
一方、表示単位の階調データは、論理反転回路23を経
て、一時保持回路21に入力され、上記ダウンカウンタ11
の出力が０になったときにデータが読み込まれ、一表示
期間保持される。一時保持回路21の出力は排他的論理回
路22によって、その最上位ビットQ3で残りのビットQ0〜
Q2との排他的論理和が取られ比較回路31のA0〜A2に入力
される。すなわち、一時保持回路21の出力が10進数にし
て０〜７の時はそのまま、８〜15の時は16の補数にして
比較回路31のA0〜A2に入力される。
て、一時保持回路21に入力され、上記ダウンカウンタ11
の出力が０になったときにデータが読み込まれ、一表示
期間保持される。一時保持回路21の出力は排他的論理回
路22によって、その最上位ビットQ3で残りのビットQ0〜
Q2との排他的論理和が取られ比較回路31のA0〜A2に入力
される。すなわち、一時保持回路21の出力が10進数にし
て０〜７の時はそのまま、８〜15の時は16の補数にして
比較回路31のA0〜A2に入力される。
点灯タイミングは比較回路31の出力Ａ≧Ｂでかつ階調
データ０〜7,または、比較回路31の出力Ａ＜Ｂでかつ階
調データ８〜15の時である。但しここでＡとはA0〜A3の
値,BとはB0〜B3の値を指す。つまり、論理積及び和回路
32で出力のA,Bの大小を示すデジタル出力と最上位ビッ
トQ3からのデジタル出力とが合致した場合に点灯タイミ
ングとするのである。
データ０〜7,または、比較回路31の出力Ａ＜Ｂでかつ階
調データ８〜15の時である。但しここでＡとはA0〜A3の
値,BとはB0〜B3の値を指す。つまり、論理積及び和回路
32で出力のA,Bの大小を示すデジタル出力と最上位ビッ
トQ3からのデジタル出力とが合致した場合に点灯タイミ
ングとするのである。
この時のタイミングを第２図に示す。
第２図（ａ）のような階調クロックを与えられ、ダウ
ンカウンタ11の出力，すなわち比較回路31の入力B0〜B3
は第２図（ｂ）のように変化する。階調データ３が与え
られると上述したようにして第２図（ｃ）のような点灯
タイミングが得られ、階調12,6の場合も同様にして第２
図（ｄ），（ｅ）のように点灯タイミングが得られる。
ンカウンタ11の出力，すなわち比較回路31の入力B0〜B3
は第２図（ｂ）のように変化する。階調データ３が与え
られると上述したようにして第２図（ｃ）のような点灯
タイミングが得られ、階調12,6の場合も同様にして第２
図（ｄ），（ｅ）のように点灯タイミングが得られる。
第２図（ｃ），（ｄ）の点灯タイミングから明らかな
ように、互いに階調の分解能の最大値の補数となる階調
データ同士は、一表示期間内で点灯タイミングが重なら
ないようになっている。
ように、互いに階調の分解能の最大値の補数となる階調
データ同士は、一表示期間内で点灯タイミングが重なら
ないようになっている。
なお、本発明の実施例では16階調のものを例として少
ない部品点数による駆動回路を示しているが、マイクロ
コンピュータ制御を含む他の回路構成であっても同一の
作用をするものであれば何ら差し支えないものである。
ない部品点数による駆動回路を示しているが、マイクロ
コンピュータ制御を含む他の回路構成であっても同一の
作用をするものであれば何ら差し支えないものである。
＜発明の効果＞ 本発明は以上のように構成されているので、表示装置
の表示単位に対して異なる階調には異なるタイミングで
点灯及び消灯が行なわれ、通常の動作状態では同時に点
灯状態となっている表示単位の数が確率的に少なくなっ
ており、電源系統への負荷を減少させることができる。
また、このことから表示装置の小型化が可能となり、コ
ストダウンに有利となる。
の表示単位に対して異なる階調には異なるタイミングで
点灯及び消灯が行なわれ、通常の動作状態では同時に点
灯状態となっている表示単位の数が確率的に少なくなっ
ており、電源系統への負荷を減少させることができる。
また、このことから表示装置の小型化が可能となり、コ
ストダウンに有利となる。
第１図は本発明に係る第１の実施例を示す回路図、第２
図は同実施例を用いた場合のタイミング図である。 11:ダウンカウンタ,21:一時記憶回路,22:排他的論理和
回路,23:論理反転回路,32:論理積及び和回路。
図は同実施例を用いた場合のタイミング図である。 11:ダウンカウンタ,21:一時記憶回路,22:排他的論理和
回路,23:論理反転回路,32:論理積及び和回路。
Claims (1)
- 【請求項１】表示の単位時間あたりの点灯及び消灯の時
間比を変化させることにより階調表示を行う複数の表示
単位を持つ表示装置の駆動回路において、 前記表示単位の一表示期間内で階調数を示すアップまた
はダウン計数値を発生する計数値発生手段と、 前記表示単位の階調を指定する階調データを一時保持す
る一時保持手段と、 前記階調データの一部ビットに基づいて階調数の半値に
対応して互いに補数の関係になるように前記階調データ
を変換出力する変換手段と、 前記計数値発生手段の出力結果と前記変換手段から変換
出力された前記階調データの出力結果との大小を比較し
て大小を示す信号をデジタル出力する第１の比較手段
と、 該第１の比較手段からのデジタル出力と前記一部ビット
からのデジタル出力とを比較する第２の比較手段と、を
備え、 該第２の比較手段での比較結果が合致した場合に、前記
表示単位内で階調数が互いに補数の関係となる一定期間
続けて点灯することを特徴とする表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258151A JP2571614B2 (ja) | 1988-10-12 | 1988-10-12 | 表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258151A JP2571614B2 (ja) | 1988-10-12 | 1988-10-12 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02103093A JPH02103093A (ja) | 1990-04-16 |
| JP2571614B2 true JP2571614B2 (ja) | 1997-01-16 |
Family
ID=17316233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258151A Expired - Fee Related JP2571614B2 (ja) | 1988-10-12 | 1988-10-12 | 表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571614B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002175048A (ja) * | 2000-09-29 | 2002-06-21 | Seiko Epson Corp | 電気光学装置の駆動方法及び電気光学装置及び電子機器 |
| JP3707484B2 (ja) * | 2002-11-27 | 2005-10-19 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093044A (ja) * | 1973-12-17 | 1975-07-24 | ||
| JPS6138993A (ja) * | 1984-07-31 | 1986-02-25 | 東芝ライテック株式会社 | 表示装置 |
-
1988
- 1988-10-12 JP JP63258151A patent/JP2571614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02103093A (ja) | 1990-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |