JP2570911B2 - 半導体パッケージ及びそれに用いるリードフレーム - Google Patents

半導体パッケージ及びそれに用いるリードフレーム

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は新規な、樹脂封止型半導
体パッケージと、それに用いるFe−Ni系合金からな
るリードフレームに関する。
【0002】
【従来の技術】樹脂封止型半導体装置用のリードフレー
ム材としてはCu合金とFe−Ni系合金の2種類の材
料が主に用いられている。前者は熱伝導性が良く熱膨脹
率が樹脂と同程度であるのに対し、後者は耐酸化性に優
れSi(熱膨脹率:3.6× 10-6-1)と同程度の
熱膨脹率(4.0〜10.0×-6-1)を有している等の
特徴がある。最近、半導体素子の高集積化に伴い、チッ
プの発熱量の増加やチップ形状が大形化する傾向にあ
る。Cu合金のリードフレームは発熱量が大きいが比較
的形状の小さなチップを実装するのには適しているが、
大きな形状のチップを実装するとリードフレームとチッ
プとの熱膨脹差による応力によりパッケージが割れてし
まうという欠点がある。したがって、大きな形状のチッ
プを実装するリードフレームとしてはFe−Ni合金フ
レームの方が適している。しかし、従来材である42合
金(42%Ni,残Fe)や50合金(50%Ni,残
Fe)は、Cu合金に比べて耐食性,樹脂との密着性,
はんだ付性に劣っていた。これらのFe−Ni合金のリ
ードフレームの問題点を解決する方法として、例えば特
開昭60−251256号公報に記載のように合金にCuを添加
する等の合金自体の特性を改善する元素を添加したり、
特開昭63−169056号公報に記載のようにフレーム表面に
Cuメッキ層を設けリードフレーム表面の特性を向上さ
せる方法、特公昭63−49382 号公報にはPd量が40%
以上であるNi,Co,Au,Ag,Cu合金皮膜を形
成することが開示されている。
【0003】
【発明が解決しようとする課題】上記従来技術は、Fe
−Ni合金にCu等の元素を添加する方法とフレーム表
面にCuメッキ層等の金属層を設けるいずれの方法もリ
ードフレームの耐食性や樹脂との接着性を向上させるの
に効果がある。しかしながら、前者の方法では、合金元
素の添加による熱膨脹率の増加に起因するリードフレー
ムとチップの熱応力が増大する点、後者の方法ではパッ
ケージ工程時にリードフレーム表面のCuが酸化しはん
だ付性が低下する点で問題があった。また、最近高集積
化に伴い半導体装置に対して増々高い信頼性が要求され
るようになってきており、特にパッケージの耐湿信頼性
を向上させるにはリードフレームと樹脂との界面で発生
する隙間腐食を防止する技術が不可欠である。しかしな
がら、従来技術は隙間腐食の防止に関しては配慮されて
いなかった。更に、Pd量が40%以上の合金皮膜はめ
っきによって形成すると欠陥が存在し、その欠陥によっ
て逆に腐食が加速される問題があった。
【0004】本発明の目的は、Fe−Ni系合金からな
るリードフレームのもつ熱膨張特性や耐酸化性を損なう
ことなく耐食性特に封止樹脂に対する耐隙間腐食性とは
んだ付性を向上させ、かつ高価なパラジウムを用いない
ことによって低コストで製造可能な半導体パッケージと
それに用いるリードフレームを提供することにある。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第1の発明によれば、半導体素子と、該半
導体素子の電気信号を外部に導き出すリードフレーム
と、前記半導体素子を大気より遮断する樹脂封止部材と
を備えた半導体パッケージにおいて、前記リードフレー
ムがFe−Ni合金からなり、かつ該合金の表面に、M
o,W,Crの中から選ばれた少なくとも1種の金属
と、Fe,Ni及びCoの中から選ばれた少なくとも1
種の金属と、からなる合金層が形成されている半導体パ
ッケージが提供される。
【0006】更に、本発明の第1の発明において、合金
層に更にSn,Znの中から選ばれた少なくとも1種の
金属が含まれていても良い。また、Mo,W,Crの中
から選ばれた少なくとも1種の金属が、合計で30重量
%以下であることが好ましい。
【0007】本発明の第2の発明によれば、半導体素子
と、該半導体素子の電気信号を外部に導き出すリードフ
レームと、前記半導体素子を大気より遮断する樹脂封止
部材とを備えた半導体パッケージにおいて、前記リード
フレームがFe−Ni合金からなり、かつ該合金の表面
に、Mo,W及びCrの少なくとも1種と前記リードフ
レームのベース金属との複合酸化物からなる酸化膜を有
する半導体パッケージが提供される。特に本発明は、
数の半導体素子が搭載できるように所望の形状に打抜き
成形加工された平坦なベース金属薄板よりなり、該加工
された前記ベース金属板上に前記半導体素子を自動的に
組立てて半導体装置を形成できるように送り機構が設け
られているリードフレームに好適である。
【0008】また、本発明は半導体素子の電気信号を外
部に導き出すための金属薄板からなるリードフレーム、
打ち抜き等の加工により、リードフレームを得るため
の、金属薄板が巻回されたリードフレーム用テープ等に
対しても好適である。リードフレーム用テープは、所定
形状と所定の長さに成形,切断された平坦なものにして
使用される。
【0009】
【作用】樹脂封止型半導体パッケージの耐湿信頼性を低
下させる要因としてリードフレームとレジンとの界面に
侵入する水分とCl~,Br~度等の腐食性アニオンの作
用によって発生する隙間腐食が考えられる。隙間腐食は
隙間内の金属上の不働体皮膜がCl~ 等によって破壊さ
れ、さらに隙間内のpHの低下と腐食性アニオンの濃縮
が起こるために加速度的に進行する局部腐食現象であ
る。Fe−Ni合金はCu合金に比べて耐隙間腐食性が
低く、パッケージの耐湿信頼性の低下が懸念される。F
e−Ni合金の耐隙間腐食性を向上させる方法として
は、Cu,Mo,Pd,Cr等のFe(−0.440)
やNi(−0.250)よりも貴な金属元素を合金成分
として添加する方法と合金表面にこれらの元素からなる
金属層を形成させる2つの方法が考えられる。前者の方
法では、各元素の必要添加量は約1〜5%であるが元素
添加に伴い熱膨張率が約5〜50%増加するので、チッ
プとリードフレーム間の熱応力が増加する結果となる。
したがって合金元素を添加したFe−Ni合金リードフ
レームは大きな形状のチップを実装するリードフレーム
には適しない。一方後者の方法では、合金表面の特性の
みを向上させ熱膨張特性に影響を与えないでできる。し
たがって、表面にFeやNiよりも貴なMo,W,Cr
から選ばれた少なくとも1種の金属元素を含む合金層を
形成させたFe−Ni合金リードフレームは大形状チッ
プ実装用のリードフレームとして適している。
【0010】
【0011】
【0012】Mo,W,Cr等のNiよりも貴な金属と
リードフレームのベース金属のウェッジボンディング性
を損わないSnやZn等の金属との合金層を形成させた
Fe−Ni合金リードフレームは耐食性,耐酸化性とも
に向上する。特に耐隙間腐食性の向上はMoを例にとる
と隙間部においてMoから生成するMoO4 2- が隙間内
の局部溶解点を補修する作用による。すなわちMoO4
2- が局部溶解点に反応し、FeMoO4,NiMo
4,MoO2,MoO3等の難溶性化合物が形成される
ため、又はこれらの貴な金属がリードフレーム表面で濃
縮されてその表面を被うことによって保護されるものと
考えられる。この皮膜の厚さは10Å〜1μmが好まし
く、特に100Å〜0.1μm が好ましい。
【0013】合金層中のMo等の貴な金属の濃度はめっ
き液中のMoO4 2- 等の貴な金属の化合物濃度によって
制御することができる。耐食性向上の為に合金層中のM
o等の貴な金属の濃度は高いほど好ましいが、ボンディ
ング性とははんだぬれ性の低下をまねくおそれがある。
したがって、ボンディング性とはんだぬれ性を低下させ
ずに耐食性を向上させるのに必要な貴な金属の濃度は3
0重量%以下、又は20重量%以下、特に0.5%以上
で、0.5〜10重量%、より2〜5重量が好ましい。
特に、白金族金属0.5〜5% 、Mo1〜3%を含むN
i合金が好ましい。またSnとZnの最適濃度ははんだ
ぬれ性及び封止樹脂との密着性を考慮すると、いずれも
30重量%以下とし、Snが1〜10%、Znが3〜1
5%の範囲が好ましい。そして金属層の残部組成はF
e,CoあるいはNiが主成分となる。従って、合金め
っき層として、Fe,Ni及びCoの単独又はこれらの
少なくとも1つからなり、これらの元素が80重量%以
上、好ましくは85〜98%である。このような含有量
とすることにより0.01 モル/lNaCl水溶液(2
5℃)において、合金層の腐食電位をベース金属のそれ
より若干高くすることによって防食される。特に合金層
が0.1μm 以下の薄い皮膜とすると欠陥が形成される
割合が高いが、その場合でも防食効果が得られる効果が
ある。電位の差は0.2V 以下、好ましくは0.1V 以
下、特に0.05V 以下が好ましい。合金層を形成させ
る表面処理法としては電気めっき,溶融めっき,気相め
っきが考えられる。MoやWは高融点金属であるので溶
融めっきは事実上不可能である。化学蒸着や物理蒸着等
の気相めっきによりMoあるいはWめっきは可能である
が、めっき速度が遅い欠点がある。一方、電気めっきで
はMoあるいはWを単一金属のままめっきすることはで
きないが、MoあるいはWを共析させるものとしてN
i,Fe,Co,Sn,Zn等の金属イオンとMoO4
2-あるいはWO4 2-を共存させためっき浴を用いればM
oあるいはWを含んだ合金めっき層を形成させることが
可能となる。これらの金属イオンとMoO4 2- あるいは
WO4 2- が同時還元することによりMoあるいはWを含
んだ合金層が形成される。MoあるいはWの析出を可能
とする元素の内、NiとFeは下地のFe−Ni合金と
同成分であるので問題はないが、Niを主成分として高
くした方が耐食性の高い合金層が得られる。一方、Sn
とZnはともにはんだ付性の向上が期待できるので合金
層の成分元素として適している。したがって、めっき浴
としてはMoO4 2- あるいはWO4 2- を含み、Fe2+
,Co2+ ,Ni2+ ,Sn2+ ,Zn2+の内1種あるい
は2種以上の金属イオンを含有させる必要がある。合金
層の厚さは0.02〜10μmが好ましく、特に0.1〜
5μm で、より1〜3μmが好ましい。
【0014】Fe−Ni合金表面にFeMoO4,Ni
MoO4,MoO2,MoO3等の難溶性のMo化合物
層、FeWO4,NiWO4,WO2,WO3等の難溶性の
W化合物層、又はFeCrO4,NiCrO4等のCr化
合物層を形成させると、Mo等含有合金層と同様にMo
4 2-,WO4 2-,CrO4 2- の作用により隙間腐食を抑
制する効果がある。このMo,W,Cr化合物層はFe
−Ni合金をMoO4 2-,WO4 2-,CrO4 2-を含む水
溶液中で浸漬処理することにより形成できる。この処理
を施したリードフレームを直接半導体装置に用いるかあ
るいはFe−Ni合金リードフレーム上にチップボンデ
ィング及びワイヤボンディングした後樹脂封止したパッ
ケージをMoO4 2-,CrO4 2-あるいはWO4 2- 含有水
溶液中で浸漬処理することによるパッケージの耐湿信頼
性を向上させることができる。しかし、リードフレーム
表面にこれらの酸化物が存在するとボンディング性やは
んだ付性が低下する可能性がある。
【0015】また、水に可溶性のモリブデン酸塩(Mo
4 2-),タングステン酸塩(WO4 2-),クロム酸塩(Cr
4 2-)含有させた樹脂を用いてFe−Ni合金リード
フレームを封止すれば、リードフレームと樹脂との界面
に侵入した水分中にMoO4 2-,WO4 2-,CrO4 2-が溶
解し、これらのイオンがリードフレームと反応して樹脂
中に含有される塩化物イオン,臭化物イオンによる腐食
に対して保護性のMo化合物,W化合物,Cr化合物層
を形成し、隙間腐食を防止する効果がある。しかし、モ
リブデン酸塩等を樹脂内に均一に分散させる必要があ
る。
【0016】リードフレームのベース金属としてFe−
Ni系合金が用いられ、Siとの熱膨脹率の差を考慮
し、Niを35〜50重量%含み残部が実質上Feから
なり、その熱膨脹率が4.0〜10.0×10-6-1の範
囲の値を有しているものが適している。その厚さは0.
3mm 以下で、好ましくは0.1〜及0.3mmである。N
i濃度あるいは熱膨脹率が上限値を超えたFe−Ni合
金リードフレームを用いたパッケージではリードフレー
ムとSiチップとの間に大きな熱応力が発生するために
パッケージが割れる可能性がある。Fe−Ni合金には
熱膨脹率を10%以下増加する程度で耐食性,強度,耐
酸化性を高める元素を加えることができる。従って、添
加量として1重量%以下が好ましい。Cu,Mo,W,
白金属元素,Agが好ましい。
【0017】Mo等の耐食性保護層を形成させたFe−
Ni合金リードフレームを製造する方法としては、Fe
−Ni合金鋼板を機械加工あるいはエッチングによりリ
ードフレームの形状に成形加工しそれを陰極にして電気
めっきを施す方法と、電気めっきを施したFe−Ni合
金鋼板をリードフレームの形状に成形加工する2通りの
方法がある。
【0018】以上のMo等の貴金属を含有させた金属層
を形成させたFe−Ni合金リードフレームを半導体装
置に用いれば、金属層の作用によりリードフレームとレ
ジンとの界面における隙間腐食を防止するためにパッケ
ージの耐湿性信頼性が向上する。
【0019】封止樹脂として熱硬化性エポキシ樹脂を主
体にしたものが用いられ、充填材として平均粒径30〜
200μm石英粉末が樹脂の熱膨張脹係数を低めるのに
添加される。石英は球状のものが製造上の流動性の点か
ら好ましい。この充填材の添加量として60〜80体積
%である。その他に、シリコンゴムを可撓化剤として加
えられ、硬化樹脂中にシリコンゴム粒子が分散して形成
され、チップへの応力低減を得ることができる。
【0020】ボンディングワイヤは直径10〜50μm
のAu,Al,Cu、又はこれらの各合金が用いられ、
特に、25〜35μmが好ましく、焼鈍材が用いられ
る。これらの接合は半導体素子に対しては超音波振動の
固相でのボールボンディングにより、リードフレームに
対しては同じくウェッジボンディングによって行われ
る。
【0021】
【実施例】
実施例1 図1は本発明の1実施例になる合金層を形成させたデュ
アルインライン型パッケージ用リードフレームの平面図
である。
【0022】厚さ0.3mm の42合金板(42%Ni−
残Fe合金)をエッチングにより図1の所定形状に成形
したリードフレーム1を陰極にし、その全表面に表1に
示す各種合金めっきを表に示すような主な処理液を用い
形成した。本発明のNo.2のNi−Mo−Sn合金めっ
きは、0.5g/l(NH4)6Mo724・4H2O+20
0g/lNiCl2・6H2O+100g/lSnCl2
200g/lNHClの組成を用い、その水溶液(4
0℃)中で1A/dmの電流密度で電気めっきする
と、リードフレーム表面に3μmのMo−Ni−Sn合
金めっき層をその全面に形成させたものである。前述の
いずれの合金めっきも厚さは約3μmである。本実施例
ではめっきしたままであり、熱処理はしない。
【0023】いずれの合金層も0.01mol/lNaCl
水溶液(25℃)での腐食電位が0.02〜0.1Vでベ
ース合金のそのが約0Vでそれより若干高い電位を有す
るものであった。特に、0.05V 以下のものが良かっ
た。
【0024】図2は、前述のNo.1〜6に示す各種合金
層2を形成したリードフレームを用いた半導体装置の断
面図(a)と斜視図(b)である。42合金からなるリ
ードフレーム1全表面に前述の合金めっき層2が形成さ
れ、リードフレームのチップ搭載部3上にはんだ7を用
いて回路形成面のチップ面積が100mm2 のSiチップ
6をはんだ付した。そして、Siチップ6上のAl電極
パッドとインナリード部4に部分Agめっきを施し、そ
の間をAuワイヤ8で前者をボール及び後者をウェッジ
ボンディングした後、エポキシ樹脂9で封止した。Ag
めっきはマスキングしてボンディング部分のみに形成す
るように電気めっきした。また、このAgめっきを施さ
ないでウェッジボンディングしたものについても行っ
た。Moを含有した合金めっき層2の作用によりリード
フレーム1とエポキシ樹脂9との界面における隙間腐食
が防止され半導体装置の耐湿信頼性を向上させる。
【0025】表1の本発明品のNo.7は次の図3によっ
て形成したものである。
【0026】
【表1】
【0027】図3は、前述と同様にSiチップ6をリー
ドフレーム1上にはんだ付し、エポキシ樹脂封止した後
にモリブデン酸水溶液にて浸漬処理した半導体装置の断
面図である。42合金からなるリードフレーム1のイン
ナーリード部4とチップ搭載部3のみに部分的にAgめ
っきを施した後、チップボンディング,ワイヤボンディ
ングし樹脂封止したものを10g/lNa2MoO4(p
H4,60℃)水溶液中で浸漬処理し、アウタリード部
5にFeMoO4,NiMoO4,MoO2, MoO3
からなる混合化合物層11を数百Åの厚さに形成させ、
洗浄した。この化合物層11がリードフレーム1と樹脂
9との界面での隙間腐食の防止に効果がある。本実施例
における化合物層11の厚さはアウタリード部5をプリ
ント基板にはんだ付の際に、はんだのフラックスによっ
て除去される程度の数百Åの厚さとするのがよい。ま
た、表1のNo.8は42合金からなるリードフレームを
用い、エポキシ樹脂中に3重量%のNa2MoO4を添加
して図2に示す樹脂封止したものである。
【0028】従来品として、無処理はリードフレームと
して42合金をそのまま使用し、更に皮膜処理は一切施
されず、樹脂中への特別な添加剤は有しないものであ
る。また、Cuめっきは42合金に約3μmの厚さのC
uめっきを電気めっきによって形成したものである。
【0029】以上のようにして得た本発明品と従来品に
ついて以下の耐湿信頼性,ワイヤウェッジボンディング
性,アウタリードはんだ付性,耐熱衝撃性についての試
験を行い、その結果を表1に示す。
【0030】耐湿信頼性試験は1%NaClにパッケー
ジを予浸漬した後、65℃,95%RHの環境下で動作
させながら放置試験し、配線の断線寿命を測定した。
【0031】ワイヤボンディング性は直径30μmのA
u線をリードフレームに超音波ウェッジボンディングし
て、ボンディング強度としてピール強度を測定した。は
んだ付性は樹脂封止したパッケージのアウタリードに、
240℃の65%Pb−35%Snはんだにディプ法に
よりはんだ付し、ぬれ面積率を測定した。耐熱衝撃性は
樹脂封止したパッケージのアウタリードにレーザ加熱に
より400℃に急加熱してパッケージの外観を観察して
評価した。
【0032】耐湿性寿命として、本発明のNo.1〜
いずれも250時間以上の寿命を有しており、従来の部
分Agめっき品(No.9)の100時間以下に比べて優
れている。またMo含有合金めっき処理を施した本発明
のリードフレーム(No.1〜6)のはんだ付性は70%
以上で優れている。Agめっきを施さない場合のモリブ
デン酸塩水溶液中で処理したものと同じようにしてリー
ドフレーム全面を処理したものはボンディング性とはん
だ付性が若干低いが、Cuめっきしたものと同等の50
%以上である。一方、従来のCuを全面めっきしたもの
(No.10)は、耐湿性寿命が向上するが、樹脂封止に
伴うアウターリード部の酸化が生じはんだ付性が本発明
品である合金めっき品(No.1〜6)に比べて低い。A
gめっきを施したものの従来品のウェッジボンディング
のピール強度は約12.5g と高く、本発明においても
Agめっきを施したものは同程度の強度であった。しか
し、Agめっきを施さなくてもSn及びZnを含むもの
はそれより若干低いものの11g以上のピール強度を示
した。
【0033】表2は、Cuを合金成分として添加したリ
ードフレーム(No.11)及びCuベースのリードフレ
ーム(No.12)では熱衝撃によってリードフレームと
Siチップとの間の熱応力が大きい為にパッケージにク
ラックが発生するのに対し、熱膨張率が42合金と同じ
である本発明品(No.1)及び無処理(No.9)ではク
ラックは発生しないことを示している。以上のことから
本発明になるリードフレーム及び半導体装置は耐湿信頼
性,ボンディング性,はんだ付性,耐熱衝撃性に優れて
いることを示した。
【0034】
【表2】
【0035】 実施例2 図4は、実施例1と同様に形成したMo−Ni−Sn合
金のめっき層を有する0.3mm 厚さの42合金板から成
形加工したリードフレームを用いた半導体装置の断面図
である。42合金板の表面に合金めっき層2を形成させ
た後、図2の形状に打ち抜きで成形加工したリードフレ
ーム2を用いて半導体装置を作った。本実施例において
も同様にリードフレームの打ち抜き端面には合金めっき
層2が形成されていないが、その端面自身は平面に比較
し面積が小さいので耐湿信頼性が向上する。
【0036】 実施例3 図5は本発明に係る42合金からなるデュアルインライ
ン型パッケージ用リードフレームの他の例を示す平面図
(a)及びそれを用いた樹脂封止半導体パッケージの斜
視図(b)である。図1と異なるのは、チップ搭載部を
有しないもので、半導体素子6上にインナーリード部4
を絶縁フィルムを介してアウターリード部5を露出させ
てエポキシ樹脂封止される。インナーリード部4と素子
6とは前者のウェッジボンディング、後者にはボールボ
ンディングされるが、素子6には中心部で接合される。
本実施例においても実施例1と同様に表1に示す合金
層,酸化皮膜,樹脂中への酸化剤の添加を設けることが
できる。本実施例におけるリードフレーム構造はメモリ
容量として16Mビット,64Mビット或いは64Mビ
ット以上のマイクロプロセッサ,10,000 ゲートを
越えるゲートアレイ用半導体パッケージにきわめて有効
である。
【0037】この構造によれば、チップサイズとして1
00mm2 以上の大型化してもリードフレームにおける樹
脂の封止部が十分な長さで固定できることから信頼性の
高い半導体パッケージが得られる。
【0038】 実施例4 図6は本発明のリードフレーム板12の一例を示す平面
斜視図である。本実施例のリードフレームのベース金属
は実施例1と同じ42%Ni−残Feからなる42合金
板の0.3mm の厚さを有するものである。本実施例では
エッチングによって形成された所望の長さと所定の形状
を有するものである。本実施例ではインナーリード部4
とアウタリード部5及びチップと同じ平面形状を有する
チップ搭載部3を有するものである。更に、このリード
フレーム1は複数のチップを搭載できるように形成さ
れ、チップ搭載,ワイヤボンディング等自動的に行われ
るようにリードフレームの移動を規則的に行わせるため
に送り機構のスプロケット13が設けられている。チッ
プ搭載部3は1ケのリードフレーム板12に対して10
ケ設けたものである。
【0039】本実施例では用いられたリードフレーム板
13は実施例1のNo.2によって形成されたNi−Mo
−Sn合金めっき層を全面に設けたものである。この合
金めっき層は同様に他の組成のものについても設けるこ
とができることは勿論である。
【0040】更に、リードフレーム板13は形成加工前
に板材に合金めっき層を形成したものでもよく、そのも
のに成形加工してもよいので、単に42合金のテープと
して本発明の合金めっき,化合物皮膜を設けたものでも
よい。
【0041】図6と同様に、図5(a)のリードフレー
ム板を形成した。この場合も図6と同様にスプロケット
が設けられ、前述と同様に成形加工前又は成形加工後に
そのものに全面に皮膜が形成される。
【0042】 実施例5 図7は本発明の一実施例を示すスモールアウトラインパ
ッケージの斜視図及び図8は同じく本発明の一実施例を
示すプラスチックリーデットチップキャリアの斜視図で
ある。これらの実施例に係るリードフレーム1として実
施例3及び4と同様にチップ搭載部を有するものと有し
ないものについて皮膜を形成したものである。本実施例
においても同様に封止樹脂に対する耐隙間腐食及びはん
だ付性がともに優れたものが得られた。
【0043】 実施例6 図9はプリント基板15に本発明に係るリードフレーム
を用いて表面実装した表面実装型パッケージの断面図、
図10は同じくプリント基板15に本発明に係るリード
フレームを用いて実装したリード挿入型パッケージの断
面図である。本発明に係るパッケージは実施例1〜5に
記載のものがいずれも適用される。特に、チップサイズ
として100mm2 以上の大容量のものに適用することに
よってより高い性能が得られる。更に、実施例3に示す
容量のメモリ素子,マイクロプロセッサ,ゲートアレイ
を用いることにより、超小型のパーソナルコンピュー
タ,銀行端末用等の中小型コンピュータが得られる。
【0044】
【発明の効果】本発明によれば、Fe−Ni系合金から
なるリードフレームと樹脂との界面における耐隙間腐食
性の高い、すなわち耐湿信頼性が高く、かつ耐食性皮膜
としてパラジウム合金を用いたものに比べて製造コスト
の少ない半導体パッケージが提供できる。
【図面の簡単な説明】
【図1】本発明に係るリードフレームの平面図。
【図2】本発明に係る半導体パッケージの断面図(a)
及び斜視図(b)。
【図3】本発明の他の実施例の半導体パッケージの断面
図。
【図4】本発明の他の実施例の半導体パッケージの断面
図。
【図5】本発明の他の実施例のリードフレームの平面図
(a)及びそれを用いた半導体パッケージの斜視図
(b)。
【図6】本発明に係るリードフレーム板の斜視図。
【図7】本発明に係る他の実施例の半導体パッケージの
斜視図。
【図8】本発明の他の実施例の半導体パッケージの斜視
図。
【図9】本発明に係る半導体パッケージをプリント基板
に搭載した表面実装型パッケージの断面図。
【図10】本発明に係る半導体パッケージをプリント基
板に搭載したリード挿入型実装パッケージの断面図。
【符号の説明】
1…リードフレーム、2…合金めっき層、3…チップ搭
載部、4…インナーリード部、5…アウタリード部、6
…半導体素子、7…はんだ、8…金属ワイヤ、9…樹
脂、10…Agめっき層、11…混合化合物層、12…
リードフレーム板、13…スプロケット、14…メタラ
イズ層、15…プリント基板、16…半導体パッケー
ジ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大中 紀之 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭63−2358(JP,A) 特開 平2−42753(JP,A) 特公 昭63−49382(JP,B2)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体素子と、該半導体素子の電気信号を
    外部に導き出すリードフレームと、前記半導体素子を大
    気より遮断する樹脂封止部材とを備えた半導体パッケー
    ジにおいて、 前記リードフレームがFe−Ni合金からなり、かつ該
    合金の表面に、Mo,W,Crの中から選ばれた少なく
    とも1種の金属と、Fe,Ni及びCoの中から選ばれ
    た少なくとも1種の金属と、からなる合金層が形成され
    ていることを特徴とする半導体パッケージ。
  2. 【請求項2】 請求項1記載の金属層に更にSn,Znの
    中から選ばれた少なくとも1種の金属が含まれているこ
    とを特徴とする半導体パッケージ。
  3. 【請求項3】 請求項1記載のMo,W,Crの中から選
    ばれた少なくとも1種の金属が、合計で30重量%以下
    であることを特徴とする半導体パッケージ。
  4. 【請求項4】 半導体素子と、該半導体素子の電気信号を
    外部に導き出すリードフレームと、前記半導体素子を大
    気より遮断する樹脂封止部材とを備えた半導体パッケー
    ジにおいて、前記リードフレームがFe−Ni合金から
    なり、かつ該合金の表面に、Mo,W及びCrの少なく
    とも1種と前記リードフレームのベース金属との複合酸
    化物からなる酸化膜を有することを特徴とする半導体パ
    ッケージ。
  5. 【請求項5】 半導体素子の電気信号を外部に導き出すた
    めの金属薄板からなるリードフレームにおいて、 前記金属薄板がFe−Ni合金からなり、かつ金属薄板
    の表面に、Mo,W,Crの中から選ばれた少なくとも
    1種の金属と、 Fe,Ni及びCoの中から選ばれた少なくとも1種の
    金属と、からなる合金層が形成されていることを特徴と
    するリードフレーム。
  6. 【請求項6】 半導体素子の電気信号を外部に導き出すリ
    ードフレームとして成形加工するための、金属薄板が巻
    回されたリードフレーム用テープにおいて、 前記金属薄板がFe−Ni合金からなり、かつ前記金属
    薄板の表面に、Mo,W,Crの中から選ばれた少なく
    とも1種の金属と、 Fe,Ni及びCoの中から選ばれた少なくとも1種の
    金属と、からなる合金層が形成されていることを特徴と
    するリードフレーム用テープ。
  7. 【請求項7】 半導体素子の電気信号を外部に導き出すた
    めのリードフレームの製造方法において、 Fe−Ni合金からなる金属薄板をMoO4 2~,WO
    4 2~,CrO4 2~ の中の1種を含み、かつFe2+,Co
    2+,Ni2+,Sn2+,Zn2+の中から選ばれた1種以上
    の金属イオンを含むめっき液に浸漬させて、該金属元素
    を含む合金層を前記金属薄板表面に形成することを特徴
    とするリードフレームの製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4396525T1 (de) * 1992-12-10 1997-04-17 Nippon Denso Co Oberflächenbehandlungsaufbau für eine Lötverbindung und flußmittelfreies Lötverfahren unter Verwendung dieses Aufbaus
JP3106069B2 (ja) * 1994-10-28 2000-11-06 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JPH09232475A (ja) * 1996-02-22 1997-09-05 Nitto Denko Corp 半導体装置及びその製造方法
WO2018047913A1 (ja) * 2016-09-12 2018-03-15 株式会社デンソー 半導体装置
JP6852626B2 (ja) * 2016-09-12 2021-03-31 株式会社デンソー 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59168659A (ja) * 1983-03-15 1984-09-22 Furukawa Electric Co Ltd:The 集積回路用リ−ドフレ−ム
JPS61140160A (ja) * 1984-12-12 1986-06-27 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
EP0250146A1 (en) * 1986-06-16 1987-12-23 Texas Instruments Incorporated Palladium plated lead frame for integrated circuit
JPS6349382A (ja) * 1986-08-18 1988-03-02 Nippon Kokan Kk <Nkk> 拡散接合用インサ−ト材
EP0335608B1 (en) * 1988-03-28 1995-06-14 Texas Instruments Incorporated Lead frame with reduced corrosion

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