JP2569032B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2569032B2 JP2569032B2 JP62004818A JP481887A JP2569032B2 JP 2569032 B2 JP2569032 B2 JP 2569032B2 JP 62004818 A JP62004818 A JP 62004818A JP 481887 A JP481887 A JP 481887A JP 2569032 B2 JP2569032 B2 JP 2569032B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type conductive
- auzn
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰ型導電層とのオーミツク電極を有する半導
体装置に係り、特に接触比抵抗が低く、かつGaAs基板へ
の接着性の良好な電極を有する半導体装置に関する。
体装置に係り、特に接触比抵抗が低く、かつGaAs基板へ
の接着性の良好な電極を有する半導体装置に関する。
従来、Ｐ型導電層を有するGaAs基板へのオーミツク電
極については、ジヤパニーズ・ジヤーナル・オブ・アプ
ライド・フイズイツクス第19巻、第８号、（1980年８
月）第L491頁から第Ｌ 494頁（J.J.A.P.vol.19.No.8,August,1980.pp.L491-L49
4）において、Au/Zn/Au3層構造とし、GaAs基板への密着
性を電極膜の最下層Auの介在により改善する旨が論じら
れている。すなわち、Au/Zn2層構造ではZn層とGaAs基板
の接着性が悪いためZn層とGaAs基板の間にAuを挿入した
点に従来の装置は特徴がある。
極については、ジヤパニーズ・ジヤーナル・オブ・アプ
ライド・フイズイツクス第19巻、第８号、（1980年８
月）第L491頁から第Ｌ 494頁（J.J.A.P.vol.19.No.8,August,1980.pp.L491-L49
4）において、Au/Zn/Au3層構造とし、GaAs基板への密着
性を電極膜の最下層Auの介在により改善する旨が論じら
れている。すなわち、Au/Zn2層構造ではZn層とGaAs基板
の接着性が悪いためZn層とGaAs基板の間にAuを挿入した
点に従来の装置は特徴がある。
上記従来技術は、リフト・オフ法を用いて電極をパタ
ーンニングする場合には、電極膜とGaAs基板の密着性が
十分良好ではなく、リフト・オフ作業時に電極膜剥離不
良がしばしば見られ、実用化上の障害となつていた。一
例を示すと、GaAs基板上に第１層30nmのAu,第２層20nm
のZn,第３層300nmのAuを連続して蒸着形成した電極膜
を、リフト・オフ法によりパターニングしたところ、約
50％程度の割合で電極膜剥離不良が発生することがわか
った。この原因を究明したところ、第２層Znを蒸着する
時に第１層Auと合金化反応を生じ、その結果、GaAs基板
上にAuZn合金層を形成するが故に密着性不良になること
がわかつた。これを検証すべく、第１層Auを100nmに厚
膜化し、第２層Znを20nm,第３層Auを300nmとして、GaAs
基板の界面にZn richなAuZn合金層が形成されにくい電
極膜の構成を試みたところ、リフト・オフ時の電極膜剥
離不良は見られなくなつた。ところが，このように第１
層Auを厚膜化した電極構成では、Ｐ型導電層に対する電
極の接触比抵抗が、薄膜化した電極構成に比して高くな
り、実用化が困難となる。一例を示すとＰ型導電層のキ
ヤリヤ濃度が１×1018cm-3のGaAs基板上にAu＋（300n
m）/Zn（20nm）/Au（100nm）電極を被着し、400℃、２
分のアロイ処理を施した場合、接触比抵抗は、１×10-5
Ω・cm2と高く、実用化上難点がある。本発明の目的は
Ｐ型導電層との密着性が良好でかつ、接触化抵抗の低い
オーミツク電極を有する半導体装置を提供することにあ
る。
ーンニングする場合には、電極膜とGaAs基板の密着性が
十分良好ではなく、リフト・オフ作業時に電極膜剥離不
良がしばしば見られ、実用化上の障害となつていた。一
例を示すと、GaAs基板上に第１層30nmのAu,第２層20nm
のZn,第３層300nmのAuを連続して蒸着形成した電極膜
を、リフト・オフ法によりパターニングしたところ、約
50％程度の割合で電極膜剥離不良が発生することがわか
った。この原因を究明したところ、第２層Znを蒸着する
時に第１層Auと合金化反応を生じ、その結果、GaAs基板
上にAuZn合金層を形成するが故に密着性不良になること
がわかつた。これを検証すべく、第１層Auを100nmに厚
膜化し、第２層Znを20nm,第３層Auを300nmとして、GaAs
基板の界面にZn richなAuZn合金層が形成されにくい電
極膜の構成を試みたところ、リフト・オフ時の電極膜剥
離不良は見られなくなつた。ところが，このように第１
層Auを厚膜化した電極構成では、Ｐ型導電層に対する電
極の接触比抵抗が、薄膜化した電極構成に比して高くな
り、実用化が困難となる。一例を示すとＰ型導電層のキ
ヤリヤ濃度が１×1018cm-3のGaAs基板上にAu＋（300n
m）/Zn（20nm）/Au（100nm）電極を被着し、400℃、２
分のアロイ処理を施した場合、接触比抵抗は、１×10-5
Ω・cm2と高く、実用化上難点がある。本発明の目的は
Ｐ型導電層との密着性が良好でかつ、接触化抵抗の低い
オーミツク電極を有する半導体装置を提供することにあ
る。
上記目的は、電極膜の構成をAu/VIb族元素/AuZn（Z
n）/VIb族元素/Au構造にすることにより達成される。
n）/VIb族元素/Au構造にすることにより達成される。
Ｐ型導電層を有するGaAs基板上に、第１層Auの薄膜
層、第２層VIb族元素の薄膜層、第３層AuZn合金若しく
はZn、第４層VIb族元素の厚膜層、第５層Auを順次蒸着
することにより、GaAs基板に対して直接第３層のZnが第
１層のAuと蒸着中にAuZn合金層を形成しないように第２
層VIb族元素の薄膜層を設けている所に本発明の第１の
特徴点がある。第２の特徴点は、アロイ処理時に第３層
のAuZn若しくはZnが第２層VIb族元素を貫通し、第１層A
u並びにＰ型導電層と合金化反応を生ずる結果、オーム
性接触を得易い構造としている点にある。第３の特徴
は、第５層Auと第３層AuZn若しくはZnの間に厚膜化した
VIb族元素を介在させることにより、アロイ処理時にAuZ
n合金層が第５層Auと合金化反応を生じないように配慮
した点にある。
層、第２層VIb族元素の薄膜層、第３層AuZn合金若しく
はZn、第４層VIb族元素の厚膜層、第５層Auを順次蒸着
することにより、GaAs基板に対して直接第３層のZnが第
１層のAuと蒸着中にAuZn合金層を形成しないように第２
層VIb族元素の薄膜層を設けている所に本発明の第１の
特徴点がある。第２の特徴点は、アロイ処理時に第３層
のAuZn若しくはZnが第２層VIb族元素を貫通し、第１層A
u並びにＰ型導電層と合金化反応を生ずる結果、オーム
性接触を得易い構造としている点にある。第３の特徴
は、第５層Auと第３層AuZn若しくはZnの間に厚膜化した
VIb族元素を介在させることにより、アロイ処理時にAuZ
n合金層が第５層Auと合金化反応を生じないように配慮
した点にある。
以下、本発明の一実施例を第１図により説明する。ま
ず、半絶縁性GaAs基板１上にMgをイオン種として用い、
Ｐ型導電層２を形成する。イオン打込条件は、加速電圧
が150KeVでドーズ量が１×1014cm-2である。次に、SiO2
膜３をCVD法により200nm被着し、800℃、15分のキヤツ
プアニール処理を施し、Ｐ型導電層２を活性化する。し
かる後に、SiO2膜４をCVD法により、400nm被着する。次
に、周知の写真蝕刻法とウエツトエツチの併用によりオ
ーミツク電極パターンとなる領域を開口する。さらに、
Ｐ型導電層２へのオーミツク電極５として、第１層Auを
10nm、第２層Moを10nm、第３層AuZn合金（Zn40wt％）を
80nm、第４層Moを100nm、第５層Auを300nmの膜厚で順
次、真空蒸着する。引き続き、リフト・オフ法により、
レジスト上に被着された不要の電極膜５を除去し、Ｐ型
導電層２へのオーミツク電極パターン５を形成する。さ
らに、400℃の温度で２分間、N2ガス雰囲気中でアロイ
処理を施し、Ｐ型導電層２に対してオーム性接触を得
る。上記実施例で得たオーミツク電極５は、リフト・オ
フ時に膜剥離不良が全く見られなかつた。また、TLMC T
ransmission Line Model）法を用いたＰ型導電層２に対
するオーミツク電極５の接触比抵抗（ρｃ）を求めたと
ころ、ρｃ＜８×10-7Ω・cm2であり、実用に十分供し
得ることがわかつた。上記実施例では、Au（300nm）/Mo
（100nm）/AuZn（Zn40wt％,80nm）/Mo（10nm）/Au（10n
m）のように、第２層Moの膜厚を10nmに薄膜化しかつ第
４層Moの膜厚を100nmに厚膜化するように選び、リフト
・オフ時には電極膜の剥離不良が発生せず、かつアロイ
時には、Ｐ型導電僧層に対して良好なオーム性接触が得
られるようにした。ここで、第２層Mo、第４層Mo、第１
層Auの各々の膜厚が、GaAs基板に対する密着性並びに接
触比抵抗（ρｃ）にどのような影響を与えたかについて
述べる。まず、第２層Moを厚膜化した場合には、第３層
AuZn合金層がアロイ処理時に第２層Moを貫通しにくくな
り、ρｃ低減化が難しくなる。一例を示すと、第２層Mo
を50nmとしたAu（300nm）/Mo（100nm）/AuZn（Zn40wt
％,80nm）/Mo（50nm）/Au（10nm）電極では400℃、２分
のアロイ処理で、ρｃが６×10-6Ω・cm2であり、500
℃、２分のアロイ処理でρｃが１×10-6Ω・cm2であつ
た。すなわち、上記実施例のρｃに比して若干高い値を
とることがわかつた。一方、第２層Moを薄膜化し過ぎた
場合、例えば2nmの膜厚にすると、リフト・オフ時に電
極膜剥離の不良が極めて低い派生率で生じてしまう。こ
れは、第３層AuZn合金層が第２層Moの薄膜を蒸着時に貫
通して、GaAs基板に到達するために生ずるものである。
次に、第１層Auを厚膜化し過ぎた場合には、第３層AuZn
合金層がアロイ処理時にGaAs基板に到達しにくくなり、
その結果、ρｃが高くなつてしまう。一例を示すと第１
層Auが100nmの場合には、ρｃは400℃、２分のアロイ処
理で１×10-5Ω・cm2となる。さらに、第４層Moを薄膜
化し過ぎると、アロイ処理時に、第３層AuZnが第４層Mo
を通貫して第５層Auの方へも合金化反応を促進させてし
まう結果、ρｃが高くなる欠点がある。以上、述べたよ
うに第１層〜第５層の膜厚を以下の値に選ぶことによ
り、低いρｃの電極を得ることが可能となる。
ず、半絶縁性GaAs基板１上にMgをイオン種として用い、
Ｐ型導電層２を形成する。イオン打込条件は、加速電圧
が150KeVでドーズ量が１×1014cm-2である。次に、SiO2
膜３をCVD法により200nm被着し、800℃、15分のキヤツ
プアニール処理を施し、Ｐ型導電層２を活性化する。し
かる後に、SiO2膜４をCVD法により、400nm被着する。次
に、周知の写真蝕刻法とウエツトエツチの併用によりオ
ーミツク電極パターンとなる領域を開口する。さらに、
Ｐ型導電層２へのオーミツク電極５として、第１層Auを
10nm、第２層Moを10nm、第３層AuZn合金（Zn40wt％）を
80nm、第４層Moを100nm、第５層Auを300nmの膜厚で順
次、真空蒸着する。引き続き、リフト・オフ法により、
レジスト上に被着された不要の電極膜５を除去し、Ｐ型
導電層２へのオーミツク電極パターン５を形成する。さ
らに、400℃の温度で２分間、N2ガス雰囲気中でアロイ
処理を施し、Ｐ型導電層２に対してオーム性接触を得
る。上記実施例で得たオーミツク電極５は、リフト・オ
フ時に膜剥離不良が全く見られなかつた。また、TLMC T
ransmission Line Model）法を用いたＰ型導電層２に対
するオーミツク電極５の接触比抵抗（ρｃ）を求めたと
ころ、ρｃ＜８×10-7Ω・cm2であり、実用に十分供し
得ることがわかつた。上記実施例では、Au（300nm）/Mo
（100nm）/AuZn（Zn40wt％,80nm）/Mo（10nm）/Au（10n
m）のように、第２層Moの膜厚を10nmに薄膜化しかつ第
４層Moの膜厚を100nmに厚膜化するように選び、リフト
・オフ時には電極膜の剥離不良が発生せず、かつアロイ
時には、Ｐ型導電僧層に対して良好なオーム性接触が得
られるようにした。ここで、第２層Mo、第４層Mo、第１
層Auの各々の膜厚が、GaAs基板に対する密着性並びに接
触比抵抗（ρｃ）にどのような影響を与えたかについて
述べる。まず、第２層Moを厚膜化した場合には、第３層
AuZn合金層がアロイ処理時に第２層Moを貫通しにくくな
り、ρｃ低減化が難しくなる。一例を示すと、第２層Mo
を50nmとしたAu（300nm）/Mo（100nm）/AuZn（Zn40wt
％,80nm）/Mo（50nm）/Au（10nm）電極では400℃、２分
のアロイ処理で、ρｃが６×10-6Ω・cm2であり、500
℃、２分のアロイ処理でρｃが１×10-6Ω・cm2であつ
た。すなわち、上記実施例のρｃに比して若干高い値を
とることがわかつた。一方、第２層Moを薄膜化し過ぎた
場合、例えば2nmの膜厚にすると、リフト・オフ時に電
極膜剥離の不良が極めて低い派生率で生じてしまう。こ
れは、第３層AuZn合金層が第２層Moの薄膜を蒸着時に貫
通して、GaAs基板に到達するために生ずるものである。
次に、第１層Auを厚膜化し過ぎた場合には、第３層AuZn
合金層がアロイ処理時にGaAs基板に到達しにくくなり、
その結果、ρｃが高くなつてしまう。一例を示すと第１
層Auが100nmの場合には、ρｃは400℃、２分のアロイ処
理で１×10-5Ω・cm2となる。さらに、第４層Moを薄膜
化し過ぎると、アロイ処理時に、第３層AuZnが第４層Mo
を通貫して第５層Auの方へも合金化反応を促進させてし
まう結果、ρｃが高くなる欠点がある。以上、述べたよ
うに第１層〜第５層の膜厚を以下の値に選ぶことによ
り、低いρｃの電極を得ることが可能となる。
第１層Au:2〜50nm 第２層Mo:5〜30nm 第３層AuZnはZn:第５層と第４層を除いた第１層から第
３層までの膜中に含まれるZnの組成が４〜40wt％になる
ように膜厚を選ぶ。
３層までの膜中に含まれるZnの組成が４〜40wt％になる
ように膜厚を選ぶ。
第４層Mo:30〜300nm 第５層Au:10〜500nm 又、本実施例では、Au/Mo/AuZn/Mo/Au電極をとりあげ
て説明したが、Au/W/AuZn/W/Au又はAu/Cr/AuZn/Cr/Auで
も同様な効果は得られた。これらの電極の各層の膜厚は
概略、次の値に選べばリフト・オフ時に電極膜剥離不良
が見られず、かつ10-6Ω・cm2以下の低いρｃが実現で
きる。
て説明したが、Au/W/AuZn/W/Au又はAu/Cr/AuZn/Cr/Auで
も同様な効果は得られた。これらの電極の各層の膜厚は
概略、次の値に選べばリフト・オフ時に電極膜剥離不良
が見られず、かつ10-6Ω・cm2以下の低いρｃが実現で
きる。
第１層Au:2〜50nm 第２層W :3〜15nm Cr:5〜30nm 第３層AuZn又はZn:第５層と第４層を除いた第１層から
第３層までの膜中に含まれるZnの組成が４〜40wt％にな
るように膜厚を選ぶ。
第３層までの膜中に含まれるZnの組成が４〜40wt％にな
るように膜厚を選ぶ。
本発明によれば、第１層Auと第２層VIb族元素によつ
てGaAs基板に対する密着性を良好にし、第３層AuZn若し
くはZnがアロイ処理後に第２層VIb族元素を貫通し、か
つ第４層VIb族元素により、第３層AuZn若しくはZnが第
５層Auと合金化反応を生じないようにできるため、低接
触抵抗のオーミツク電極を再現性良く提供できる。本発
明はＰ型導電層を有するGaAsデバイスへのオーミツク電
極として極めて有効である。例えば、ヘテロバイポーラ
トランジスタ、GaAs LSI用のＰ型導電層へのオーミツク
電極として広く応用できる。
てGaAs基板に対する密着性を良好にし、第３層AuZn若し
くはZnがアロイ処理後に第２層VIb族元素を貫通し、か
つ第４層VIb族元素により、第３層AuZn若しくはZnが第
５層Auと合金化反応を生じないようにできるため、低接
触抵抗のオーミツク電極を再現性良く提供できる。本発
明はＰ型導電層を有するGaAsデバイスへのオーミツク電
極として極めて有効である。例えば、ヘテロバイポーラ
トランジスタ、GaAs LSI用のＰ型導電層へのオーミツク
電極として広く応用できる。
第１図はＰ型導電層に対するオーミツク電極構造を示す
断面図である。 １……半絶縁性GaAs基板、２……Ｐ型導電層、３……Si
O2、４……SiO2、５……Au/Mo/AuZn/Mo/Au（オーミツク
電極）。
断面図である。 １……半絶縁性GaAs基板、２……Ｐ型導電層、３……Si
O2、４……SiO2、５……Au/Mo/AuZn/Mo/Au（オーミツク
電極）。
Claims (5)
- 【請求項１】Ｐ型導電層および該Ｐ型導電層とオーム性
接触したオーミック電極を有する半導体装置において、
上記オーミック電極は上記Ｐ型導電層に接した第１層お
よび該第１層上に順次積層された第２層乃至第５層を有
しており、上記第１層はAu、上記第２層はVIb族元素、
上記第３層はAuZn合金またはZn、上記第４層はVIb族元
素、上記第５層はAuからなり、かつ上記第１層、上記第
２層および上記第３層からなる層中に含まれるZnの組成
は４〜40wt％であることを特徴とする半導体装置。 - 【請求項２】上記第２層および上記第４層はMoからなる
特許請求の範囲第１項記載の半導体装置。 - 【請求項３】上記第２層および上記第４層はＷからなる
特許請求の範囲第１項記載の半導体装置。 - 【請求項４】上記第２層および上記第４層はCrからなる
特許請求の範囲第１項記載の半導体装置。 - 【請求項５】上記Ｐ型導電層はヘテロバイポーラトラン
ジスタの構成体である特許請求の範囲第１項乃至第４項
のいずれか一項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004818A JP2569032B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004818A JP2569032B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63174318A JPS63174318A (ja) | 1988-07-18 |
| JP2569032B2 true JP2569032B2 (ja) | 1997-01-08 |
Family
ID=11594307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62004818A Expired - Lifetime JP2569032B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569032B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69213795T2 (de) * | 1991-04-03 | 1997-03-27 | Philips Electronics Nv | Verfahren zur Erzeugung von epitaktischen II-VI-Halbleiterschichten mit hohen Akzeptor-Konzentrationen |
| JP4565858B2 (ja) * | 2004-02-24 | 2010-10-20 | シャープ株式会社 | 半導体レーザ素子、その製造方法および半導体レーザ装置 |
-
1987
- 1987-01-14 JP JP62004818A patent/JP2569032B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63174318A (ja) | 1988-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4914499A (en) | Semiconductor device having an ohmic electrode on a p-type III-V compound semiconductor | |
| JP2569032B2 (ja) | 半導体装置 | |
| JP4147441B2 (ja) | 化合物半導体装置 | |
| JPS6160588B2 (ja) | ||
| JP2621543B2 (ja) | 化合物半導体装置の製造方法 | |
| JP2761735B2 (ja) | 耐熱性オーミック電極及び当該耐熱性オーミック電極の製造方法 | |
| JPH0231507B2 (ja) | Handotaisochi | |
| JPS61187364A (ja) | オ−ム性電極 | |
| JPS63155721A (ja) | 半導体装置の製造方法 | |
| JPS61290775A (ja) | 半導体装置 | |
| JPH0283920A (ja) | 半導体装置の製造方法 | |
| JPH05167063A (ja) | オーミック電極とその形成方法及び半導体装置 | |
| JPH0226790B2 (ja) | ||
| JPS6217391B2 (ja) | ||
| JP2884376B2 (ja) | 金属酸化物抵抗体の形成方法 | |
| JP3876397B2 (ja) | 三族−五族化合物半導体装置の製造方法 | |
| JP2932305B2 (ja) | 半導体装置の製造方法 | |
| JP2724490B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
| JPS6089974A (ja) | 半導体装置 | |
| JPS59136974A (ja) | 半導体装置 | |
| JPH05190486A (ja) | オーミック電極の形成方法 | |
| JPS60165763A (ja) | 光−電子素子集積回路装置の製造方法 | |
| JPH0439228B2 (ja) | ||
| JPS62259474A (ja) | 電界効果トランジスタ | |
| JPH0482225A (ja) | 化合物半導体集積回路 |