JP2568261B2 - カートリッジ接続回路 - Google Patents
カートリッジ接続回路Info
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- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、外付け回路を搭載したカートリッジを着脱
可能に装着するカートリッジ接続回路に関する。
可能に装着するカートリッジ接続回路に関する。
（従来の技術） ワードプロセッサやプリンタ、あるいはパーソナルコ
ンピュータ等の情報処理装置においては、通常、その動
作に必要なプログラムは本体内に内蔵したメモリ等に格
納される。
ンピュータ等の情報処理装置においては、通常、その動
作に必要なプログラムは本体内に内蔵したメモリ等に格
納される。
しかし、メモリ領域拡張のために、増設用の外付けメ
モリを搭載したカートリッジを装着して使用する場合が
ある。また、オプション的なプログラムを外付けメモリ
に格納し、これを搭載したカートリッジを装着して使用
する場合もある。このような場合、カートリッジは、装
置に設けられた接続コネクタに対して着脱可能に装着さ
れる。
モリを搭載したカートリッジを装着して使用する場合が
ある。また、オプション的なプログラムを外付けメモリ
に格納し、これを搭載したカートリッジを装着して使用
する場合もある。このような場合、カートリッジは、装
置に設けられた接続コネクタに対して着脱可能に装着さ
れる。
第２図に、従来のカートリッジ接続回路のブロック図
を示す。
を示す。
図において、プログラムカートリッジ１は、本体２に
対して接続コネクタ３を介して接続されている。プログ
ラムカートリッジ１には、幾つかのチップから成るリー
ド・オンリ・メモリ（ROM）４が搭載され、更に、これ
らのチップをセレクトするために、デコード回路５が搭
載されている。
対して接続コネクタ３を介して接続されている。プログ
ラムカートリッジ１には、幾つかのチップから成るリー
ド・オンリ・メモリ（ROM）４が搭載され、更に、これ
らのチップをセレクトするために、デコード回路５が搭
載されている。
一方、本体２は、本体中の図示しない各種の回路を制
御し、更に、プログラムカートリッジ１に格納されたプ
ログラムに従って動作する、プロセッサ（CPU）６が設
けられている。プロセッサ６は、アドレス信号11により
プログラムカートリッジ１に搭載されたリード・オンリ
・メモリ４からの所定のデータ12を読出し、このデータ
の示す動作手順に従って動作する。
御し、更に、プログラムカートリッジ１に格納されたプ
ログラムに従って動作する、プロセッサ（CPU）６が設
けられている。プロセッサ６は、アドレス信号11により
プログラムカートリッジ１に搭載されたリード・オンリ
・メモリ４からの所定のデータ12を読出し、このデータ
の示す動作手順に従って動作する。
ここで、本体２に設けられた他のメモリ等を含めて、
そのアクセスを制御するためにデコード回路７が設けら
れている。更に、電源がオンされた場合や、オペレータ
による強制的なリセットを制御するために、リセット回
路８が設けられている。
そのアクセスを制御するためにデコード回路７が設けら
れている。更に、電源がオンされた場合や、オペレータ
による強制的なリセットを制御するために、リセット回
路８が設けられている。
以上の回路は次のように動作する。
先ず、プログラムカートリッジ１が接続コネクタ３に
接続されると、本体２とプログラムカートリッジ１との
間で電源20が接続され、かつ、アース20′も接続され
る。この状態で、プロセッサ６がアドレス信号11を出力
すると、これがデコード回路７によってデコードされ
る。この結果、デコード回路７は、プログラムカートリ
ッジ１に搭載されたデコード回路５を動作させるための
選択信号13を出力する。
接続されると、本体２とプログラムカートリッジ１との
間で電源20が接続され、かつ、アース20′も接続され
る。この状態で、プロセッサ６がアドレス信号11を出力
すると、これがデコード回路７によってデコードされ
る。この結果、デコード回路７は、プログラムカートリ
ッジ１に搭載されたデコード回路５を動作させるための
選択信号13を出力する。
デコード回路５は、その動作を開始すると、本体２か
ら入力するアドレス信号11をデコードして、リード・オ
ンリ・メモリ４の複数のチップの内、何れかをセレクト
するようチップセレクト信号14を出力する。これによっ
て、リード・オンリ・メモリ４の１つのチップが選択さ
れ、ここにプロセッサ６からアドレス信号が入力する。
ら入力するアドレス信号11をデコードして、リード・オ
ンリ・メモリ４の複数のチップの内、何れかをセレクト
するようチップセレクト信号14を出力する。これによっ
て、リード・オンリ・メモリ４の１つのチップが選択さ
れ、ここにプロセッサ６からアドレス信号が入力する。
一方、プロセッサ６は、そのチップに対して、データ
読出しのためのアウトプットイネーブル信号15を出力す
る。その結果、リード・オンリ・メモリ４の選択された
チップは、データ12を出力し、これがプロセッサ６に読
取られる。
読出しのためのアウトプットイネーブル信号15を出力す
る。その結果、リード・オンリ・メモリ４の選択された
チップは、データ12を出力し、これがプロセッサ６に読
取られる。
一方、リセット回路８は、例えば本体の電源を投入し
た時、一定時間プロセッサ６に対しリセット信号16を供
給する。このリセット信号16は、リセット回路８に内蔵
されたタイマにより一定時間後に解除される。プロセッ
サ６は、そのリセット信号16の解除を待って、先に説明
したようなデータの読出し動作等を開始する。
た時、一定時間プロセッサ６に対しリセット信号16を供
給する。このリセット信号16は、リセット回路８に内蔵
されたタイマにより一定時間後に解除される。プロセッ
サ６は、そのリセット信号16の解除を待って、先に説明
したようなデータの読出し動作等を開始する。
上記のように、接続コネクタ３を介して、着脱可能な
プログラムカートリッジ１に、所定のプログラムを格納
したリード・オンリ・メモリ４を搭載しておけば、この
プログラムカートリッジを交換することによって、本体
は様々の処理を実行することができる。
プログラムカートリッジ１に、所定のプログラムを格納
したリード・オンリ・メモリ４を搭載しておけば、この
プログラムカートリッジを交換することによって、本体
は様々の処理を実行することができる。
しかしながら、第２図に示したような装置は、若し、
プログラムカートリッジ１を接続コネクタ３に装着させ
ないまま電源を投入すると、プロセッサ６の読出すべき
プログラムが存在しないため、プロセッサ６が暴走して
しまう危険性があった。また、例えば、プログラムカー
トリッジ１を交換しようとする場合、暴走の危険を防止
するために、一旦電源を切断する必要があった。
プログラムカートリッジ１を接続コネクタ３に装着させ
ないまま電源を投入すると、プロセッサ６の読出すべき
プログラムが存在しないため、プロセッサ６が暴走して
しまう危険性があった。また、例えば、プログラムカー
トリッジ１を交換しようとする場合、暴走の危険を防止
するために、一旦電源を切断する必要があった。
第３図には、上記のような問題を解決するために設計
された、従来の別のカートリッジ接続回路のブロック図
を示す。
された、従来の別のカートリッジ接続回路のブロック図
を示す。
この装置も、本体２に対し、接続コネクタ３を介して
プログラムカートリッジ１が接続されている。また、図
に示したプログラムカートリッジ１のリード・オンリ・
メモリ４やデコード回路５、あるいは本体２におけるプ
ロセッサ６、デコード回路７、リセット回路８等は、何
れも第２図に示したものと同様の構成をしている。
プログラムカートリッジ１が接続されている。また、図
に示したプログラムカートリッジ１のリード・オンリ・
メモリ４やデコード回路５、あるいは本体２におけるプ
ロセッサ６、デコード回路７、リセット回路８等は、何
れも第２図に示したものと同様の構成をしている。
そして、この装置には、更に、リード・オンリ・メモ
リ９とトライステートバッファ10とが追加されている。
また、トライステートバッファ10の入力側には、プルア
ップ抵抗R0が接続されており、プログラムカートリッジ
１が装着されていない場合、トライステートバッファ10
の入力はハイレベルとなり、プログラムカートリッジ１
が装着されると、プログラムカートリッジ１からの接続
確認信号21の入力により、トライステートバッファ10の
入力側がロウレベルになる。
リ９とトライステートバッファ10とが追加されている。
また、トライステートバッファ10の入力側には、プルア
ップ抵抗R0が接続されており、プログラムカートリッジ
１が装着されていない場合、トライステートバッファ10
の入力はハイレベルとなり、プログラムカートリッジ１
が装着されると、プログラムカートリッジ１からの接続
確認信号21の入力により、トライステートバッファ10の
入力側がロウレベルになる。
第３図において、プロセッサ６は、先ず、デコード回
路７に対し、リード・オンリ・メモリ９の読出しを制御
するチップセレクト信号17の出力をさせる。同時に、ア
ウトプットイネーブル信号15を出力し、これをリード・
オンリ・メモリ９に供給して、リード・オンリ・メモリ
９からの所定のデータ12を読出す。このデータ12には、
トライステートバッファ10に入力する接続確認信号21の
有無を判定するためのプログラムが含まれる。プロセッ
サ６は、このプログラムに基づいて、今度はプロセッサ
６が、デコード回路７からトライステートバッファ10に
供給される制御信号18をロウレベルにし、トライステー
トバッファ10に入力する接続確認信号21を、データライ
ン19を介して受入れる。プロセッサ６は、この接続確認
信号21を読取り、それがハイレベルかロウレベルかによ
って、プログラムカートリッジ１が装着されているか否
かを判断する。
路７に対し、リード・オンリ・メモリ９の読出しを制御
するチップセレクト信号17の出力をさせる。同時に、ア
ウトプットイネーブル信号15を出力し、これをリード・
オンリ・メモリ９に供給して、リード・オンリ・メモリ
９からの所定のデータ12を読出す。このデータ12には、
トライステートバッファ10に入力する接続確認信号21の
有無を判定するためのプログラムが含まれる。プロセッ
サ６は、このプログラムに基づいて、今度はプロセッサ
６が、デコード回路７からトライステートバッファ10に
供給される制御信号18をロウレベルにし、トライステー
トバッファ10に入力する接続確認信号21を、データライ
ン19を介して受入れる。プロセッサ６は、この接続確認
信号21を読取り、それがハイレベルかロウレベルかによ
って、プログラムカートリッジ１が装着されているか否
かを判断する。
若し、プログラムカートリッジ１が装着されていない
場合、プロセッサ６は、リード・オンリ・メモリ９から
所定の手順で動作を正常終了させるためのデータを受入
れる。このようにして、プロセッサ６は、プログラムカ
ートリッジ１が装着されていない場合でも暴走が防止さ
れる。
場合、プロセッサ６は、リード・オンリ・メモリ９から
所定の手順で動作を正常終了させるためのデータを受入
れる。このようにして、プロセッサ６は、プログラムカ
ートリッジ１が装着されていない場合でも暴走が防止さ
れる。
一方、プログラムカートリッジ１が装着されている場
合には、第２図で説明したと全く同様に、デコード回路
７からデコード回路５に対し選択信号13が供給され、リ
ード・オンリ・メモリ４からプログラムが読出される。
合には、第２図で説明したと全く同様に、デコード回路
７からデコード回路５に対し選択信号13が供給され、リ
ード・オンリ・メモリ４からプログラムが読出される。
（発明が解決しようとする課題） 以上のように、第３図の装置によれば、プログラムカ
ートリッジから接続確認信号を受入れることにより、プ
ログラムカートリッジ１が装着されていない場合でも、
プロセッサがこれを確認し暴走が阻止される。
ートリッジから接続確認信号を受入れることにより、プ
ログラムカートリッジ１が装着されていない場合でも、
プロセッサがこれを確認し暴走が阻止される。
しかしながら、第３図に示したような装置では、プロ
セッサ６の論理的なアドレス空間に、リード・オンリ・
メモリ９が含まれる。即ち、プロセッサ６のメモリ空間
の一部が、本体２の側に設けられたリード・オンリ・メ
モリ９によって占められ、実質的にプログラムカートリ
ッジ１のリード・オンリ・メモリ４によって形成される
メモリ空間が狭められることになる。その結果、制御用
のプログラムの設計自由度が悪くなってしまうという欠
点があった。
セッサ６の論理的なアドレス空間に、リード・オンリ・
メモリ９が含まれる。即ち、プロセッサ６のメモリ空間
の一部が、本体２の側に設けられたリード・オンリ・メ
モリ９によって占められ、実質的にプログラムカートリ
ッジ１のリード・オンリ・メモリ４によって形成される
メモリ空間が狭められることになる。その結果、制御用
のプログラムの設計自由度が悪くなってしまうという欠
点があった。
本発明は以上の点に着目してなされたもので、外付け
回路を搭載したカートリッジを装着せずに装置を起動し
た場合に、暴走することがなく、カートリッジ交換の際
にも電源の切断が不用で、更に、プログラムカートリッ
ジの着脱情報を、ソフトウェアの関与無しに装置へ伝達
することができるカートリッジ接続回路を提供すること
を目的とするものである。
回路を搭載したカートリッジを装着せずに装置を起動し
た場合に、暴走することがなく、カートリッジ交換の際
にも電源の切断が不用で、更に、プログラムカートリッ
ジの着脱情報を、ソフトウェアの関与無しに装置へ伝達
することができるカートリッジ接続回路を提供すること
を目的とするものである。
（課題を解決するための手段） 本発明のカートリッジ接続回路は、外付け回路を搭載
したカートリッジを着脱可能に装着する接続コネクタ
と、この接続コネクタを介して、カートリッジの接続確
認信号を受入れるカートリッジ着脱制御回路と、外付け
回路を使用して演算処理を実行するプロセッサと、この
プロセッサにリセット信号を供給するリセット回路とを
備え、前記カートリッジ着脱制御回路は、接続確認信号
の入力が無い場合には、リセット信号を出力し、接続確
認信号の入力が有る場合には、リセット信号を解除し、
前記プロセッサは、リセット回路が出力するリセット信
号とカートリッジ着脱制御回路が出力するリセット信号
のいずれか一方または双方が入力した場合に、リセット
動作を実行するものである。
したカートリッジを着脱可能に装着する接続コネクタ
と、この接続コネクタを介して、カートリッジの接続確
認信号を受入れるカートリッジ着脱制御回路と、外付け
回路を使用して演算処理を実行するプロセッサと、この
プロセッサにリセット信号を供給するリセット回路とを
備え、前記カートリッジ着脱制御回路は、接続確認信号
の入力が無い場合には、リセット信号を出力し、接続確
認信号の入力が有る場合には、リセット信号を解除し、
前記プロセッサは、リセット回路が出力するリセット信
号とカートリッジ着脱制御回路が出力するリセット信号
のいずれか一方または双方が入力した場合に、リセット
動作を実行するものである。
（作用） したがって、カートリッジの接続確認信号の入力が無
い場合には、リセット信号を出力し、これによって、プ
ロセッサの暴走が阻止される。また、カートリッジが一
旦接続コネクタから外され、その後、再び装着されたよ
うな場合には、カートリッジの接続確認信号の入力が有
り、リセット信号を解除するので、プロセッサは再び動
作を開始する。また、リセット回路の出力するリセット
信号と、カートリッジ着脱制御回路の出力するリセット
信号の、何れか一方又は双方が入力した場合に、プロセ
ッサがリセット動作を実行するため、確実にリセット状
態を保持できる。
い場合には、リセット信号を出力し、これによって、プ
ロセッサの暴走が阻止される。また、カートリッジが一
旦接続コネクタから外され、その後、再び装着されたよ
うな場合には、カートリッジの接続確認信号の入力が有
り、リセット信号を解除するので、プロセッサは再び動
作を開始する。また、リセット回路の出力するリセット
信号と、カートリッジ着脱制御回路の出力するリセット
信号の、何れか一方又は双方が入力した場合に、プロセ
ッサがリセット動作を実行するため、確実にリセット状
態を保持できる。
（実施例） 以下、本発明を図の実施例によって詳細に説明する。
第１図は、本発明のカートリッジ接続回路実施例のブ
ロック図である。
ロック図である。
図において、プログラムカートリッジ１は、本体２に
対し接続コネクタ３を介して着脱自在に装着されてい
る。そして、プログラムカートリッジ１には、リード・
オンリ・メモリ４とデコード回路５とが搭載され、本体
側には、リセット回路８とデコード回路７とが設けられ
ている。これらの構成は、既に第３図で説明した回路と
変わるところはない。また、第３図で説明したと同様
に、プログラムカートリッジ１からは、接続確認信号21
が本体２に向けて出力されるよう構成されている。
対し接続コネクタ３を介して着脱自在に装着されてい
る。そして、プログラムカートリッジ１には、リード・
オンリ・メモリ４とデコード回路５とが搭載され、本体
側には、リセット回路８とデコード回路７とが設けられ
ている。これらの構成は、既に第３図で説明した回路と
変わるところはない。また、第３図で説明したと同様
に、プログラムカートリッジ１からは、接続確認信号21
が本体２に向けて出力されるよう構成されている。
ところで、本発明においては、この本体２に新たにカ
ートリッジ着脱制御回路30が設けられている。この回路
には、接続確認信号21が入力する側の端子をハイレベル
に引き上げるためのプルアップ抵抗R0と、このプルアッ
プ抵抗R0の一端にベースを接続し、エミッタを接地し
て、スイッチング回路を構成したトランジスタTRが設け
られている。このトランジスタTRのコレクタは、抵抗R1
とコンデンサＣとの接続点に接続されている。また、コ
ンデンサＣの他端は接地されている。更に、抵抗R1の他
端は＋5Vの電源に接続されている。
ートリッジ着脱制御回路30が設けられている。この回路
には、接続確認信号21が入力する側の端子をハイレベル
に引き上げるためのプルアップ抵抗R0と、このプルアッ
プ抵抗R0の一端にベースを接続し、エミッタを接地し
て、スイッチング回路を構成したトランジスタTRが設け
られている。このトランジスタTRのコレクタは、抵抗R1
とコンデンサＣとの接続点に接続されている。また、コ
ンデンサＣの他端は接地されている。更に、抵抗R1の他
端は＋5Vの電源に接続されている。
トランジスタTRのコレクタは、出力側をオープンコレ
クタ構造とした、比較回路Ｂの非反転入力端子に入力す
るよう結線されている。一方、この比較回路Ｂの反転入
力端子は、電源電圧を分圧する抵抗R2と、ツェナーダイ
オードＤとの接続点に接続されている。この結果、比較
回路Ｂの非反転入力端子には、ツェナーダイオードＤに
よって規定される一定の基準電圧が入力する。
クタ構造とした、比較回路Ｂの非反転入力端子に入力す
るよう結線されている。一方、この比較回路Ｂの反転入
力端子は、電源電圧を分圧する抵抗R2と、ツェナーダイ
オードＤとの接続点に接続されている。この結果、比較
回路Ｂの非反転入力端子には、ツェナーダイオードＤに
よって規定される一定の基準電圧が入力する。
また、比較回路Ｂの非反転入力端子と出力端子との間
には、抵抗R3が接続されている。この抵抗R3は、比較回
路Ｂの出力にヒステリシス特性をもたせるためのもので
ある。更に、比較回路Ｂの出力は、リセット回路８の出
力と共にプロセッサ６のリセット端子に入力するよう結
線されている。また、プロセッサ６のリセット端子は、
プルアップ抵抗R4に接続されている。
には、抵抗R3が接続されている。この抵抗R3は、比較回
路Ｂの出力にヒステリシス特性をもたせるためのもので
ある。更に、比較回路Ｂの出力は、リセット回路８の出
力と共にプロセッサ６のリセット端子に入力するよう結
線されている。また、プロセッサ６のリセット端子は、
プルアップ抵抗R4に接続されている。
この結果、リセット回路８がその出力をロウレベルに
し、即ちリセット信号を出力すると、プロセッサ６のリ
セット端子はロウレベルとなり、リセット動作が実行さ
れる。また、カートリッジ着脱制御回路30の比較回路Ｂ
の出力がロウレベルになり、即ちこの回路からリセット
信号が出力されても、プロセッサ６はリセット動作を開
始する。何れの回路からも、リセット信号が出力されな
い場合、プルアップ抵抗R4によってプロセッサ６のリセ
ット端子はハイレベルに保持される。このようにプロセ
ッサ６のリセット端子は、いわゆるワイヤード・オア回
路を構成しており、この目的のために比較回路Ｂはオー
プンコレクタ構造とされている。
し、即ちリセット信号を出力すると、プロセッサ６のリ
セット端子はロウレベルとなり、リセット動作が実行さ
れる。また、カートリッジ着脱制御回路30の比較回路Ｂ
の出力がロウレベルになり、即ちこの回路からリセット
信号が出力されても、プロセッサ６はリセット動作を開
始する。何れの回路からも、リセット信号が出力されな
い場合、プルアップ抵抗R4によってプロセッサ６のリセ
ット端子はハイレベルに保持される。このようにプロセ
ッサ６のリセット端子は、いわゆるワイヤード・オア回
路を構成しており、この目的のために比較回路Ｂはオー
プンコレクタ構造とされている。
以上の回路は次のように動作する。
先ず、プロセッサ６が正常に立ち上がって動作してい
る場合には、プログラムカートリッジ１のリード・オン
リ・メモリ４から所定のデータが接続されるが、この動
作は、既に第２図で説明したものと全く同様である。即
ち、プロセッサ６がアドレス信号11を出力し、本体側の
デコード回路７がプログラムカートリッジ１に搭載され
たデコード回路５に対し、その動作の選択信号13を出力
する。プログラムカートリッジ１のデコード回路５は、
これによりプロセッサ６から入力するアドレス信号11を
デコードして、リード・オンリ・メモリ４の何れかのチ
ップをセレクトするチップセレクト信号14を出力する。
その結果、選択されたチップにプロセッサ６からアドレ
ス信号11が入力し、同時にアウトプットイネーブル信号
15がそのチップに入力すると、データ12が読出されて、
プロセッサ６に入力する。こうして、プロセッサ６は、
プログラムカートリッジ１に搭載されたリード・オンリ
・メモリ４に格納されたプログラムを読出し、所定の動
作を実行する。
る場合には、プログラムカートリッジ１のリード・オン
リ・メモリ４から所定のデータが接続されるが、この動
作は、既に第２図で説明したものと全く同様である。即
ち、プロセッサ６がアドレス信号11を出力し、本体側の
デコード回路７がプログラムカートリッジ１に搭載され
たデコード回路５に対し、その動作の選択信号13を出力
する。プログラムカートリッジ１のデコード回路５は、
これによりプロセッサ６から入力するアドレス信号11を
デコードして、リード・オンリ・メモリ４の何れかのチ
ップをセレクトするチップセレクト信号14を出力する。
その結果、選択されたチップにプロセッサ６からアドレ
ス信号11が入力し、同時にアウトプットイネーブル信号
15がそのチップに入力すると、データ12が読出されて、
プロセッサ６に入力する。こうして、プロセッサ６は、
プログラムカートリッジ１に搭載されたリード・オンリ
・メモリ４に格納されたプログラムを読出し、所定の動
作を実行する。
次に、本発明の装置に新たに設けられたカートリッジ
着脱制御回路30の動作を説明する。尚、第１図に示した
カートリッジ着脱制御回路30中、〜に示した各部の
電圧の時間的変化を、電源電圧と共に図示して説明す
る。
着脱制御回路30の動作を説明する。尚、第１図に示した
カートリッジ着脱制御回路30中、〜に示した各部の
電圧の時間的変化を、電源電圧と共に図示して説明す
る。
第４図は、先ず、カートリッジ１を装着した状態で電
源を投入したときの各部の電圧のタイムチャートであ
る。
源を投入したときの各部の電圧のタイムチャートであ
る。
第４図に示すように、カートリッジを装着したまま電
源をオンにすると、第４図（ａ）に示すように、先ず、
電源電圧が立ち上がる。同時に、第１図に示した比較回
路Ｂの反転入力端子の電圧、即ちの電圧が立ち上がる
［第４図（ｃ）］。一方、カートリッジ１が装着されて
いる場合、接続確認信号21がトランジスタTRのベース側
のの電圧を“0"の保持するため、トランジスタTRはオ
フ状態となっている。この結果、コンデンサＣには抵抗
R1を介して＋5Vの電源電圧が印加され、コンデンサＣと
抵抗R1による時定数に応じて、コンデンサＣの両端の電
圧、即ちの電圧が上昇する［第４図（ｂ）］。この結
果、第４図において、時刻t1に電源が投入された後、一
定時間後の時刻t2に、第１図のの電圧が同図の電圧
を越え、比較回路Ｂの出力がロウレベルからハイレベル
に切換わる［第４図（ｄ）］。
源をオンにすると、第４図（ａ）に示すように、先ず、
電源電圧が立ち上がる。同時に、第１図に示した比較回
路Ｂの反転入力端子の電圧、即ちの電圧が立ち上がる
［第４図（ｃ）］。一方、カートリッジ１が装着されて
いる場合、接続確認信号21がトランジスタTRのベース側
のの電圧を“0"の保持するため、トランジスタTRはオ
フ状態となっている。この結果、コンデンサＣには抵抗
R1を介して＋5Vの電源電圧が印加され、コンデンサＣと
抵抗R1による時定数に応じて、コンデンサＣの両端の電
圧、即ちの電圧が上昇する［第４図（ｂ）］。この結
果、第４図において、時刻t1に電源が投入された後、一
定時間後の時刻t2に、第１図のの電圧が同図の電圧
を越え、比較回路Ｂの出力がロウレベルからハイレベル
に切換わる［第４図（ｄ）］。
第４図（ｄ）の部分において、第１図に示したリセッ
ト回路８の出力するリセット信号が、時刻t2以前にロウ
レベルからハイレベルに立ち上がっていれば、カートリ
ッジ着脱制御回路30の出力するリセット信号が、ロウレ
ベルからハイレベルに立ち上がる時刻t2に、プロセッサ
６のリセットは解除される。また、リセット回路８が出
力するリセット信号が時刻t2以後に解除される場合、例
えば、時刻t3に解除される場合には、プロセッサ６は、
図中、破線に示した時刻t3に解除されることになる。こ
の結果、プロセッサ６はリセット信号が解除された後、
プログラムカートリッジ１のリード・オンリ・メモリ４
をアクセスして、所定の動作を開始することになる。
ト回路８の出力するリセット信号が、時刻t2以前にロウ
レベルからハイレベルに立ち上がっていれば、カートリ
ッジ着脱制御回路30の出力するリセット信号が、ロウレ
ベルからハイレベルに立ち上がる時刻t2に、プロセッサ
６のリセットは解除される。また、リセット回路８が出
力するリセット信号が時刻t2以後に解除される場合、例
えば、時刻t3に解除される場合には、プロセッサ６は、
図中、破線に示した時刻t3に解除されることになる。こ
の結果、プロセッサ６はリセット信号が解除された後、
プログラムカートリッジ１のリード・オンリ・メモリ４
をアクセスして、所定の動作を開始することになる。
次に、本発明の回路において、プログラムカートリッ
ジ１が除去された場合と、再度装着された場合の動作を
説明する。
ジ１が除去された場合と、再度装着された場合の動作を
説明する。
第５図は、電源を投入したままの状態でカートリッジ
の着脱を行なったときのタイムチャートを示す。
の着脱を行なったときのタイムチャートを示す。
第５図において、時刻t1からt2に至る過程は、既に第
４図によって説明した。また、カートリッジ１が装着さ
れていなければ、の電圧は上昇せず、の電圧もロウ
レベルのままで、リセット状態が保持される。その後、
電源がオフされれば、再び時刻t1以前の状態に戻ること
はいうまでもない。
４図によって説明した。また、カートリッジ１が装着さ
れていなければ、の電圧は上昇せず、の電圧もロウ
レベルのままで、リセット状態が保持される。その後、
電源がオフされれば、再び時刻t1以前の状態に戻ること
はいうまでもない。
ここで、電源が投入されたまま、時刻t3においてカー
トリッジを離脱したとする。この場合、第１図において
接続確認信号21が入力せず、トランジスタTRのベースの
の電圧は、プルアップ抵抗R0によってハイレベルに引
き上げられる。この場合、カートリッジ離脱の瞬間にチ
ャタリングが生じるため、第５図（ｂ）に示すように、
の電圧は振動しながらハイレベルに引き上げられる。
トリッジを離脱したとする。この場合、第１図において
接続確認信号21が入力せず、トランジスタTRのベースの
の電圧は、プルアップ抵抗R0によってハイレベルに引
き上げられる。この場合、カートリッジ離脱の瞬間にチ
ャタリングが生じるため、第５図（ｂ）に示すように、
の電圧は振動しながらハイレベルに引き上げられる。
第１図において、の電圧がハイレベルに引き上げら
れると、トランジスタTRがオンし、コンデンサＣは瞬時
に放電する。この結果、トランジスタTRのコレクタの
の電圧は、第５図（ｃ）に示すように、瞬時にロウレベ
ルに低下する。
れると、トランジスタTRがオンし、コンデンサＣは瞬時
に放電する。この結果、トランジスタTRのコレクタの
の電圧は、第５図（ｃ）に示すように、瞬時にロウレベ
ルに低下する。
ここで、第５図（ｄ）に示すように、の電圧、即ち
比較回路Ｂの反転入力端子に入力するツェナー電圧は常
に一定であるから、比較回路Ｂの出力であるの電圧
は、時刻t3にロウレベルに低下する。これで、カートリ
ッジ着脱制御回路30からリセット信号が出力される。こ
うして、プロセッサ６はリセット動作を実行する。この
結果、プログラムカートリッジ１が離脱している間、プ
ロセッサ６が暴走することはない。
比較回路Ｂの反転入力端子に入力するツェナー電圧は常
に一定であるから、比較回路Ｂの出力であるの電圧
は、時刻t3にロウレベルに低下する。これで、カートリ
ッジ着脱制御回路30からリセット信号が出力される。こ
うして、プロセッサ６はリセット動作を実行する。この
結果、プログラムカートリッジ１が離脱している間、プ
ロセッサ６が暴走することはない。
そして、今度は、第５図に示す時刻t4に再びプログラ
ムカートリッジ１が装着されるものとする。この場合、
時刻t4から時刻t5までチャタリングが生じるが、時刻t4
で第１図に示したトランジスタTRのベースのの電圧
が、接続確認信号21によりロウレベルに引き下げられ、
トランジスタTRがオフする。そして、再びコンデンサＣ
が抵抗R1を通じて充電され、の電圧の上昇が開始され
る。そして、第５図に示した時間Ｔの後、第１図のコン
デンサＣの電圧、即ちの電圧がの電圧を上回り、時
刻t6において、比較回路Ｂの出力電圧がハイレベルに
立ち上がる。
ムカートリッジ１が装着されるものとする。この場合、
時刻t4から時刻t5までチャタリングが生じるが、時刻t4
で第１図に示したトランジスタTRのベースのの電圧
が、接続確認信号21によりロウレベルに引き下げられ、
トランジスタTRがオフする。そして、再びコンデンサＣ
が抵抗R1を通じて充電され、の電圧の上昇が開始され
る。そして、第５図に示した時間Ｔの後、第１図のコン
デンサＣの電圧、即ちの電圧がの電圧を上回り、時
刻t6において、比較回路Ｂの出力電圧がハイレベルに
立ち上がる。
このとき、第１図のリセット回路は、何らリセット信
号の出力をしていないため、時刻t6にプロセッサ６のリ
セットが解除され、プロセッサ６は、再びプログラムカ
ートリッジ１のリード・オンリ・メモリ４に対しアクセ
スを開始する。
号の出力をしていないため、時刻t6にプロセッサ６のリ
セットが解除され、プロセッサ６は、再びプログラムカ
ートリッジ１のリード・オンリ・メモリ４に対しアクセ
スを開始する。
このように、カートリッジ着脱制御回路30への接続確
認信号の受入れ開始から所定時間後にリセット信号を解
除するようなタイマ機能をもたせたのは、カートリッジ
装着時の接続確認信号のチャタリングが、ノイズとして
侵入するのを防止するためである。従って、その遅延時
間は、チャタリングの継続する約数10〜数100msより十
分長い、500ms以上とすることが好ましい。この結果、
電源を投入したままの状態でカートリッジの着脱を行な
っても、プロセッサの動作に何ら障害を及ぼすことがな
い。
認信号の受入れ開始から所定時間後にリセット信号を解
除するようなタイマ機能をもたせたのは、カートリッジ
装着時の接続確認信号のチャタリングが、ノイズとして
侵入するのを防止するためである。従って、その遅延時
間は、チャタリングの継続する約数10〜数100msより十
分長い、500ms以上とすることが好ましい。この結果、
電源を投入したままの状態でカートリッジの着脱を行な
っても、プロセッサの動作に何ら障害を及ぼすことがな
い。
本発明は以上の実施例に限定されない。
カートリッジ着脱制御回路の構成は、上記の構成の他
に、ディジタル的な遅延回路等、種々の等価な回路に置
き換えることができる。また、カートリッジ着脱制御回
路の出力は、リセット回路の出力と共に、既知のゲート
等を介してプロセッサ６のリセット端子に入力するよう
結線しても差し支えない。
に、ディジタル的な遅延回路等、種々の等価な回路に置
き換えることができる。また、カートリッジ着脱制御回
路の出力は、リセット回路の出力と共に、既知のゲート
等を介してプロセッサ６のリセット端子に入力するよう
結線しても差し支えない。
更に、上記実施例では、外付け回路を搭載したカート
リッジとして、プログラムカートリッジを例に挙げて説
明したが、外付け回路としては、プログラムを格納した
リード・オンリ・メモリの他に、バッテリーバックアッ
プされたランダム・アクセス・メモリや、メモリ空間拡
張のための単なるランダム・アクセス・メモリ、あるい
はその他I/O制御回路等であっても差し支えない。
リッジとして、プログラムカートリッジを例に挙げて説
明したが、外付け回路としては、プログラムを格納した
リード・オンリ・メモリの他に、バッテリーバックアッ
プされたランダム・アクセス・メモリや、メモリ空間拡
張のための単なるランダム・アクセス・メモリ、あるい
はその他I/O制御回路等であっても差し支えない。
（発明の効果） 以上説明した本発明のカートリッジ接続回路は、カー
トリッジ着脱制御回路とリセット回路の出力するリセッ
ト信号を元に、リセット動作を実行するよう構成したの
で、カートリッジを装着せずに装置の電源を入れたよう
な場合でも、リセット状態が保持され、暴走することが
ない。また、電源を投入したままカートリッジを交換し
ても、リセット信号を解除するようカートリッジ着脱制
御回路が動作するので、装置の動作の障害とならず、
又、操作性が向上する。更に、接続確認信号を処理する
ためのソフトウェアを使用しないので、プロセッサのメ
モリ領域を削減されることなく、ソフトウェア設計の自
由度が向上する。
トリッジ着脱制御回路とリセット回路の出力するリセッ
ト信号を元に、リセット動作を実行するよう構成したの
で、カートリッジを装着せずに装置の電源を入れたよう
な場合でも、リセット状態が保持され、暴走することが
ない。また、電源を投入したままカートリッジを交換し
ても、リセット信号を解除するようカートリッジ着脱制
御回路が動作するので、装置の動作の障害とならず、
又、操作性が向上する。更に、接続確認信号を処理する
ためのソフトウェアを使用しないので、プロセッサのメ
モリ領域を削減されることなく、ソフトウェア設計の自
由度が向上する。
特に本発明は、装置の動作に必要不可欠な情報が外付
け回路に格納されているような場合、例えば、印刷装置
の動作コマンドを規定するエミュレーションプログラム
カートリッジや、ワードプロセッサ，電子手帳の辞書用
ROMカード等を接続する装置に好適する。
け回路に格納されているような場合、例えば、印刷装置
の動作コマンドを規定するエミュレーションプログラム
カートリッジや、ワードプロセッサ，電子手帳の辞書用
ROMカード等を接続する装置に好適する。
第１図は本発明のカートリッジ接続回路実施例のブロッ
ク図、第２図は従来のカートリッジ接続回路のブロック
図、第３図は従来の別のカートリッジ接続回路のブロッ
ク図、第４図は本発明の回路においてカートリッジを装
着した状態で電源を投入したときのタイムチャート、第
５図は本発明の回路において電源を投入したままカード
リッジの着脱を行なったときのタイムチャートである。 １……プログラムカートリッジ、２……本体、 ３……接続コネクタ、 ４……リード・オンリ・メモリ、 ５……デコード回路、６……プロセッサ、 ７……デコード回路、８……リセット回路、 21……接続確認信号、 30……カートリッジ着脱制御回路。
ク図、第２図は従来のカートリッジ接続回路のブロック
図、第３図は従来の別のカートリッジ接続回路のブロッ
ク図、第４図は本発明の回路においてカートリッジを装
着した状態で電源を投入したときのタイムチャート、第
５図は本発明の回路において電源を投入したままカード
リッジの着脱を行なったときのタイムチャートである。 １……プログラムカートリッジ、２……本体、 ３……接続コネクタ、 ４……リード・オンリ・メモリ、 ５……デコード回路、６……プロセッサ、 ７……デコード回路、８……リセット回路、 21……接続確認信号、 30……カートリッジ着脱制御回路。
Claims (1)
- 【請求項１】外付け回路を搭載したカートリッジを着脱
可能に装着する接続コネクタと、 この接続コネクタを介して、カートリッジの接続確認信
号を受入れるカートリッジ着脱制御回路と、 外付け回路を使用して演算処理を実行するプロセッサ
と、 このプロセッサにリセット信号を供給するリセット回路
とを備え、 前記カートリッジ着脱制御回路は、 接続確認信号の入力が無い場合には、リセット信号を出
力し、 接続確認信号の入力が有る場合には、リセット信号を解
除し、 前記プロセッサは、 リセット回路が出力するリセット信号とカートリッジ着
脱制御回路が出力するリセット信号のいずれか一方また
は双方が入力した場合に、リセット動作を実行すること
を特徴とする カートリッジ接続回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292480A JP2568261B2 (ja) | 1988-11-21 | 1988-11-21 | カートリッジ接続回路 |
| DE68921155T DE68921155T2 (de) | 1988-11-21 | 1989-11-21 | Elektrische Schaltungsvorrichtung mit einer Kassettenverbindungsschaltung. |
| EP89121574A EP0370493B1 (en) | 1988-11-21 | 1989-11-21 | Electric circuit device with an improved cartridge connection circuit |
| US08/003,859 US5349689A (en) | 1988-11-21 | 1993-01-08 | Apparatus for maintaining reset on microprocessor until after electrical chattering from connection of removable memory cartridge has ceased |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292480A JP2568261B2 (ja) | 1988-11-21 | 1988-11-21 | カートリッジ接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139612A JPH02139612A (ja) | 1990-05-29 |
| JP2568261B2 true JP2568261B2 (ja) | 1996-12-25 |
Family
ID=17782359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292480A Expired - Lifetime JP2568261B2 (ja) | 1988-11-21 | 1988-11-21 | カートリッジ接続回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5349689A (ja) |
| EP (1) | EP0370493B1 (ja) |
| JP (1) | JP2568261B2 (ja) |
| DE (1) | DE68921155T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0588793A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | 拡張システム |
| EP0667619B1 (en) * | 1992-10-30 | 1999-07-07 | Sega Enterprises, Ltd. | Information processing apparatus |
| DE4344866A1 (de) * | 1993-12-29 | 1995-07-06 | Bosch Gmbh Robert | Steuergerät und Vorrichtung zu dessen Programmierung |
| KR100244836B1 (ko) * | 1995-11-02 | 2000-02-15 | 포만 제프리 엘 | 컴퓨터시스템 및 다수의 기능카드 중 한개의 기능카드를 격리하는 방법 |
| US6128682A (en) * | 1998-06-25 | 2000-10-03 | Compaq Computer Corporation | Method and apparatus for bus isolation |
| US6351786B2 (en) | 1998-08-24 | 2002-02-26 | Racal Instr Inc | VXI backplane system improvements and methods |
| US6500070B1 (en) | 1999-05-28 | 2002-12-31 | Nintendo Co., Ltd. | Combined game system of portable and video game machines |
| US6371854B1 (en) | 1999-08-20 | 2002-04-16 | Ninetendo Co., Ltd. | Combined game system |
| JP4691268B2 (ja) | 2001-05-02 | 2011-06-01 | 任天堂株式会社 | ゲームシステムおよびゲームプログラム |
| CN102567238B (zh) * | 2010-12-13 | 2015-12-16 | 联想(北京)有限公司 | 接口切换控制方法、便携终端、便携移动设备及输入设备 |
| JP6575805B2 (ja) * | 2015-07-23 | 2019-09-18 | サミー株式会社 | 遊技機の基板保護装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892020A (ja) * | 1981-11-28 | 1983-06-01 | Fujitsu Ltd | メモリ装置 |
| US4632398A (en) * | 1983-08-12 | 1986-12-30 | International Business Machines Corporation | Reset system for microcomputer using program cartridges |
| JPS6071966U (ja) * | 1983-10-24 | 1985-05-21 | オムロン株式会社 | マイクロコンピユ−タ装置 |
| FR2566327B1 (fr) * | 1984-06-25 | 1989-06-02 | Epson Corp | Imprimante |
| JPS6190223A (ja) * | 1984-10-08 | 1986-05-08 | Seiko Epson Corp | リセツト装置 |
| US4716523A (en) * | 1985-06-14 | 1987-12-29 | International Business Machines Corporation | Multiple port integrated DMA and interrupt controller and arbitrator |
| US4956766A (en) * | 1985-07-25 | 1990-09-11 | International Business Machines Corp. | Systems for inhibiting errors caused by memory cartridge insertion/removal using an idle loop |
| US4709907A (en) * | 1986-01-30 | 1987-12-01 | Thorn Richard P | Quiet fluid filled vibration isolator |
| US4835737A (en) * | 1986-07-21 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method and apparatus for controlled removal and insertion of circuit modules |
| JPS6444618A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Reset signal generating circuit |
| US4762065A (en) * | 1987-09-08 | 1988-08-09 | Xerox Corporation | Sheet infeed mechanism for a printing machine |
| JPH01237811A (ja) * | 1988-03-18 | 1989-09-22 | Alps Electric Co Ltd | リセット指令方法および装置 |
| US4999787A (en) * | 1988-07-15 | 1991-03-12 | Bull Hn Information Systems Inc. | Hot extraction and insertion of logic boards in an on-line communication system |
| US5095430A (en) * | 1989-01-23 | 1992-03-10 | Joseph W. Remedio | Golf cart computer with cartridge storage |
-
1988
- 1988-11-21 JP JP63292480A patent/JP2568261B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-21 EP EP89121574A patent/EP0370493B1/en not_active Expired - Lifetime
- 1989-11-21 DE DE68921155T patent/DE68921155T2/de not_active Expired - Fee Related
-
1993
- 1993-01-08 US US08/003,859 patent/US5349689A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68921155T2 (de) | 1995-09-28 |
| US5349689A (en) | 1994-09-20 |
| EP0370493A3 (en) | 1990-10-31 |
| DE68921155D1 (de) | 1995-03-23 |
| JPH02139612A (ja) | 1990-05-29 |
| EP0370493B1 (en) | 1995-02-15 |
| EP0370493A2 (en) | 1990-05-30 |
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