JPS5892020A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS5892020A JPS5892020A JP56191003A JP19100381A JPS5892020A JP S5892020 A JPS5892020 A JP S5892020A JP 56191003 A JP56191003 A JP 56191003A JP 19100381 A JP19100381 A JP 19100381A JP S5892020 A JPS5892020 A JP S5892020A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- turned
- memory
- power
- rom cassette
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
亭発−はマイク冒グーセツナ（ＭＰＵ） ０ｆｌｌＪＩ
Ａ）プ腎グラムを１定メモリ（ＲＯＭ）カセットとし九
時ＲＯＭ＊＊ツ）０義着なしで電源投入しえ場合のグー
グツムＯＳ＊ｔ−防止したメモリ装置に関するものであ
る。
Ａ）プ腎グラムを１定メモリ（ＲＯＭ）カセットとし九
時ＲＯＭ＊＊ツ）０義着なしで電源投入しえ場合のグー
グツムＯＳ＊ｔ−防止したメモリ装置に関するものであ
る。
従来、！イターグロ七ツナ（ＭＰＵ）を用い喪データｏ
ｍｓ’５ｔｔｓ置として九とえば第１１１１１１の構成
が用いられる。すなわち、入出力鋏ｔ１からの入カデー
１ｔＭＰＵ制御−路２に入力し、制御プログツムに基づ
龜Ｉ６塩して記憶装置５に格納し、必要によ）出力デー
タを貌出し入出力装置１に送出する。
ｍｓ’５ｔｔｓ置として九とえば第１１１１１１の構成
が用いられる。すなわち、入出力鋏ｔ１からの入カデー
１ｔＭＰＵ制御−路２に入力し、制御プログツムに基づ
龜Ｉ６塩して記憶装置５に格納し、必要によ）出力デー
タを貌出し入出力装置１に送出する。
こＯ構成で制御プログラムｔＲＯＭカセット４に格納し
て別に装着することによル、各種の入出力装置１に適用
することが可能となる。
て別に装着することによル、各種の入出力装置１に適用
することが可能となる。
この場合、と〈Ｋ注意すべ龜ことは、ＲＯＭカセットを
装着しないで電源を投入すると、ＩＩｋ滝して入出力帽
１０異常動作中記憶！１１１１３０紀憶内谷Ｏ砿ＪＩＩ
Ｉを起すことである。
装着しないで電源を投入すると、ＩＩｋ滝して入出力帽
１０異常動作中記憶！１１１１３０紀憶内谷Ｏ砿ＪＩＩ
Ｉを起すことである。
本発＠Ｏ目的／ＩｉＭＰＵＫＲＯＭカセットＯ鋏着なし
で電源投入し良場合のプ四グラムｏｍｉｔ防止したメ４
ｖ＠置ｔ−蝿供することでＴｏる。
で電源投入し良場合のプ四グラムｏｍｉｔ防止したメ４
ｖ＠置ｔ−蝿供することでＴｏる。
前記目的を連成する丸め、本発明のメモリ装置はマイク
ログロセツｔ （ＭＰＵ） ０１１１ｉ１１１プログラ
ムをメモリに格納し、該メモリから制御グーグラムを読
取ｐ実行する装置において、威メモリを着脱しうるよう
に構成するとと−に、前記メ毫りを装着せずに電＃Ｉを
投入した場合前記ＭＰＵ０１ｔ１作を禁止する手段を設
は九ことｔ％黴とするものである。
ログロセツｔ （ＭＰＵ） ０１１１ｉ１１１プログラ
ムをメモリに格納し、該メモリから制御グーグラムを読
取ｐ実行する装置において、威メモリを着脱しうるよう
に構成するとと−に、前記メ毫りを装着せずに電＃Ｉを
投入した場合前記ＭＰＵ０１ｔ１作を禁止する手段を設
は九ことｔ％黴とするものである。
以下本発−を実施例につ自詳述する。
第２−鉱本脅−の実施例の構成ｍ＠閣でＴｏる。
同１１に示すようにｌＭＰＵ制御回路２内ＯＭＰＵ２−
２ＫＶ＊ｙト１ｊｍ１１２−２１１１続し、ＲＯＭ＊４
ｙト４を接続せずに電源を投入すると、リセット−路２
−２ＫＩＪ４ツ）信号が入力１れ、ＭＰＵ２−ｎｕ上セ
ツトる。ＲＯＭ＊＊ット４を接続して電＃Ｉを投入すれ
ばリセット信号は＠０１にな３１、ＭＰＵ２−１は動作
を行なう。
２ＫＶ＊ｙト１ｊｍ１１２−２１１１続し、ＲＯＭ＊４
ｙト４を接続せずに電源を投入すると、リセット−路２
−２ＫＩＪ４ツ）信号が入力１れ、ＭＰＵ２−ｎｕ上セ
ツトる。ＲＯＭ＊＊ット４を接続して電＃Ｉを投入すれ
ばリセット信号は＠０１にな３１、ＭＰＵ２−１は動作
を行なう。
第Ｍｉｌｌ紘本脅−Ｏ弛Ｏ輿施例Ｏ榔成説−図で６る。
同一ではＭＰＵをリセットする代ｐに、電ｌｌＫ回１１
５に対し電源投入禁止信号が入力され、電源を投入ｅ自
ないようにす為。そして、ＲＯＭカセット４を纏続する
と電欅刷路５へ０ＩＥ−投入禁止儂号鉱１０”とな）電
源が投入で自重。
５に対し電源投入禁止信号が入力され、電源を投入ｅ自
ないようにす為。そして、ＲＯＭカセット４を纏続する
と電欅刷路５へ０ＩＥ−投入禁止儂号鉱１０”とな）電
源が投入で自重。
上述のように、４１１ＩＩＩ施何ともＲＯＭカセットを
接続しな％／％て電源を投入してもプログツム０ＩＩｋ
滝を赳すことがなく謙る。
接続しな％／％て電源を投入してもプログツム０ＩＩｋ
滝を赳すことがなく謙る。
以上１ｔ＠Ｌえように、本尭＠によれば、ＭＰＵ０制−
グーｌラムをＲＯＭ力１ットとした時、ＲＯＭカセット
を装着しないで電源投入すると、ＭＰＵＫ設は九Ｖ＊ッ
ト手Ｒまえは電源に設は九電＃ｌ役人鋼止手ＪＲを動作
１せることＫよ）、有効にブーグラムが暴矯するＯを肪
止することがで電番。
グーｌラムをＲＯＭ力１ットとした時、ＲＯＭカセット
を装着しないで電源投入すると、ＭＰＵＫ設は九Ｖ＊ッ
ト手Ｒまえは電源に設は九電＃ｌ役人鋼止手ＪＲを動作
１せることＫよ）、有効にブーグラムが暴矯するＯを肪
止することがで電番。
第１１１は従来例の構成説＠図、第２１１１は本角−ｏ
＊ｍａｏ構成説明図、薦５図は本発明の他Ｏ夷論例の構
成貌判園で６３１．図中１は入出力装置、２はＭＰＵＩ
ＩＩＩ御回路、Ｓ線記憶装置、４はＲＯＭカセット、ｓ
線電源園籍を示す。 特許出願人 富士Ａ株式余社 偏代欄メ、□ 困坂豐重
＊ｍａｏ構成説明図、薦５図は本発明の他Ｏ夷論例の構
成貌判園で６３１．図中１は入出力装置、２はＭＰＵＩ
ＩＩＩ御回路、Ｓ線記憶装置、４はＲＯＭカセット、ｓ
線電源園籍を示す。 特許出願人 富士Ａ株式余社 偏代欄メ、□ 困坂豐重
Claims (1)
- ！イクロプロ七ツｔ（ＭＰＵ）０＠＠Ｉプ冑グラムｔメ
モリに格納し、鍍メモリから制御プログラムを貌＊＃＊
行するｌｓ置において、鍍メモＶを着脱しうるように構
成するとともに％前記メモリを装着せずに電源を投入し
良場金前記ＭＰＵ４Ｄ勅作を秦止す為手段を設は九こと
を特徴とするメモリ装置ｅ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191003A JPS5892020A (ja) | 1981-11-28 | 1981-11-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191003A JPS5892020A (ja) | 1981-11-28 | 1981-11-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892020A true JPS5892020A (ja) | 1983-06-01 |
Family
ID=16267244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191003A Pending JPS5892020A (ja) | 1981-11-28 | 1981-11-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892020A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0134967A2 (en) * | 1983-08-12 | 1985-03-27 | International Business Machines Corporation | A data processing system incorporating an automatic reset arrangement |
| JPS61222763A (ja) * | 1985-03-28 | 1986-10-03 | Seiko Epson Corp | プリンタ |
| JPH0187450U (ja) * | 1987-12-02 | 1989-06-09 | ||
| JPH02139612A (ja) * | 1988-11-21 | 1990-05-29 | Oki Electric Ind Co Ltd | カートリッジ接続回路 |
-
1981
- 1981-11-28 JP JP56191003A patent/JPS5892020A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0134967A2 (en) * | 1983-08-12 | 1985-03-27 | International Business Machines Corporation | A data processing system incorporating an automatic reset arrangement |
| JPS61222763A (ja) * | 1985-03-28 | 1986-10-03 | Seiko Epson Corp | プリンタ |
| JPH0187450U (ja) * | 1987-12-02 | 1989-06-09 | ||
| JPH02139612A (ja) * | 1988-11-21 | 1990-05-29 | Oki Electric Ind Co Ltd | カートリッジ接続回路 |
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