JPS59206920A - 時間処理制御方式 - Google Patents
時間処理制御方式Info
- Publication number
- JPS59206920A JPS59206920A JP58082214A JP8221483A JPS59206920A JP S59206920 A JPS59206920 A JP S59206920A JP 58082214 A JP58082214 A JP 58082214A JP 8221483 A JP8221483 A JP 8221483A JP S59206920 A JPS59206920 A JP S59206920A
- Authority
- JP
- Japan
- Prior art keywords
- clock circuit
- cpu
- line
- interrupt signal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は時計回路出力に関連してＣＰＵがあるプログラ
ムを実行する時間処理制御方式に関し、特にＣＰＵへの
電源の供給を効果的に行なうことにより、該ＣＰＵでの
消費電力を低減させるようにしたものである。
ムを実行する時間処理制御方式に関し、特にＣＰＵへの
電源の供給を効果的に行なうことにより、該ＣＰＵでの
消費電力を低減させるようにしたものである。
〈従来技術〉
上記のような時間処理方式は、たとえば温度。
湿度などの環境変化を時間情報に関連して検知する場合
に採用される。第１図及び第２図は従来方式を示すもの
で、これらの図にもとづいて従来例を説明する。
に採用される。第１図及び第２図は従来方式を示すもの
で、これらの図にもとづいて従来例を説明する。
図において、１はメモリＲＯＭ、ＲＡＭを具えたＣＰＵ
（中央処理装置）、２は時計回路、３は電池電源を示し
、この電源は図示の如く常時ＣＰＵＩと時計回路２に供
給されている。そしてＣＰＵＩは時計回路２を初期化し
たのち、常にその計時内容を監視し、一定時間々隔毎に
もしくは設定時刻に目的のプログラムを実行するように
なっている。
（中央処理装置）、２は時計回路、３は電池電源を示し
、この電源は図示の如く常時ＣＰＵＩと時計回路２に供
給されている。そしてＣＰＵＩは時計回路２を初期化し
たのち、常にその計時内容を監視し、一定時間々隔毎に
もしくは設定時刻に目的のプログラムを実行するように
なっている。
しかしながら、このような制御方式によれば、ＣＰＵ
１では実際に目的のプログラムを実行する時以外にも常
にプログラムを走らせて時間を監視する必要があり、特
にこの間が長ければ、すなわち時間々隔や設定時刻まで
の時間が長ければ上記Ｃ，ＰＵｌで無駄な電力が消費さ
れるという問題を有していた。
１では実際に目的のプログラムを実行する時以外にも常
にプログラムを走らせて時間を監視する必要があり、特
にこの間が長ければ、すなわち時間々隔や設定時刻まで
の時間が長ければ上記Ｃ，ＰＵｌで無駄な電力が消費さ
れるという問題を有していた。
く目 的〉
本発明はかかる従来方式の問題点に鑑みて成されたもの
で、目的のプログラムを実行するときのみＣＰ ｔＪに
電源を供給するようにして該ＣＰＵでの無駄な消費電力
を低減し得るようにした時間処理制御方式を提供せんと
するものである。
で、目的のプログラムを実行するときのみＣＰ ｔＪに
電源を供給するようにして該ＣＰＵでの無駄な消費電力
を低減し得るようにした時間処理制御方式を提供せんと
するものである。
〈実施例〉
以下図にもとづいて本発明の詳細な説明する。
第３図は本発明方式に係るブロック構成図、第４図はそ
の動作フローチャートである。
の動作フローチャートである。
図において、３１はリードオンリーメモリＲＯＭを具え
た中央演算処理装置（ＣＰＵ）を示し、このＣＰＵはプ
ログラム中のＯＦＦ命令を実行して自身かＯＦＦ状態と
なるように、又電源が供給されるとラインＬ１ にＯＮ
信号を出力するように構成されている。さらにＣＰＵ３
１はラインＩ−２にリセット信号を出力して後述の時計
回路のタイマー機能をリセットし得るものと成っている
。
た中央演算処理装置（ＣＰＵ）を示し、このＣＰＵはプ
ログラム中のＯＦＦ命令を実行して自身かＯＦＦ状態と
なるように、又電源が供給されるとラインＬ１ にＯＮ
信号を出力するように構成されている。さらにＣＰＵ３
１はラインＩ−２にリセット信号を出力して後述の時計
回路のタイマー機能をリセットし得るものと成っている
。
３３はスタティック型のＲＡＭ（リードライトメモリ）
、３４は割込信号発生機能を具えた時計回路を示（７、
この時計回路は設定時刻にあるいは所定時間々隔毎にラ
インＬ３へ割込信号を出力し得るように構成されている
。なお、割込信号の出力制御は図示していないが、たと
えばタイマー機能を利用すればよく、このタイマー機能
は上記ＣＰｔＪ３１のリセット信号により解除される。
、３４は割込信号発生機能を具えた時計回路を示（７、
この時計回路は設定時刻にあるいは所定時間々隔毎にラ
インＬ３へ割込信号を出力し得るように構成されている
。なお、割込信号の出力制御は図示していないが、たと
えばタイマー機能を利用すればよく、このタイマー機能
は上記ＣＰｔＪ３１のリセット信号により解除される。
３５は電池電源を示し、この電源は常時上記ＲＡ Ｍ
３３と時計回路３４に供給されるが、上記ＣＰＵ３１へ
はアナログスイッチ３６がオン状態のときのみ供給され
る。このアナログスイッチ３６にはオアゲート３７を介
して」−記ギー３２のオン信号、ラインＩ弓のＯＮ信号
及びラインＬ３の割込信号のどれか一つが印加され、印
加された時点で該アナログスイッチ３６がオン状態とな
るように構成されている。
３３と時計回路３４に供給されるが、上記ＣＰＵ３１へ
はアナログスイッチ３６がオン状態のときのみ供給され
る。このアナログスイッチ３６にはオアゲート３７を介
して」−記ギー３２のオン信号、ラインＩ弓のＯＮ信号
及びラインＬ３の割込信号のどれか一つが印加され、印
加された時点で該アナログスイッチ３６がオン状態とな
るように構成されている。
第４図は一定時間々隔てプログラムを実行させる場合の
動作フローチャートを示すもので、この図にもとづいて
動作を説明する。
動作フローチャートを示すもので、この図にもとづいて
動作を説明する。
まず時計回路３４にタイマ一時間をセットし、一定時間
々隔て実行させたいプログラムのスタートアドレスをＲ
ＡＭ３３に書込み、その後ＯＦＦ命令を実行してＣＰＵ
３１をオフ状態にする。その後、設定したタイマ一時間
の到来により時計回路３４からラインＬ３に割込信号が
出力されるとこの信号はオアゲート３７を介してアナロ
グスイッチ３６へ供給されて該スイッチがオン状態とな
り、ＣＰＵ３１へ電源が供給される。そして、ＣＰＵ３
１からラインＬ１へ電源ＯＮ信号が出力され、これによ
ってＣＰＵには割込信号が消えても継続して電源が供給
されるようにする。その後ＣＰＵはＲＡＭ３３より実行
すべきプログラムのスタートアドレスを読み込んで目的
のプログラムを実行し、必要回数実行したのちラインＬ
３ にリセット信号を出力して時計回路３４のタイマー
機能をクリアし、再びＯＦＦ命令を実行してオフ状態と
なる。
々隔て実行させたいプログラムのスタートアドレスをＲ
ＡＭ３３に書込み、その後ＯＦＦ命令を実行してＣＰＵ
３１をオフ状態にする。その後、設定したタイマ一時間
の到来により時計回路３４からラインＬ３に割込信号が
出力されるとこの信号はオアゲート３７を介してアナロ
グスイッチ３６へ供給されて該スイッチがオン状態とな
り、ＣＰＵ３１へ電源が供給される。そして、ＣＰＵ３
１からラインＬ１へ電源ＯＮ信号が出力され、これによ
ってＣＰＵには割込信号が消えても継続して電源が供給
されるようにする。その後ＣＰＵはＲＡＭ３３より実行
すべきプログラムのスタートアドレスを読み込んで目的
のプログラムを実行し、必要回数実行したのちラインＬ
３ にリセット信号を出力して時計回路３４のタイマー
機能をクリアし、再びＯＦＦ命令を実行してオフ状態と
なる。
このように、通常ＣＰＵ３１はオフ状態となっていて、
時計回路３４から割込信号があると該ＣＰＵに電源が供
給されるように構成され、ＣＰＵ（５） が常時時間の監視を行なう必要がないように制御されて
いる。
時計回路３４から割込信号があると該ＣＰＵに電源が供
給されるように構成され、ＣＰＵ（５） が常時時間の監視を行なう必要がないように制御されて
いる。
く効 果〉
以−り詳細に説明した様に、本発明方式によれば時計回
路に割込信号発生機能をもたせ、プログラムを実行しな
い時間待ちの間はＣＰＵへの電源の供給を遮断し、時計
回路の計時動作に関連して発生した割込信号にもとづい
てＣＰＵへの電源を供給するようにしたから、ＣＰＵが
常時時間の監視を行なう必要がないので消費電力を著し
く低減でき、特に電池駆動型の電子機器に供してその効
果は大である。
路に割込信号発生機能をもたせ、プログラムを実行しな
い時間待ちの間はＣＰＵへの電源の供給を遮断し、時計
回路の計時動作に関連して発生した割込信号にもとづい
てＣＰＵへの電源を供給するようにしたから、ＣＰＵが
常時時間の監視を行なう必要がないので消費電力を著し
く低減でき、特に電池駆動型の電子機器に供してその効
果は大である。
第１図は従来の制御方式に関するブロック構成図、第２
図は同フローチャート、第３図は本発明の制御方式に関
するブロック構成図、第４図は同フローチャートである
。 ３１はＣＰＵ、３３はＲＡＭ、３４は時計回路、３５は
電池、３６はアナログスイッ”チ、５′７はオアゲート
。 代理人 弁理士 福 士 愛 彦（他２名）第１凶 苛訃ミ ｍ宵時嘔− ｔｔ、転刀？ 目旬へ叱ぴ′〉６
図は同フローチャート、第３図は本発明の制御方式に関
するブロック構成図、第４図は同フローチャートである
。 ３１はＣＰＵ、３３はＲＡＭ、３４は時計回路、３５は
電池、３６はアナログスイッ”チ、５′７はオアゲート
。 代理人 弁理士 福 士 愛 彦（他２名）第１凶 苛訃ミ ｍ宵時嘔− ｔｔ、転刀？ 目旬へ叱ぴ′〉６
Claims (1)
- １、時計回路出力に関連してＣＰＵがあるプログラムを
実行する時間処理制御方式に於て、上記時計回路に割込
信号発生機能をもたせ、プログラムを実行しない時間待
ちの間は上記ＣＰ’Ｕへの電源の供給を遮断し、上記時
計回路の計時動作に関連して発生した割込信号にもとづ
いて上記ＣＰＵへ電源を供給するようにした事を特徴と
する時間処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082214A JPS59206920A (ja) | 1983-05-10 | 1983-05-10 | 時間処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082214A JPS59206920A (ja) | 1983-05-10 | 1983-05-10 | 時間処理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206920A true JPS59206920A (ja) | 1984-11-22 |
Family
ID=13768164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082214A Pending JPS59206920A (ja) | 1983-05-10 | 1983-05-10 | 時間処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015228156A (ja) * | 2014-06-02 | 2015-12-17 | 大日本印刷株式会社 | 電力制御装置、電力供給制御方法、電力制御装置用のプログラム、および、情報取得システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583009A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | デ−タ処理装置の電源制御装置 |
-
1983
- 1983-05-10 JP JP58082214A patent/JPS59206920A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583009A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | デ−タ処理装置の電源制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015228156A (ja) * | 2014-06-02 | 2015-12-17 | 大日本印刷株式会社 | 電力制御装置、電力供給制御方法、電力制御装置用のプログラム、および、情報取得システム |
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