JPH02139612A - カートリッジ接続回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、外付は回路を搭載したカートリッジを着脱可
能に装着するカートリッジ接続回路に関する。

（従来の技術） ワードプロセッサやプリンタ、あるいはパーソナルコン
ピュータ等の情報処理装置においては、通常、その動作
に必要なプログラムは本体内に内蔵したメモリ等に格納
される。

しかし、メモリ領域拡張のために、増設用の外付はメモ
リを搭載したカートリッジを装着して使用する場合があ
る。また、オプション的なプログラムを外付はメモリに
格納し、これを搭載したカートリッジを装着して使用す
る場合もある。このような場合、カートリッジは、装置
に設けられた接続コネクタに対して着脱可能に装着され
る。

第２図に、従来のカートリッジ接続回路のブロック図を
示す。

図において、プログラムカートリッジ１は、本体２に対
して接続コネクタ３を介して接続されている。プログラ
ムカートリッジ１には、幾つかのチ。ツブから成るリー
ド・オンリ・メモリ（ＲＯＭ）４が搭載され、更に、こ
れらのチップをセレクトするために、デコード回路５が
搭載されている。

一方、本体２は、本体中の図示しない各種の回路を制御
し、更に、プログラムカートリッジ１に格納されたプロ
グラムに従って動作する、プロセッサ（ＣＰＵ）６が設
けられている。プロセッサ６は、アドレス信号１１によ
りプログラムカートリッジ１に搭載されたリード・オン
リ・メモリ４から所定のデータ１２を読出し、このデー
タの示す動作手順に従って動作する。

ここで、本体２に設けられた他のメモリ等を含めて、そ
のアクセスを制御するためにデコード回路７が設けられ
ている。更に、電源がオンされた場合や、オペレータに
よる強制的なリセットを制御するために、リセット回路
８が設けられている。

以上の回路は次のように動作する。

先ず、プログラムカートリッジ１が接続コネクタ３に接
続されると、本体２とプログラムカートリッジ１との間
で電源２０が接続され、かつ、アース２０′も接続され
る。この状態で、プロセッサ６がアドレス信号１１を出
力すると、これがデコード回路７によ２てデコードされ
る。この結果、デコード回路７は、プログラムカートリ
ッジ１に搭載されたデコード回路５を動作させるための
選択信号１３を出力する。

デコード回路５は、その動作を開始すると、本体２から
入力するアドレス信号１１をデコードして、リード・オ
ンリ・メモリ４の複数のチップの内、何れかをセレクト
するようチップセレクト信号１４を出力する。これによ
って、リード・オンリ・メモリ４の１つのチップが選択
され、ここにプロセッサ６からアドレス信号が入力する
。

一方、プロセッサ６は、そのチップに対して、データ読
出しのためのアウトプットイネーブル信号１５を出力す
る。その結果、リード・オンリ・メモリ４の選択された
チップは、データ１２を出力し、これがプロセッサ６に
読取られる。

一方、リセット回路８は、例えば本体の電源を投入した
時、一定時間プロセッサ６に対しリセット信号１６を供
給する。このリセット信号１６は、リセット回路８に内
蔵されたタイマにより一定時間後に解除される。プロセ
ッサ６は、そのリセット信号１６の解除を待って、先に
説明したようなデータの読出し動作等を開始する。

上記のように、接続コネクタ３を介して、着脱可能なプ
ログラムカートリッジ１に、所定のプログラムを格納し
たリード・オンリ・メモリ４を搭載しておけば、このプ
ログラムカートリッジを交換することによって、本体は
様々の処理を実行することができる。

しかしながら、第２図に示したような装置は、若し、プ
ログラムカートリッジ１を接続コネクタ３に装着させな
いまま電源を投入すると、プロセッサ６の読出すべきプ
ログラムが存在しないため、プロセッサ６が暴走してし
まう危険性があった。また、例えば、プログラムカート
リッジ１を交換しようとする場合、暴走の危険を防止す
るために、−旦電源を切断する必要があった。

第３図には、上記のような問題を解決するために設計さ
れた、従来の別のカートリッジ接続回路のブロック図を
示す。

この装置も、本体２に対し、接続コネクタ３を介してプ
ログラムカートリッジｌが接続されている。また、図に
示したプログラムカートリッジ１のリード・オンリ・メ
モリ４やデコード回路５、あるいは本体２におけるプロ
セッサ６、デコード回路７、リセット回路８等は、何れ
も第２図に示したものと同様の構成をしている。

そして、この装置には、更に、リード・オンリ・メモリ
９とトライステートバッファ１０とが追加されている。

また、トライステートバッファ１０の入力側には、プル
アップ抵抗ＲＯが接続されており、プログラムカートリ
ッジ１が装着されていない場合、トライステートバッフ
ァ１０の入力はハイレベルとなり、プログラムカートリ
ッジ１が装着されると、プログラムカートリッジ１から
の接続確認信号２１の入力により、トライステートバッ
ファ１０の入力側がロウレベルになる。

第３図において、プロセッサ６は、先ず、デコード回路
７に対し、リード・オンリ・メモリ９の読出しを制御す
るチップセレクト信号１７の出力をさせる。同時に、ア
ウトプットイネーブル信号１５を出力し、これをリード
・オンリ・メモリ９に供給して、リード・オンリ・メモ
リ９から所定のデータ１２を読出す。このデータ１２に
は、トライステートバッファ１０に入力する接続確認信
号２１の有無を判定するためのプログラム・が含まれる
。プロセッサ６は、このプログラムに基づいて、今度は
プロセッサ６が、デコード回路７からトライステートバ
ッファ１０に供給される制御信号１８をロウレベルにし
、トライステートバッファ１０に入力する接続確認信号
２１を、データライン１９を介して受入れる。プロセッ
サ６は、この接続確認信号２１を読取り、それがハイレ
ベルかロウレベルかによって、プログラムカートリッジ
１が装着されているか否かを判断する。

若し、プログラムカートリッジ１が装着されていない場
合、プロセッサ６は、リード・オンリ・メモリ９から所
定の手順で動作を正常終了させるためのデータを受入れ
る。このようにして、プロセッサ６は、プログラムカー
トリッジ１が装着されていない場合でも暴走が防止され
る。

一方、プログラムカートリッジ１が装着されている場合
には、第２図で説明したと全く同様に、デコード回路７
からデコード回路５に対し選択信号１３が供給され、リ
ード・オンリ・メモリ４からプログラムが読出される。

（発明が解決しようとする課題） 以上のように、第３図の装置によれば、プログラムカー
トリッジから接続確認信号を受入れることにより、プロ
グラムカートリッジ１が装着されていない場合でも、プ
ロセッサがこれを認識し暴走が阻止される。

しかしながら、第３図に示したような装置では、プロセ
ッサ６の論理的なアドレス空間に、リード・オンリ・メ
モリ９が含まれる。　即ち、プロセッサ６のメモリ空間
の一部が、本体２の側に設けられたリード・オンリ・メ
モリ９によって占められ、実質的にプログラムカートリ
ッジ１のリード・オンリ・メモリ４によって形成される
メモリ空間が狭められることになる。その結果、制御用
のプログラムの設計自由度が悪くなってしまうという欠
点があった。

本発明は以上の点に着目してなされたもので、外付は回
路を搭載したカートリッジを装着せずに装置を起動した
場合に、暴走することがなく、カートリッジ交換の際に
も電源の切断が不用で、更に、プログラムカートリッジ
の着脱情報を、ソフトウェアの関与無しに装置へ伝達す
ることができるカートリッジ接続回路を提供することを
目的とするものである。

（課題を解決するための手段） 本発明のカートリッジ接続回路は、外付は回路を搭載し
たカートリッジを着脱可能に装着する接続コネクタと、
この接続コネクタを介して、前記カートリッジの接続確
認信号を受入れるカートリッジ着脱制御回路と、前記外
付は回路を使用して演算処理を実行するプロセッサと、
このプロセッサにリセット信号を供給するリセット回路
とを備え、前記カートリッジ着脱制御回路は、前記接続
確認信号の入力が無い場合、リセット信号を出力し、前
記接続確認信号が受入れられたとき、その受入れ開始か
ら所定時間後にリセット信号を解除し、前記プロセッサ
は、前記リセット回路の出力するリセット信号と前記カ
ートリッジ着脱制御回路の出力するリセット信号の、何
れか一方又は双方が入力した場合に、リセット動作を実
行することを特徴とするものである。

（作用） 以上の回路は、カートリッジの接続確認信号の入力が無
い場合、プロセッサに対し、リセット信号を出力するカ
ートリッジ着脱制御回路を設けている。これによって、
接続確認信号の入力が無い場合、プロセッサの暴走が阻
止される。更に、カートリッジが一旦接続コネクタから
外され、その後、再び装着されたような場合、接続確認
信号がその時点で入力するが、その所定時間後にリセッ
ト信号を解除するよう動作する。従って、電源がオンの
状態でカートリッジを着脱したとき発生するチャタリン
グによって、プロセッサを誤動作させることもない。ま
た、リセット回路の出力するリセット信号と、カートリ
ッジ着脱制御回路の出力するリセット信号の、何れか一
方又は双方が入力した場合に、プロセッサがリセット動
作を実行するため、確実にリセット状態を保持できる。

（実施例） 以下、本発明を図の実施例によって詳細に説明する。

第１図は、本発明のカートリッジ接続回路実施例のブロ
ック図である。

図において、プログラムカートリッジ１は、本体２に対
し接続コネクタ３を介して着脱自在に装着されている。

そして、プログラムカートリッジ１には、リード・オン
リ・メモリ４とデコード回路５とが搭載され、本体側に
は、リセット回路８とデコード回路７とが設けられてい
る。これらの構成は、既に第３図で説明した回路と変わ
るところはない、また、第３図で説明したと同様に、プ
ログラムカートリッジ１からは、接続確認信号２１が本
体２に向けて出力されるよう構成されている。

ところで、本発明においては、この本体２に新たにカー
トリッジ着脱制御回路３０が設けられている。この回路
には、接続確認信号２１が入力する側の端子をハイレベ
ルに引き上げるためのプルアップ抵抗ＲＯと、このプル
アップ抵抗ＲＯの一端にベースを接続し、エミッタを接
地して、スイッチング回路を構成したトランジスタＴＲ
が設けられている。このトランジスタＴＲのコレクタは
、抵抗Ｒ１とコンデンサＣとの接続点に接続されている
。また、コンデンサＣの他端は接地されている。更に、
抵抗Ｒ１の他端は＋５ｖの電源に接続されている。

トランジスタＴＲのコレクタは、出力側をオーブンコレ
クタ構造とした、比較回路Ｂの非反転入力端子に入力す
るよう結線されている。一方、この比較回路Ｂの反転入
力端子は、電源電圧を分圧する抵抗Ｒ２と、ツェナーダ
イオードＤとの接続点に接続されている。この結果、比
較回路Ｂの非反転入力端子には、ツェナーダイオードＤ
によって規定される一定の基準電圧が入力する。

また、比較回路Ｂの非反転入力端子と出力端子との間に
は、抵抗Ｒ３が接続されている。この抵抗Ｒ３は、比較
回路Ｂの出力にヒステリシス特性をもたせるためのもの
である。更に、比較回路Ｂの出力は、リセット回路８の
出力と共にプロセッサ６のリセット端子に入力するよう
結線されている。また、プロセッサ６のリセット端子は
、プルアップ抵抗Ｒ４に接続されている。

この結果、リセット回路８がその出力をロウレベルにし
、即ちリセット信号を出力すると、プロセッサ６のリセ
ット端子はロウレベルとなり、リセット動作が実行され
る。また、カートリッジ着脱制御回路３０の比較回路Ｂ
の出力がロウレベルになり、即ちこの回路からリセット
信号が出力されても、プロセッサ６はリセット動作を開
始する。何れの回路からも、リセット信号が出力されな
い場合、プルアップ抵抗Ｒ４によってプロセッサ６のリ
セット端子はハイレベルに保持される。

このようにプロセッサ６のリセット端子は、いわゆるワ
イヤード・オア回路を構成しており、この目的のために
比較回路Ｂはオーブンコレクタ構造とされている。

以上の回路は次のように動作する。

先ず、プロセッサ６が正常に立ち上がって動作している
場合には、プログラムカートリッジ１のリード・オンリ
・メモリ４から所定のデータが読出されるが、この動作
は、既に第２図で説明したものと全く同様である。即ち
、プロセッサ６がアドレス信号１１を出力し、本体側の
デコード回路７がプログラムカートリッジ１に搭載され
たデコード回路５に対し、その動作の選択信号１３を出
力する。プログラムカートリッジ１のデコード回路５は
、これによりプロセッサ６から入力するアドレス信号１
１をデコードして、リード・オンリ・メモリ４の何れか
のチップをセレクトするチップセレクト信号１４を出力
する。その結果、選択されたチップにプロセッサ６から
アドレス信号１１が入力し、同時にアウトプットイネー
ブル信号１５がそのチップに入力すると、データ１２が
読出されて、プロセッサ６に入力する。こうして、プロ
セッサ６は、プログラムカートリッジ１に搭載されたリ
ード・オンリ・メモリ４に格納されたプログラムを読出
し、所定の動作を実行する。

次に、本発明の装置に新たに設けられたカートリッジ着
脱制御回路３０の動作を説明する。尚、第１図に示した
カートリッジ着脱制御回路３゜中、■〜■に示した各部
の電圧の時間的変化を、電源電圧と共に図示して説明す
る。

第４図は、先ず、カートリッジ１を装着した状態で電源
を投入したときの各部の電圧のタイムチャートである。

第４図に示すように、カートリッジを装着したまま電源
をオンにすると、第４図（ａ）に示すように、先ず、電
源電圧が立ち上がる。同時に、第１図に示した比較回路
Ｂの反転入力端子の電圧、即ち■の電圧が立ち上がる［
第４図（Ｃ）］。

一方、カートリッジ１が装着されている場合、接続確認
信号２１がトランジスタＴＲのベース側の■の電圧を“
０”の保持するため、トランジスタＴＲはオフ状態とな
っている。この結果、コンデンサＣには抵抗Ｒ１を介し
て＋５ｖの電源電圧が印加され、コンデンサＣと抵抗Ｒ
１による時定数に応じて、コンデンサＣの両端の電圧、
即ち■の電圧が上昇する［第４図（ｂ）］。この結果、
第４図において、時刻ｔｌに電源が投入された後、一定
時間後の時刻ｔ２に、第１図の■の電圧が同図■の電圧
を越え、比較回路Ｂの出力がロウレベルからハイレベル
に切換わる［第４図（ｄ）］。

第４図（ｄ）の部分において、第１図に示したリセット
回路８の出力するリセット信号が、時刻ｔ２以前にロウ
レベルからハイレベルに立ち上がっていれば、カートリ
ッジ着脱制御回路３０の出力するリセット信号が、ロウ
レベルからハイレベルに立ち上がる時刻ｔ２に、プロセ
ッサ６のリセットは解除される。また、リセット回路８
が出力するリセット信号が時刻ｔ２以後に解除される場
合、例えば、時刻ｔ３に解除される場合には、プロセッ
サ６は、図中、破線に示した時刻ｔ３に解除されること
になる。この結果、プロセッサ６はリセット信号が解除
された後、プログラムカートリッジ１のリード・オンリ
・メモリ４をアクセスして、所定の動作を開始すること
になる。

次に、本発明の回路において、プログラムカートリッジ
１が除去された場合と、再度装着された場合の動作を説
明する。

第５図は、電源を投入したままの状態でカートリッジの
着脱を行なったときのタイムチャートを示す。

第５図において、時刻ｔｌからｔ２に至る過程は、既に
第４図によって説明した。また、カートリッジｌが装着
されていなければ、■の電圧は上昇せず、■の電圧もロ
ウレベルのままで、リセット状態が保持される。その後
、電源がオフされれば、再び時刻１１以前の状態に戻る
ことはいうまでもない。

ここで、電源が投入されたまま、時刻ｔ３においてカー
トリッジを離脱したとする。この場合、第１図において
接続確認信号２１が入力せず、トランジスタＴＲのベー
スの■の電圧は、プルアップ抵抗ＲＯによってハイレベ
ルに引き上げられる。この場合、カートリッジ離脱の瞬
間にチャタリングが生じるため、第５図（ｂ）に示すよ
うに、■の電圧は振動しながらハイレベルに引き上げら
れる。

第１図において、■の電圧がハイレベルに引き上げられ
ると、トランジスタＴＲがオンし、コンデンサＣは瞬時
に放電する。この結果、トランジスタＴＲのコレクタの
■の電圧は、第５図（ｃ）に示すように、瞬時にロウレ
ベルに低下する。

ここで、第５図（ｄ）に示すように、■の電圧、即ち比
較回路Ｂの反転入力端子に入力するツェナー電圧は常に
一定であるから、比較回路Ｂの出力である■の電圧は、
時刻ｔ３にロウレベルに低下する。これで、カートリッ
ジ着脱制御回路３０からリセット信号が出力される。こ
うして、プロセッサ６はリセット動作を実行する。この
結果、プログラムカートリッジ１が離脱してい５間、プ
ロセッサ６が暴走することはない。

そして、今度は、第５図に示す時刻ｔ４に再びプログラ
ムカートリッジ１が装着されるものとする。この場合、
時刻ｔ４から時刻ｔｓまでチャタリングが生じるが、時
刻ｔ４で第１図に示したトランジスタＴＲのベースの■
の電圧が、接続確認信号２１によりロウレベルに引き下
げられ゛、トランジスタＴＲがオフする。そして、再び
コンデンサＣが抵抗Ｒ１を通じて充電され、■の電圧の
上昇が開始される。そして、第５図に示した時間Ｔの後
、第１図のコンデンサＣの電圧、即ち■の電圧が■の電
圧を上回り、時刻ｔ６において、比較回路Ｂの出力電圧
■がハイレベルに立ち上がる。

このとき、第１図のリセット回路は、何らリセット信号
の出力をしていないため、時刻上６にプロセッサ６のリ
セットが解除され、プロセッサ６は、再びプログラムカ
ートリッジ１のリード・オンリ・メモリ４に対しアクセ
スを開始する。

このように、カートリッジ着脱制御回路３ｏへの接続確
認信号の受入れ開始から所定時間後にリセット信号を解
除するようなタイマ機能をもたせたのは、カートリッジ
装着時の接続確認信号のチャタリングが、ノイズとして
侵入するのを防止するためである。従って、その遅延時
間は、チャタリングの継続する約数１０〜数１００ｍ５
より十分長い、５００ｍ５以上とすることが好ましい。

この結果、電源を投入したままの状態でカートリッジの
着脱を行なっても、プロセッサの動作に何ら障害を及ぼ
すことがない。

本発明は以上の実施例に限定されない。

カートリッジ着脱制御回路の構成は、上記の構成の他に
、ディジタル的な遅延回路等、種々の等価な回路に置き
換えることができる。また、カートリッジ着脱制御回路
の出力は、リセット回路の出力と共に、既知のゲート等
を介してプロセッサ６のリセット端子に入力するよう結
線しても差し支えない。

更に、上記実施例では、外付は回路を搭載したカートリ
ッジとして、プログラムカートリッジを例に挙げて説明
したが、外付は回路としては、プログラムを格納したリ
ード・オンリ・メモリの他に、バッテリーバックアップ
されたランダム・アクセス・メモリや、メモリ空間拡張
のための単なるランダム・アクセス・メモリ、あるいは
その他Ｉ１０制御回路等であっても差し支えない。

（発明の効果） 以上説明した本発明のカートリッジ接続回路は、カート
リッジ着脱制御回路とリセット回路の出力するリセット
信号を元に、リセット動作を実行するよう構成したので
、カートリッジを装着せずに装置の電源を入れたような
場合でも、リセット状態が保持され、暴走することがな
い。また、電源を投入したままカートリッジを交換して
も、接続確認信号の受入れ開始から所定時間後に、リセ
ット信号を解除するようカートリッジ着脱制御回路が動
作するので、装置の動作の障害とならず、又、操作性が
向上する。更に、接続確認信号を処理するためのソフト
ウェアを使用しないので、プロセッサのメモリ領域を削
減されることなく、ソフトウェア設計の自由度が向上す
る。

特に本発明は、装置の動作に必要不可欠な情報が外付は
回路に格納されているような場合、例えば、印刷装置の
動作コマンドを規定するエミュレーションプログラムカ
ートリッジや、ワードプロセッサ、電子手帳の辞書用Ｒ
ＯＭカード等を接続する装置に好適する。

【図面の簡単な説明】

第１図は本発明のカートリッジ接続回路実施例のブロッ
ク図、第２図は従来のカートリッジ接続回路のブロック
図、第３図は従来の別のカートリッジ接続回路のブロッ
ク図、第４図は本発明の回路においてカートリッジを装
着した状態で電源を投入したときのタイムチャート、第
５図は本発明の回路において電源を投入したままカート
リッジの着脱を行なったときのタイムチャートである。 １・・・プログラムカートリッジ、２・・・本体、３・
・・接続コネクタ、 ４・・・リード・オンリ・メモリ、 ５・・・デコード回路、６・・・プロセッサ、７・・・
デコード回路、８・・・リセット回路、２１・・・接続
確認信号、 ３０・・・カートリッジ着脱制御回路。 特許出願人　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 外付け回路を搭載したカートリッジを着脱可能に装着す
   る接続コネクタと、 この接続コネクタを介して、前記カートリッジの接続確
   認信号を受入れるカートリッジ着脱制御回路と、 前記外付け回路を使用して演算処理を実行するプロセッ
   サと、 このプロセッサにリセット信号を供給するリセット回路
   とを備え、 前記カートリッジ着脱制御回路は、 前記接続確認信号の入力が無い場合、リセット信号を出
   力し、 前記接続確認信号が受入れられたとき、その受入れ開始
   から所定時間後にリセット信号を解除し、 前記プロセッサは、 前記リセット回路の出力するリセット信号と前記カート
   リッジ着脱制御回路の出力するリセット信号の、何れか
   一方又は双方が入力した場合に、リセット動作を実行す
   ることを特徴とするカートリッジ接続回路。