JP2564996B2 - 表示制御回路 - Google Patents
表示制御回路Info
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- JP2564996B2 JP2564996B2 JP2407573A JP40757390A JP2564996B2 JP 2564996 B2 JP2564996 B2 JP 2564996B2 JP 2407573 A JP2407573 A JP 2407573A JP 40757390 A JP40757390 A JP 40757390A JP 2564996 B2 JP2564996 B2 JP 2564996B2
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- Japan
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- display
- data
- control circuit
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は画面構成ドット数の異な
る表示装置の使用を考慮した表示制御回路に関するもの
であり、特にドット数の少ない表示装置用に開発された
プログラムを、表示ドット数の大きな表示装置に表示す
ることができる表示制御回路に関する。
る表示装置の使用を考慮した表示制御回路に関するもの
であり、特にドット数の少ない表示装置用に開発された
プログラムを、表示ドット数の大きな表示装置に表示す
ることができる表示制御回路に関する。
【０００２】
【従来の技術】近年表示装置は、ＣＲＴのみでなく、プ
ラズマディスプレイや液晶ディスプレイ等も多く使用さ
れるようになり、また表示装置のドット数についても多
くの種類が製品化されてきている。
ラズマディスプレイや液晶ディスプレイ等も多く使用さ
れるようになり、また表示装置のドット数についても多
くの種類が製品化されてきている。
【０００３】ワードプロセッサやパーソナルコンピュー
タ等にとって表示装置は無くてはならないものであり、
またその制御方法については高速化のために種々の回路
方式が提案されている。特開昭62−184550号公報記載の
ものもその一例であり、画像メモリに２ポートメモリを
採用して、ＣＰＵの画像メモリへのアクセスのスループ
ット向上を図る技術が開示されている。
タ等にとって表示装置は無くてはならないものであり、
またその制御方法については高速化のために種々の回路
方式が提案されている。特開昭62−184550号公報記載の
ものもその一例であり、画像メモリに２ポートメモリを
採用して、ＣＰＵの画像メモリへのアクセスのスループ
ット向上を図る技術が開示されている。
【０００４】一方、製品の開発においては、過去に開発
したプログラムや、他のシステム用に開発されたプログ
ラムを共用することは経済性や製品の早期実施化のため
によく行われていることであるが、ドット数の異なる表
示装置間での表示制御用プログラムの共用化については
従来技術では考慮されておらず、前記特開昭62−184550
号にも、その解決指向は記載はされていない。従ってプ
ログラムの画面制御部分については設計の変更作業を新
規に行うしか方法がなかった。
したプログラムや、他のシステム用に開発されたプログ
ラムを共用することは経済性や製品の早期実施化のため
によく行われていることであるが、ドット数の異なる表
示装置間での表示制御用プログラムの共用化については
従来技術では考慮されておらず、前記特開昭62−184550
号にも、その解決指向は記載はされていない。従ってプ
ログラムの画面制御部分については設計の変更作業を新
規に行うしか方法がなかった。
【０００５】
【発明が解決しようとする課題】表示ドット数の異なる
表示装置で、ドット数の少ない表示装置用に開発された
プログラムを共用しようとする場合、ドット数の多い表
示装置で表示データは画面の左上方に偏って表示される
か、または画面の位置関係が崩れて表示されるという不
具合が有った。
表示装置で、ドット数の少ない表示装置用に開発された
プログラムを共用しようとする場合、ドット数の多い表
示装置で表示データは画面の左上方に偏って表示される
か、または画面の位置関係が崩れて表示されるという不
具合が有った。
【０００６】本発明は、表示ドット数の少ない画面のプ
ログラムでも表示ドット数の多い表示装置にバランスよ
く表示できるように、実表示領域を表示有効領域中の中
程の任意に位置に表示できる表示制御回路を提供するこ
とを目的とするものである。
ログラムでも表示ドット数の多い表示装置にバランスよ
く表示できるように、実表示領域を表示有効領域中の中
程の任意に位置に表示できる表示制御回路を提供するこ
とを目的とするものである。
【０００７】
【課題を解決するための手段】前記に着目し本発明は、
文字や図形をビット単位で記憶する画面情報記憶部と、
該画面情報記憶部からのデータを表示する表示装置と、
該画面情報記憶部への表示データの書き込みや読みだし
と装置全体の制御を行う中央処理装置と、該中央処理装
置と画面情報記憶部との間にあって表示データの転送を
行うデータ転送手段とを有する表示制御回路において、
該表示装置の実表示領域が表示有効領域のサイズより小
さい場合には、実表示領域を表示有効領域中の中程の任
意位置に表示するように構成したものである。
文字や図形をビット単位で記憶する画面情報記憶部と、
該画面情報記憶部からのデータを表示する表示装置と、
該画面情報記憶部への表示データの書き込みや読みだし
と装置全体の制御を行う中央処理装置と、該中央処理装
置と画面情報記憶部との間にあって表示データの転送を
行うデータ転送手段とを有する表示制御回路において、
該表示装置の実表示領域が表示有効領域のサイズより小
さい場合には、実表示領域を表示有効領域中の中程の任
意位置に表示するように構成したものである。
【０００８】
【作用】ドット数の少ない表示装置用に開発されたプロ
グラムでも、表示ドット数の大きな表示装置の中程にバ
ランスよく画面の表示ができるため、共用しようとする
プログラムの画面制御部分の設計変更等を必要とせず、
容易にプログラムの共用化を図ることができる。
グラムでも、表示ドット数の大きな表示装置の中程にバ
ランスよく画面の表示ができるため、共用しようとする
プログラムの画面制御部分の設計変更等を必要とせず、
容易にプログラムの共用化を図ることができる。
【０００９】
【実施例】以下、本発明構成の一実施例について説明す
る。
る。
【００１０】図４は、本発明を適用すべき日本語ワード
プロセッサの外観の一例を示した図である。
プロセッサの外観の一例を示した図である。
【００１１】３０３は文字や記号等の入力を行うキーボ
ード入力装置（Ｋ／Ｂ）、３０１はキーボード３０３か
らの入力データにより文書の編集処理等を行う本体、３
０２は編集中の入力画面やメニュー画面等の表示を行う
液晶表示装置（ＬＣＭ）、３０４は作成した文書やデー
タの記憶，読み出しを行うフロッピディスクドライブ装
置であり、また本体３０１内には固定ディスク装置が内
蔵されている。
ード入力装置（Ｋ／Ｂ）、３０１はキーボード３０３か
らの入力データにより文書の編集処理等を行う本体、３
０２は編集中の入力画面やメニュー画面等の表示を行う
液晶表示装置（ＬＣＭ）、３０４は作成した文書やデー
タの記憶，読み出しを行うフロッピディスクドライブ装
置であり、また本体３０１内には固定ディスク装置が内
蔵されている。
【００１２】図５は本体３０１内の制御回路のブロック
図を示したものである。
図を示したものである。
【００１３】４０１はシステム全体の制御を行う中央処
理部（ＣＰＵ）、４０２は各ＬＳＩのイニシャル処理や
ワープロとして動作させるためのプログラムを固定ディ
スク４０８からメモリ４０３に転送するためのプログラ
ムが格納されているブートＲＯＭ、４０３はワードプロ
セッサとして動作するためのプログラムを格納し、また
編集中の文書等を格納するプログラムメモリ、４０５は
Ｋ／Ｂ３０３とＣＰＵ４０１との間のデータの送受信を
行うキー入力コントローラ(USART）、４０７はＦＤＤ３
０４とデータの転送を行うための制御信号を発生するコ
ントローラ（ＦＤＣ）、４０８はプログラムやデータの
書き込み，読みだしを行う固定ディスク装置（ＨＤＤ）
であり、４０９はＨＤＤ４０８へのアクセスを行うため
の制御信号を発生するコントローラ（ＨＤＣ）である。
４１３はＬＣＭ３０２へ表示するための文字や記号等を
格納するキャラクタジェネレータ、４１４は文字や記号
をキャラクタジェネレータ４１３から読みだしＬＣＭ３
０２へ表示するデータを格納する画像メモリ(ＶＲＡＭ)
であり、例えば日立製作所製のマルチポートＤＲＡＭ，
ＨＭ５３４６１等を使用する。４１５は文字や図形を表
示するためＶＲＡＭ４１４からデータを読みだしＬＣＭ
３０２へ転送するための表示コントローラである。
理部（ＣＰＵ）、４０２は各ＬＳＩのイニシャル処理や
ワープロとして動作させるためのプログラムを固定ディ
スク４０８からメモリ４０３に転送するためのプログラ
ムが格納されているブートＲＯＭ、４０３はワードプロ
セッサとして動作するためのプログラムを格納し、また
編集中の文書等を格納するプログラムメモリ、４０５は
Ｋ／Ｂ３０３とＣＰＵ４０１との間のデータの送受信を
行うキー入力コントローラ(USART）、４０７はＦＤＤ３
０４とデータの転送を行うための制御信号を発生するコ
ントローラ（ＦＤＣ）、４０８はプログラムやデータの
書き込み，読みだしを行う固定ディスク装置（ＨＤＤ）
であり、４０９はＨＤＤ４０８へのアクセスを行うため
の制御信号を発生するコントローラ（ＨＤＣ）である。
４１３はＬＣＭ３０２へ表示するための文字や記号等を
格納するキャラクタジェネレータ、４１４は文字や記号
をキャラクタジェネレータ４１３から読みだしＬＣＭ３
０２へ表示するデータを格納する画像メモリ(ＶＲＡＭ)
であり、例えば日立製作所製のマルチポートＤＲＡＭ，
ＨＭ５３４６１等を使用する。４１５は文字や図形を表
示するためＶＲＡＭ４１４からデータを読みだしＬＣＭ
３０２へ転送するための表示コントローラである。
【００１４】このような構成の回路において、まず電源
を投入するとＣＰＵ４０１はブートＲＯＭ４０２のプロ
グラムに従って各コントローラへのイニシャルを行い、
次にＨＤＤ４０８からプログラムメモリ４０３へワード
プロセッサとして動作させるためのプログラムを転送す
る。ＣＰＵ４０１はこのプログラムにより文書編集等の
各種処理を行うことになる。作成された文書の保存、及
び読み出しは周辺記憶装置であるＦＤＤ３０４，ＨＤＤ
４０８に対して行われる。
を投入するとＣＰＵ４０１はブートＲＯＭ４０２のプロ
グラムに従って各コントローラへのイニシャルを行い、
次にＨＤＤ４０８からプログラムメモリ４０３へワード
プロセッサとして動作させるためのプログラムを転送す
る。ＣＰＵ４０１はこのプログラムにより文書編集等の
各種処理を行うことになる。作成された文書の保存、及
び読み出しは周辺記憶装置であるＦＤＤ３０４，ＨＤＤ
４０８に対して行われる。
【００１５】編集中の文書や図形等の画面への表示は、
表示コントローラ４１５によって行われる。
表示コントローラ４１５によって行われる。
【００１６】図６に表示コントローラ４１５の内部構成
を示す。５０１はＣＰＵ４０１がＶＲＡＭ４１４にデー
タを書き込んだり，読みだしたりする場合に、そのデー
タに対しＡＮＤ,ＯＲ,ＥＯＲ等の演算を行う論理演算
部、５０２はＶＲＡＭ４１４へのリード／ライトストロ
ーブ信号の発生、及びＬＣＭ３０２への表示タイミング
信号の発生を行うタイミング発生部、５０３はＣＰＵ４
０１のＶＲＡＭ４１４へのデータの読み書きや、ＶＲＡ
Ｍ４１４からＬＣＭ３０２への表示データの読みだしを
行うためのアドレスを発生するアドレス発生部である。
を示す。５０１はＣＰＵ４０１がＶＲＡＭ４１４にデー
タを書き込んだり，読みだしたりする場合に、そのデー
タに対しＡＮＤ,ＯＲ,ＥＯＲ等の演算を行う論理演算
部、５０２はＶＲＡＭ４１４へのリード／ライトストロ
ーブ信号の発生、及びＬＣＭ３０２への表示タイミング
信号の発生を行うタイミング発生部、５０３はＣＰＵ４
０１のＶＲＡＭ４１４へのデータの読み書きや、ＶＲＡ
Ｍ４１４からＬＣＭ３０２への表示データの読みだしを
行うためのアドレスを発生するアドレス発生部である。
【００１７】ＣＰＵ４０１からの表示データは表示コン
トローラ４１５内の論理演算部501を介し、例えば図７
のようなリード／モディファイ／ライトのタイミングで
ＶＲＡＭ４１４に書き込まれる。ＶＲＡＭ４１４からＬ
ＣＭ３０２へのデータの読みだしは、ＶＲＡＭ４１４に
マルチポートＤＲＡＭを使用しているため、ＣＰＵ４０
１が行うＶＲＡＭ４１４へのデータアクセスと並行して
行うことができる。
トローラ４１５内の論理演算部501を介し、例えば図７
のようなリード／モディファイ／ライトのタイミングで
ＶＲＡＭ４１４に書き込まれる。ＶＲＡＭ４１４からＬ
ＣＭ３０２へのデータの読みだしは、ＶＲＡＭ４１４に
マルチポートＤＲＡＭを使用しているため、ＣＰＵ４０
１が行うＶＲＡＭ４１４へのデータアクセスと並行して
行うことができる。
【００１８】以上のようなシステムにおいて、例えば表
示画面の構成ドット数の異なるシステム用に開発された
ソフトウエアの表示制御部分の共用を図ろうとすると、
図８の表示画面は図９の如く余白部分ができて画面レイ
アウトが崩れてしまうか、画面の表示位置関係が崩れて
文字や記号が判別できなくなってしまうという問題が有
る。
示画面の構成ドット数の異なるシステム用に開発された
ソフトウエアの表示制御部分の共用を図ろうとすると、
図８の表示画面は図９の如く余白部分ができて画面レイ
アウトが崩れてしまうか、画面の表示位置関係が崩れて
文字や記号が判別できなくなってしまうという問題が有
る。
【００１９】すなわち、これは、図８の表示画面ドット
数 ＜ 図９の表示画面ドット数の関係になっていること
に起因し、本発明は以上のような不具合を改善する手段
を提供するものである。
数 ＜ 図９の表示画面ドット数の関係になっていること
に起因し、本発明は以上のような不具合を改善する手段
を提供するものである。
【００２０】尚、図１０ないし図１２において、表示有
効領域とは表示装置がデータの表示を行える領域であ
り、実表示領域とは、表示有効領域中の実際にデータ表
示に使用する領域のことをいう。
効領域とは表示装置がデータの表示を行える領域であ
り、実表示領域とは、表示有効領域中の実際にデータ表
示に使用する領域のことをいう。
【００２１】以下に本発明の詳細について説明する。
【００２２】図１は本発明に係る回路のブロック図を示
したものである。１０７は表示画面にデータが表示でき
ない領域(左余白，右余白，上余白，下余白)を設定し、
また画面のマスク部分の色指定を行うためのマスクレジ
スタであり、ＣＰＵ４０１が画面の上下余白，左右余白
領域等の設定を行う。画面マスク部分の色指定について
は、データマスク部１０４でマスク時の表示データをＡ
ＬＬ“０”か、ＡＬＬ“１”にセットすることで簡単に
行える。１０４はマスクレジスタ１０７の指示に従って
ＶＲＡＭ４１４から読みだしたＬＣＭ３０２への表示デ
ータに対してマスクを掛けるためのデータマスク部であ
る。ＶＲＡＭ４１４へのデータの書き込み／読みだしは
従来例と同じように論理演算部５０１を介してタイミン
グ発生部５０２からのストローブ信号によって行われ
る。一方ＶＲＡＭ４１４からの表示データはタイミング
発生部５０２からのクロック信号により順次読みださ
れ、データマスク部１０４を介してＬＣＭ３０２へ送ら
れる。ＬＣＭ３０２への表示データはマスクレジスタ１
０７にＣＰＵ４０１がマスク領域の設定を行っている場
合、タイミング発生部５０２はマスクレジスタ１０７の
設定データを参照して、ＶＲＡＭへのデータ読みだしタ
イミングやＬＣＭの表示タイミングと同期化したＭＡＳ
Ｋ信号を発生するため、データマスク部１０４はこのＭ
ＡＳＫ信号によってＬＣＭ３０２へのデータのマスク処
理を行う。
したものである。１０７は表示画面にデータが表示でき
ない領域(左余白，右余白，上余白，下余白)を設定し、
また画面のマスク部分の色指定を行うためのマスクレジ
スタであり、ＣＰＵ４０１が画面の上下余白，左右余白
領域等の設定を行う。画面マスク部分の色指定について
は、データマスク部１０４でマスク時の表示データをＡ
ＬＬ“０”か、ＡＬＬ“１”にセットすることで簡単に
行える。１０４はマスクレジスタ１０７の指示に従って
ＶＲＡＭ４１４から読みだしたＬＣＭ３０２への表示デ
ータに対してマスクを掛けるためのデータマスク部であ
る。ＶＲＡＭ４１４へのデータの書き込み／読みだしは
従来例と同じように論理演算部５０１を介してタイミン
グ発生部５０２からのストローブ信号によって行われ
る。一方ＶＲＡＭ４１４からの表示データはタイミング
発生部５０２からのクロック信号により順次読みださ
れ、データマスク部１０４を介してＬＣＭ３０２へ送ら
れる。ＬＣＭ３０２への表示データはマスクレジスタ１
０７にＣＰＵ４０１がマスク領域の設定を行っている場
合、タイミング発生部５０２はマスクレジスタ１０７の
設定データを参照して、ＶＲＡＭへのデータ読みだしタ
イミングやＬＣＭの表示タイミングと同期化したＭＡＳ
Ｋ信号を発生するため、データマスク部１０４はこのＭ
ＡＳＫ信号によってＬＣＭ３０２へのデータのマスク処
理を行う。
【００２３】図２，図３は表示画面横１ラインの信号の
関係を示したものである。図２は画面の表示位置制御を
行わないときの信号波形例であり、図３は位置制御を行
った場合の例である。
関係を示したものである。図２は画面の表示位置制御を
行わないときの信号波形例であり、図３は位置制御を行
った場合の例である。
【００２４】ＳＴＡＲＴ信号（Ａ）は表示データの横方
向の先頭を表す信号、基本クロックＣＬＫ（Ｂ）はＬＣ
Ｍ３０２内の表示データのデータラッチ信号、アドレス
(Ｃ)はＶＲＡＭ４１４からＬＣＭ３０２への読みだしア
ドレス、ＭＡＳＫ信号（Ｄ）はマスクレジスタ１０７の
設定値によりデータとアドレスにマスク処理を掛けるた
めの信号であり、タイミング発生部５０２が発生する。
データ（Ｅ）はVRAM４１４から読みだしたデータをデー
タマスク部１０４でマスク処理を行ったあとのＬＣＭ３
０２への表示データである。
向の先頭を表す信号、基本クロックＣＬＫ（Ｂ）はＬＣ
Ｍ３０２内の表示データのデータラッチ信号、アドレス
(Ｃ)はＶＲＡＭ４１４からＬＣＭ３０２への読みだしア
ドレス、ＭＡＳＫ信号（Ｄ）はマスクレジスタ１０７の
設定値によりデータとアドレスにマスク処理を掛けるた
めの信号であり、タイミング発生部５０２が発生する。
データ（Ｅ）はVRAM４１４から読みだしたデータをデー
タマスク部１０４でマスク処理を行ったあとのＬＣＭ３
０２への表示データである。
【００２５】表示データへのマスク処理を行わない場合
は図２のようにＭＡＳＫ信号はハイレベルのままで、デ
ータは表示画面の先頭より順にｄ１，ｄ２，ｄ３…とＬ
ＣＭ３０２へ転送される。この時アドレスのカウントも
０から順にカウント処理が行われる。次に、マスク処理
を行う場合は図３のようになり、マスクを掛ける部分で
ＭＡＳＫ信号がロウレベルとなり、アドレスはカウント
を停止し、データマスク部１０４からのデータは“０”
が出力される。本例は表示画面横方向のドット数が大き
な表示装置を使用する場合であり、表示画面の左右に２
バイトずつのマスク領域を設けた例である。この時の表
示画面は図１１のようになり、マスク部分が白く表示さ
れる。また表示画面縦方向が大きくなる表示装置を使用
する場合や、縦横共ドット数が大きい表示装置の場合に
ついても同様に、ＭＡＳＫ信号の制御によって図１２，
図１０のように画面位置を調整することができる。マス
ク部分の表示の色については、マスク時のＬＣＭ３０２
への出力データを“１”になるようマスクレジスタ１０
７にセットすれば、表示画面のマスク部分を黒く表示す
ることも可能である。
は図２のようにＭＡＳＫ信号はハイレベルのままで、デ
ータは表示画面の先頭より順にｄ１，ｄ２，ｄ３…とＬ
ＣＭ３０２へ転送される。この時アドレスのカウントも
０から順にカウント処理が行われる。次に、マスク処理
を行う場合は図３のようになり、マスクを掛ける部分で
ＭＡＳＫ信号がロウレベルとなり、アドレスはカウント
を停止し、データマスク部１０４からのデータは“０”
が出力される。本例は表示画面横方向のドット数が大き
な表示装置を使用する場合であり、表示画面の左右に２
バイトずつのマスク領域を設けた例である。この時の表
示画面は図１１のようになり、マスク部分が白く表示さ
れる。また表示画面縦方向が大きくなる表示装置を使用
する場合や、縦横共ドット数が大きい表示装置の場合に
ついても同様に、ＭＡＳＫ信号の制御によって図１２，
図１０のように画面位置を調整することができる。マス
ク部分の表示の色については、マスク時のＬＣＭ３０２
への出力データを“１”になるようマスクレジスタ１０
７にセットすれば、表示画面のマスク部分を黒く表示す
ることも可能である。
【００２６】また、上記内容は表示画面の余白部分を管
理するレジスタをメモリ上に設け、ＶＲＡＭ４１４への
表示データの書き込み位置をＣＰＵ４０１が計算するこ
とで、ハードウエアで行うのと同様にソフトウエアでも
表示位置の制御を行うことができる。
理するレジスタをメモリ上に設け、ＶＲＡＭ４１４への
表示データの書き込み位置をＣＰＵ４０１が計算するこ
とで、ハードウエアで行うのと同様にソフトウエアでも
表示位置の制御を行うことができる。
【００２７】従って本発明によれば、画面の余白データ
をレジスタに設定するだけで、画面の表示ドット数の少
ない表示装置用に開発された画面プログラムでも、表示
ドット数の多い表示装置へ画面のレイアウトがアンバラ
ンスとなることなく共用することができる。
をレジスタに設定するだけで、画面の表示ドット数の少
ない表示装置用に開発された画面プログラムでも、表示
ドット数の多い表示装置へ画面のレイアウトがアンバラ
ンスとなることなく共用することができる。
【００２８】
【発明の効果】以上の発明によれば、文字や図形をビッ
ト単位で記憶する画面情報記憶部と、該画面情報記憶部
からのデータを表示する表示装置と、該画面情報記憶部
への表示データの書き込みや読みだしと装置全体の制御
を行う中央処理装置と、該中央処理装置と画面情報記憶
部との間にあって表示データの転送を行うデータ転送手
段とを有する表示制御回路において、該表示装置の実表
示領域が表示有効領域のサイズより小さい場合には、実
表示領域を表示有効領域中の中程の任意位置に表示する
ように構成したので、表示ドット数の少ない画面のプロ
グラムでも表示ドット数の多い表示装置にバランスよく
表示できる表示制御回路を提供することができたもので
ある。
ト単位で記憶する画面情報記憶部と、該画面情報記憶部
からのデータを表示する表示装置と、該画面情報記憶部
への表示データの書き込みや読みだしと装置全体の制御
を行う中央処理装置と、該中央処理装置と画面情報記憶
部との間にあって表示データの転送を行うデータ転送手
段とを有する表示制御回路において、該表示装置の実表
示領域が表示有効領域のサイズより小さい場合には、実
表示領域を表示有効領域中の中程の任意位置に表示する
ように構成したので、表示ドット数の少ない画面のプロ
グラムでも表示ドット数の多い表示装置にバランスよく
表示できる表示制御回路を提供することができたもので
ある。
【００２９】又、ドット数の少ない表示装置用に開発さ
れたプログラムでも、表示ドット数の大きな表示装置に
バランスよく画面の表示ができるため、共用しようとす
るプログラムの画面制御部分の設計変更等を要さず、プ
ログラムの共用化も図れる表示制御回路を提供できる。
れたプログラムでも、表示ドット数の大きな表示装置に
バランスよく画面の表示ができるため、共用しようとす
るプログラムの画面制御部分の設計変更等を要さず、プ
ログラムの共用化も図れる表示制御回路を提供できる。
【図１】本発明に係る表示制御回路のブロック図。
【図２】表示制御回路内の信号を示したタイミングチャ
ート。
ート。
【図３】表示制御回路内の信号を示したタイミングチャ
ート。
ート。
【図４】本発明を使用したワードプロセッサの外観図。
【図５】ワードプロセッサの内部ブロック図。
【図６】ワードプロセッサの表示制御回路のブロック
図。
図。
【図７】画像メモリ（ＶＲＡＭ）へのメモリアクセス信
号を示したタイミングチャート。
号を示したタイミングチャート。
【図８】本実施例における表示装置の画面表示例。
【図９】本実施例における表示装置の画面表示例。
【図１０】本実施例における表示装置の画面表示例。
【図１１】本実施例における表示装置の画面表示例。
【図１２】本実施例における表示装置の画面表示例。
１０４…データマスク部，１０７…マスクレジスタ、３
０２…液晶表示装置（ＬＣＭ）、４０１…ＣＰＵ、４１
４…画像メモリ（ＶＲＡＭ）、４１５…表示コントロー
ラ，５０１…論理演算部、５０２…タイミング発生部、
５０３…アドレス発生部。
０２…液晶表示装置（ＬＣＭ）、４０１…ＣＰＵ、４１
４…画像メモリ（ＶＲＡＭ）、４１５…表示コントロー
ラ，５０１…論理演算部、５０２…タイミング発生部、
５０３…アドレス発生部。
Claims (5)
- 【請求項１】文字や図形をビット単位で記憶する画面情
報記憶部と、該画面情報記憶部からのデータを表示する
表示装置と、該画面情報記憶部への表示データの書き込
みや読みだしと装置全体の制御を行う中央処理装置と、
該中央処理装置と画面情報記憶部との間にあって表示デ
ータの転送を行うデータ転送手段とを有する表示制御回
路において、 該表示装置の実表示領域が表示有効領域のサイズより小
さい場合には、実表示領域を表示有効領域中の中程の任
意位置に表示するように構成したことを特徴とする表示
制御回路。 - 【請求項２】請求項１において、 実表示領域を表示有効領域の中心に対して対称の位置に
表示するように構成したことを特徴とする表示制御回
路。 - 【請求項３】請求項１において、 前記表示装置の表示有効領域中に実表示領域を設定する
レジスタを設け、実表示領域を表示有効領域中の任意の
位置に表示するように構成したことを特徴とする表示制
御回路。 - 【請求項４】請求項３において、 実表示領域以外の部分の表示データは、表示データをマ
スクして表示するように構成したことを特徴とする表示
制御回路。 - 【請求項５】請求項３において、 実表示領域以外の部分の表示データは、画面情報記憶部
よりデータを読みださない構成としたことを特徴とする
表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407573A JP2564996B2 (ja) | 1990-12-27 | 1990-12-27 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407573A JP2564996B2 (ja) | 1990-12-27 | 1990-12-27 | 表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225424A JPH04225424A (ja) | 1992-08-14 |
| JP2564996B2 true JP2564996B2 (ja) | 1996-12-18 |
Family
ID=18517143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407573A Expired - Lifetime JP2564996B2 (ja) | 1990-12-27 | 1990-12-27 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564996B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014213380A (ja) * | 2013-04-30 | 2014-11-17 | 日本ドライブイット株式会社 | スタッド収納管の弁構造 |
| JP2014213381A (ja) * | 2013-04-30 | 2014-11-17 | 日本ドライブイット株式会社 | スタッド収納体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03126077A (ja) * | 1989-10-11 | 1991-05-29 | Nec Corp | 画素データ表示方式 |
-
1990
- 1990-12-27 JP JP2407573A patent/JP2564996B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03126077A (ja) * | 1989-10-11 | 1991-05-29 | Nec Corp | 画素データ表示方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014213380A (ja) * | 2013-04-30 | 2014-11-17 | 日本ドライブイット株式会社 | スタッド収納管の弁構造 |
| JP2014213381A (ja) * | 2013-04-30 | 2014-11-17 | 日本ドライブイット株式会社 | スタッド収納体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04225424A (ja) | 1992-08-14 |
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