JP2551363B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合を利用したバ
イポーラトランジスタに関する。
イポーラトランジスタに関する。
【０００２】
【従来の技術】従来バイポーラトランジスタは、図３に
示すように（ｎｐｎ型の場合）コレクタ基板となる平坦
なｎ+ 型基板１上に、コレクタ領域となるｎ- 型領域２
をエピタキシャル法などにより成長させ、このｎ- 型領
域表面部に、ベース領域となるｐ+ 領域を形成し、ｐ+
型領域表面部にエミッタ領域となるｎ+ 型領域４を形成
した構造になっている。
示すように（ｎｐｎ型の場合）コレクタ基板となる平坦
なｎ+ 型基板１上に、コレクタ領域となるｎ- 型領域２
をエピタキシャル法などにより成長させ、このｎ- 型領
域表面部に、ベース領域となるｐ+ 領域を形成し、ｐ+
型領域表面部にエミッタ領域となるｎ+ 型領域４を形成
した構造になっている。
【０００３】また、最近ヘテロ接合を用いたヘテロ接合
バイポーラトランジスタが高周波、高速素子として期待
され、盛んに開発が行われている。このトランジスタ
は、エミッタ層の電子親和力と禁制帯幅の和がベース層
より大きくなっており、ベース中の正孔がエミッタへ流
れるのを防ぐ構造になっている。
バイポーラトランジスタが高周波、高速素子として期待
され、盛んに開発が行われている。このトランジスタ
は、エミッタ層の電子親和力と禁制帯幅の和がベース層
より大きくなっており、ベース中の正孔がエミッタへ流
れるのを防ぐ構造になっている。
【０００４】
【発明が解決しようとする課題】上記のようなバイポー
ラトランジスタでは、高周波、高速性の指標となるキャ
リア（ｎｐｎ型では電子）のベース走行時間τB と最大
発振周波数ｆmax は既知のように近似的に（１）および
（２）式で与えられる。
ラトランジスタでは、高周波、高速性の指標となるキャ
リア（ｎｐｎ型では電子）のベース走行時間τB と最大
発振周波数ｆmax は既知のように近似的に（１）および
（２）式で与えられる。
【０００５】τB ＝ｑｔB 2／２ｋＴμe ……（１） ｆmax ＝（ｆT ／８πｒB ＣC ）2 ……（２） ここで、ｔB はベース層の幅、μe はベース層の小数キ
ャリアの移動度、ｆTは遮断周波数、ｒB はベース抵
抗、ＣC はコレクタ容量である。さらにｆT については
√τB にほぼ逆比例する。またｒB は、（３）式で表わ
される。
ャリアの移動度、ｆTは遮断周波数、ｒB はベース抵
抗、ＣC はコレクタ容量である。さらにｆT については
√τB にほぼ逆比例する。またｒB は、（３）式で表わ
される。
【０００６】ｒB ∞１／μh ＮB ……（３） ここで、μh はベースの多数キャリアの移動度、ＮB は
ベースの多数キャリア濃度である。これら（１）〜
（３）式よりベース層の小数キャリアの移動度や多数キ
ャリアの移動度の向上がバイポーラトランジスタの高速
性や高周波特性の向上に大きな役割を果たすことが理解
される。
ベースの多数キャリア濃度である。これら（１）〜
（３）式よりベース層の小数キャリアの移動度や多数キ
ャリアの移動度の向上がバイポーラトランジスタの高速
性や高周波特性の向上に大きな役割を果たすことが理解
される。
【０００７】本発明の目的は、以上のような従来技術に
おける性能の限界を打破し、高速性及び高周波特性に極
めて優れたヘテロ接合を用いたバイポーラトランジスタ
を提供することにある。
おける性能の限界を打破し、高速性及び高周波特性に極
めて優れたヘテロ接合を用いたバイポーラトランジスタ
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板上に、不純物を
含有しない第１の半導体層と、第１の半導体層より電子
親和力と禁制帯の和が大きいｎ型不純物を含む第２の半
導体層が基板平面方向に形成されたコレクタ領域と、不
純物を含有しない第１の半導体層と、第１の半導体層よ
り電子親和力と禁制帯の和が大きいｐ型不純物を含む第
３の半導体層が基板平面方向に形成されたベース領域
と、不純物を含有しない第１の半導体層と、第１の半導
体層より電子親和力と禁制帯の和が大きいｎ型不純物を
含む第４の半導体層が基板平面方向に形成されたエミッ
タ領域を有している。
に、本発明の半導体装置は、半導体基板上に、不純物を
含有しない第１の半導体層と、第１の半導体層より電子
親和力と禁制帯の和が大きいｎ型不純物を含む第２の半
導体層が基板平面方向に形成されたコレクタ領域と、不
純物を含有しない第１の半導体層と、第１の半導体層よ
り電子親和力と禁制帯の和が大きいｐ型不純物を含む第
３の半導体層が基板平面方向に形成されたベース領域
と、不純物を含有しない第１の半導体層と、第１の半導
体層より電子親和力と禁制帯の和が大きいｎ型不純物を
含む第４の半導体層が基板平面方向に形成されたエミッ
タ領域を有している。
【０００９】また本発明の半導体装置は、半導体基板上
に、不純物を含有しない第１の半導体層と、第１の半導
体層より電子親和力と禁制帯の和が大きいｐ型不純物を
含む第２の半導体層が基板平面方向に形成されたコレク
タ領域と、不純物を含有しない第１の半導体層と、第１
の半導体層より電子親和力と禁制帯の和が大きいｎ型不
純物を含む第３の半導体層が基板平面方向に形成された
ベース領域と、不純物を含有しない第１の半導体層と、
第１の半導体層より電子親和力と禁制帯の和が大きいｐ
型不純物を含む第４の半導体層が基板平面方向に形成さ
れたエミッタ領域を有している。
に、不純物を含有しない第１の半導体層と、第１の半導
体層より電子親和力と禁制帯の和が大きいｐ型不純物を
含む第２の半導体層が基板平面方向に形成されたコレク
タ領域と、不純物を含有しない第１の半導体層と、第１
の半導体層より電子親和力と禁制帯の和が大きいｎ型不
純物を含む第３の半導体層が基板平面方向に形成された
ベース領域と、不純物を含有しない第１の半導体層と、
第１の半導体層より電子親和力と禁制帯の和が大きいｐ
型不純物を含む第４の半導体層が基板平面方向に形成さ
れたエミッタ領域を有している。
【００１０】
【実施例】次に図面を参照し本発明を詳細に説明する。
図１は本発明の一実施例を説明するための模式的断面図
である。
図１は本発明の一実施例を説明するための模式的断面図
である。
【００１１】説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
【００１２】図１（ａ）において、ｎ型のＧａＡｓ基板
１上には、厚さ１μｍの高純度ＧａＡｓ層からなる第１
の半導体層２と、不純物濃度１×１０18ｃｍ-3のｎ型Ａ
ｌＧａＡｓ層からなる第２の半導体層３が、基板方向に
交互に設けられ、コレクタ領域を形成している。このコ
レクタ領域上には厚さ１００ｎｍの高純度ＧａＡｓ層と
不純物濃度１×１０19ｃｍ-3のｐ型ＡｌＧａＡｓ層から
なる第３の半導体層４が、設けられ、ベース領域が形成
されている。さらにベース領域上には、厚さ５００ｎｍ
の高純度ＧａＡｓ層と不純物濃度１×１０18ｃｍ-3のｎ
型ＡｌＧａＡｓ層からなる第４の半導体層５が設けら
れ、エミッタ領域が形成されている。
１上には、厚さ１μｍの高純度ＧａＡｓ層からなる第１
の半導体層２と、不純物濃度１×１０18ｃｍ-3のｎ型Ａ
ｌＧａＡｓ層からなる第２の半導体層３が、基板方向に
交互に設けられ、コレクタ領域を形成している。このコ
レクタ領域上には厚さ１００ｎｍの高純度ＧａＡｓ層と
不純物濃度１×１０19ｃｍ-3のｐ型ＡｌＧａＡｓ層から
なる第３の半導体層４が、設けられ、ベース領域が形成
されている。さらにベース領域上には、厚さ５００ｎｍ
の高純度ＧａＡｓ層と不純物濃度１×１０18ｃｍ-3のｎ
型ＡｌＧａＡｓ層からなる第４の半導体層５が設けら
れ、エミッタ領域が形成されている。
【００１３】図１（ｂ）は、エミッタ及びコレクタ領域
の熱平衡状態におけるエネルギーバンド図を示してお
り、図１（ｃ）はベース領域の熱平衡状態におけるエネ
ルギーバンド図を示している。ここでＥC は伝導帯下端
のエネルギー準位、ＥF はフェルミ準位、ＥV は価電子
帯上端のエネルギー準位を表している。
の熱平衡状態におけるエネルギーバンド図を示してお
り、図１（ｃ）はベース領域の熱平衡状態におけるエネ
ルギーバンド図を示している。ここでＥC は伝導帯下端
のエネルギー準位、ＥF はフェルミ準位、ＥV は価電子
帯上端のエネルギー準位を表している。
【００１４】本発明では、第１の半導体層２と第２の半
導体層３や第１の半導体層２と第４の半導体層５のヘテ
ロ界面に形成される２次元電子６は、高純度層走行する
ことから不純物の散乱の影響が少なく、さらに本来有す
る自由度の２次元性によって散乱が少なくなるために大
きな電子移動度を有する。例えばＧａＡｓ中の電子の場
合、室温でμe ＝２０００ｃｍ2 ／Ｖ・ｓとｎ型ＧａＡ
ｓ中の場合の約１０倍の値を有する。さらに７７Ｋの低
温においてはμe ＝１００００ｃｍ2 ／Ｖ・ｓと飛躍的
に増大する。
導体層３や第１の半導体層２と第４の半導体層５のヘテ
ロ界面に形成される２次元電子６は、高純度層走行する
ことから不純物の散乱の影響が少なく、さらに本来有す
る自由度の２次元性によって散乱が少なくなるために大
きな電子移動度を有する。例えばＧａＡｓ中の電子の場
合、室温でμe ＝２０００ｃｍ2 ／Ｖ・ｓとｎ型ＧａＡ
ｓ中の場合の約１０倍の値を有する。さらに７７Ｋの低
温においてはμe ＝１００００ｃｍ2 ／Ｖ・ｓと飛躍的
に増大する。
【００１５】また、ベース領域の第２の半導体層と第４
の半導体層のヘテロ界面に形成される２次元正孔７にお
いても高純度層に形成され不純物の散乱の影響が少な
く、２次元性による散乱も少なくなるために大きな正孔
移動度を有する。ＧａＡｓ中の正孔の場合、室温でμh
＝４００ｃｍ2 ／Ｖ・ｓとｐ型ＧａＡｓ中の場合の約１
０倍の値を有する。さらに７７Ｋの低温においてもμe
＝４０００ｃｍ2 ／Ｖ・ｓと飛躍的に増大する。ベース
層の多数キャリアが大きな移動度を有することからｒB
の低減が図られ、しいては最高発振周波数が向上する。
の半導体層のヘテロ界面に形成される２次元正孔７にお
いても高純度層に形成され不純物の散乱の影響が少な
く、２次元性による散乱も少なくなるために大きな正孔
移動度を有する。ＧａＡｓ中の正孔の場合、室温でμh
＝４００ｃｍ2 ／Ｖ・ｓとｐ型ＧａＡｓ中の場合の約１
０倍の値を有する。さらに７７Ｋの低温においてもμe
＝４０００ｃｍ2 ／Ｖ・ｓと飛躍的に増大する。ベース
層の多数キャリアが大きな移動度を有することからｒB
の低減が図られ、しいては最高発振周波数が向上する。
【００１６】本発明の実施例の半導体装置は例えば以下
のように製造される。ｎ型のＧａＡｓ基板１上に例えば
ＣＶＤ法によりＳｉ3 Ｎ4 膜を被着形成し、次いでこの
Ｓｉ3 Ｎ4 膜に開口を形成した後、この開口を通じて、
先ず不純物濃度１×１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層
を厚さ１μｍ、不純物濃度１×１０18ｃｍ-3のｐ型Ａｌ
ＧａＡｓ層を厚さ１００ｎｍ、不純物濃度１×１０18ｃ
ｍ-3のｎ型ＡｌＧａＡｓ層を厚さ５００ｎｍを順次選択
成長させることにより、キャリアを供給するコレクタ、
ベース、エミッタ領域を形成する。次にＳｉ3 Ｎ4 膜を
除去し、供給された高移動度を有するキャリアが走行す
る高純度ＧａＡｓ層を再成長させて、コレクタ、ベー
ス、エミッタ領域を形成する。次に、従来と同様な方法
によりコレクタ、ベース、エミッタ電極を形成して、半
導体装置を完成させる。
のように製造される。ｎ型のＧａＡｓ基板１上に例えば
ＣＶＤ法によりＳｉ3 Ｎ4 膜を被着形成し、次いでこの
Ｓｉ3 Ｎ4 膜に開口を形成した後、この開口を通じて、
先ず不純物濃度１×１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層
を厚さ１μｍ、不純物濃度１×１０18ｃｍ-3のｐ型Ａｌ
ＧａＡｓ層を厚さ１００ｎｍ、不純物濃度１×１０18ｃ
ｍ-3のｎ型ＡｌＧａＡｓ層を厚さ５００ｎｍを順次選択
成長させることにより、キャリアを供給するコレクタ、
ベース、エミッタ領域を形成する。次にＳｉ3 Ｎ4 膜を
除去し、供給された高移動度を有するキャリアが走行す
る高純度ＧａＡｓ層を再成長させて、コレクタ、ベー
ス、エミッタ領域を形成する。次に、従来と同様な方法
によりコレクタ、ベース、エミッタ電極を形成して、半
導体装置を完成させる。
【００１７】図２は本発明の他の実施例を説明するため
の模式的断面図である。
の模式的断面図である。
【００１８】図２（ａ）において、ｐ型ＧａＡｓ基板１
４上には、厚さ１μｍの高純度ＧａＡｓ層からなる第１
の半導体層２と、不純物濃度１×１０18ｃｍ-3のｐ型Ａ
ｌＧａＡｓ層からなる第２の半導体層１５が、基板方向
に交互に設けられてコレクタ領域を形成している。コレ
クタ領域上には、厚さ１００ｎｍの高純度ＧａＡｓ層と
不純物濃度１×１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層から
なる第３の半導体層１６が、交互に設けられてベース領
域を形成している。さらにベース領域上には、厚さ５０
０ｎｍの高純度ＧａＡｓ層と不純物濃度１×１０18ｃｍ
-3のｐ型ＡｌＧａＡｓ層からなる第４の半導体層１７
が、交互に設けられてエミッタ領域を形成している。
４上には、厚さ１μｍの高純度ＧａＡｓ層からなる第１
の半導体層２と、不純物濃度１×１０18ｃｍ-3のｐ型Ａ
ｌＧａＡｓ層からなる第２の半導体層１５が、基板方向
に交互に設けられてコレクタ領域を形成している。コレ
クタ領域上には、厚さ１００ｎｍの高純度ＧａＡｓ層と
不純物濃度１×１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層から
なる第３の半導体層１６が、交互に設けられてベース領
域を形成している。さらにベース領域上には、厚さ５０
０ｎｍの高純度ＧａＡｓ層と不純物濃度１×１０18ｃｍ
-3のｐ型ＡｌＧａＡｓ層からなる第４の半導体層１７
が、交互に設けられてエミッタ領域を形成している。
【００１９】図２（ｂ）は、エミッタ及びコレクタ領域
の熱平衡状態におけるエネルギーバンド図を示してお
り、図２（ｃ）はベース領域の熱平衡状態におけるエネ
ルギーバンド図を示している。ここでＥC は伝導帯下端
のエネルギー準位、ＥF はフェルミ準位、ＥV は価電子
帯上端のエネルギー準位を表している。
の熱平衡状態におけるエネルギーバンド図を示してお
り、図２（ｃ）はベース領域の熱平衡状態におけるエネ
ルギーバンド図を示している。ここでＥC は伝導帯下端
のエネルギー準位、ＥF はフェルミ準位、ＥV は価電子
帯上端のエネルギー準位を表している。
【００２０】本発明では、前記第１の半導体層と第２の
半導体層や第１の半導体層と第４の半導体層のヘテロ界
面に形成される２次元正孔７は、高純度層走行すること
から不純物の散乱の影響が少なく、さらに本来有する自
由度の２次元性によって散乱が少なくなるために大きな
正孔移動度を有する。例えばＧａＡｓ中の正孔の場合、
室温でμh ＝４００ｃｍ2 ／Ｖ・ｓとｐ型ＧａＡｓ中の
場合の約１０倍の値を有する。さらに７７Ｋの低温にお
いてはμh ＝４０００ｃｍ2 ／Ｖ・ｓと飛躍的に増大す
る。
半導体層や第１の半導体層と第４の半導体層のヘテロ界
面に形成される２次元正孔７は、高純度層走行すること
から不純物の散乱の影響が少なく、さらに本来有する自
由度の２次元性によって散乱が少なくなるために大きな
正孔移動度を有する。例えばＧａＡｓ中の正孔の場合、
室温でμh ＝４００ｃｍ2 ／Ｖ・ｓとｐ型ＧａＡｓ中の
場合の約１０倍の値を有する。さらに７７Ｋの低温にお
いてはμh ＝４０００ｃｍ2 ／Ｖ・ｓと飛躍的に増大す
る。
【００２１】また、ベース領域の第２の半導体層と第４
の半導体層のヘテロ界面に形成される２次元電子６にお
いても高純度層に形成され不純物の散乱の影響が少な
く、２次元性による散乱も少なくなるために大きな電子
移動度を有する。ＧａＡｓ中の電子の場合、室温でμe
＝２０００ｃｍ2 ／Ｖ・ｓとｎ型ＧａＡｓ中の場合の約
１０倍の値を有する。さらに７７Ｋの低温においてもμ
e ＝１００００ｃｍ2 ／Ｖ・ｓと飛躍的に増大する。ベ
ース層の多数キャリアが大きな移動度を有することから
ｒB の低減が図られ、しいては最高発振周波数が向上す
る。
の半導体層のヘテロ界面に形成される２次元電子６にお
いても高純度層に形成され不純物の散乱の影響が少な
く、２次元性による散乱も少なくなるために大きな電子
移動度を有する。ＧａＡｓ中の電子の場合、室温でμe
＝２０００ｃｍ2 ／Ｖ・ｓとｎ型ＧａＡｓ中の場合の約
１０倍の値を有する。さらに７７Ｋの低温においてもμ
e ＝１００００ｃｍ2 ／Ｖ・ｓと飛躍的に増大する。ベ
ース層の多数キャリアが大きな移動度を有することから
ｒB の低減が図られ、しいては最高発振周波数が向上す
る。
【００２２】
【発明の効果】以上説明したように本発明によれば、ヘ
テロ接合界面に形成された高移動度を有する２次元キャ
リアをエミッタ、ベース、コレクタの伝導に用いること
により、高速動作が実現できる。
テロ接合界面に形成された高移動度を有する２次元キャ
リアをエミッタ、ベース、コレクタの伝導に用いること
により、高速動作が実現できる。
【図１】（ａ）は本発明の第１の実施例を示す半導体装
置の断面図、（ｂ）は第１の実施例のエミッタ及びコレ
クタ領域の熱平衡状態におけるエネルギーバンド図、
（ｃ）は第１の実施例のベース領域の熱平衡状態におけ
るエネルギーバンド図。
置の断面図、（ｂ）は第１の実施例のエミッタ及びコレ
クタ領域の熱平衡状態におけるエネルギーバンド図、
（ｃ）は第１の実施例のベース領域の熱平衡状態におけ
るエネルギーバンド図。
【図２】（ａ）は本発明の第２の実施例の半導体装置の
断面図、（ｂ）は第２の実施例のエミッタ及びコレクタ
領域の熱平衡状態におけるエネルギーバンド図、（ｃ）
は第２の実施例のベース領域の熱平衡状態におけるエネ
ルギーバンド図。
断面図、（ｂ）は第２の実施例のエミッタ及びコレクタ
領域の熱平衡状態におけるエネルギーバンド図、（ｃ）
は第２の実施例のベース領域の熱平衡状態におけるエネ
ルギーバンド図。
【図３】従来の半導体装置を示す断面図。
１ ｎ型基板 ２ 高純度の第１の半導体層 ３ ｎ型の第２の半導体層 ４ ｐ型の第３の半導体層 ５ ｎ型の第４の半導体層 ６ ２次元電子層 ７ ２次元正孔層 ８ コレクタ電極 ９ ベース電極 １０ エミッタ電極 １１ コレクタ層 １２ ベース層 １３ エミッタ層 １４ ｐ型基板 １５ ｐ型の第２の半導体層 １６ ｎ型の第３の半導体層 １７ ｐ型の第４の半導体層
Claims (2)
- 【請求項１】 半導体基板と、 不純物を含有しない第１の半導体層と、この第１の半導
体層より電子親和力と禁制帯の和が大きいｎ型不純物を
含む第２の半導体層が前記基板平面方向に形成されたコ
レクタ領域と、 不純物を含有しない第３の半導体層とこの第３の半導体
層より電子親和力と禁制帯の和が大きいｐ型不純物を含
む第４の半導体層が前記基板平面方向に形成されたベー
ス領域と、 不純物を含有しない第５の半導体層とこの第５の半導体
層より電子親和力と禁制帯の和が大きいｎ型不純物を含
む第６の半導体層が前記基板平面方向に形成されたエミ
ッタ領域とから構成されたことを特徴とする半導体装
置。 - 【請求項２】 半導体基板と、 不純物を含有しない第１の半導体層とこの第１の半導体
層より電子親和力と禁制帯の和が大きいｐ型不純物を含
む第２の半導体層が前記平面方向に形成されたコレクタ
領域と、 不純物を含有しない第３の半導体層とこの第３の半導体
層より電子親和力と禁制帯の和が大きいｎ型不純物を含
む第４の半導体層が基板平面方向に形成されたベース領
域と、 不純物を含有しない第５の半導体層とこの第５の半導体
層より電子親和力と禁制帯の和が大きいｐ型不純物を含
む第６の半導体層が基板平面方向に形成されたエミッタ
領域とから構成されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295839A JP2551363B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295839A JP2551363B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147286A JPH07147286A (ja) | 1995-06-06 |
| JP2551363B2 true JP2551363B2 (ja) | 1996-11-06 |
Family
ID=17825856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295839A Expired - Fee Related JP2551363B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551363B2 (ja) |
-
1993
- 1993-11-26 JP JP5295839A patent/JP2551363B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147286A (ja) | 1995-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960702 |
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