JP2548312B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JP2548312B2 JP2548312B2 JP63178628A JP17862888A JP2548312B2 JP 2548312 B2 JP2548312 B2 JP 2548312B2 JP 63178628 A JP63178628 A JP 63178628A JP 17862888 A JP17862888 A JP 17862888A JP 2548312 B2 JP2548312 B2 JP 2548312B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、画像再生装置における時間軸補正装置に関
し、特に電荷結合素子（CCD:チャージカップルドデバイ
ス）等のいわゆるクロック駆動型のアナログ可変遅延線
を用いた時間軸補正装置に関する。
し、特に電荷結合素子（CCD:チャージカップルドデバイ
ス）等のいわゆるクロック駆動型のアナログ可変遅延線
を用いた時間軸補正装置に関する。
従来の技術 第２図は従来の時間軸補正装置のブロック図を示した
ものである。第２図において、１は同期分離器、２は印
加されるパルスの周期を検出し、予め定められた基準の
周期からの増減に応じて出力レベルが増減する検出出力
を発生る周期検出器、３は前記周期検出器２の出力を一
水平走査周期（1H）ごとに順次加算する積分器、４は電
圧制御発振器（以下VCOと略記）、５はクロック駆動型
のアナログ可変遅延線で本例では電荷結合素子（以下CC
Dと略記）からなる遅延線、７は再生ビデオ信号入力端
子、８はビデオ信号出力端子である。
ものである。第２図において、１は同期分離器、２は印
加されるパルスの周期を検出し、予め定められた基準の
周期からの増減に応じて出力レベルが増減する検出出力
を発生る周期検出器、３は前記周期検出器２の出力を一
水平走査周期（1H）ごとに順次加算する積分器、４は電
圧制御発振器（以下VCOと略記）、５はクロック駆動型
のアナログ可変遅延線で本例では電荷結合素子（以下CC
Dと略記）からなる遅延線、７は再生ビデオ信号入力端
子、８はビデオ信号出力端子である。
以上の構成による従来例の時間軸補正装置について、
以下その動作を説明する。一般に、映像信号再生装置に
おける記録媒体からの再生信号は、時間軸変動を含んで
いる。この時間軸変動を含んだ再生ビデオ信号は入力端
子７に入力され、同期分離器１とCCD5に導かれる。そし
て同期分離器１では、再生ビデオ信号に含まれる水平同
期信号を抽出し、その出力は周期検出器２に印加され
る。そして予め定められた基準周期からの増減に応じた
出力が前記周期検出器２より出力され、積分器３に印加
される。積分器３では、前記周期検出器２の出力電圧を
1Hごとに順次加算することにより積分し、出力する。こ
の積分器３の出力は、VCO4に入力され、CCD5の駆動クロ
ック周波数を変化させ、CCD5の遅延時間を制御して前記
CCD5に入力される再生ビデオ信号の時間軸を補正し、出
力端子８より時間軸補正のなされた再生ビデオ信号が出
力される。
以下その動作を説明する。一般に、映像信号再生装置に
おける記録媒体からの再生信号は、時間軸変動を含んで
いる。この時間軸変動を含んだ再生ビデオ信号は入力端
子７に入力され、同期分離器１とCCD5に導かれる。そし
て同期分離器１では、再生ビデオ信号に含まれる水平同
期信号を抽出し、その出力は周期検出器２に印加され
る。そして予め定められた基準周期からの増減に応じた
出力が前記周期検出器２より出力され、積分器３に印加
される。積分器３では、前記周期検出器２の出力電圧を
1Hごとに順次加算することにより積分し、出力する。こ
の積分器３の出力は、VCO4に入力され、CCD5の駆動クロ
ック周波数を変化させ、CCD5の遅延時間を制御して前記
CCD5に入力される再生ビデオ信号の時間軸を補正し、出
力端子８より時間軸補正のなされた再生ビデオ信号が出
力される。
発明が解決しようとする課題 ここで少し詳しくこのオープンループ型の時間軸補正
装置の動作を説明し、問題点を明らかにする。第３図は
この説明のための第２図各部における波形図である。ま
ず、第３図ａは第２図における入力再生ビデオ信号S1の
水平同期信号のみを示した波形である。そしてｂは第２
図における周波検出器２の出力信号波形を示し、ｃは第
２図における積分器３の出力信号波形を示したものであ
る。ここで仮に、入力信号S1は第３図ａに示すように基
準時間に対し、正常な時間軸であったり、長かったり、
短かかったり、いわゆる時間軸変動を含んでいるものと
する。この時周期検出器２は周期誤差電圧を発生し、ホ
ールドするのでその出力波形は第３図ｂのように基準値
Ａに対して、上下に変動したものとなる。そして積分器
３は前記第３図ｂの波形を1Hごとに順次加算し、ホール
ドする。つまり、積分器３の動作は周期誤差電圧を水平
同期信号のタイミングで、前の期間の電圧に加えるもの
であり、その出力波形は第３図ｃに示すように積分され
たものとなる。ここでこの積分器３の出力波形ｃは、基
準信号と水平同期信号の位相誤差電圧波形と等しいもの
となっている。よって、周期誤差電圧を積分した位相誤
差電圧により、VCO4の発振周波数を制御して時間軸変動
を正確に補正していることになる。しかし、一般には家
庭用ビデオテープレコーダーなどの時間軸変動量は大き
く、上記従来例のように積分を行う場合、積分器３の出
力ｃは基準値Ｂに対して非常に大きく上下に変動するた
め、システムの各ブロックのダイナミックレンジを考慮
すると、上記従来の構成の時間軸補正装置は、非常に実
現の難かしいものであるという欠点を有していた。
装置の動作を説明し、問題点を明らかにする。第３図は
この説明のための第２図各部における波形図である。ま
ず、第３図ａは第２図における入力再生ビデオ信号S1の
水平同期信号のみを示した波形である。そしてｂは第２
図における周波検出器２の出力信号波形を示し、ｃは第
２図における積分器３の出力信号波形を示したものであ
る。ここで仮に、入力信号S1は第３図ａに示すように基
準時間に対し、正常な時間軸であったり、長かったり、
短かかったり、いわゆる時間軸変動を含んでいるものと
する。この時周期検出器２は周期誤差電圧を発生し、ホ
ールドするのでその出力波形は第３図ｂのように基準値
Ａに対して、上下に変動したものとなる。そして積分器
３は前記第３図ｂの波形を1Hごとに順次加算し、ホール
ドする。つまり、積分器３の動作は周期誤差電圧を水平
同期信号のタイミングで、前の期間の電圧に加えるもの
であり、その出力波形は第３図ｃに示すように積分され
たものとなる。ここでこの積分器３の出力波形ｃは、基
準信号と水平同期信号の位相誤差電圧波形と等しいもの
となっている。よって、周期誤差電圧を積分した位相誤
差電圧により、VCO4の発振周波数を制御して時間軸変動
を正確に補正していることになる。しかし、一般には家
庭用ビデオテープレコーダーなどの時間軸変動量は大き
く、上記従来例のように積分を行う場合、積分器３の出
力ｃは基準値Ｂに対して非常に大きく上下に変動するた
め、システムの各ブロックのダイナミックレンジを考慮
すると、上記従来の構成の時間軸補正装置は、非常に実
現の難かしいものであるという欠点を有していた。
本発明は上記従来の構成の問題点を解決するもので、
周期誤差電圧を積分した位相誤差を表わす電圧によって
VCOを制御しつつ、実現可能なダイナミックレンジの範
囲内で動作する時間軸補正装置を提供することを目的と
する。
周期誤差電圧を積分した位相誤差を表わす電圧によって
VCOを制御しつつ、実現可能なダイナミックレンジの範
囲内で動作する時間軸補正装置を提供することを目的と
する。
課題を解決するための手段 本発明の時間軸補正装置は上記の目的を達成するため
に、クロック周波数に応じて遅延時間が制御されるアナ
ログ可変遅延線と、前記アナログ可変遅延線に供給され
る映像信号中の水平同期信号を分離する水平同期分離回
路と、前記水平同期分離回路よりの水平同期信号の周期
の基準周期に対する増減に応じて、出力電圧が増減する
検出出力を発生する周期検出器と、前記検出出力を1H毎
に順次加算する積分手段と、前記映像信号の垂直同期信
号に同期して垂直帰線期間の全期間の間、前記積分手段
の積分値を予め定められたリセット値にリセットする手
段と、前記積分手段の出力電圧によって発振周波数が制
御される電圧制御発振器とから成り、前記電圧制御発振
器の出力が前記アナログ可変遅延線のクロックとして供
給されることを特徴とするものである。
に、クロック周波数に応じて遅延時間が制御されるアナ
ログ可変遅延線と、前記アナログ可変遅延線に供給され
る映像信号中の水平同期信号を分離する水平同期分離回
路と、前記水平同期分離回路よりの水平同期信号の周期
の基準周期に対する増減に応じて、出力電圧が増減する
検出出力を発生する周期検出器と、前記検出出力を1H毎
に順次加算する積分手段と、前記映像信号の垂直同期信
号に同期して垂直帰線期間の全期間の間、前記積分手段
の積分値を予め定められたリセット値にリセットする手
段と、前記積分手段の出力電圧によって発振周波数が制
御される電圧制御発振器とから成り、前記電圧制御発振
器の出力が前記アナログ可変遅延線のクロックとして供
給されることを特徴とするものである。
作用 前記構成の場合、積分手段によって周期検出器出力は
積分されるが、その出力は映像信号の垂直同期信号に同
期したタイミングで垂直帰線期間の全期間の間、ある定
められた値にリセットされるため、等価パルス、切込み
パルス等の1/2H周期の周期検出誤差となりうる期間にお
いては、時間軸補正は行われないので誤動作がなくな
る。また積分値は垂直同期信号の周期ごとにリセットさ
れ大きく変動することはないので、周期誤差電圧を積分
し時間軸変動を補正しつつ、実現可能なダイナミックレ
ンジの範囲内で動作する時間軸補正装置を提供すること
ができるわけである。
積分されるが、その出力は映像信号の垂直同期信号に同
期したタイミングで垂直帰線期間の全期間の間、ある定
められた値にリセットされるため、等価パルス、切込み
パルス等の1/2H周期の周期検出誤差となりうる期間にお
いては、時間軸補正は行われないので誤動作がなくな
る。また積分値は垂直同期信号の周期ごとにリセットさ
れ大きく変動することはないので、周期誤差電圧を積分
し時間軸変動を補正しつつ、実現可能なダイナミックレ
ンジの範囲内で動作する時間軸補正装置を提供すること
ができるわけである。
実 施 例 以下、本発明の一実施例の構成、動作について図面を
参照しながら説明する。
参照しながら説明する。
第１図に本発明の実施例のブロック図を示す。なお第
１図に示す実施例において、第２図に示した従来例と同
一構成部分には同一符号を用いている。本実施例と第２
図の従来例との差異は、時間軸変動成分を除去すべき再
生ビデオ信号の垂直同期信号に同期したリセット信号を
発生するＶリセット回路６を設け、そのリセット信号に
より前記積分器３を基準値Ｂにリセットするよう構成し
た点である。
１図に示す実施例において、第２図に示した従来例と同
一構成部分には同一符号を用いている。本実施例と第２
図の従来例との差異は、時間軸変動成分を除去すべき再
生ビデオ信号の垂直同期信号に同期したリセット信号を
発生するＶリセット回路６を設け、そのリセット信号に
より前記積分器３を基準値Ｂにリセットするよう構成し
た点である。
本実施例は、基本的には第２図に示した従来の装置と
同じで構成であるので、同一部分については詳細な説明
を省略し、その動作を第３図を参照しながら説明する。
第３図はこの説明のための第１図各部における波形図で
ある。まず、第３図ａは第１図における入力再生信号S1
の水平同期信号のみを示した波形である。そしてｂは第
１図における周期検出器２の出力信号波形を示し、ｄは
Ｖリセット回路６の出力波形、ｅは積分器３の出力波形
である。入力端子７より第３図ａに示す時間軸変動を含
んだ映像信号が入力される。この時、周期検出器２の出
力波形は従来例の構成の場合と同様に第３図ｂに示す周
期誤差電圧波形となる。そして、この周期誤差電圧は積
分器３によって1Hごとに順次加算され第３図ｅに示すよ
うに積分される。そして、Ｖリセット回路６の出力であ
る垂直同期信号に同期したタイミングで積分器３の出力
を基準値Ｂにリセットする。ここでは前記Ｖリセット回
路６の出力パルスの立上がりタイミングは垂直同期信号
以前のTVのオーバースキャン部分に設定され、そのパル
ス幅は垂直帰線期間の終了までに設定されている。つま
り、Ｖリセット回路６の動作は垂直同期信号の前部のオ
ーバースキャン部分で出力が立上がり、垂直帰線期間の
終了と同時に立下がるパルスを発生するものである。こ
の時前記Ｖリセット回路６の出力のＶリセット信号は積
分器３に入力され、積分器３はＶリセット信号のHiの期
間、その積分出力を予め定めたリセット値にリセットす
る。よって、第３図ｄに示すＶリセット信号により積分
器３はリセットされ、Ｖリセット信号が立下がった時点
から再び積分動作を再開し、前記積分器３出力波形は第
３図ｅに示すようにリセットされ、大きく上下に変動す
ることはなくなるわけである。この時、リセットにより
発生する時間軸変動はTV画面下部のオーバースキャン部
分にあるため、視覚上特に悪影響はない。また、等化パ
ルス、切込パルス等の1/2H周期の周期検出誤差となるう
る期間においては、前記Ｖリセット信号の立下がりが垂
直帰線期間の終了時点であるためその期間中積分器３は
積分動作せず、時間軸補正は行われないので、誤動作防
止効果も兼ねることになる。
同じで構成であるので、同一部分については詳細な説明
を省略し、その動作を第３図を参照しながら説明する。
第３図はこの説明のための第１図各部における波形図で
ある。まず、第３図ａは第１図における入力再生信号S1
の水平同期信号のみを示した波形である。そしてｂは第
１図における周期検出器２の出力信号波形を示し、ｄは
Ｖリセット回路６の出力波形、ｅは積分器３の出力波形
である。入力端子７より第３図ａに示す時間軸変動を含
んだ映像信号が入力される。この時、周期検出器２の出
力波形は従来例の構成の場合と同様に第３図ｂに示す周
期誤差電圧波形となる。そして、この周期誤差電圧は積
分器３によって1Hごとに順次加算され第３図ｅに示すよ
うに積分される。そして、Ｖリセット回路６の出力であ
る垂直同期信号に同期したタイミングで積分器３の出力
を基準値Ｂにリセットする。ここでは前記Ｖリセット回
路６の出力パルスの立上がりタイミングは垂直同期信号
以前のTVのオーバースキャン部分に設定され、そのパル
ス幅は垂直帰線期間の終了までに設定されている。つま
り、Ｖリセット回路６の動作は垂直同期信号の前部のオ
ーバースキャン部分で出力が立上がり、垂直帰線期間の
終了と同時に立下がるパルスを発生するものである。こ
の時前記Ｖリセット回路６の出力のＶリセット信号は積
分器３に入力され、積分器３はＶリセット信号のHiの期
間、その積分出力を予め定めたリセット値にリセットす
る。よって、第３図ｄに示すＶリセット信号により積分
器３はリセットされ、Ｖリセット信号が立下がった時点
から再び積分動作を再開し、前記積分器３出力波形は第
３図ｅに示すようにリセットされ、大きく上下に変動す
ることはなくなるわけである。この時、リセットにより
発生する時間軸変動はTV画面下部のオーバースキャン部
分にあるため、視覚上特に悪影響はない。また、等化パ
ルス、切込パルス等の1/2H周期の周期検出誤差となるう
る期間においては、前記Ｖリセット信号の立下がりが垂
直帰線期間の終了時点であるためその期間中積分器３は
積分動作せず、時間軸補正は行われないので、誤動作防
止効果も兼ねることになる。
以上のように本実施例によれば、Ｖリセット回路６の
出力のＶリセット信号によって積分器３の出力をリセッ
トすることにより、Ｖリセット信号以外の期間では周期
誤差電圧を積分し位相誤差電圧に変換し正確に時間軸補
正を行いつつ、実現可能なダイナミックレンジの範囲内
で動作する時間軸補正装置を提供することができるわけ
である。
出力のＶリセット信号によって積分器３の出力をリセッ
トすることにより、Ｖリセット信号以外の期間では周期
誤差電圧を積分し位相誤差電圧に変換し正確に時間軸補
正を行いつつ、実現可能なダイナミックレンジの範囲内
で動作する時間軸補正装置を提供することができるわけ
である。
なお、Ｖリセット回路６の出力の立上がりタイミング
は２ヘッド方式のVTRの場合、ヘッド切換信号を利用す
ればより簡単に実現できる。
は２ヘッド方式のVTRの場合、ヘッド切換信号を利用す
ればより簡単に実現できる。
発明の効果 以上のように本発明は、垂直同期信号に同期したタイ
ミングで積分手段の出力の積分値を垂直帰線期間毎にリ
セットする手段を設け、周期検出誤差となりうる期間に
おいて、積分動作を止めることにより時間軸変動が正確
に補正でき、実現可能なダイナミックレンジの範囲内で
動作することができる優れた時間軸補正装置を実現でき
るものである。
ミングで積分手段の出力の積分値を垂直帰線期間毎にリ
セットする手段を設け、周期検出誤差となりうる期間に
おいて、積分動作を止めることにより時間軸変動が正確
に補正でき、実現可能なダイナミックレンジの範囲内で
動作することができる優れた時間軸補正装置を実現でき
るものである。
第１図は本発明の実施例における時間軸補正装置のブロ
ック図、第２図は従来の時間軸補正装置のブロック図、
第３図は第１図及び第２図の動作を説明するための各部
における波形図である。 １……同期分離器、２……周期検出器、３……積分器、
４……電圧制御発振器（VCO）、５……電荷結合素子（C
CD）、６……Ｖリセット回路。
ック図、第２図は従来の時間軸補正装置のブロック図、
第３図は第１図及び第２図の動作を説明するための各部
における波形図である。 １……同期分離器、２……周期検出器、３……積分器、
４……電圧制御発振器（VCO）、５……電荷結合素子（C
CD）、６……Ｖリセット回路。
Claims (1)
- 【請求項１】クロック周波数に応じて遅延時間が制御さ
れるアナログ可変遅延線と、前記アナログ可変遅延線に
供給される映像信号の水平同期信号を分離する水平同期
分離回路と、前記水平同期分離回路よりの水平同期信号
の周期の基準周期に対する増減に応じて、出力電圧が増
減する検出出力を発生する周期検出器と、前記検出出力
を1H毎に順次加算する積分手段と、前記映像信号の垂直
同期信号に同期して垂直帰線期間の全期間の間、前記積
分手段の積分値を予め定められたリセット値にリセット
する手段と、前記積分手段の出力電圧によって発振周波
数が制御される電圧制御発振器とから成り、前記電圧制
御発振器の出力が前記アナログ可変遅延線のクロックと
して供給されることを特徴とする時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178628A JP2548312B2 (ja) | 1988-07-18 | 1988-07-18 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178628A JP2548312B2 (ja) | 1988-07-18 | 1988-07-18 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227882A JPH0227882A (ja) | 1990-01-30 |
| JP2548312B2 true JP2548312B2 (ja) | 1996-10-30 |
Family
ID=16051781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178628A Expired - Fee Related JP2548312B2 (ja) | 1988-07-18 | 1988-07-18 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548312B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5145930A (ja) * | 1974-10-16 | 1976-04-19 | Matsushita Electric Ind Co Ltd | Karaaterebijonjuzoki |
| JPS6047407B2 (ja) * | 1978-09-27 | 1985-10-22 | 三菱重工業株式会社 | 旧船体を利用した海洋構築方法 |
| JPS62111585A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Ltd | 時間軸変動量補正装置 |
-
1988
- 1988-07-18 JP JP63178628A patent/JP2548312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227882A (ja) | 1990-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |