JP2538697B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2538697B2 JP2538697B2 JP2128142A JP12814290A JP2538697B2 JP 2538697 B2 JP2538697 B2 JP 2538697B2 JP 2128142 A JP2128142 A JP 2128142A JP 12814290 A JP12814290 A JP 12814290A JP 2538697 B2 JP2538697 B2 JP 2538697B2
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- power
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Description
【発明の詳細な説明】 〔概 要〕 例えば金融機関のオンラインシステム等に用いられる
電源部が並列に接続された情報処理装置に関し、 簡単なハードウェアの追加によって、各系の電源のオ
ン・オフ状態が一致しない場合でも、次の電源スイッチ
の押下で全系の電源をオフできるようにすることを目的
とし、 並列に接続された電源に１つの電源制御パルスを並列
に供給して交番にオン・オフさせるようにした情報処理
装置において、並列に接続された電源のうちの任意の１
つの系の電源を制御するパルスが、該系の電源がオフ状
態にありかつ並列に接続された電源におけるその他の系
の電源のうち少なくとも１つがオンである時には、無効
とされるように構成する。
電源部が並列に接続された情報処理装置に関し、 簡単なハードウェアの追加によって、各系の電源のオ
ン・オフ状態が一致しない場合でも、次の電源スイッチ
の押下で全系の電源をオフできるようにすることを目的
とし、 並列に接続された電源に１つの電源制御パルスを並列
に供給して交番にオン・オフさせるようにした情報処理
装置において、並列に接続された電源のうちの任意の１
つの系の電源を制御するパルスが、該系の電源がオフ状
態にありかつ並列に接続された電源におけるその他の系
の電源のうち少なくとも１つがオンである時には、無効
とされるように構成する。
本発明は、例えば金融機関のオンラインシステム等に
用いられる電源部が並列に接続された情報処理装置に関
する。
用いられる電源部が並列に接続された情報処理装置に関
する。
近年、オンラインシステムの高信頼化の要求に伴い、
並列に接続された情報処理装置が用いられるようになっ
ている。従来の並列に接続された装置では、第４図に示
すように、１つの電源オン・オフ制御スイッチ（ノンロ
ック型）を有し、それを押下した時に出力されるパルス
信号を各電源が受信し、装置全体の電源投入および切断
を交番に行っている。
並列に接続された情報処理装置が用いられるようになっ
ている。従来の並列に接続された装置では、第４図に示
すように、１つの電源オン・オフ制御スイッチ（ノンロ
ック型）を有し、それを押下した時に出力されるパルス
信号を各電源が受信し、装置全体の電源投入および切断
を交番に行っている。
前述のような従来型の装置において、全系がオフ状態
の時電源制御パルスが発生しオン状態となる場合、１つ
の系のみ（第４図電源＃１参照）一時的な外来ノイズ等
により電源制御パルス信号が検出できずオフ状態のまま
となることがある。この状態で各電源が次の電源制御パ
ルス信号を受信するとオフ状態の電源はオン状態、オン
状態の電源はオフ状態となり、以降電源状態が反転する
のみで、全系の電源切断不能状態になってしまうという
課題がある（第４図下部のON・OFF参照）。本発明は上
記課題を簡単なハードウェアの追加により解決しようと
するものである。
の時電源制御パルスが発生しオン状態となる場合、１つ
の系のみ（第４図電源＃１参照）一時的な外来ノイズ等
により電源制御パルス信号が検出できずオフ状態のまま
となることがある。この状態で各電源が次の電源制御パ
ルス信号を受信するとオフ状態の電源はオン状態、オン
状態の電源はオフ状態となり、以降電源状態が反転する
のみで、全系の電源切断不能状態になってしまうという
課題がある（第４図下部のON・OFF参照）。本発明は上
記課題を簡単なハードウェアの追加により解決しようと
するものである。
従って、本発明の目的は、簡単なハードウェアの追加
によって、各系の電源のオン・オフ状態が一致しない場
合でも、次の電源スイッチの押下で全系の電源をオフで
きるようにすることにある。
によって、各系の電源のオン・オフ状態が一致しない場
合でも、次の電源スイッチの押下で全系の電源をオフで
きるようにすることにある。
本発明の１つの形態においては、並列に接続された電
源に１つの電源制御パルス信号を並列に供給して交番に
オン・オフさせるようにした情報処理装置において、並
列に接続された電源のうちの任意の１つの系の電源を制
御するパルス信号が、該系の電源がオフ状態にありかつ
並列に接続された電源におけるその他の系の電源のうち
少なくとも１つがオンである時には、無効とされるよう
にする論理回路を設けたことを特徴とする情報処理装置
が提供される。
源に１つの電源制御パルス信号を並列に供給して交番に
オン・オフさせるようにした情報処理装置において、並
列に接続された電源のうちの任意の１つの系の電源を制
御するパルス信号が、該系の電源がオフ状態にありかつ
並列に接続された電源におけるその他の系の電源のうち
少なくとも１つがオンである時には、無効とされるよう
にする論理回路を設けたことを特徴とする情報処理装置
が提供される。
また、本発明の他の形態においては、１つの電源制御
パルス信号が並列に接続された電源に供給されて並列に
オン・オフ制御される情報処理装置であって、並列に接
続された各電源の制御パルス信号入力部に、前記電源制
御パルス信号を受け、１つの系の電源において自己がオ
フ状態でありかつその他の系の電源のうち少なくとも１
つがオンである時には前記電源制御パルス信号を無効と
し、それ以外の時には該１つの系の電源に前記電源制御
パルス信号を供給するようにした論理回路を設けたこと
を特徴とする情報処理装置が提供される。
パルス信号が並列に接続された電源に供給されて並列に
オン・オフ制御される情報処理装置であって、並列に接
続された各電源の制御パルス信号入力部に、前記電源制
御パルス信号を受け、１つの系の電源において自己がオ
フ状態でありかつその他の系の電源のうち少なくとも１
つがオンである時には前記電源制御パルス信号を無効と
し、それ以外の時には該１つの系の電源に前記電源制御
パルス信号を供給するようにした論理回路を設けたこと
を特徴とする情報処理装置が提供される。
前述の装置を用いれば、自系の電源状態と他系の電源
状態を監視し、自系がオフ状態で他系の少なくとも１つ
がオン状態である時は、自系への電源制御パルス信号を
無視するようにして自系はオフ状態のままとし、全系の
電源がオフされるようになる。
状態を監視し、自系がオフ状態で他系の少なくとも１つ
がオン状態である時は、自系への電源制御パルス信号を
無視するようにして自系はオフ状態のままとし、全系の
電源がオフされるようになる。
本発明の一実施例としての情報処理装置の回路図が第
１図に示される。
１図に示される。
図において並列に接続された電源（＃０〜＃ｎ）はそ
れぞれ10〜1nと付番され、電源10は電源オン・オフシー
ケンス回路105、および論理回路を具備し、論理回路
は、インバータ101、アンドゲート102、オアゲート103
およびオープンコレクタのインバータ104を含んでい
る。他の電源も同様であり、電源の一部は第１図におい
ては記載を省略している。
れぞれ10〜1nと付番され、電源10は電源オン・オフシー
ケンス回路105、および論理回路を具備し、論理回路
は、インバータ101、アンドゲート102、オアゲート103
およびオープンコレクタのインバータ104を含んでい
る。他の電源も同様であり、電源の一部は第１図におい
ては記載を省略している。
正常に電源が制御されている時は、ノンロック型の電
源スイッチ１から低レベルのパルス信号S1が送られ、該
パルスがインバータ101、アンドゲート102を介して電源
オン・オフシーケンス回路を制御し、電源10を起動し、
再度スイッチ１が操作されると電源10がオフされる。正
常な場合電源10から電源1nまでのすべての電源は同時に
オンされ同時にオフされる。
源スイッチ１から低レベルのパルス信号S1が送られ、該
パルスがインバータ101、アンドゲート102を介して電源
オン・オフシーケンス回路を制御し、電源10を起動し、
再度スイッチ１が操作されると電源10がオフされる。正
常な場合電源10から電源1nまでのすべての電源は同時に
オンされ同時にオフされる。
次に何等かの原因により電源（＃０）10がオフ状態と
なり電源（＃ｎ）1nがオン状態で電源スイッチ１が押下
されたとすると次のように動作する（第２図、第３図参
照）。
なり電源（＃ｎ）1nがオン状態で電源スイッチ１が押下
されたとすると次のように動作する（第２図、第３図参
照）。
まず電源10側では、S51で示されるインバータ104の入
力信号はオフ状態（低レベル）であり、信号S2はオン状
態（低レベル）であるため、オアゲート103の出力信号S
41は低レベルとなり、電源制御パルスS31を禁止するよ
うに動作し、信号S61で示されるシーケンス起動信号は
出力されないため、電源10はオフ状態のままである。
力信号はオフ状態（低レベル）であり、信号S2はオン状
態（低レベル）であるため、オアゲート103の出力信号S
41は低レベルとなり、電源制御パルスS31を禁止するよ
うに動作し、信号S61で示されるシーケンス起動信号は
出力されないため、電源10はオフ状態のままである。
一方、電源1n側では、信号S5nはオン状態（高レベ
ル）であり、信号S2はオン状態（低レベル）であるた
め、オアゲートの出力S4nは高レベルとなり電源制御パ
ルスS3nを許可するように動作し、信号S6nのシーケンス
起動信号はシーケンス回路へ出力され、電源オン状態か
らオフ状態へ遷移する。
ル）であり、信号S2はオン状態（低レベル）であるた
め、オアゲートの出力S4nは高レベルとなり電源制御パ
ルスS3nを許可するように動作し、信号S6nのシーケンス
起動信号はシーケンス回路へ出力され、電源オン状態か
らオフ状態へ遷移する。
このように、１つの系の電源を制御するパルス信号
が、該系の電源がオフ状態にありかつその他の系の電源
のうち少なくとも１つがオンである時には、無効とされ
るから、１つの系はオフ状態のままであり、その他の系
はオフ状態のものは制御パルス信号が無効とされオフ状
態を続け、オン状態のものは制御パルス信号が有効であ
ってオン状態をオフ状態へ遷移させるから、すべての系
の電源がオフ状態となる。
が、該系の電源がオフ状態にありかつその他の系の電源
のうち少なくとも１つがオンである時には、無効とされ
るから、１つの系はオフ状態のままであり、その他の系
はオフ状態のものは制御パルス信号が無効とされオフ状
態を続け、オン状態のものは制御パルス信号が有効であ
ってオン状態をオフ状態へ遷移させるから、すべての系
の電源がオフ状態となる。
本発明によれば、簡単なハードウェアの追加によっ
て、各系の電源のオン・オフ状態が一致しない場合で
も、次の電源スイッチの押下で全系の電源をオフするこ
とができる。
て、各系の電源のオン・オフ状態が一致しない場合で
も、次の電源スイッチの押下で全系の電源をオフするこ
とができる。
第１図は、本発明の一実施例の情報処理装置の回路図、 第２図は第１図の装置の回路における一例としての信号
波形図、 第３図は第２図と同様な他の例の信号波形図、および 第４図は従来型の情報処理装置を説明するブロック図で
ある。 １……電源スイッチ、10……電源＃０、 1n……電源＃ｎ、101……インバータ、 102……アンドゲート、103……オアゲート、 104……オープンコレクタ型インバータ、 105……電源オン・オフシーケンス回路、 である。
波形図、 第３図は第２図と同様な他の例の信号波形図、および 第４図は従来型の情報処理装置を説明するブロック図で
ある。 １……電源スイッチ、10……電源＃０、 1n……電源＃ｎ、101……インバータ、 102……アンドゲート、103……オアゲート、 104……オープンコレクタ型インバータ、 105……電源オン・オフシーケンス回路、 である。
Claims (2)
- 【請求項１】並列に接続された電源に１つの電源制御パ
ルス信号を並列に供給して交番にオン・オフさせるよう
にした情報処理装置において、 並列に接続された電源のうちの任意の１つの系の電源を
制御するパルス信号が、該系の電源がオフ状態にありか
つ並列に接続された電源におけるその他の系の電源のう
ち少なくとも１つがオンである時には、無効とされるよ
うにする論理回路を設けたことを特徴とする情報処理装
置。 - 【請求項２】１つの電源制御パルス信号が並列に接続さ
れた電源に供給されて並列にオン・オフ制御される情報
処理装置であって、 並列に接続された各電源の制御パルス信号入力部に、前
記電源制御パルス信号を受け、１つの系の電源において
自己がオフ状態でありかつその他の系の電源のうち少な
くとも１つがオンである時には前記電源制御パルス信号
を無効とし、それ以外の時には該１つの系の電源に前記
電源制御パルス信号を供給するようにした論理回路を設
けたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128142A JP2538697B2 (ja) | 1990-05-19 | 1990-05-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128142A JP2538697B2 (ja) | 1990-05-19 | 1990-05-19 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0424817A JPH0424817A (ja) | 1992-01-28 |
| JP2538697B2 true JP2538697B2 (ja) | 1996-09-25 |
Family
ID=14977438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128142A Expired - Fee Related JP2538697B2 (ja) | 1990-05-19 | 1990-05-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538697B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5534021B2 (ja) * | 2010-09-16 | 2014-06-25 | 富士通株式会社 | ストレージ装置、制御部およびストレージ装置制御方法 |
| JP6553863B2 (ja) | 2014-11-18 | 2019-07-31 | 伸晃化学株式会社 | 包装容器 |
-
1990
- 1990-05-19 JP JP2128142A patent/JP2538697B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424817A (ja) | 1992-01-28 |
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