JP2534268B2

JP2534268B2 - 制御装置

Info

Publication number: JP2534268B2
Application number: JP62188356A
Authority: JP
Inventors: 義弘中嶋
Original assignee: Mita Industrial Co Ltd
Current assignee: Kyocera Mita Industrial Co Ltd
Priority date: 1987-07-27
Filing date: 1987-07-27
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPS6431201A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電子写真複写機等の各種機器を制御するため
の制御装置に関する。

（従来の技術）例えば電子写真複写機等の各種機器は制御回路やマイ
クロコンピュータ等を内蔵した制御装置によって制御さ
れるのが通常である。電子写真複写機において従来用い
られている制御装置の一例のブロック図を第６図に示
す。この例示の制御装置は制御回路100と電源回路120と
を備えている。制御回路100には，電源回路120により交
流100Vから得られた5Vおよび24Vの直流電圧が供給され
ている。制御回路100は，基本的にはCPU102,ROM104,RAM
106および入出力インタフェース108により構成される。
CPU102はROM104に書き込まれているプログラムに従っ
て，入出力インタフェース108を介して複写機の各種ス
イッチからの信号を入力し，演算・判断等を行い，適切
な制御信号を入出力インタフェース108を介して複写機
のソレノイド等へ出力することにより，複写機の制御を
行う。

（発明が解決しようとする問題点）このような従来の制御装置においては，電源ラインお
よび複写機のスイッチ，ソレノイド等の線からはいって
くるノイズに対する対策も必要となる。このようなノイ
ズによる影響の内で最も重大であるのは，ノイズのため
にCPUが誤動作し，暴走してしまうことである。このた
め,CPUの暴走を検出しCPUをリセットする回路が設けら
れなければならない。たとえ,CPUがリセットされたとし
ても制御は一旦中断されてしまうので，制御の対象が制
御の中断が許されないものである場合には制御不能とな
ってしまう。

また，上述した従来の制御装置は交流100Vから電源を
とっているため，電源に障害が起こった場合に備えて対
策を講じる必要があった。電源の障害としてはいろいろ
な場合がある。例えば，電力会社からの送電の停止，電
源回路の故障，誤ってコンセントを抜いてしまう，など
の場合が考えられる。これらはすべて電源の供給が断た
れてしまう場合であるが，さらに，何らかの障害によっ
て電圧が異常に上昇または降下する場合もある。このよ
うな場合も含めて，制御装置が正常に動作するために必
要な電源が供給されなくなることを，本明細書では「停
電」と称する。従来の制御装置においては停電対策とし
て停電前の複写機の状態を保持しておくために通常以下
に述べるようなメモリバックアップが行われている。メ
モリバックアップを行うためには，制御装置は電源モニ
タ回路とバッテリバックアップされたRAMとを備える必
要がある。電源モニタ回路は電源ラインを監視し，電源
の異常を検出するとCPUの割り込みポートに信号を送
る。これによってCPUにおいて割り込みが生じ，割り込
み処理ルーチンが起動される。CPUは該割り込み処理ル
ーチンに従って，全ての出力ポートを所定の状態にセッ
トし，割り込み前における例えばコピー中であるといっ
た複写機の動作状態を表すCPUのレジスタ等の内容をバ
ッテリバックアップされたRAMに書き込む。この後停電
が起こった場合,CPUは，電源の復旧後にRAMに書き込ま
れた内容を用いて複写機の制御を再開することができる
が，その際，まずRAMが損傷を受けていないかどうかを
調べるためにRAMチェックが行われる。このRAMチェック
の結果が正常であると判断された後に，制御装置による
制御が再開される。従って，電源が復旧しても直ちに制
御が再開されず，若干の時間遅れが生ずる。

上述したように，従来の制御装置においては，停電お
よびノイズに対してかなり複雑な対策を講じなければな
らないという問題点があった。尚，従来技術としてマイ
クロコンピュータ等を用いた制御装置を説明したが，同
様の問題は従来の論理回路等を用いた制御装置の場合に
も生じていた。

本発明は上記の事情に鑑みてなされたものであり，そ
の目的は停電およびノイズに従来よりも簡単に対応でき
る制御装置を提供することにある。

（問題点を解決するための手段）本発明に係る制御装置は，演算処理部を含む主制御回
路と，該主制御回路から電気的に分離された，演算処理
部を含まない副制御回路とを備え，該両制御回路により
被制御機器の駆動制御を行う制御装置である。

この制御装置では，該主制御回路は，該被制御機器に
おける停電を検出する手段と，該主制御回路を駆動する
ための，該副制御回路及び被制御機器の電源とは独立し
た電源とを有しており，該副制御回路には，該被制御機
器における，ノイズの発生源となるスイッチを含む接点
部材が電気的に接続され，該主制御回路と該副制御回路
との間を，該両制御回路相互間で非電気的な信号の授受
が行われるよう接続する非電気的接続手段が設けられて
いる。そのことにより上記目的が達成される。

（作用）この発明においては，演算処理部を含む主制御回路
と，演算処理部を含まない副制御回路とを電気的に分離
するとともに，被制御機器の，ノイズの発生源となるス
イッチ等を該副制御回路に接続し，さらに該主制御回路
の電源を，被制御機器を駆動するための電源や被制御機
器を直接駆動制御する副制御回路の電源とは独立させた
から，複写機等の被制御機器のスイッチやソレノイド等
で発生したノイズが，演算処理部に混入するのを確実に
回避でき，演算処理部の誤動作や暴走を防止できる。

また，上記主制御回路を，該被制御機器における停電
を検出する手段を有するものとし，該主制御回路の電源
としては，被制御機器を駆動するための電源や副制御回
路の電源とは独立した電源を用いているため，該主制御
回路の電源として電池等を用いることにより，被制御機
器や副制御回路の電源に障害が発生した場合でも，主制
御回路を正常に動作させることができ，停電対策として
のメモリバックアップ等を講ずる必要がなくなり，ま
た，電源の復旧後には迅速な制御の再開が可能である。

（実施例）以下に本発明の実施例について説明する。

第１図は本発明制御装置の実施例を示す。第１図に示
される制御装置において,10は主制御回路,30は副制御回
路である。主制御回路10と副制御回路30とは光ファイバ
50〜54によって接続されており，主および副制御回路間
の信号の伝送は光を用いて行われる。副制御回路30は他
方において，本実施例の制御装置によって制御される複
写機のスイッチ80,リレー82,クラッチ83等に接続されて
いる。電源回路38を介して交流電源から入ってくるノイ
ズや，複写機から発生するノイズは光ファイバ50〜54を
通過しないので，主制御回路10はそれらのノイズによっ
て影響されない。

副制御回路30は，複写機から信号を入力し主制御回路
10へ送出するための入力部を構成するバッファ31および
パラレル／シリアル変換器32並びに複写機を制御する信
号を主制御回路から受け取り複写機へ出力するための出
力部を構成するドライバ34,ラッチ回路35およびシリア
ル／パラレル変換器36を含み，さらに光／電気信号変換
回路33を備えている。光／電気信号変換回路33により，
主制御回路10から光ファイバを介して送られてくる信号
は光信号から電気信号へ変換され，また主制御回路10へ
向けて光ファイバに送出される信号は電気信号から光信
号へ変換される。該回路33を構成する素子としては，電
気から光への信号変換には例えば発光ダイオードを用い
ることができ，光から電気への信号変換には例えばホト
トランジスタを用いることができる。パラレル／シリア
ル変換器32としては並列入力直列出力のシフトレジスタ
（例えばTC74HC165）を，シリアル／パラレル変換器36
としては直列入力並列出力のシフトレジスタ（例えばTC
74HC164）を用いることができる。副制御回路30を構成
する各回路素子には，電源回路38によって交流100Vから
得られた5Vまたは24Vの直流電圧が供給される。複写機
にもまた上記電源回路38から電源が供給される。

次に主制御回路10について述べる。主制御回路10は基
本的にCPU11,ROM12,RAM13,入出力ポート14および光／電
気信号変換回路15によって構成されている。この構成は
周知のマイクロコンピュータに光／電気信号変換回路15
を加えたものとすることができる。光／電気信号変換回
路15は副制御回路30の光／電気信号変換回路33と同様に
構成されており，入出力ポート14からの電気信号を光信
号へ変換して副制御回路30へ送出し，また副制御回路30
からの光信号を電気信号へ変換して入出力ポート14へ送
る。CPU11は,ROM12内に記憶されているプログラムに従
い，入出力ポート14を介して入力される複写機からの入
力信号に基づいて演算や判断を行い，入出力ポート14を
介して複写機へ適切な制御信号を出力することによって
複写機の制御を行う。

副制御回路30が交流100Vから電源をとっているのに対
して，主制御回路10には電池16によって電源が供給され
る。したがって停電が起こった場合にもCPU11は動きつ
づけることができ,RAM13に書き込まれているデータも失
われずに済む。そのため，従来の制御装置において停電
対策として行われていたメモリバックアップは必要でな
くなるという利点がある。また,CPU11は後述するように
停電が起きたことを検出するので，停電が起きた場合に
は,CPU11は停電時の処理の実行に移行することができる
が，この処理の中でRAMチェックを行う必要はない。な
ぜならばRAM13は停電の影響を受けることなく動作しつ
づけるからである。

次に本実施例の制御装置が複写機との間でデータの入
出力を行う方法を説明する。

第１図において，複写機のスイッチ80からの並列入力
データはバッファ31を経てパラレル／シリアル変換器32
に達し，ここで直列の入力データINに変換される。CPU1
1は該入力データINを入出力ポート14を介して入力す
る。パラレル／シリアル変換器32にはCPU11からストロ
ーブ信号ST1とクロックCLとが与えられる。ストローブ
信号ST1はパラレル／シリアル変換器32に並列入力デー
タをロードさせるためのもので，クロックCLはロードし
たデータをシフトし直列に出力させるためのものであ
る。クロックCLはCPU11が動作するためのクロックとは
別のものである。クロックCLは本実施例ではソフトウェ
アで生成されるが，クロック回路，プログラマブルタイ
マ等のハードウェアで生成することもできる。

データ入力については停電を検出する手段の説明の際
にさらに詳しく述べる。

複写機へのデータ出力を第１図，第４図および第５図
を用いて説明する。第４図はデータ出力ルーチンのフロ
ーチャート，第５図は副制御回路30の出力部のタイミン
グチャートである。

第１図において,CPU11から直列に出力された出力デー
タOUTはシリアル／パラレル変換器36で並列出力データ
に変換され，ラッチ回路35にラッチされる。ラッチされ
た並列出力データはドライバ34へ送られ，ドライバ34は
このデータに従って複写機のリレー82,クラッチ83等を
駆動する。

CPU11からは，シリアル／パラレル変換器36へクロッ
クCLが，またラッチ回路35へはストローブ信号ST2が供
給される。シリアル／パラレル変換器36へのクロックCL
の供給とパラレル／シリアル変換器32へのクロックの供
給とは共通の線を用いて行われる。シリアル／パラレル
変換器36はクロックCLに従って出力データOUTを順次取
り込み，これをシフトすることによって並列出力データ
に変換する。ラッチ回路35はストローブ信号ST2に従っ
てシリアル／パラレル変換器36の並列出力をラッチす
る。

データ出力の手順をフローチャート（第４図）および
タイミングチャート（第５図）に基づいて説明する。シ
リアル／パラレル変換器36へクロックCLを出力する（第
４図のステップ（31））。次に，第５図に示されるよう
に，クロックに合わせてデータを８ビット直列に出力す
る（ステップ（32））。第５図に示されるように，出力
データOUTはシリアル／パラレル変換器36に順次取り込
まれると同時にシフトされることにより，並列出力デー
タへ変換される。t₁₀において並列出力データへの変換
が終了する。続いて第５図に示されるt₁₁においてクロ
ックを止め（ステップ（33）），ラッチ回路35へのスト
ローブ信号を所定時間Lowにし（t₁₂からt₁₃まで），シ
リアル／パラレル変換器36の出力をラッチ回路35にラッ
チさせる（ステップ（34））。

次に停電を検出する手段について述べる。本実施例に
おいては，停電の検出は複写機からのデータ入力の際に
行われる。これを行うために，パラレル／シリアル変換
器32への並列入力データの内，並列から直列に変換した
際に該変換器32から最初に出力されるデータに対応する
入力データを電源モニタ入力として用い，該電源モニタ
入力を常時Highにしておく。停電が起きた場合には副制
御回路30が作動しなくなり，パラレル／シリアル変換器
32からの電源モニタ入力に対応する出力データがLowと
なるので,CPU11はこれを検出することにより停電を検出
することができる。すなわちCPU11はデータ入力の際に
入力データINの最初のデータがHighならば電源が正常で
あると判断し,Lowならば停電が起きたと判断する。

以上の事を第２図のフローチャートおよび第３図のタ
イミングチャートに基づいて具体的に説明する。第２図
はデータ入力および電源モニタルーチンのフローチャー
トであり，第３図は副制御回路30の入力部のタイミング
チャートである。

本実施例では１回のデータ入力につき同じデータを連
続して３度入力するようにされている。そのようにして
入力された１組が８ビットからなる３組のデータを互い
に比較し,2組以上のデータが一致した場合にその一致し
たデータを正しい入力データとして用いる（ステップ
（13）〜（15））。このことにより，ノイズの影響で入
力データが不安定な場合においても，入力データの信頼
度を高めることができる。なお,2組以上の入力データが
一致しない場合にはデータ入力を始めからやり直す（ス
テップ（14）からステップ（２）へ戻る）が，データ入
力の回数の上限を５回と定め（ステップ（１））,3組の
データの入力を５回行っても一致が見られない場合はス
テップ（３）においてステップ（16）へ分岐しI/Oエラ
ーの処理を行う。

１組のデータの入力および停電の検出はステップ
（５）からステップ（10）で行われる。まず，ステップ
（５）でパラレル／シリアル変換器32へのストローブ信
号ST1（第１図参照）を時刻t₁でLowにする（第３図）。
次いでクロックCLを止め（ステップ（６））てからスト
ローブ信号ST1をHighに戻す（ステップ（７））。これ
によって並列入力データがパラレル／シリアル変換器32
にロードされる。

第３図においてパラレル／シリアル変換器32への並列
入力の内Ｈで示されている入力が電源モニタ入力であ
る。電源モニタ入力はストローブ信号をLowにした時点
でパラレル／シリアル変換器32から出力される。従って
CPU11は入力データINがHighであるかどうかを調べる
（ステップ（８））。

ステップ（８）において入力データINがHighであると
（すなわち，停電でないと）判断されるとステップ
（９）へ進み，クロックを出力し（第３図のt₄），パラ
レル／シリアル変換器から出力されるデータすなわち入
力データINを読み込み，ステップ（10）で入力データバ
ッファに格納する。

何らかの原因により，停電が発生すると，前述のよう
に入力データINがLowになる。従ってステップ（８）に
おいて入力データINがLowならば停電が発生したと判断
してステップ（17）へ分岐し，停電時の処理を行う。

停電時の処理は以下のようにして行われる。まず，停
電であることを示すビットをセットし（ステップ（1
7）），その時点での複写機の動作状態を示すレジスタ
等の内容をメモリにセットする（ステップ（18））。つ
いで出力をすべてOFFにして，ステップ（20）からステ
ップ（23）のループを回りながら入力データINがHighに
なること，すなわち電源の復旧を待つ。電源が復旧する
とステップ（24）へ進み自己診断ルーチンが実行され停
電時の処理が終了する。

このように本実施例では,CPU,RAM等を含む主制御回路
が，光ファイバ等の非電気的接続手段によって副制御回
路と接続されており，しかも該主制御回路の電源が被制
御機器（複写機）や副制御回路の電源と独立したものと
なっているので，つまり，主制御回路が複写機や副制御
回路から電気的に分離されているので，副制御回路また
は複写機の電源ライン並びに複写機のスイッチ等から制
御回路に侵入するノイズの影響が主制御回路には及ばな
い。このため，主制御回路に搭載されているCPUの誤動
作や暴走を防止できる。

また，上記主制御回路を，該複写機における停電を検
出する手段を有するものとし，該主制御回路の電源とし
ては，複写機を駆動するための電源や副制御回路の電源
とは独立した電池を用いているため，複写機や副制御回
路の電源に停電等の障害が発生した場合でも，主制御回
路を正常に動作させることができ，停電対策としてのメ
モリバックアップ等を講ずる必要がなくなり，また，電
源の復旧後には迅速な制御の再開が可能である。

さらに，本実施例では，複写機のスイッチからの並列
入力データをパラレル／シリアル変換してCPUに入力し,
CPUからの出力制御データをシリアル／パラレル変換し
て負荷側に供給するようにしているので，主及び副制御
回路間での信号の伝送回線を少なくでき，制御装置全体
としての回路構成をコンパクトなものとできる効果もあ
る。

上述の実施例は，複写機を制御する制御装置である
が，本発明の制御装置は様々な機器の制御に応用できる
ことはもちろんである。

本実施例の制御装置においては，主制御回路と副制御
回路とは光ファイバおよび光／電気変換回路を用いて電
気的に分離されているが，代わりにホトカプラを用いる
ことも可能である。さらに，主制御回路と副制御回路と
の間の信号伝送手段は光に限られるのではなく，例えば
音を利用することもできる。

主制御回路をシールドケースに収めることによってさ
らにノイズに強い制御装置を構成することができる。

（発明の効果）本発明によれば，電源ライン等からのノイズが主制御
回路に及ばないので，ノイズ対策が簡単になる。例えば
CPU等を含む主制御回路の場合にはCPUがノイズのために
暴走する危険はないので，従来の制御装置において必要
であったCPUの暴走を検出する手段を設けなくてよく，
ノイズ対策としては，副制御回路を介して入力したデー
タが正常であるかどうかを主制御回路においてチェック
するだけでよい。停電が発生した場合にも例えばCPU,RA
M等を含む主制御回路は動作しつづけるので，停電対策
としてメモリバックアップ等の手段を講ずる必要がな
い。さらに，電源の復旧後にRAMチェックを行う必要が
ないので，迅速な制御の再開が可能である。

【図面の簡単な説明】

第１図は本発明の制御回路の一実施例の回路図，第２図
はその実施例のデータ入力および電源モニタルーチンの
フローチャート，第３図はその実施例の入力部のタイミ
ングチャート，第４図はその実施例のデータ出力ルーチ
ンのフローチャート，第５図はその実施例の出力部のタ
イミングチャート，第６図は従来の制御装置の一例のブ
ロック図である。 10……主制御回路,11……CPU,12…ROM,13……RAM,14…
…入出力ポート,15,33……光／電気信号変換回路,30…
…副制御回路,31……バッファ,32……パラレル／シリア
ル変換器,34……ドライバ,35……ラッチ回路,36……シ
リアル／パラレル変換器,50,51,52,53,54……光ファイ
バ。

Claims

(57)【特許請求の範囲】

【請求項１】演算処理部を含む主制御回路と，該主制御
回路から電気的に分離された，演算処理部を含まない副
制御回路とを備え，該両制御回路により被制御機器の駆
動制御を行う制御装置であって，該主制御回路を，該被制御機器における停電を検出する
手段と，該主制御回路を駆動するための，該副制御回路
及び被制御機器の電源とは独立した電源とを有するもの
とするとともに，該副制御回路には，該被制御機器における，ノイズの発
生源となるスイッチを含む接点部材を電気的に接続し，該主制御回路と該副制御回路との間を，該両制御回路相
互間で非電気的な信号の授受が行われるよう接続する非
電気的接続手段を備えた制御装置。
【請求項２】前記副制御回路を，前記被制御機器のスイ
ッチからの並列入力データをパラレル／シリアル変換す
る第１の変換器と，前記主制御回路の演算処理部からの
出力制御データをシリアル／パラレル変換する第２の変
換器とを有するものとし，該副制御回路から該主制御回路への該並列入力データの
供給，及び該主制御回路から該副制御回路への該出力制
御データの供給を，それぞれシリアル伝送により行うよ
うにした特許請求の範囲第１項に記載の制御装置。
【請求項３】前記独立した電源が電池である特許請求の
範囲第１項または第２項に記載の制御装置。
【請求項４】前記副制御回路と前記被制御機器とが共通
の電源により電力を供給される特許請求の範囲第１項か
ら第３項のいずれか１項に記載の制御装置。
【請求項５】前記非電気的接続手段が光ファイバあるい
はホトカプラである特許請求の範囲第１項から第４項の
いずれか１項に記載の制御装置。
【請求項６】前記主制御回路がシールドケースに収めら
れている特許請求の範囲第１項から第５項のいずれか１
項に記載の制御装置。