JP2531061Y2 - 超高周波用ハイブリッドｉｃ - Google Patents
超高周波用ハイブリッドｉｃInfo
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- hybrid
- electronic circuit
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、内部にＩＣが組み込ま
れたハイブリッドＩＣに関し、特に超高周波帯域を扱う
超高周波用ハイブリッドＩＣに関する。
れたハイブリッドＩＣに関し、特に超高周波帯域を扱う
超高周波用ハイブリッドＩＣに関する。
【０００２】
【従来の技術】図３に示すのは、従来のハイブリッドＩ
Ｃを示す部分側断面図である。各種電子回路素子を収容
するパッケージ３０は、所定厚さ（例えば０．６mm）の
基台３０ａを有し、この基台３０ａ上面には全面にアー
ス面３１が設けられている。このアース面３１上には、
各種電子回路素子、例えば同図中に示すＩＣ３２、素子
が設けられた基板３３等が設けられる。また、ＩＣ３２
のボンディングパッド３２ａ部分からは基板３３、及び
アース面３１に対してそれぞれワイヤ３４がボンディン
グ接続されている。尚、ＩＣ３２の裏面は一番低い電位
（例えばアース電位、場合によりマイナス電位）とされ
ている。
Ｃを示す部分側断面図である。各種電子回路素子を収容
するパッケージ３０は、所定厚さ（例えば０．６mm）の
基台３０ａを有し、この基台３０ａ上面には全面にアー
ス面３１が設けられている。このアース面３１上には、
各種電子回路素子、例えば同図中に示すＩＣ３２、素子
が設けられた基板３３等が設けられる。また、ＩＣ３２
のボンディングパッド３２ａ部分からは基板３３、及び
アース面３１に対してそれぞれワイヤ３４がボンディン
グ接続されている。尚、ＩＣ３２の裏面は一番低い電位
（例えばアース電位、場合によりマイナス電位）とされ
ている。
【０００３】ところで、近年では上述したハイブリッド
ＩＣの高周波化が進み、現在１ＧHzのパルス（上限値２
０ＧHz程度）の超高周波帯域を扱うようになっている。
同時に、電子回路素子素子自体の小型化、およびパッケ
ージ３０内の高密度実装化が進んでいる。
ＩＣの高周波化が進み、現在１ＧHzのパルス（上限値２
０ＧHz程度）の超高周波帯域を扱うようになっている。
同時に、電子回路素子素子自体の小型化、およびパッケ
ージ３０内の高密度実装化が進んでいる。
【０００４】そして、通常、このハイブリッドＩＣが設
けられる基板上に形成された電源ラインとアースライン
間には、受動素子であるバイパスコンデンサ（パスコ
ン）が設けられる。従来のパスコンは、容量０．１μＦ
のもので外径が幅１．６mm、長さ０．８mm程度あり、こ
の大きさを考慮して配置する。
けられる基板上に形成された電源ラインとアースライン
間には、受動素子であるバイパスコンデンサ（パスコ
ン）が設けられる。従来のパスコンは、容量０．１μＦ
のもので外径が幅１．６mm、長さ０．８mm程度あり、こ
の大きさを考慮して配置する。
【０００５】
【考案が解決しようとする課題】しかしながら、従来の
ハイブリッドＩＣでは、パスコンがパッケージ３０の外
に設けられているため、基板上で実装面積が多く必要と
される問題があった。同時に、このパスコンはパッケー
ジ３０内部のＩＣ３２等から離れた距離部分に設けられ
ることとなるため、電気的なノイズ分が多くなる欠点を
生じた。そして、パスコンがパッケージ３０と別に設け
る構成であると、パスコン配置用のランドやスルーホー
ル等を特別に形成しなければならなかった。
ハイブリッドＩＣでは、パスコンがパッケージ３０の外
に設けられているため、基板上で実装面積が多く必要と
される問題があった。同時に、このパスコンはパッケー
ジ３０内部のＩＣ３２等から離れた距離部分に設けられ
ることとなるため、電気的なノイズ分が多くなる欠点を
生じた。そして、パスコンがパッケージ３０と別に設け
る構成であると、パスコン配置用のランドやスルーホー
ル等を特別に形成しなければならなかった。
【０００６】ここで、近年の部品の小型化の傾向は、こ
のパスコン自体の小型化を達成しているため、パッケー
ジ３０内にこのパスコンを収容することが考えられ、こ
れにより上記問題点を解決することができる。しかし、
このように小型化されたパスコンであっても、他の電子
回路素子同様、パッケージ３０内部の実装部分であるア
ース面３１上に配置しようとすると、パッケージ３０が
大型化する新たな問題が生じた。パッケージ３０が大き
くなることは、部品小型化の点から好ましくないため、
限られた大きさのパッケージ３０の実装面積内にパスコ
ンを設けることができず、結果として前述したように、
パッケージ３０外部に設けることが多かった。
のパスコン自体の小型化を達成しているため、パッケー
ジ３０内にこのパスコンを収容することが考えられ、こ
れにより上記問題点を解決することができる。しかし、
このように小型化されたパスコンであっても、他の電子
回路素子同様、パッケージ３０内部の実装部分であるア
ース面３１上に配置しようとすると、パッケージ３０が
大型化する新たな問題が生じた。パッケージ３０が大き
くなることは、部品小型化の点から好ましくないため、
限られた大きさのパッケージ３０の実装面積内にパスコ
ンを設けることができず、結果として前述したように、
パッケージ３０外部に設けることが多かった。
【０００７】本考案は、上記問題点を解決するためにな
されたものであり、実装面積を増やすことなく、パスコ
ン等の受動素子をパッケージ内部に収容できる超高周波
用ハイブリッドＩＣを提供することを目的としている。
されたものであり、実装面積を増やすことなく、パスコ
ン等の受動素子をパッケージ内部に収容できる超高周波
用ハイブリッドＩＣを提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本考案の超高周波用ハイブリッドＩＣは、基台
（２）上の実装箇所に複数の電子回路素子が設けられて
なる超高周波用ハイブリッドＩＣにおいて、内部が開口
され前記基台（２）の縁部周囲に所定幅を有して設けら
れる枠体形状をなし、前記電子回路素子を外部に接続す
るためのリード（５）の内側端部（５ａ）が配設された
配線用枠体（４）と、両端に電極を有し、前記配線用枠
体上において、前記リードのうち、少なくとも隣接する
電源ラインとアースラインとの間に配置され、該両ライ
ンに各々の電極が接続固定されるバイパスコンデンサ
（６）と、内部が開口され前記配線用枠体の縁部周囲上
で前記バイパスコンデンサの外方に所定幅を有して設け
られる枠体形状とされ、少なくとも該バイパスコンデン
サの高さを有して積層される積層基板（４ａ）と、該積
層基板上にシールリングにより密閉されるキャップ
（８）と、を具備することを特徴としている。
め、本考案の超高周波用ハイブリッドＩＣは、基台
（２）上の実装箇所に複数の電子回路素子が設けられて
なる超高周波用ハイブリッドＩＣにおいて、内部が開口
され前記基台（２）の縁部周囲に所定幅を有して設けら
れる枠体形状をなし、前記電子回路素子を外部に接続す
るためのリード（５）の内側端部（５ａ）が配設された
配線用枠体（４）と、両端に電極を有し、前記配線用枠
体上において、前記リードのうち、少なくとも隣接する
電源ラインとアースラインとの間に配置され、該両ライ
ンに各々の電極が接続固定されるバイパスコンデンサ
（６）と、内部が開口され前記配線用枠体の縁部周囲上
で前記バイパスコンデンサの外方に所定幅を有して設け
られる枠体形状とされ、少なくとも該バイパスコンデン
サの高さを有して積層される積層基板（４ａ）と、該積
層基板上にシールリングにより密閉されるキャップ
（８）と、を具備することを特徴としている。
【０００９】
【作用】基台２の周囲にはリード５が配設された配線用
枠体４が設けられる。実装箇所として基台２上に設けら
れる電子回路素子は、この配線用枠体４を介し外部に導
出される。そして、配線用枠体４のリード５部分には、
受動素子６を設けることができるため、前記基台２の実
装面積を増大させることなく、さらに多くの電子回路部
品を収容できる超高周波用ハイブリッドＩＣを構成でき
る。
枠体４が設けられる。実装箇所として基台２上に設けら
れる電子回路素子は、この配線用枠体４を介し外部に導
出される。そして、配線用枠体４のリード５部分には、
受動素子６を設けることができるため、前記基台２の実
装面積を増大させることなく、さらに多くの電子回路部
品を収容できる超高周波用ハイブリッドＩＣを構成でき
る。
【００１０】
【実施例】図１は、本考案の超高周波ハイブリッドＩＣ
の実施例を示す側断面図、図２は、同平面図である。こ
の超高周波ハイブリッドＩＣは、外径寸法が横１５mm、
縦１７mm程度のチップである。パッケージ１の基台２
は、本実施例ではセラミック等の絶縁体で形成されるも
のであり、この基台２上には、後述する各構成部が固定
配置される。基台２は、所定厚さ、例えば０．６mm程度
となるように０．３mmの基台２を２層積層して成るもの
であり、この基台２の上面２ａにはアース電位とされた
アース面３が形成されている。
の実施例を示す側断面図、図２は、同平面図である。こ
の超高周波ハイブリッドＩＣは、外径寸法が横１５mm、
縦１７mm程度のチップである。パッケージ１の基台２
は、本実施例ではセラミック等の絶縁体で形成されるも
のであり、この基台２上には、後述する各構成部が固定
配置される。基台２は、所定厚さ、例えば０．６mm程度
となるように０．３mmの基台２を２層積層して成るもの
であり、この基台２の上面２ａにはアース電位とされた
アース面３が形成されている。
【００１１】基台２の縁部周囲には、中空の枠体形状を
なす配線用枠体４が設けられる。この配線用枠体４上に
は外部導出用のリード５の内側端部５ａが配設されてい
る。この配線用枠体４のリード５上において、電源ライ
ン，アースライン間には、夫々、受動素子としてのパス
コン６が配置される。このパスコン６は、両端に電極が
形成されたものであり、現在、容量が０．０１μＦのも
ので幅１ｍｍ，長さ０．５ｍｍ程度に小型化された直方
体形状をなしている。そして、電源ライン，アースライ
ンの間隔は、他のリードを含め、現在のパスコン６の幅
程度の間隔で容易に形成することができるため、パスコ
ン６をこのリード５上に配置することができた。
なす配線用枠体４が設けられる。この配線用枠体４上に
は外部導出用のリード５の内側端部５ａが配設されてい
る。この配線用枠体４のリード５上において、電源ライ
ン，アースライン間には、夫々、受動素子としてのパス
コン６が配置される。このパスコン６は、両端に電極が
形成されたものであり、現在、容量が０．０１μＦのも
ので幅１ｍｍ，長さ０．５ｍｍ程度に小型化された直方
体形状をなしている。そして、電源ライン，アースライ
ンの間隔は、他のリードを含め、現在のパスコン６の幅
程度の間隔で容易に形成することができるため、パスコ
ン６をこのリード５上に配置することができた。
【００１２】枠体４の上部には、所定高さ、すなわち、
少なくともパスコン６の高さを有する積層基板４ａを設
けて、積層基板４ａ上のシールリング７上にキャップ８
が密閉される構造となっており、内部空間にはアルゴン
ガス等の不活性ガスが封入される。組み立て後におい
て、基台２は、上下反転してパッケージの上面となり、
リード５は、回路基板１５上に半田付け等で接続固定さ
れる。また、基台２には、放熱用のヒートシンク１４が
設けられる。
少なくともパスコン６の高さを有する積層基板４ａを設
けて、積層基板４ａ上のシールリング７上にキャップ８
が密閉される構造となっており、内部空間にはアルゴン
ガス等の不活性ガスが封入される。組み立て後におい
て、基台２は、上下反転してパッケージの上面となり、
リード５は、回路基板１５上に半田付け等で接続固定さ
れる。また、基台２には、放熱用のヒートシンク１４が
設けられる。
【００１３】前記基台２の上面２ａには、各種電気回路
素子、例えばＩＣ１０、回路素子が設けられた基板１１
等が設けられる。基板１１は、基台２上に接着材等によ
り固定される。ＩＣ１０は、図２の平面図に示すように
基板１１に接続され、基板１１は、配線用枠体４上のリ
ード５の内側端部５ａにワイヤで接続される。そして、
この基台２において、ＩＣ１０が配置される部分には、
所定の深さを有した凹部２ｂが形成されている。これに
より、ＩＣ１０は、凹部２ｂ内に埋められる形となり、
ＩＣ１０は、上面位置が基板１１の上面位置程度とな
り、平坦化される。ＩＣ１０は、ボンディングパッド１
０ａから引き出されるワイヤ１２ａ，１２ｂを介して、
それぞれ基板１１上の接続箇所１１ａ、及びアース面３
に対して接続される。
素子、例えばＩＣ１０、回路素子が設けられた基板１１
等が設けられる。基板１１は、基台２上に接着材等によ
り固定される。ＩＣ１０は、図２の平面図に示すように
基板１１に接続され、基板１１は、配線用枠体４上のリ
ード５の内側端部５ａにワイヤで接続される。そして、
この基台２において、ＩＣ１０が配置される部分には、
所定の深さを有した凹部２ｂが形成されている。これに
より、ＩＣ１０は、凹部２ｂ内に埋められる形となり、
ＩＣ１０は、上面位置が基板１１の上面位置程度とな
り、平坦化される。ＩＣ１０は、ボンディングパッド１
０ａから引き出されるワイヤ１２ａ，１２ｂを介して、
それぞれ基板１１上の接続箇所１１ａ、及びアース面３
に対して接続される。
【００１４】上述したように、パスコン６は、配線用枠
体４上に設けられており、パッケージ１内でＩＣ１０等
の電子回路素子が設けられる実装箇所以外の箇所で、か
つこの電子回路素子近傍に設けることができたためノイ
ズを発生することなく短距離でアースに接続することが
できる。
体４上に設けられており、パッケージ１内でＩＣ１０等
の電子回路素子が設けられる実装箇所以外の箇所で、か
つこの電子回路素子近傍に設けることができたためノイ
ズを発生することなく短距離でアースに接続することが
できる。
【００１５】
【考案の効果】本考案によれば、電子回路素子が実装さ
れる基台の周囲には、電子回路素子を外部に接続する配
線用枠体が設けられるが、この配線用枠体のリードのう
ち少なくとも隣接する電源ラインとアースラインには、
この間隔に対応して両端に電極が設けられたバイパスコ
ンデンサを固定し、配線用枠体上のバイパスコンデンサ
の周囲はこのバイパスコンデンサの高さ程度に積層基板
を積層して覆い、キャップで密閉される構成であるた
め、電子回路素子の実装箇所である基台の面積を増大さ
せることなく、電子回路素子に付随するバイパスコンデ
ンサをキャップ密閉用の配線用枠体の一部に配置するこ
とができるようになった。これにより、バイパスコンデ
ンサを含むパッケージ全体を小型化でき、これらを全て
ハイブリッドＩＣ内部に収容することができる効果を有
している。また、バイパスコンデンサは、パッケージ内
で電子回路素子が設けられる実装箇所以外の箇所で、か
つこの電子回路素子近傍に設けることができたため短距
離でアースに接続できノイズを発生することがない。
れる基台の周囲には、電子回路素子を外部に接続する配
線用枠体が設けられるが、この配線用枠体のリードのう
ち少なくとも隣接する電源ラインとアースラインには、
この間隔に対応して両端に電極が設けられたバイパスコ
ンデンサを固定し、配線用枠体上のバイパスコンデンサ
の周囲はこのバイパスコンデンサの高さ程度に積層基板
を積層して覆い、キャップで密閉される構成であるた
め、電子回路素子の実装箇所である基台の面積を増大さ
せることなく、電子回路素子に付随するバイパスコンデ
ンサをキャップ密閉用の配線用枠体の一部に配置するこ
とができるようになった。これにより、バイパスコンデ
ンサを含むパッケージ全体を小型化でき、これらを全て
ハイブリッドＩＣ内部に収容することができる効果を有
している。また、バイパスコンデンサは、パッケージ内
で電子回路素子が設けられる実装箇所以外の箇所で、か
つこの電子回路素子近傍に設けることができたため短距
離でアースに接続できノイズを発生することがない。
【図１】本考案の超高周波ハイブリッドＩＣを示す側断
面図。
面図。
【図２】同ハイブリッドＩＣの平面図。
【図３】従来のハイブリッドＩＣを示す部分側断面図。
１…パッケージ、２…基台、３…アース面、５…リー
ド、６…バイパスコンデンサ（パスコン）、１０…Ｉ
Ｃ、１１…基板、１２ａ，１２ｂ…ワイヤ。
ド、６…バイパスコンデンサ（パスコン）、１０…Ｉ
Ｃ、１１…基板、１２ａ，１２ｂ…ワイヤ。
Claims (1)
- 【請求項１】 基台（２）上の実装箇所に複数の電子回
路素子が設けられてなる超高周波用ハイブリッドＩＣに
おいて、内部が開口され前記基台（２）の縁部周囲に所
定幅を有して設けられる枠体形状をなし、前記電子回路
素子を外部に接続するためのリード（５）の内側端部
（５ａ）が配設された配線用枠体（４）と、両端に電極
を有し、前記配線用枠体上において、前記リードのう
ち、少なくとも隣接する電源ラインとアースラインとの
間に配置され、該両ラインに各々の電極が接続固定され
るバイパスコンデンサ（６）と、内部が開口され前記配
線用枠体の縁部周囲上で前記バイパスコンデンサの外方
に所定幅を有して設けられる枠体形状とされ、少なくと
も該バイパスコンデンサの高さを有して積層される積層
基板（４ａ）と、該積層基板上にシールリングにより密
閉されるキャップ（８）と、を具備することを特徴とす
る超高周波用ハイブリッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP924692U JP2531061Y2 (ja) | 1992-02-27 | 1992-02-27 | 超高周波用ハイブリッドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP924692U JP2531061Y2 (ja) | 1992-02-27 | 1992-02-27 | 超高周波用ハイブリッドｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123552U JPH04123552U (ja) | 1992-11-09 |
| JP2531061Y2 true JP2531061Y2 (ja) | 1997-04-02 |
Family
ID=31899834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP924692U Expired - Lifetime JP2531061Y2 (ja) | 1992-02-27 | 1992-02-27 | 超高周波用ハイブリッドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531061Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025448A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | セラミックパッケージ |
| JPH02177350A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体装置用パッケージ |
-
1992
- 1992-02-27 JP JP924692U patent/JP2531061Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04123552U (ja) | 1992-11-09 |
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