JP2512910B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JP2512910B2 JP2512910B2 JP24468086A JP24468086A JP2512910B2 JP 2512910 B2 JP2512910 B2 JP 2512910B2 JP 24468086 A JP24468086 A JP 24468086A JP 24468086 A JP24468086 A JP 24468086A JP 2512910 B2 JP2512910 B2 JP 2512910B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、命令先取りキユー部を備えたデータ処理
装置に関するものである。
装置に関するものである。
第３図は従来のマイクロプロセツサのブロツク図であ
り、図において、（１）は主記憶部、（２）は８バイト
の命令先取りキユー部、（３）は命令処理部、（４）は
次に命令コードを主記憶部（１）から命令先取りキユー
部（２）に取り込んで格納する場所のアドレスを示す３
ビツトの加算器である入力用ポインタ、（５）は次に命
令先取りキユー部（２）から命令処理部（３）へ送出す
る命令コードの格納場所のアドレスを示す３ビツトの加
算器である出力用ポインタ、（６）は入力用ポインタ
（４）がオーバーフローするたびに＋１加算され、次に
命令先取りキユー部（２）に入力する命令コードの主記
憶部（１）上のアドレスの上位29ビットを示すキユー部
入力用プログラムカウンタ、（８）は32ビツトのプログ
ラムカウンタである。
り、図において、（１）は主記憶部、（２）は８バイト
の命令先取りキユー部、（３）は命令処理部、（４）は
次に命令コードを主記憶部（１）から命令先取りキユー
部（２）に取り込んで格納する場所のアドレスを示す３
ビツトの加算器である入力用ポインタ、（５）は次に命
令先取りキユー部（２）から命令処理部（３）へ送出す
る命令コードの格納場所のアドレスを示す３ビツトの加
算器である出力用ポインタ、（６）は入力用ポインタ
（４）がオーバーフローするたびに＋１加算され、次に
命令先取りキユー部（２）に入力する命令コードの主記
憶部（１）上のアドレスの上位29ビットを示すキユー部
入力用プログラムカウンタ、（８）は32ビツトのプログ
ラムカウンタである。
次に前記マイクロプロセッサの動作について説明す
る。命令コードが主記憶部（１）から命令先取りキユー
部（２）に取り込まれる際、命令コードは入力用ポイン
タ（４）の値が示すアドレスに格納される。このとき、
命令コードの主記憶部（１）上でのアドレスの下位３ビ
ツトと、入力用ポインタ（４）の値が一致するように命
令先取りキュー部（２）に格納している。そして、命令
コードを格納すると３ビツト加算器である入力用ポイン
タ（４）は＋１加算されて、次の命令コードが入るべき
命令先取りキュー部（２）でのアドレスを示す。これが
繰り返され入力用ポインタ（４）の値がオーバーフロー
して上位の８バイト整地された空間に移つたとき、つま
り、入力用ポインタ（４）の値が７に＋１加算されて０
になつた時、キユー時入力用プログラムカウンタ（６）
の値を＋１加算させる。こうすると、キユー部入力用プ
ログラムカウンタ（６）の値は、次に命令先取りキユー
部（２）に取り込まれる命令コードの主記憶部（１）上
のアドレスの上位29ビツトを示すことになる。
る。命令コードが主記憶部（１）から命令先取りキユー
部（２）に取り込まれる際、命令コードは入力用ポイン
タ（４）の値が示すアドレスに格納される。このとき、
命令コードの主記憶部（１）上でのアドレスの下位３ビ
ツトと、入力用ポインタ（４）の値が一致するように命
令先取りキュー部（２）に格納している。そして、命令
コードを格納すると３ビツト加算器である入力用ポイン
タ（４）は＋１加算されて、次の命令コードが入るべき
命令先取りキュー部（２）でのアドレスを示す。これが
繰り返され入力用ポインタ（４）の値がオーバーフロー
して上位の８バイト整地された空間に移つたとき、つま
り、入力用ポインタ（４）の値が７に＋１加算されて０
になつた時、キユー時入力用プログラムカウンタ（６）
の値を＋１加算させる。こうすると、キユー部入力用プ
ログラムカウンタ（６）の値は、次に命令先取りキユー
部（２）に取り込まれる命令コードの主記憶部（１）上
のアドレスの上位29ビツトを示すことになる。
一方、命令コードを命令先取りキユー部（２）から命
令処理部（３）に送出する際には、出力用ポインタ
（５）の値が示すアドレスに格納されている命令コード
を送出する。出力用ポインタ（５）も３ビツトの加算器
でその値の示すアドレスに格納されている命令コードが
命令処理部（３）に送出されると＋１加算されて次に送
出すべき命令コードの格納されているアドレスを示す。
この値はその命令コードの主記憶部（１）上のアドレス
の下位３ビツトと一致している。命令処理部（３）に取
り込まれた命令コードはここで処理されると、＋１を現
在のプログラムカウンタ（８）の値に加算して、次に処
理すべき命令コードのプログラムカウンタ値を算出した
後、次の命令コードを命令先取りキユー部（２）から命
令処理部（３）に取り込む。可変長の命令セツトでは、
１つの命令が命令先取りキユー部（２）中の複数個の命
令コードから成り立つている場合がある。そのような命
令は命令先取りキユー部（２）では複数個の場所に格納
されることになる。したがつて１つの命令を処理する際
に複数個の命令コードを命令先取りキユー部（２）から
命令処理部（３）に取り込み、その命令に必要な命令コ
ードの数を数えなければならない。この数が命令長であ
り、これを、現在のプログラムカウンタ（８）の値に加
算して、次に処理すべき命令のプログラムカウンタ値を
算出する。
令処理部（３）に送出する際には、出力用ポインタ
（５）の値が示すアドレスに格納されている命令コード
を送出する。出力用ポインタ（５）も３ビツトの加算器
でその値の示すアドレスに格納されている命令コードが
命令処理部（３）に送出されると＋１加算されて次に送
出すべき命令コードの格納されているアドレスを示す。
この値はその命令コードの主記憶部（１）上のアドレス
の下位３ビツトと一致している。命令処理部（３）に取
り込まれた命令コードはここで処理されると、＋１を現
在のプログラムカウンタ（８）の値に加算して、次に処
理すべき命令コードのプログラムカウンタ値を算出した
後、次の命令コードを命令先取りキユー部（２）から命
令処理部（３）に取り込む。可変長の命令セツトでは、
１つの命令が命令先取りキユー部（２）中の複数個の命
令コードから成り立つている場合がある。そのような命
令は命令先取りキユー部（２）では複数個の場所に格納
されることになる。したがつて１つの命令を処理する際
に複数個の命令コードを命令先取りキユー部（２）から
命令処理部（３）に取り込み、その命令に必要な命令コ
ードの数を数えなければならない。この数が命令長であ
り、これを、現在のプログラムカウンタ（８）の値に加
算して、次に処理すべき命令のプログラムカウンタ値を
算出する。
従来のデータ処理装置は以上のように構成されている
ので、命令処理部で命令コードが処理されると＋１を現
在のプログラムカウンタの値に加えて次に処理すべき命
令コードのプログラムカウンタに得なければならず、＋
１を加えるためにプログラムカウンタ用の加算器が必要
である。特に可変長命令セットの場合、次に処理すべき
命令のプログラムカウンタ値を得るためには現在のプロ
グラムカウンタ値に、現在処理中の命令が要する命令先
取りキユー部中の命令コードの数を数えなければならな
い。したがつて、可変長の命令セツトの場合には命令コ
ードの数を数えなければならない分時間がかかるので、
その分高速の加算器が必要であるという問題点があつ
た。
ので、命令処理部で命令コードが処理されると＋１を現
在のプログラムカウンタの値に加えて次に処理すべき命
令コードのプログラムカウンタに得なければならず、＋
１を加えるためにプログラムカウンタ用の加算器が必要
である。特に可変長命令セットの場合、次に処理すべき
命令のプログラムカウンタ値を得るためには現在のプロ
グラムカウンタ値に、現在処理中の命令が要する命令先
取りキユー部中の命令コードの数を数えなければならな
い。したがつて、可変長の命令セツトの場合には命令コ
ードの数を数えなければならない分時間がかかるので、
その分高速の加算器が必要であるという問題点があつ
た。
この発明は上記のような問題点を改善するためになさ
れたもので、命令処理部にプログラムカウンタ値を得る
ための回路を簡略化することを目的とする。
れたもので、命令処理部にプログラムカウンタ値を得る
ための回路を簡略化することを目的とする。
この発明に係るデータ処理装置は、次に命令先取りキ
ユー部から命令処理部に送出すべき命令コードの格納さ
れている場所のアドレスを指定する３ビツト加算器であ
る出力用ポインタと、出力用ポインタの値がオーバーフ
ローするごとにその時のキユー部入力用プログラムカウ
ンタの値を取り込みキユー部出力用プログラムカウンタ
を備えたものである。
ユー部から命令処理部に送出すべき命令コードの格納さ
れている場所のアドレスを指定する３ビツト加算器であ
る出力用ポインタと、出力用ポインタの値がオーバーフ
ローするごとにその時のキユー部入力用プログラムカウ
ンタの値を取り込みキユー部出力用プログラムカウンタ
を備えたものである。
この発明におけるデータ処理装置は、出力用ポインタ
がオーバーフローするごとにキユー部出力用プログラム
カウンタにキユー部入力用プログラムカウンタの値を取
り込むことによつて、次に命令先取りキユー部から命令
処理部に送出される命令コードの主記憶部上でのアドレ
スの上位ビツトを得ることができ、出力用ポインタの値
とキユー部出力用プログラムカウンタの値とを組み合わ
せて、この値を次に命令処理部で処理を行う命令コード
のプログラムカウンタ値として命令処理部へ送り込む。
がオーバーフローするごとにキユー部出力用プログラム
カウンタにキユー部入力用プログラムカウンタの値を取
り込むことによつて、次に命令先取りキユー部から命令
処理部に送出される命令コードの主記憶部上でのアドレ
スの上位ビツトを得ることができ、出力用ポインタの値
とキユー部出力用プログラムカウンタの値とを組み合わ
せて、この値を次に命令処理部で処理を行う命令コード
のプログラムカウンタ値として命令処理部へ送り込む。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例によるマイクロプロセツサの
ブロツク図であり、（１）は主記憶部、（２）は主記憶
部（１）から命令コードを先取りして保持する８バイト
の命令先取りキユー部、（３）は命令処理部、（４）は
次の命令コードを主記憶部（１）から命令先取りキユー
（２）に取り込み格納しておく場所のアドレスを示す３
ビツトの加算器である入力用ポインタ、（５）は次に命
令先取りキユー部（２）から命令処理部（３）へ送出す
る命令コードの格納場所のアドレスを示す３ビツトの加
算器である出力用ポインタ、（６）は入力用ポインタ
（４）がオーバーフローするたびに＋１加算され、次に
命令先取りキユー部（２）に入力する命令コードの主記
憶部（１）上のアドレスの上位29ビツトを示すキユー部
入力用プログラムカウンタ、（７）は出力用ポインタ
（５）がオーバーフローするたびにキユー部入力用プロ
グラムカウンタ（６）の値を取り込み次に命令処理部
（３）へ送出される命令コードの主記憶部（１）上のア
ドレスの上位29ビツトを示すキユー部出力用プログラム
カウンタ、（８）は32ビツトのプログラムカウンタであ
る。
１図はこの発明の一実施例によるマイクロプロセツサの
ブロツク図であり、（１）は主記憶部、（２）は主記憶
部（１）から命令コードを先取りして保持する８バイト
の命令先取りキユー部、（３）は命令処理部、（４）は
次の命令コードを主記憶部（１）から命令先取りキユー
（２）に取り込み格納しておく場所のアドレスを示す３
ビツトの加算器である入力用ポインタ、（５）は次に命
令先取りキユー部（２）から命令処理部（３）へ送出す
る命令コードの格納場所のアドレスを示す３ビツトの加
算器である出力用ポインタ、（６）は入力用ポインタ
（４）がオーバーフローするたびに＋１加算され、次に
命令先取りキユー部（２）に入力する命令コードの主記
憶部（１）上のアドレスの上位29ビツトを示すキユー部
入力用プログラムカウンタ、（７）は出力用ポインタ
（５）がオーバーフローするたびにキユー部入力用プロ
グラムカウンタ（６）の値を取り込み次に命令処理部
（３）へ送出される命令コードの主記憶部（１）上のア
ドレスの上位29ビツトを示すキユー部出力用プログラム
カウンタ、（８）は32ビツトのプログラムカウンタであ
る。
第２図は入力用ポインタ（４）と出力用ポインタ
（５）の働きを説明した図である。
（５）の働きを説明した図である。
次いで上記実施例の動作について説明する。命令コー
ドが主記憶部（１）から命令先取りキユー部（２）に取
り込まれる際、命令コードは入力用ポインタ（４）の値
が示すアドレスに格納される。このとき、入力用ポイン
タ（４）は＋１加算されて次の命令コードが入るべきア
ドレスを示す。一方、命令コードを命令先取りキユー部
（２）から命令処理部（３）に送出する際には、出力用
ポインタ（５）の値が示すアドレスに格納されている命
令コードを送出する。このとき、出力用ポインタ（５）
は＋１加算されて次に送出される命令コードの格納場所
のアドレスを示す。
ドが主記憶部（１）から命令先取りキユー部（２）に取
り込まれる際、命令コードは入力用ポインタ（４）の値
が示すアドレスに格納される。このとき、入力用ポイン
タ（４）は＋１加算されて次の命令コードが入るべきア
ドレスを示す。一方、命令コードを命令先取りキユー部
（２）から命令処理部（３）に送出する際には、出力用
ポインタ（５）の値が示すアドレスに格納されている命
令コードを送出する。このとき、出力用ポインタ（５）
は＋１加算されて次に送出される命令コードの格納場所
のアドレスを示す。
ここで、入力用ポインタ（４）と出力用ポインタ
（５）の関係について述べる。命令先取りキユー部
（２）に取り込まれる命令コードは、その命令コードの
主記憶部（１）上におけるアドレスの下位３ビツトと入
力用ポインタ（４）の値とが一致するように取り込まれ
ている。したがつて入力用ポインタ（４）の値は、次に
命令先取りキユー部（２）に取り込まれる命令コードを
格納する場所のアドレスを示すと同時にその命令コード
の主記憶部（１）におけるアドレスの下位３ビツトを示
している。また、出力用ポインタ（５）の値も次に命令
処理部（３）に送出される命令コードの格納場所のアド
レスを示すと同期にその命令コードの主記憶部（１）に
おけるアドレスの下位３ビツトを示している。入力用ポ
インタ（４）と出力用ポインタ（５）の関係は第２図に
おけるA,Bで示すような２種類しかない。Ａは入力用ポ
インタ（４）と出力用ポインタ（５）が同位の８バイト
整地された空間を指している状態、Ｂは入力用ポインタ
（４）が出力用ポインタ（５）よりも上位の８バイト整
地された空間を指している状態である。入力用ポインタ
（４）と出力用ポインタ（５）の指すアドレス間には８
バイトの命令コードしか入らないので、入力用ポインタ
（４）がＢの状態よりさらに上位の８バイト整地された
空間を指すことはできず、また出力用ポインタ（５）が
入力用ポインタ（５）より上位のアドレスを指すことは
できないので、結局上に述べたようなA,B2種類の状態し
か許されない。入力用ポインタ（４）の値がオーバーフ
ローして上位の８バイド整地された空間に移るとき、つ
まりＡからＢの状態に移るときにはキユー部入力用プロ
グラムカウンタ（６）の値を＋１加算させて次に命令先
取りキユー部（２）に取り込まれる命令コードの主記憶
部（１）におけるアドレスの上位29ビツトを示す。これ
を第２図におけるＣに示してある。一方、出力用ポイン
タ（５）の値がオーバーフローして上位の８バイト整地
された空間に移るときには、ＢからＡの状態に移ること
になる。このとき、次に命令処理部（３）へ送出される
命令コードの主記憶部（１）におけるアドレスの上位29
ビツトをキユー部出力用プログラムカウンタ（７）の値
で表わすためには、キユー部出力用プログラムカウンタ
（７）の値を＋１加算しなければならない。ところが加
算器を用いて＋１加算しなくても、出力用ポインタ
（５）は入力用ポインタ（４）と同位の８バイト整地さ
れた空間に移つたのだから、キユー部入力部プログラム
カウンタ（６）の値をそのまま用いることができる。そ
こで、出力用ポインタ（５）がオーバーフローするごと
にキユー部入力用プログラムカウンタ（６）の値をキユ
ー部出力用プログラムカウンタ（７）に取り込むように
すれば、キユー部出力用プログラムカウンタ（７）の値
は、次に命令処理部（３）に送出される命令コードの主
記憶部（１）におけるアドレスの上位29ビツトを示すこ
とになる。これを第２図におけるＤに示してある。
（５）の関係について述べる。命令先取りキユー部
（２）に取り込まれる命令コードは、その命令コードの
主記憶部（１）上におけるアドレスの下位３ビツトと入
力用ポインタ（４）の値とが一致するように取り込まれ
ている。したがつて入力用ポインタ（４）の値は、次に
命令先取りキユー部（２）に取り込まれる命令コードを
格納する場所のアドレスを示すと同時にその命令コード
の主記憶部（１）におけるアドレスの下位３ビツトを示
している。また、出力用ポインタ（５）の値も次に命令
処理部（３）に送出される命令コードの格納場所のアド
レスを示すと同期にその命令コードの主記憶部（１）に
おけるアドレスの下位３ビツトを示している。入力用ポ
インタ（４）と出力用ポインタ（５）の関係は第２図に
おけるA,Bで示すような２種類しかない。Ａは入力用ポ
インタ（４）と出力用ポインタ（５）が同位の８バイト
整地された空間を指している状態、Ｂは入力用ポインタ
（４）が出力用ポインタ（５）よりも上位の８バイト整
地された空間を指している状態である。入力用ポインタ
（４）と出力用ポインタ（５）の指すアドレス間には８
バイトの命令コードしか入らないので、入力用ポインタ
（４）がＢの状態よりさらに上位の８バイト整地された
空間を指すことはできず、また出力用ポインタ（５）が
入力用ポインタ（５）より上位のアドレスを指すことは
できないので、結局上に述べたようなA,B2種類の状態し
か許されない。入力用ポインタ（４）の値がオーバーフ
ローして上位の８バイド整地された空間に移るとき、つ
まりＡからＢの状態に移るときにはキユー部入力用プロ
グラムカウンタ（６）の値を＋１加算させて次に命令先
取りキユー部（２）に取り込まれる命令コードの主記憶
部（１）におけるアドレスの上位29ビツトを示す。これ
を第２図におけるＣに示してある。一方、出力用ポイン
タ（５）の値がオーバーフローして上位の８バイト整地
された空間に移るときには、ＢからＡの状態に移ること
になる。このとき、次に命令処理部（３）へ送出される
命令コードの主記憶部（１）におけるアドレスの上位29
ビツトをキユー部出力用プログラムカウンタ（７）の値
で表わすためには、キユー部出力用プログラムカウンタ
（７）の値を＋１加算しなければならない。ところが加
算器を用いて＋１加算しなくても、出力用ポインタ
（５）は入力用ポインタ（４）と同位の８バイト整地さ
れた空間に移つたのだから、キユー部入力部プログラム
カウンタ（６）の値をそのまま用いることができる。そ
こで、出力用ポインタ（５）がオーバーフローするごと
にキユー部入力用プログラムカウンタ（６）の値をキユ
ー部出力用プログラムカウンタ（７）に取り込むように
すれば、キユー部出力用プログラムカウンタ（７）の値
は、次に命令処理部（３）に送出される命令コードの主
記憶部（１）におけるアドレスの上位29ビツトを示すこ
とになる。これを第２図におけるＤに示してある。
したがつて、命令コードを命令先取りキユー部（２）
から命令処理部（３）に送出すると同時に、プログラム
カウンタ（８）の上位29ビツトにキユー部出力用プログ
ラムカウンタ（７）の値を、下位３ビツトに出力用ポイ
ンタ（５）の値を送り込めば、プログラムカウンタ
（８）の値は、命令処理部（３）に取り込まれた命令コ
ードのプログラムカウンタ値を示す。
から命令処理部（３）に送出すると同時に、プログラム
カウンタ（８）の上位29ビツトにキユー部出力用プログ
ラムカウンタ（７）の値を、下位３ビツトに出力用ポイ
ンタ（５）の値を送り込めば、プログラムカウンタ
（８）の値は、命令処理部（３）に取り込まれた命令コ
ードのプログラムカウンタ値を示す。
このように、キユー部入力用プログラムカウンタ
（６）の値を利用することによつて、加算器使わずにプ
ログラムカウンタ値を得ることができる。
（６）の値を利用することによつて、加算器使わずにプ
ログラムカウンタ値を得ることができる。
以上のように、この発明によれば出力用ポインタがオ
ーバーフローするごとにその時のキユー部入力用プログ
ラムカウンタの値を取り込むキユー部出力用プログラム
カウンタを備えることにより、次に命令処理部に取り込
まれる命令コードのプログラムカウンタ値の上位アドレ
スが得られ、また、下位アドレスは出力用ポインタの値
から得られるので、従来の装置で必要であつた＋１を加
えるための加算器が不用となり、プログラムカウンタ値
を得るための回路が簡略化されるという効果がある。ま
た、可変長の命令セツトの場合にも命令長を加える必要
がないため高速の加算器は不用となり、上記と同じ効果
が得られる。
ーバーフローするごとにその時のキユー部入力用プログ
ラムカウンタの値を取り込むキユー部出力用プログラム
カウンタを備えることにより、次に命令処理部に取り込
まれる命令コードのプログラムカウンタ値の上位アドレ
スが得られ、また、下位アドレスは出力用ポインタの値
から得られるので、従来の装置で必要であつた＋１を加
えるための加算器が不用となり、プログラムカウンタ値
を得るための回路が簡略化されるという効果がある。ま
た、可変長の命令セツトの場合にも命令長を加える必要
がないため高速の加算器は不用となり、上記と同じ効果
が得られる。
第１図はこの発明の一実施例によるマイクロプロセツサ
のブロック図、第２図は第１図の入力用ポインタと出力
用ポインタの働きを説明した図、第３図は従来のマイク
ロプロセツサのブロツク図である。 図において、（１）は主記憶部、（２）は命令先取りキ
ユー部、（３）は命令処理部、（４）は入力用ポイン
タ、（５）は出力用ポインタ、（６）はキユー部入力用
プログラムカウンタ、（７）はキユー部出力用プログラ
ムカウンタ、（８）はプログラムカウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。
のブロック図、第２図は第１図の入力用ポインタと出力
用ポインタの働きを説明した図、第３図は従来のマイク
ロプロセツサのブロツク図である。 図において、（１）は主記憶部、（２）は命令先取りキ
ユー部、（３）は命令処理部、（４）は入力用ポイン
タ、（５）は出力用ポインタ、（６）はキユー部入力用
プログラムカウンタ、（７）はキユー部出力用プログラ
ムカウンタ、（８）はプログラムカウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】複数の命令を一定規則に従う領域認識記号
で順序付けされた複数の領域に格納する第一の記憶装置
と、上記第一の記憶装置の第一の領域認識記号で区別さ
れる領域に格納された一つまたは複数の命令からなる第
一の命令列を処理する命令処理装置と、上記第一の命令
列が上記命令処理装置で処理されている間に上記第一の
命令列の次に上記命令処理装置で処理されるべき上記第
一の記憶装置の第二の領域認識記号で区別される領域に
格納された一つまたは複数の命令からなる命令列を2
n（ｎは整数）個先取りして記憶する第二の記憶装置
と、上記第二の記憶装置が上記第一の記憶装置から次に
取り込む命令を格納すべき上記第二の記憶装置の領域を
示すｎビツト幅の入力位置指示装置と、上記第二の記憶
装置が上記命令処理装置へ次に送り込むべき命令を格納
している上記第二の記憶装置の領域を示すｎビツト幅の
出力位置指示装置と、上記入力位置指示装置からの指令
で＋１づつ保持内容を増加するインクリメント装置と、
上記出力位置指示装置からの指令で上記インクリメント
装置の内容を入力する第三の記憶装置とを備え、上記命
令処理装置からの指令で上記第三の記憶装置の内容を上
位ビツトに、上記出力位置指示装置の内容を下位ビツト
にして連結した値を上記命令処理装置に出力することを
特徴としたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24468086A JP2512910B2 (ja) | 1986-10-14 | 1986-10-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24468086A JP2512910B2 (ja) | 1986-10-14 | 1986-10-14 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6398037A JPS6398037A (ja) | 1988-04-28 |
| JP2512910B2 true JP2512910B2 (ja) | 1996-07-03 |
Family
ID=17122349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24468086A Expired - Lifetime JP2512910B2 (ja) | 1986-10-14 | 1986-10-14 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197545A (ja) * | 1991-12-10 | 1993-08-06 | Mitsubishi Electric Corp | マイクロコンピュータ |
-
1986
- 1986-10-14 JP JP24468086A patent/JP2512910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6398037A (ja) | 1988-04-28 |
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