JP2024046346A - 貫通電極基板、及びその製造方法 - Google Patents

Abstract

【課題】 貫通電極における電気的接続の信頼性を向上させる。【解決手段】 貫通電極基板１は、基板１０と、バリア層２１と、第１シード層２２と、第２シード層２３と、第１電極層２４と、第２電極層２５とを含む。基板１０は、ガラスで構成され、第１面及び第２面を有し、第１面に設けられた第１ホールと、第２面に設けられた第２ホールとを有する。第１ホール及び第２ホールは、第１面及び第２面の間を貫通する貫通孔を構成する。バリア層２１は、第１ホールの内面を覆い、金属で構成される。第１シード層２２は、第２ホールの内面を覆い、バリア層２１と電気的に接続され、金属で構成される。第２シード層２３は、バリア層２１を覆い、金属で構成される。第１電極層２４は、第２シード層２３上に設けられ、第１ホールを埋め込むように構成される。第２電極層２５は、第１シード層２２上に設けられ、第２ホールを埋め込むように構成される。【選択図】 図１

Description

本発明は、貫通電極基板、及びその製造方法に関する。

半導体チップを３次元に実装した半導体装置が知られている。このような半導体装置において、貫通電極を備えた実装基板（貫通電極基板と称する）が用いられる。貫通電極は、貫通電極基板に形成された貫通孔の内部を金属で被膜して形成される。３次元実装技術を用いることで、高集積化と実装面積の低減とが同時に実現できる。

貫通電極基板の材料としては、シリコン、有機材料、及びガラスなどが使用されている。その中でもガラスは、優れた絶縁性、温度及び湿度に対する形状安定性、耐薬品性、及び表面平滑性などの特徴を有しており、高周波デバイス向けの実装基板の材料としても期待されている。

ガラスを材料とした貫通電極基板の加工プロセスについて、例えば特許文献1では、レーザー改質及びウェットエッチングによりガラス基板に貫通孔を形成し、貫通孔内部をメタライズすることで貫通電極基板を形成している。

貫通孔の径に対する貫通孔の長さ（ガラス基板の厚さ）の割合をアスペクト比と呼ぶ。貫通孔の径を小さくすることで、ガラス基板に貫通孔を高密度で形成することが可能となる。このため、配線の高密度化に対応するべく、今後、貫通孔のアスペクト比は大きくなっていくと予想される。また、ガラス基板を薄くすることによっても貫通孔の径を広がりにくくすることができる。しかし、この場合は板厚低下によるガラス基板の強度低下が懸念される。

貫通孔に貫通電極を形成する工程では、例えばスパッタリングのようなドライプロセスによって貫通孔内部に金属層を成膜する。この場合、高アスペクト比の貫通孔になるほど、貫通孔内壁に金属層が成膜されにくくなる。これにより、貫通孔内の金属層のカバレッジ性、及び電気的接続の信頼性が低下してしまう。

特開２０２１－５２１９３号公報

本発明は、貫通電極における電気的接続の信頼性を向上させることが可能な貫通電極基板、及びその製造方法を提供する。

本発明の第１態様によると、ガラスで構成され、第１面及び第２面を有し、前記第１面に設けられた第１ホールと、前記第２面に設けられた第２ホールとを有し、前記第１ホール及び前記第２ホールは、前記第１面及び前記第２面の間を貫通する貫通孔を構成する、基板と、前記第１ホールの内面を覆い、金属で構成されたバリア層と、前記第２ホールの内面を覆い、前記バリア層と電気的に接続され、金属で構成された第１シード層と、前記バリア層を覆い、金属で構成された第２シード層と、前記第２シード層上に設けられ、前記第１ホールを埋め込むように構成された第１電極層と、前記第１シード層上に設けられ、前記第２ホールを埋め込むように構成された第２電極層と、を具備する貫通電極基板が提供される。

本発明の第２態様によると、前記第１ホールの径は、前記第２ホールの径より小さい、第１態様に係る貫通電極基板が提供される。

本発明の第３態様によると、前記第１ホールの深さは、前記第２ホールの深さより浅い、第１態様に係る貫通電極基板が提供される。

本発明の第４態様によると、前記第１ホールの径は、前記第２ホールの径と同じである、第１態様に係る貫通電極基板が提供される。

本発明の第５態様によると、前記第１ホールの深さは、前記第２ホールの深さと同じである、第１態様に係る貫通電極基板が提供される。

本発明の第６態様によると、前記第１ホール及び前記第２ホールはそれぞれ、放物面を有する、第１態様に係る貫通電極基板が提供される。

本発明の第７態様によると、前記バリア層は、フッ酸を含む溶液に耐性を有する金属で構成される、第１態様に係る貫通電極基板が提供される。

本発明の第８態様によると、前記第１シード層及び前記第２シード層の少なくとも１つは、２種類の金属層の積層膜で構成される、第１態様に係る貫通電極基板が提供される。

本発明の第９態様によると、ガラスで構成され、第１面及び第２面を有する基板を準備する工程と、前記基板にレーザー光を照射し、前記第１面から前記第２面に達する改質部分を形成する工程と、前記基板の前記第２面に、金属で構成された第１バリア層を形成する工程と、前記基板の前記第１面をウェットエッチングし、前記第１面に、前記基板の厚さより浅い第１ホールを形成する工程と、前記第１バリア層を除去する工程と、前記第１ホールの内面を覆うように、金属で構成された第２バリア層を形成する工程と、前記基板の前記第２面をウェットエッチングし、前記第２面に、前記第２バリア層に達する第２ホールを形成する工程と、前記第２ホールの内面を覆うように、金属で構成された第１シード層を形成する工程と、前記第２バリア層を覆うように、金属で構成された第２シード層を形成する工程と、前記第１ホールを埋め込むように、前記第２シード層上に第１電極層を形成する工程と、前記第２ホールを埋め込むように、前記第１シード層上に第２電極層を形成する工程と、を具備する貫通電極基板の製造方法が提供される。

本発明の第１０態様によると、前記第１面のウェットエッチングの時間は、前記第２面のウェットエッチングの時間より短い、第９態様に係る貫通電極基板の製造方法が提供される。

本発明の第１１態様によると、前記第１面のウェットエッチングの時間は、前記第２面のウェットエッチングの時間と同じである、第９態様に係る貫通電極基板の製造方法が提供される。

本発明の第１２態様によると、前記第１シード層及び前記第２シード層は、スパッタリング、又は無電解めっきを用いて形成される、第９態様に係る貫通電極基板の製造方法が提供される。

本発明の第１３態様によると、前記第１電極層及び前記第２電極層は、電解めっきを用いて形成される、第９態様に係る貫通電極基板の製造方法が提供される。

本発明によれば、貫通電極における電気的接続の信頼性を向上させることが可能な貫通電極基板、及びその製造方法を提供することができる。

図１は、本発明の実施形態に係る貫通電極基板の断面図である。 図２は、貫通電極基板を備えた半導体装置の断面図である。 図３は、貫通電極基板の製造方法を説明する断面図である。 図４は、図３に続く貫通電極基板の製造方法を説明する断面図である。 図５は、図４に続く貫通電極基板の製造方法を説明する断面図である。 図６は、図５に続く貫通電極基板の製造方法を説明する平面図である。 図７は、図５に続く貫通電極基板の製造方法を説明する断面図である。 図８は、図７に続く貫通電極基板の製造方法を説明する断面図である。 図９は、図８に続く貫通電極基板の製造方法を説明する断面図である。 図１０は、図９に続く貫通電極基板の製造方法を説明する下面図である。 図１１は、図９に続く貫通電極基板の製造方法を説明する断面図である。 図１２は、図１１に続く貫通電極基板の製造方法を説明する断面図である。 図１３は、図１２に続く貫通電極基板の製造方法を説明する断面図である。 図１４は、図１３に続く貫通電極基板の製造方法を説明する断面図である。 図１５は、図１４に続く貫通電極基板の製造方法を説明する断面図である。 図１６は、図１５に続く貫通電極基板の製造方法を説明する断面図である。 図１７は、図１６に続く貫通電極基板の製造方法を説明する断面図である。 図１８は、図１７に続く貫通電極基板の製造方法を説明する断面図である。 図１９は、図１８に続く貫通電極基板の製造方法を説明する断面図である。 図２０は、図１９に続く貫通電極基板の製造方法を説明する断面図である。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。

［１］ 貫通電極基板１の構成
図１は、本発明の実施形態に係る貫通電極基板１の断面図である。貫通電極基板１は、ガラス基板１０を備える。

ガラス基板１０の対向する２つの面のうち一方の面（例えば上面）を第１面Ｓ１、他方の面（例えば底面）を第２面Ｓ２と称する。ガラス基板１０を構成するガラスの具体的な種類としては、特に限定されず、様々な種類の材料を用いることができる。例えば、ガラス基板１０としては、無アルカリガラス、又は石英ガラスなどを用いることができる。ガラス基板１０の厚さは、求められる仕様に応じて適宜設定可能である。

ガラス基板１０の第１面Ｓ１には、複数の第１ホール１２が設けられる。図１では、２個の第１ホール１２を一例として示している。複数の第１ホール１２は、図面の奥行き方向にも配置される。第１ホール１２の平面形状は、円又は楕円である。第１ホール１２の径は、深くなるにつれて小さくなる。すなわち、第１ホール１２は、放物面を有する。本実施形態において、ホールの径とは、特に位置を限定しない場合は、最上面における径を意味し、また、ホールが円でない場合は最も長い径を意味する。

第１ホール１２の深さは、ガラス基板１０を貫通しない深さに設定される。本実施形態では、一例として、第１ホール１２の深さは、ガラス基板１０の厚さの半分より浅く設定される。他の実施例として、第１ホール１２の深さは、ガラス基板１０の厚さの半分と略同じでもよく、ガラス基板１０の厚さの半分より深くてもよい。

ガラス基板１０の第２面Ｓ２には、複数の第２ホール１３が設けられる。複数の第２ホール１３は、複数の第１ホール１２に対応して設けられる。第２ホール１３の平面形状は、円又は楕円である。第２ホール１３の径は、深くなるにつれて小さくなる。すなわち、第２ホール１３は、放物面を有する。第２ホール１３は、ガラス基板１０を貫通しない深さに設定される。本実施形態では、一例として、第２ホール１３の深さは、ガラス基板１０の厚さの半分より深く設定される。第２ホール１３の径は、第１ホール１２の径より大きい。他の実施例として、第２ホール１３の深さは、ガラス基板１０の厚さの半分と略同じでもよく、ガラス基板１０の厚さの半分より浅くてもよい。第２ホール１３の深さは、第１ホール１２の深さとの関係により決定される。第１ホール１２の深さと第２ホール１３の深さとが略同じである場合、第１ホール１２の径と第２ホール１３の径も略同じである。

本実施形態では、第１第１ホール１２と第２ホール１３とを合わせた空間が、ガラス基板１０を貫通する貫通孔（スルーホール）を構成する。

ガラス基板１０の第１面Ｓ１上及び第１ホール１２の内面には、バリア層２１が設けられる。バリア層２１は、第１ホール１２の内面を覆い、かつ貫通孔を塞ぐように構成される。バリア層２１は、金属で構成される。

バリア層２１上及び第１ホール１２内には、電解めっき用のシード層２３が設けられる。シード層２３は、第１ホール１２内において、バリア層２１を覆うように構成される。シード層２３は、金属で構成される。

シード層２３上には、第１ホール１２を埋め込むようにして、電極層２４が設けられる。

ガラス基板１０の第２面Ｓ２上及び第２ホール１３の内面には、電解めっき用のシード層２２が設けられる。シード層２２は、第２ホール１３の内面を覆い、かつ貫通孔を塞ぐように構成される。シード層２２は、バリア層２１に接する。シード層２２は、金属で構成される。

シード層２２上には、第２ホール１３を埋め込むようにして、電極層２５が設けられる。

本実施形態では、上から順に、電極層２４、シード層２３、バリア層２１、シード層２２、及び電極層２５が電気的に接続され、これら複数の層が全体として、ガラス基板１０を貫通する貫通電極を構成する。

複数の電極層２４上には、絶縁層２８が設けられる。絶縁層２８は、隣接する貫通電極の間にも設けられる。絶縁層２８は、複数の電極層２４を部分的に露出するように構成される。

絶縁層２８上には、複数の電極層２４に電気的に接続された複数の配線層３０が設けられる。

複数の電極層２４、絶縁層２８、及び複数の配線層３０上には、カバー層３２が設けられる。カバー層３２は、複数の配線層３０を部分的に露出するように構成される。カバー層３２は、絶縁体で構成される。

カバー層３２上には、複数の配線層３０に電気的に接続された複数の配線層３４が設けられる。複数の配線層３４は、電極パッドとして機能する。

複数の電極層２５上には、絶縁層２９が設けられる。絶縁層２９は、隣接する貫通電極の間にも設けられる。絶縁層２９は、複数の電極層２５を部分的に露出するように構成される。

絶縁層２９上には、複数の電極層２５に電気的に接続された複数の配線層３１が設けられる。

複数の電極層２５、絶縁層２９、及び複数の配線層３１上には、カバー層３３が設けられる。カバー層３３は、複数の配線層３１を部分的に露出するように構成される。カバー層３３は、絶縁体で構成される。

複数の配線層３１上には、複数の半田ボール３５が設けられる。このようにして、本実施形態に係る貫通電極基板１が構成される。

［２］ 半導体装置２の構成
次に、貫通電極基板１を備えた半導体装置２の構成について説明する。図２は、貫通電極基板１を備えた半導体装置２の断面図である。半導体装置２は、貫通電極基板１、複数の集積回路４０、及びプリント基板４１を備える。図２では、一例として、２個の集積回路４０－１、４０－２を示している。

集積回路４０－１、４０－２は、ＩＣ（integrated circuit）チップで構成され、例えばセンサー素子で構成される。貫通電極基板１の複数の配線層３４上には、半田を用いて、２個の集積回路４０－１、４０－２が実装される。

プリント基板４１は、絶縁体の基板の上面及び内部に導体の配線が設けられた電子部品である。プリント基板４１は、ＰＣＢ（printed circuit board）とも呼ばれる。プリント基板４１は、上面に複数の電極パッド４２を備える。プリント基板４１の複数の電極パッド４２上には、半田を用いて、貫通電極基板１が実装される。プリント基板４１の複数の電極パッド４２は、貫通電極基板１の複数の半田ボール３５に電気的に接続される。このようにして、本実施形態に係る半導体装置２が構成される。

［３］ 製造方法
次に、図面を参照しながら、貫通電極基板１を備えた半導体装置２の製造方法について説明する。

図３に示すように、ガラス基板１０を準備する。ガラス基板１０の上面を第１面Ｓ１、底面を第２面Ｓ２と称する。

続いて、図４に示すように、ガラス基板１０にレーザー光を照射し、ガラス基板１０を部分的に改質する。そして、ガラス基板１０に複数の改質部分１１を形成する。レーザー光は、ガラス基板１０の第１面Ｓ１に向けて垂直方向に照射される。レーザー光は、第２面Ｓ２側からガラス基板１０に照射してもよい。レーザー光を照射する位置は、形成すべき複数の貫通電極の位置である。改質部分１１は、ガラス基板１０の第１面Ｓ１から第２面Ｓ２までの長さを有する。改質部分１１の平面形状は、円又は楕円である。また、改質部分１１の面積は、任意に設定可能である。

続いて、図５に示すように、例えばスパッタリングにより、ガラス基板１０の第２面Ｓ２にバリア層２０を成膜する。バリア層２０は、ガラス基板１０をウェットエッチングする際に第２面Ｓ２を保護する機能を有する。バリア層２０としては、ガラス基板１０のウェットエッチング工程に耐性を有する金属が用いられ、具体的には、フッ酸を含む溶液に耐性を有する金属が用いられる。バリア層２１としては、例えば、クロム（Ｃｒ）、又はクロム（Ｃｒ）を含む合金が用いられる。

続いて、図６及び図７に示すように、ガラス基板１０をウェットエッチングし、ガラス基板１０の第１面Ｓ１に、複数の改質部分１１に対応した数の複数の第１ホール１２を形成する。図６は、図７に対応する平面図である。このウェットエッチング工程において、改質部分１１は、母体に比べて十分エッチング速度が速いため、選択的なエッチングが可能となる。エッチング液としては、ガラスを腐食できる溶液が用いられ、例えばフッ酸を含む溶液が用いられる。第１ホール１２の平面形状は、円又は楕円である。第１ホール１２の径は、深くなるにつれて小さくなる。

第１ホール１２の深さは、ガラス基板１０を貫通しない深さに設定される。第１ホール１２の深さは、ウェットエッチングの時間によって制御できる。ウェットエッチングにおけるエッチング速度は、ガラスとエッチング液とから予め算出される。第１ホール１２が所望の深さになるように、エッチング時間が制御される。本実施形態では、一例として、第１ホール１２の深さは、ガラス基板１０の厚さの半分より浅く設定される。

続いて、図８に示すように、例えばウェットエッチングにより、バリア層２０を除去する。

続いて、図９に示すように、例えばスパッタリングにより、ガラス基板１０の第１面Ｓ１にバリア層２１を成膜する。この時、バリア層２１は、第１ホール１２の底部及び側面にも形成される。バリア層２１としては、ガラス基板１０のウェットエッチング工程に耐性を有する金属が用いられ、具体的には、フッ酸を含む溶液に耐性を有する金属が用いられる。バリア層２１としては、例えば、クロム（Ｃｒ）、又はクロム（Ｃｒ）を含む合金が用いられる。

続いて、図１０及び図１１に示すように、ガラス基板１０をウェットエッチングし、ガラス基板１０の第２面Ｓ２に、複数の改質部分１１に対応した数の複数の第２ホール１３を形成する。図１０は、図１１に対応する下面図である。エッチング液としては、ガラスを腐食できる溶液が用いられ、例えばフッ酸を含む溶液が用いられる。平面視において、複数の第２ホール１３はそれぞれ、複数の第１ホール１２と重なるように形成される。第２ホール１３の平面形状は、円又は楕円である。第２ホール１３の径は、深くなるにつれて小さくなる。

第２ホール１３は、ガラス基板１０を貫通しない深さに設定される。第２ホール１３の深さは、ウェットエッチングの時間によって制御できる。さらに、第２ホール１３用のウェットエッチングは、第１ホール１２内のバリア層２１を露出するように行われる。これにより、第２ホール１３は、第１ホール１２内のバリア層２１の最下部を露出する。第２ホール１３の深さは、おおよそガラス基板１０の第２面Ｓ２から第１ホール１２内のバリア層２１の最下部までの深さに設定される。本実施形態では、一例として、第２ホール１３の深さは、ガラス基板１０の厚さの半分より深く設定される。第２ホール１３の径は、第１ホール１２の径より大きい。この工程により、ガラス基板１０を貫通する貫通孔（第１第１ホール１２と第２ホール１３とからなる）が形成される。

他の実施例として、第１ホール１２の深さと第２ホール１３の深さとは略同じでもよい。また、第１ホール１２の深さは、第２ホール１３より深くてもよい。第１ホール１２の深さと第２ホール１３の深さとの関係は、ウェットエッチングの時間によって適宜設定可能である。

続いて、図１２に示すように、例えばスパッタリング又は無電解めっきを用いて、ガラス基板１０の第２面Ｓ２に、電解めっき用のシード層２２を成膜する。この時、シード層２２は、第２ホール１３の底部及び側面にも形成される。シード層２２は、金属で構成される。シード層２２は、第１ホール１２内のバリア層２１と接しかつ電気的に接続される。

シード層２２は、例えば、銅（Ｃｕ）の単層、チタン（Ｔｉ）と銅（Ｃｕ）とがこの順に積層された積層膜、又はニッケル（Ｎｉ）と銅（Ｃｕ）とがこの順に積層された積層膜で構成される。銅（Ｃｕ）の単層の場合、例えば、スパッタリングを用いて成膜される。Ｔｉ／Ｃｕの積層膜の場合、例えば、ＴｉとＣｕとがそれぞれスパッタリングを用いて成膜される。Ｎｉ／Ｃｕの積層膜の場合、例えば、ＮｉとＣｕとがそれぞれ無電解めっきを用いて成膜される。

続いて、図１３に示すように、例えばスパッタリング又は無電解めっきを用いて、バリア層２１上に、電解めっき用のシード層２３を成膜する。この時、シード層２３は、第１ホール１２の底部及び側面にも形成される。シード層２３は、金属で構成される。シード層２３は、例えば、銅（Ｃｕ）の単層、チタン（Ｔｉ）と銅（Ｃｕ）とがこの順に積層された積層膜、又はニッケル（Ｎｉ）と銅（Ｃｕ）とがこの順に積層された積層膜で構成される。無電解めっきの場合は、シード層２３は、シード層２２と同時に成膜される。

続いて、図１４に示すように、電解めっきを用いて、シード層２３上に電極層２４を形成し、シード層２２上に電極層２５を形成する。具体的には、電解めっきでは、ホールを金属で埋め込むフィリングめっきが用いられる。電極層２４は、第１ホール１２を埋め込むように形成され、また上面がおおよそ平坦に形成される。電極層２５は、第２ホール１３を埋め込むように形成され、また上面がおおよそ平坦に形成される。電極層２４、２５としては、例えば銅（Ｃｕ）が用いられる。

続いて、図１５に示すように、リソグラフィを用いて、電極層２４上に、所望のパターンを有するレジスト層２６を形成する。続いて、リソグラフィを用いて、電極層２５上に、所望のパターンを有するレジスト層２７を形成する。

続いて、図１６に示すように、例えばウェットエッチングにより、レジスト層２６をマスクとして、電極層２４、シード層２３、及びバリア層２１をエッチングする。これにより、電極層２４、シード層２３、及びバリア層２１がレジスト層２６と同じ平面形状にパターニングされる。また、例えばウェットエッチングにより、レジスト層２７をマスクとして、電極層２５、及びシード層２２をエッチングする。これにより、電極層２５、及びシード層２２がレジスト層２７と同じ平面形状にパターニングされる。

続いて、図１７に示すように、レジスト層２６及びレジスト層２７を除去する。

続いて、図１８に示すように、複数の電極層２４上に絶縁層２８を形成し、この絶縁層２８を所望の形状にパターニングする。絶縁層２８は、露出したガラス基板１０に接するとともに、複数の電極層２４、複数のシード層２３、及び複数のバリア層２１の開口部を埋め込むように形成される。

また、複数の電極層２５上に絶縁層２９を形成し、この絶縁層２９を所望の形状にパターニングする。絶縁層２９は、露出したガラス基板１０に接するとともに、複数の電極層２５、及び複数のシード層２２の開口部を埋め込むように形成される。絶縁層２８、２９としては、例えば感光性樹脂が用いられる。感光性樹脂は、フォトリソグラフィ（露光及び現像）、又はレーザー加工によりパターニングされる。

続いて、図１９に示すように、例えば電解めっきにより、絶縁層２８上に、複数の電極層２４に電気的に接続された複数の配線層３０を形成する。また、例えば電解めっきにより、絶縁層２９上に、複数の電極層２５に電気的に接続された複数の配線層３１を形成する。配線層３０、３１としては、例えば銅（Ｃｕ）が用いられる。

続いて、図２０に示すように、複数の電極層２４、絶縁層２８、及び複数の配線層３０上に、カバー層３２を形成する。続いて、カバー層３２を所望の形状にパターニングする。カバー層３２は、複数の配線層３０を部分的に露出する開口部を有する。

また、複数の電極層２５、絶縁層２９、及び複数の配線層３１上に、カバー層３３を形成する。続いて、カバー層３３を所望の形状にパターニングする。カバー層３３は、複数の配線層３１を部分的に露出する開口部を有する。カバー層３２、３３としては、絶縁体が用いられ、例えば感光性樹脂が用いられる。感光性樹脂は、フォトリソグラフィ（露光及び現像）、又はレーザー加工によりパターニングされる。

続いて、図１に示すように、例えば電解めっきにより、カバー層３２上に、複数の配線層３０に電気的に接続された複数の配線層３４を形成する。配線層３４としては、例えば銅（Ｃｕ）が用いられる。続いて、複数の配線層３１上に、複数の半田ボール３５を形成する。このようにして、本実施形態に係る貫通電極基板１が製造される。

続いて、図２に示すように、複数の配線層３４上に、例えば２個の集積回路４０－１、４０－２を実装する。

続いて、プリント基板４１を準備する。続いて、プリント基板４１上に、貫通電極基板１を実装する。この際、プリント基板４１の複数の電極パッド４２は、貫通電極基板１の複数の半田ボール３５と電気的に接続される。このようにして、本実施形態に係る半導体装置２が製造される。

［４］ 実施形態の効果
本実施形態では、ガラス基板１０の片面側ずつ分割してホールを形成し、２個のホールを接続させて貫通孔を形成する。また、２個のホールに個別に金属層を形成し、２個の金属層を貫通孔の途中で直接接触させて貫通電極を形成する。

従って本実施形態によれば、貫通孔内の金属層のカバレッジ性を向上させることができる。また、貫通孔内に形成された貫通電極における電気的接続の信頼性を向上させることができる。ひいては、貫通電極の電気的特性を向上させることができる。

また、ガラス基板１０に形成された貫通電極における第１面Ｓ１の径を第２面Ｓ２の径より小さくすることができる。これにより、ガラス基板１０の第１面Ｓ１に、相対的にサイズが小さい端子を有する半導体素子を実装し、ガラス基板１０の第２面Ｓ２に、相対的にサイズが大きい端子を有する半導体素子を実装することが可能である。

また、ガラス基板１０に形成された貫通電極における第１面Ｓ１の径と第２面Ｓ２の径とをおおよそ同じにすることも可能である。

また、２回に分けてホールを形成することで、ガラス基板１０にアスペクト比が大きな貫通孔を形成することができる。また、アスペクト比が大きな貫通孔を形成した場合でも、貫通電極の電気的特性が劣化するのを抑制できる。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…貫通電極基板、２…半導体装置、１０…ガラス基板、１１…改質部分、１２…第１ホール、１３…第２ホール、２０…バリア層、２１…バリア層、２２…シード層、２３…シード層、２４…電極層、２５…電極層、２６…レジスト層、２７…レジスト層、２８…絶縁層、２９…絶縁層、３０…配線層、３１…配線層、３２…カバー層、３３…カバー層、３４…配線層、３５…半田ボール、４０…集積回路、４１…プリント基板、４２…電極パッド。

Claims (13)

1. ガラスで構成され、第１面及び第２面を有し、前記第１面に設けられた第１ホールと、前記第２面に設けられた第２ホールとを有し、前記第１ホール及び前記第２ホールは、前記第１面及び前記第２面の間を貫通する貫通孔を構成する、基板と、
   前記第１ホールの内面を覆い、金属で構成されたバリア層と、
   前記第２ホールの内面を覆い、前記バリア層と電気的に接続され、金属で構成された第１シード層と、
   前記バリア層を覆い、金属で構成された第２シード層と、
   前記第２シード層上に設けられ、前記第１ホールを埋め込むように構成された第１電極層と、
   前記第１シード層上に設けられ、前記第２ホールを埋め込むように構成された第２電極層と、
   を具備する貫通電極基板。
2. 前記第１ホールの径は、前記第２ホールの径より小さい
   請求項１に記載の貫通電極基板。
3. 前記第１ホールの深さは、前記第２ホールの深さより浅い
   請求項１に記載の貫通電極基板。
4. 前記第１ホールの径は、前記第２ホールの径と同じである
   請求項１に記載の貫通電極基板。
5. 前記第１ホールの深さは、前記第２ホールの深さと同じである
   請求項１に記載の貫通電極基板。
6. 前記第１ホール及び前記第２ホールはそれぞれ、放物面を有する
   請求項１に記載の貫通電極基板。
7. 前記バリア層は、フッ酸を含む溶液に耐性を有する金属で構成される
   請求項１に記載の貫通電極基板。
8. 前記第１シード層及び前記第２シード層の少なくとも１つは、２種類の金属層の積層膜で構成される
   請求項１に記載の貫通電極基板。
9. ガラスで構成され、第１面及び第２面を有する基板を準備する工程と、
   前記基板にレーザー光を照射し、前記第１面から前記第２面に達する改質部分を形成する工程と、
   前記基板の前記第２面に、金属で構成された第１バリア層を形成する工程と、
   前記基板の前記第１面をウェットエッチングし、前記第１面に、前記基板の厚さより浅い第１ホールを形成する工程と、
   前記第１バリア層を除去する工程と、
   前記第１ホールの内面を覆うように、金属で構成された第２バリア層を形成する工程と、
   前記基板の前記第２面をウェットエッチングし、前記第２面に、前記第２バリア層に達する第２ホールを形成する工程と、
   前記第２ホールの内面を覆うように、金属で構成された第１シード層を形成する工程と、
   前記第２バリア層を覆うように、金属で構成された第２シード層を形成する工程と、
   前記第１ホールを埋め込むように、前記第２シード層上に第１電極層を形成する工程と、
   前記第２ホールを埋め込むように、前記第１シード層上に第２電極層を形成する工程と、
   を具備する貫通電極基板の製造方法。
10. 前記第１面のウェットエッチングの時間は、前記第２面のウェットエッチングの時間より短い
    請求項９に記載の貫通電極基板の製造方法。
11. 前記第１面のウェットエッチングの時間は、前記第２面のウェットエッチングの時間と同じである
    請求項９に記載の貫通電極基板の製造方法。
12. 前記第１シード層及び前記第２シード層は、スパッタリング、又は無電解めっきを用いて形成される
    請求項９に記載の貫通電極基板の製造方法。
13. 前記第１電極層及び前記第２電極層は、電解めっきを用いて形成される
    請求項９に記載の貫通電極基板の製造方法。