JP2024038366A - ショットキー・ダイオード - Google Patents

ショットキー・ダイオード Download PDF

Info

Publication number
JP2024038366A
JP2024038366A JP2024003506A JP2024003506A JP2024038366A JP 2024038366 A JP2024038366 A JP 2024038366A JP 2024003506 A JP2024003506 A JP 2024003506A JP 2024003506 A JP2024003506 A JP 2024003506A JP 2024038366 A JP2024038366 A JP 2024038366A
Authority
JP
Japan
Prior art keywords
electrode
interface
semiconductor material
diode
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2024003506A
Other languages
English (en)
Inventor
フェラス アルハリール
Alkhalil Feras
リチャード プライス
Price Richard
ブライアン コブ
Cobb Brian
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pragmatic Semiconductor Ltd
Original Assignee
Pragmatic Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pragmatic Semiconductor Ltd filed Critical Pragmatic Semiconductor Ltd
Publication of JP2024038366A publication Critical patent/JP2024038366A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/20—Organic diodes
    • H10K10/23—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/242—AIBVI or AIBVII compounds, e.g. Cu2O, Cu I
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】薄型及び／又はフレキシブルエレクトロニクスにおいて使用するのに適したショットキー・ダイオードを提供する。【解決手段】ショットキー・ダイオードは、第１の電極２と、第２の電極５と、第１の界面４２において第１の電極に接続され、第２の界面４５において第２の電極に接続される半導体材料の本体４と、を備える。第１の界面は第１の平面Ｐ１内に存在する第１の平坦領域４２１を備え、第１の電極は第１の平面に対して垂直な第１の方向Ｄ１において第１の平面上への第１の突出部を有する。第２の界面は第２の平面Ｐ２内に存在する第２の平坦領域４５２を備え、第２の電極は第１の方向において第１の平面上への第２の突出部を有し、第２の突出部の少なくとも一部が第１の突出部の外側に存在し、第２の平坦領域は、第１の方向において、第１の平坦領域からオフセットされ、第１の界面及び第２の界面のうちの一方はショットキー・コンタクトを与える。【選択図】図１（ａ）

Description

本発明はショットキー・ダイオード及びその製造方法に関する。詳細には、限定はしな
いが、本発明の特定の実施形態は、薄型及び／又はフレキシブル電子回路に組み込むため
のショットキー・ダイオードに関し、特定の実施形態は、そのような用途又は他の用途の
ための薄膜ショットキー・ダイオードに関する。
ショットキー・ダイオードはよく知られている電子部品であり、典型的には、その導通
状態から非導通状態への非常に高速のスイッチングを提供し、それゆえ、ショットキー・
ダイオードは高周波数信号を整流するのに特に優れている。また、ショットキー・ダイオ
ードは、数多くの他の電子工学的な用途及び回路構成において使用することもよく知られ
ている。
ショットキー・ダイオードは、半導体によって横方向、垂直方向のいずれかにおいて分
離される２つの導電性電極（１つのショットキー電極及び１つのオーミック電極）を備え
る。フレキシブル電子回路において、金属酸化膜半導体及び有機半導体を含む、いくつか
の異なる材料系を用いてショットキー・ダイオードが実証されてきた。縦型ダイオードは
半導体層によって分離される平行な平板導体からなるのに対して、横型ダイオードは一般
に、半導体によって覆われる、同じ平面内にある２つの電極からなる。
ショットキー障壁高さの制御は、ショットキー電極の仕事関数と、半導体のフェルミ準
位との間の差を最適化することによって達成される。これは、ショットキー電極のための
導体の選択を通して、及び／又は半導体材料（金属酸化物の場合、酸素含有量）の変更に
よるフェルミエネルギーの制御を通して達成することができる。
縦型ダイオード構成では、その課題は、金属コンタクト間に挟持される半導体を用いて
、安定した再現性のある障壁高さを達成することが中心になる。金属－半導体界面におけ
る表面欠陥に起因してばらつきが生じ、ばらつきは、閾値電圧、降伏電圧及びＲＣ時定数
に著しい影響を及ぼす可能性がある。金属酸化膜半導体縦型スタックに関する更なる主要
課題が、酸素還元によって引き起こされる。例えば、上面にオーミック・コンタクトを作
り出すために、通常は、金属酸化物を局所的に還元する導体が選択される。金属酸化膜半
導体が薄すぎる場合には、及び／又は金属酸化膜半導体の酸素含有量が少なすぎる場合に
は、この結果として、ショットキー電極への導電性経路が生じ、早期のデバイス故障につ
ながる可能性がある。
横型ダイオード構造は、オーミック・コンタクトから半導体を通ってショットキー・コ
ンタクトまでの電流経路に関して改善された制御を提供する。コンタクトの横方向分離が
主要な制御因子になり、それゆえ、半導体厚又はその酸素含有量の影響は小さい。しかし
ながら、横型ダイオードの場合、エッチング選択性問題が、ショットキー及びオーミック
電極／コンタクトに関する２つの異なる金属の選択を制約する場合がある。
本発明の特定の実施形態は、従来技術に関連付けられる問題のうちの少なくとも１つを
少なくとも部分的に克服することを目的とする。特定の実施形態は、薄型、及び／又はフ
レキシブルエレクトロニクスにおいて使用するのに適したショットキー・ダイオードを提
供することを目的とし、特定の実施形態は、薄膜ショットキー・ダイオードを提供するこ
とを目的とする。特定の実施形態は、ショットキー・ダイオードを製造する方法を提供す
ることを目的とし、それらの方法は、薄型、及び／又はフレキシブル電子回路及び回路構
成要素の作製において使用される技法に適合する。
本発明の第１の態様によれば、第１の電極と、第２の電極と、第１の界面（接合部）に
おいて（によって）第１の電極に接続され、第２の界面（接合部）において（によって）
第２の電極に接続される半導体材料の本体（例えば、層）とを備えるショットキー・ダイ
オードが提供され、第１の界面は第１の平面内に存在する第１の平坦領域を備え、第１の
電極は第１の平面に対して垂直な第１の方向において第１の平面上への第１の突出部を有
し、第２の界面は第２の平面内に存在する第２の平坦領域を備え、第２の電極は前記第１
の方向において第１の平面上への第２の突出部を有し、第２の突出部の少なくとも一部が
第１の突出部の外側に存在し、前記第２の平坦領域は、前記第１の方向において、第１の平坦領域からオフセットされ（分離され、離間され）、第１の界面及び第２の界面のうちの一方はショットキー（整流）コンタクトを与える。
特定の実施形態において、例えば、基板又は他の支持体に対して、第１の電極は下側電
極であり、第２の電極は上側電極である。特定の代替の実施形態において、第１の電極は
上側電極であり、第２の電極は下側電極である。
特定の実施形態において、ダイオードは、例えば、電極及び半導体材料の本体を支持す
る基板を更に備える。
特定の実施形態において、前記第２の平面は前記第１の平面に対して平行である。
特定の実施形態において、前記第１の界面は前記第１の平坦領域からなる。
特定の実施形態において、前記第２の界面は前記第２の平坦領域からなる。
特定の実施形態において、前記第２の突出部は全体が（完全に）前記第１の突出部の外
側に存在し、それにより、第１の方向における、第１の平面上への第２の平坦領域の突出
部が、第１の方向における、第１の平面上への第１の平坦領域の突出部の完全に外側に存
在する。
特定の実施形態において、前記第１の突出部の一部は前記第２の突出部の内側に存在す
る。
特定の実施形態において、前記第１の突出部の全体は前記第２の突出部の内側に存在す
る。
特定の実施形態において、第１の方向における、第１の平面上への第２の平坦領域の突
出部は、第１の方向における、第１の平面上への第１の平坦領域の突出部の完全に外側に
存在する。
特定の実施形態において、第１の方向における、第１の平面上への第１の平坦領域の突
出部の一部（一部分）は、第１の方向における、第１の平面上への第２の平坦領域の突出
部の内側に存在する。
特定の実施形態において、第１の方向における、第１の平面上への第１の平坦領域の突
出部の全体は、第１の方向における、第１の平面上への第２の平坦領域の突出部の内側に
存在する。
特定の実施形態において、ダイオードは基板を更に備え、前記第１の電極は前記基板の
表面上に配置される。
特定の実施形態において、ダイオードは誘電体材料（例えば、誘電体層）の本体（例え
ば、層）を更に備える。
特定の実施形態において、前記誘電体本体は、前記第１の方向において、第２の電極を
第１の電極から離間する（分離する）ように配置される。
特定の実施形態において、前記誘電体本体は窓を備え、前記第１の界面は前記窓の内側
に配置される。
特定の実施形態において、前記半導体材料の本体は、前記窓を少なくとも部分的に満た
す第１の部分と、窓から横方向に（すなわち、第１の平面に対して平行な方向に）延在し
、前記誘電体本体の表面の少なくとも一部を覆う第２の部分とを備える。
特定の実施形態において、前記第２の電極は、誘電体本体の第２の部分の少なくとも一
部を覆うように配置される。
特定の実施形態において、ダイオードは、半導体材料の本体の少なくとも一部及び第２
の電極の少なくとも一部を覆うように配置される誘電体材料の更なる本体（例えば、層）
を更に備える。
特定の実施形態において、誘電体材料の更なる本体は、半導体材料の本体の全体を覆う
ように配置される。
特定の実施形態において、第１の界面及び第２の界面のうちの少なくとも一方は、第１
の電極、第２の電極及び半導体材料の本体のうちの少なくとも１つの表面処理された部分
を備える。
本発明の別の態様によれば、第１の電極と、第２の電極と、第１の界面（接合部）にお
いて（によって）第１の電極に接続され、第２の界面（接合部）において（によって）第
２の電極に接続される半導体材料の本体（例えば、層）とを備えるショットキー・ダイオ
ードが提供され、第１の界面は第１の平面内に存在する第１の平坦領域を備え、第１の界
面は第１の平面に対して垂直な第１の方向において第１の平面上への第１の突出部を有し
、第２の界面は第２の平面内に存在する第２の平坦領域を備え、第２の界面は前記第１の
方向において第１の平面上への第２の突出部を有し、第２の突出部の少なくとも一部は第
１の突出部の外側に存在し、前記第２の平坦領域は、前記第１の方向において、第１の平坦領域からオフセットされ（分離され、離間され）、第１の界面及び第２の界面のうちの一方はショットキー（整流）コンタクトを与える。
本発明の別の態様によれば、第１の電極と、第２の電極と、第１の界面（接合部）において（によって）第１の電極に接続され、第２の界面（接合部）において（によって）第
２の電極に接続される半導体材料の本体（例えば、層）とを備えるショットキー・ダイオ
ードが提供され、第１の界面は第１の平面内に存在する第１の平坦領域を備え、第１の電極は第１の平面に対して垂直な第１の方向において第１の平面上への第１の突出部を有し、第２の界面は第２の平坦領域を備え、第２の電極は前記第１の方向において第１の平面上への第２の突出部を有し、前記第２の突出部は第１の突出部の完全に外側に存在し、第１の界面及び第２の界面のうちの一方はショットキー（整流）コンタクトを与え、前記本体は第１の側部及び第２の側部を備え、前記第２の側部は、前記第１の方向において前記本体の厚さだけ第１の側部から離間され、前記第１の平坦領域は本体の前記第１の側部上にあり、前記第２の平坦領域は本体の前記第２の側部上にある。
特定の実施形態において、前記第２の平坦領域は前記第１の平面内に存在する。
特定の実施形態において、前記第２の平坦領域は第２の平面内に存在する。
特定の実施形態において、前記第２の平面は前記第１の平面に対して平行である。
特定の実施形態において、前記第２の平面は前記第１の方向において前記第１の平面か
ら離間される。
特定の実施形態において、ダイオードは第１の電極を支持するように配置される基板を
更に備える。
特定の実施形態において、半導体材料の本体は、第１の電極の表面の少なくとも一部を
覆うように配置される第１の部分と、第１の電極から横方向に延在する第２の部分とを備
え、第２の電極は、半導体材料の本体の第２の部分の少なくとも一部を覆うように配置さ
れる。
特定の実施形態において、ダイオードは、半導体材料の本体の少なくとも一部と、第２
の電極の少なくとも一部とを覆うように配置される誘電体材料の更なる本体（例えば、層
）を更に備える。
特定の実施形態において、誘電体材料の更なる本体は、半導体材料の本体の全体を覆う
ように配置される。
特定の実施形態において、第１の界面及び第２の界面のうちの少なくとも一方は、第１
の電極、第２の電極及び半導体材料の本体のうちの少なくとも１つの処理された（例えば
、表面処理された）部分を備える。
特定の実施形態において、半導体材料の本体は第１の層及び第２の層を備え、第１の界
面は第１の層の一部（例えば、表面部分）を備え、第２の界面は第２の層の一部を備える。
本発明の別の態様は、第１の電極と、第２の電極と、第１の界面（接合部）において第
１の電極に接続され、第２の界面（接合部）において第２の電極に接続される半導体材料
の本体とを備えるショットキー・ダイオードを提供し、第１の界面は実質的に平坦であり
、第１の平面内に存在し、第２の界面は、第１の平面に対して垂直な第１の方向、及び第
１の平面に対して平行な第２の方向において、第１の界面からオフセットされる（分離さ
れる）。
特定の実施形態において、第１の平面上への第２の界面の突出部が第１の界面と重ならないように、第２の界面は第１の界面からオフセットされる。代替の実施形態では、部分的に重なり、更なる実施形態では、完全に重なる。
特定の実施形態において、第１の平面上への第２の界面の前記突出部は第１の界面から少なくとも１ｎｍの距離だけ分離されるが、実際の分離は数多くの要因、例えば、製造工程／リソグラフィツールによって達成可能な最小加工寸法、及び本明細書において論じられるような所望のデバイス・パラメータによって決まることになる。
特定の実施形態において、前記第２の界面は実質的に平坦であり、第２の平面内に存在
し、第２の平面は第１の平面に対して平行である。
特定の実施形態において、ダイオードは誘電体材料の層を更に備え、前記半導体材料の
本体は、前記第１の平面に対して垂直な方向において前記第１の界面から、誘電体材料の
層を貫通して、誘電体材料の層の表面まで延在する第１の部分と、前記表面に沿って、前
記第１の平面に対して平行な方向に延在する第２の部分とを備える。
特定の実施形態において、第２の電極は前記第２の部分の端部及び前記表面の一部と重
なる。
特定の実施形態において、第１の界面は第１の電極の実質的に平坦な表面の第１の部分
を備え、誘電体材料の層は、第１の電極の前記実質的に平坦な表面の少なくとも第２の部
分を覆う（と重なる）。
特定の実施形態において、第１の界面はショットキー接合部であり、前記第２の接合部
はオーミック接合部であり、代替の実施形態では、第２の界面はショットキー接合部であ
り、前記第１の接合部はオーミック接合部である。特定の実施形態において、第１の界面
及び第２の界面のうちの一方がショットキー接合部であり、第１の界面及び第２の界面の
うちの他方が、ショットキー接合部が導通しているときにショットキー・ダイオードを通
って電流が流れるようにする任意の接合部である。
特定の実施形態において、第１の電極は、Ａｕ、Ｔｉ、Ａｌ、Ｍｏ、Ｐｔ、Ｐｄ、Ａｇ
、Ｃｕ、Ｎｉ、Ｃｒ、Ｔａ、Ｗのような金属、ＭｏＮｉ、ＭｏＣｒ、ＡｌＳｉのような合
金、透明導電性酸化物（ＩＴＯ、ＩＺＯ、ＡＺＯなど）、ＴｉＮのような金属窒化物、カ
ーボンブラック、カーボンナノチューブ、グラフェンのような炭素材料、ポリアニリン、
ＰＥＤＯＴ：ＰＳＳのような導電性ポリマー又は半導体材料を含むリストから選択される
第１の材料を含むか、又は第１の材料からなる。
特定の実施形態において、第２の電極は、Ａｕ、Ｔｉ、Ａｌ、Ｍｏ、Ｐｔ、Ｐｄ、Ａｇ
、Ｃｕ、Ｎｉ、Ｃｒ、Ｔａ、Ｗのような金属、ＭｏＮｉ、ＭｏＣｒ、ＡｌＳｉのような合
金、透明導電性酸化物（ＩＴＯ、ＩＺＯ、ＡＺＯなど）、ＴｉＮのような金属窒化物、カ
ーボンブラック、カーボンナノチューブ、グラフェンのような炭素材料、ポリアニリン、
ＰＥＤＯＴ：ＰＳＳのような導電性ポリマー又は半導体材料を含むリストから選択される
第２の材料を含むか、又は第２の材料からなる。
特定の実施形態において、半導体材料は、化合物半導体（ＧａＡｓ、ＧａＮ、ＩｎＰ、
ＣｄＳｅ、ＩｎＧａＡｓ、ＩｎＧａＡｓＳｂなど）、ＺｎＯ、ＳｎＯ２、ＮｉＯ、ＳｎＯ
、Ｃｕ２Ｏ、Ｉｎ２Ｏ３、ＬｉＺｎＯ、ＺｎＳｎＯ、ＩｎＳｎＯ（ＩＴＯ）、ＩｎＺｎＯ
（ＩＺＯ）、ＨｆｌｎＺｎＯ（ＨＩＺＯ）、ＩｎＧａＺｎＯ（ＩＧＺＯ）（ＧａＩｎＺｎ
Ｏ、ＧＩＺＯと呼ばれる場合もある）のような金属酸化物、金属酸窒化物、例えば、Ｚｎ
ｘＯｙＮｚ、無機半導体（アモルファス、マイクロ結晶又はナノ結晶Ｓｉなど）、有機半
導体（ＣｕＰｃ、ペンタセン、ＰＴＣＤＡ、メチレンブルー、オレンジＧ、ルブレンなど
）、高分子半導体（ＰＥＤＯＴ：ＰＳＳ、ＰＯＴ、Ｐ３ＯＴ、Ｐ３ＨＴ、ポリアニリン、
ポリカルバゾールなど）、２次元材料（２Ｄ材料）（グラフェンなど）、ＭｏＳ２、Ｇｅ
ＳｂＴｅのようなカルコゲニド、及びペロブスカイト（ＳｒＴｉＯ３、ＣＨ３ＮＨ３Ｐｂ
Ｃｌ３、Ｈ２ＮＣＨＮＨ２ＰｂＣｌ３、ＣｓＳｎｌ３）、また、ドープされるか、若しく
はドーピング勾配を含み、ｎ型又はｐ型である、上記の半導体材料のいずれかを含むリス
トから選択される材料を含むか、又はその材料からなる。
特定の実施形態における誘電体材料及び／又は基板に適した材料の例が以下の説明にお
いて与えられる。
特定の実施形態において、少なくとも半導体材料並びに第１の電極及び第２の電極は、少なくとも可視光に対して実質的に透過性である。
特定の実施形態において、半導体材料は、少なくとも可視光に対して実質的に透過性であるが、第１の電極及び第２の電極は可視光に対して少なくとも部分的に反射性である。
特定の実施形態において、前記誘電体材料は、少なくとも可視光に対して実質的に透過性である。
特定の実施形態において、第１の電極及び第２の電極のうちの一方は、チタンの本体（例えば、層）と、前記チタンの本体の表面上に形成される少なくとも１つのチタン酸化物若しくは亜酸化物を含むか、又はそれからなる層とを備え、ショットキー・コンタクトを与える界面は、半導体材料の本体と、少なくとも１つのチタン酸化物若しくは亜酸化物を含むか、又はそれからなる前記層との間の界面を含むか、又はその界面からなる。
本発明の別の態様は、任意の先行する態様又は実施形態による少なくとも第１のダイオードと、任意の先行する態様又は実施形態による第２のダイオードとを備える回路を提供し、第１のダイオードの第１の平坦領域及び第２の平坦領域は第１の距離だけ（互いから）オフセットされ、第２のダイオードの第１の平坦領域及び第２の平坦領域は第２の距離だけオフセットされ、前記第２の距離は第１の距離とは異なる。
本発明の別の態様は、任意の先行する態様又は実施形態によるダイオードを備える、回
路又は回路モジュールを提供する。例えば、回路又は回路モジュールは、論理ゲート（例
えば、ＯＲゲート及びＡＮＤゲートなど）、又はインバータ（ダイオード負荷インバータ
など）とすることができる。
特定の実施形態において、回路は集積回路である。
本発明の別の態様は、任意の先行する態様又は実施形態によるダイオードを備える電子
デバイスを提供する。例えば、そのデバイスは、ソース－ゲート・トランジスタ、ショッ
トキー・トランジスタ、ゲート・ダイオードなどとすることができる。
本発明の別の態様は、第１の電極と、第２の電極と、第１の電極及び第２の電極を接続
する半導体材料の本体とを備えるショットキー・ダイオードを製造する方法を提供し、当
該方法は、基板（又は支持体）表面の第１の領域上に第１の電極を形成することと、第１
の領域に隣接する、基板表面の少なくとも第２の領域を覆う誘電体材料の本体を形成する
ことと、第１の電極の上方にわたって配置され（ａｒｒａｎｇｅｄ ｏｖｅｒ）、第１の
界面において第１の電極に接続される第１の部分と、基板表面の前記第２の領域を覆う誘
電体材料の本体の一部の上方にわたって配置される第２の部分とを備える半導体材料の本
体を形成することと、半導体材料の本体の前記第２の部分上に、第２の界面において半導
体材料の本体に接続される第２の電極を形成することとを含む。
特定の実施形態において、第１の界面は基板表面上に第１の突出部を有し、第２の界面は基板表面上に第２の突出部を有し、第２の突出部は第１の突出部から、ある距離だけオフセットされる。
特定の実施形態において、前記方法は、ダイオードの少なくとも１つの所望の特性又は
パラメータに従って、前記距離をあらかじめ決定することを更に含む。
特定の実施形態において、第１の界面は第１の電極の第１の表面部分を備え、前記方法は、半導体材料の本体を形成する前に、第１の電極の前記第１の表面部分を処理することを更に含む。
特定の実施形態において、第２の界面は半導体材料の本体の表面部分を備え、前記方法は、第２の電極を形成する前に、半導体材料の本体の前記表面部分を処理することを更に含む。
特定の実施形態において、前記半導体材料の本体は少なくとも２つの層を備える。
特定の実施形態において、方法は、半導体材料の本体の少なくとも一部を選択的に処理
すること（例えば、イオンを注入すること）を更に含む。
特定の実施形態において、前記誘電体材料の本体は第１の電極の一部を覆う。
特定の実施形態において、前記誘電体材料の本体は、第１の電極の少なくとも一部がそ
こを通して視認可能である（露出する）窓を備え、半導体材料の本体の前記第１の部分は
前記窓の内側に形成される。
本発明の別の態様は、第１の電極と、第２の電極と、第１の電極及び第２の電極を接続
する半導体材料の本体とを備えるショットキー・ダイオードを製造する方法を提供し、当
該方法は、基板（又は支持体）表面の第１の領域上に第１の電極を形成することと、第１
の電極の上方にわたって配置され、第１の界面において第１の電極に接続される第１の部
分と、第１の領域に隣接する基板表面の第２の領域の上方にわたって配置される第２の部
分とを備える半導体材料の本体を形成することと、半導体材料の本体の前記第２の部分上
に、第２の界面において半導体材料の本体に接続される第２の電極を形成することとを含
む。本発明の上記の態様及び実施形態の特徴を、対応する利点とともにこの態様において
利用することができる。
本発明の別の態様は、第１の電極と、第２の電極と、第１の電極及び第２の電極を接続
する半導体材料の本体とを備えるショットキー・ダイオードを製造する方法を提供し、当
該方法は、基板（又は支持体）表面の第１の領域上に第１の電極を形成することと、基板
表面の第２の領域上に、第３の領域によって第１の領域から分離される第２の電極を形成
することと、第１の電極の上方にわたって配置され、第１の界面において第１の電極に接
続される第１の部分と、第２の電極の上方にわたって配置され、第２の界面において第２
の電極に接続される第２の部分と、第３の領域の上方にわたって配置され、第１の部分を
第２の部分に接続する第３の部分とを備える半導体材料の本体を形成することとを含む。
やはり、本発明の上記の態様及び実施形態の特徴を、対応する利点とともにこの態様にお
いて利用することができる。
特定の実施形態において、第１の界面は第１の電極の第１の表面部分を備え、前記方法
は、半導体材料の本体を形成する前に、第１の電極の前記第１の表面部分を処理すること
を更に含む。
特定の実施形態において、第２の界面は第２の電極の第１の表面部分を備え、前記方法
は、半導体材料の本体を形成する前に、第２の電極の前記第１の表面部分を処理すること
を更に含む。
特定の実施形態において、第１の電極を前記形成すること及び第２の電極を前記形成す
ることは同時に実行される。
特定の実施形態において、第１の電極を前記形成することは、第２の電極を前記形成す
ることの前に、又は後に実行される。
上記の態様のいずれかの特定の実施形態において、前記方法は、半導体材料の本体の少なくとも一部をドープするか、又はドーピングを高めるために、イオンを注入することを更に含むことができる。
上記の態様のいずれかの特定の実施形態において、第１の電極は、チタンの本体を備え、第１の電極の前記第１の表面部分を前記処理することは、第１の電極の前記第１の表面部分を処理して、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層を形成することを含む。
本発明の別の態様は、第１の電極と、第２の電極と、第１の電極及び第２の電極を接続する半導体材料の本体とを備えるショットキー・ダイオードを製造する方法を提供し、当該方法は、実質的に平坦な（上側）表面を有する第１の電極を形成することと、第１の電極の実質的に平坦な表面に対して平行な実質的に平坦な（上側）表面を有し、第１の電極の平坦な表面の少なくとも一部がそこを通して視認可能である／露出する窓を有する誘電体材料の層を形成することと、実質的に平坦な（上側）表面を有し、前記窓を満たす第１の部分と、誘電体材料の層の実質的に平坦な（上側）表面の一部を覆うように前記窓から横方向に延在する第２の部分とを備える半導体材料の本体を形成することと、前記第２の部分上に第２の電極を形成することとを含む。
上記の態様のいずれかの特定の実施形態において、前記方法は、仕事関数を変更し、及
び／又は障壁を導入するために、第１の電極の表面を処理すること（例えば、第１の電極
上で表面加工を実行すること）及び／又は第２の電極の表面を処理することを更に含むこ
とができる。この処理は、注入、プラズマ処理、ＳＡＭ堆積、ＡＬＤ、オゾンＵＶ、レー
ザ露光、熱アニーリングなどを含むことができる。特定の実施形態において、第１の電極
に対してのみ選択性がある工程を選択することができる。
特定の実施形態において、ダイオードは上部誘電体層を含む。これは、上部誘電体層内
の窓の中への第２の電極の選択的な堆積を可能にし得る。更に、それは、第２の電極の処
理中及び処理後の両方において、半導体への保護を与えることができる。
特定の実施形態において、第１の電極は第１の導電性材料から形成され、第２の電極は
、第１の材料とは異なる、第２の導電性材料から形成される。
本発明の別の態様は、ショットキー・ダイオードを提供し、当該ショットキー・ダイオ
ードは、
第１の電極と、
第２の電極と、
第１の界面において第１の電極に接続され、第２の界面において第２の電極に接続される半導体材料の本体とを備え、
第１の界面はショットキー・コンタクトを与え、第１の電極はチタンの本体（例えば、
層）と、前記チタンの本体の表面上に形成される少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層とを備え、前記第１の界面は、半導体材料の本体と、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる前記層との間の界面を備えるか、又はその界面からなる。
特定の実施形態において、前記半導体材料は酸化物半導体、例えば、ＩＧＺＯである。
ここで、本発明の特定の態様の実施形態を、添付の図面を参照しながら説明する。
本発明を具現し、本発明を具現する方法によって形成された薄膜電子デバイスを示す図である。 本発明を具現し、図１に示されるデバイスを作製するのに適した方法の一連のプロセス・ステップを示す図である。 本発明を具現する別の電子デバイスを示す図である。 本発明を具現する別の電子デバイスを示す図である。 本発明を具現する別の電子デバイスを示す図である。 本発明を具現する別の電子デバイスを示す図である。 本発明を具現する別の電子デバイスを示す図である。 本発明を具現する別の電子デバイスを示す図である。 図２に示される一連のプロセス・ステップに従って作製された、本発明を具現する電子デバイスの典型的な電流電圧特性を示す図である。 本発明を具現する回路図である。 本発明の一態様を具現するショットキー・ダイオードを示す図である。 本発明の一態様を具現する別のショットキー・ダイオードを示す図である。 本発明の一態様を具現する別のショットキー・ダイオードを示す図である。 本発明の一態様を具現する別の２つのショットキー・ダイオードを示す図である。 本発明の一態様を具現する別のショットキー・ダイオードを示す図である。 本発明の一態様を具現する、ショットキー・ダイオードを製造する方法を示す図である。 本発明の一態様を具現する、ショットキー・ダイオードを製造する方法を示す図である。 本発明の一態様を具現する、ショットキー・ダイオードを製造する方法を示す図である。 本発明の一態様を具現する、ショットキー・ダイオードを製造する方法を示す図である。 本発明の一態様を具現し、２つのショットキー・ダイオードを組み込む回路の一部を示す図である。 本発明を具現するソース－ゲート・トランジスタ（ＳＧＴ）を示す図である。 本発明の一態様を具現し、本発明の一態様を具現するショットキー・ダイオードを組み込むダイオードＯＲゲートを示す図である。 本発明の一態様を具現し、本発明の一態様を具現するショットキー・ダイオードを組み込むダイオードＡＮＤゲートを示す図である。 本発明の一態様を具現し、本発明の一態様を具現するショットキー・ダイオードを組み込むダイオード負荷インバータを示す図である。 本発明の別の態様を具現するショットキー・ダイオードを示す図である。
ここで図１（ａ）を参照すると、これは、本発明による方法によって作製された、絶縁
基板上の多層デバイスの側面図である。
層２は第１の電極のパターニング済みエリアを表す。層３は薄膜誘電体材料のパターニ
ング済みエリアを表す。層４は薄膜半導体材料のパターニング済みエリアを表す。層５は
第２の電極のパターニング済みエリアを表す。
図１（ｂ）は、図１（ａ）に表されるデバイス層の上面図である。
図１（ｃ）は、第１の電極２の延長されたコンタクト領域２１の一例を含む、デバイス
層の上面図である。上を覆う半導体層４を越えて電極２の平面において横方向に延在する
、そのようなコンタクト領域は、第１の電極２を基板１上の他の場所に、又は基板以外の
場所に電気的に接続するのを容易にすることができる。デバイス製造中に、誘電体材料３
の層は、第２の電極５上でその後に実行される場合がある工程、例えば、化学的又は物理
的なエッチングから、第１の電極２の任意の延長されたコンタクト領域を保護することが
できる。純粋に縦型又は横型の手法と比べて、また、誘電体層３を省いている図３のデバ
イスと比べて、ここでは、２つの導体層のエッチング選択性の検討は、２つの導体層のそ
れぞれに関して使用することができる材料の選択に影響を与えない。
図１（ｄ）及び図１（ｅ）は、それぞれ、放射状の形状を有するデバイスを例示する、
デバイス層の断面図及び上面図である。この例において、第１の電極２は、第２の電極５
によって径方向において包囲され、半導体層４が２つの電極間に接続されている。図１（
ｄ）には円形の形状が示されるが、そのデバイスは、第１の電極２との半導体層４の第１
の界面４２と、第２の電極５との半導体層４の第２の界面４５との間に所望のオフセット
を与える任意の形状をとることができる。
図１を再び参照すると、図１（ａ）は、請求項１によって規定されるような本発明の一
態様を具現するショットキー・ダイオードの概略的な断面図である。そのショットキー・
ダイオードは、第１の電極２と、第２の電極５と、第１の界面（それは接合部又はコンタ
クトと呼ばれる場合もある）４２において（又は、によって）第１の電極に接続される半
導体材料の本体４とを備える。また、本体４は、第２の界面４５２において（又は同じく
、によって）第２の電極５に接続される。この例において、第１の電極はショットキー電
極であり、第１の界面４２はショットキー（すなわち、整流）コンタクトを与える。第２
の電極５は、第２の界面４５がオーミック・コンタクトを与えるように、オーミック電極
を設ける導体である。しかしながら、代替の実施形態では、第１の電極２がオーミック電
極を与えることができ、第２の電極５がショットキー電極を与えることができることは理
解されよう。当業者は、半導体材料に対して導体材料を選択することによって、及び／又
は界面領域において導電性電極及び／又は半導体本体の部分を適切に処理することによっ
て、一般的にショットキー・コンタクト及びオーミック・コンタクトをどのように実装す
るかを十分に理解するであろう。界面領域のうちの１つを説明するために、「オーミック
・コンタクト」という用語が使用されてきたが、これは実際には、第２のショットキー接
合部又はコンタクトを含む、ショットキー・ダイオードが機能できるようにする任意の種
類の接合部を含むことができることは理解されよう。この「オーミック・コンタクト」が
、ショットキー・ダイオードが順方向バイアスをかけられるときに、ショットキー・ダイ
オードを通って電流が流れるのを著しく妨げないほど十分に低いか、又は十分に低い降伏
電圧を有する障壁を形成する場合には、ショットキー・ダイオードは実効的に機能するこ
とができる。言い換えると、オーミック・コンタクトは、ショットキー・コンタクトが導
通しているときに、ショットキー・ダイオードを通って電流が流れるようにしなければな
らない。
この第１の実施形態において、第１の界面４２は完全に、第１の平面Ｐ１内に存在する
第１の平坦領域４２１からなり、第１の電極２は、第１の平面に対して垂直な第１の方向
Ｄ１において第１の平面Ｐ１上への突出部を有する。第２の界面４５は、この例では、第
２の平面Ｐ２内に存在する第２の平坦領域４５２を備え、第２の平面内に存在しない更な
る領域４５３も備える。一般に、この領域４５３は、半導体本体４の端部において、第２
の導体５と半導体本体４との間の界面４５の部分である。この例において、第２の電極５
は、第１の方向Ｄ１において第１の平面Ｐ１上への第２の突出部を有し、第２の電極５が第１の電極２と少しも重ならないように、第２の突出部は第１の突出部の完全に外側に存在する。したがって、この例では、第２の電極５は、下層にある第１の電極２から横方向に分離されるか、又は横方向にオフセットされる。具体的には、第２の界面４５の第２の平坦部分４５２は、第１の平坦部分又は第１の平坦領域４２１（この例では、それは第１の界面４２の全体を形成する）から、図中の距離ＬＯだけ横方向にオフセットされる。
この例では、第２の電極５はまた、第１の電極２から垂直方向にオフセット又は分離され、第２の平坦領域４５２は第１の方向Ｄ１において第１の平坦領域４２１から距離Ｓだけオフセットされる（すなわち、分離又は離間される）。
図１（ａ）のデバイスは、第１の電極２が基板１上に形成される方法によって形成され
た。その後、誘電体材料３の層が第１の電極２及び基板１の上方にわたって形成され、誘電体層を貫通する窓が第１の電極２の上側部分を露出させる。その後、半導体材料が窓を少なくとも部分的に満たし、半導体材料４と第１の電極２との間の窓の内側に第１の界面４２が形成されるように、半導体材料４の層又は本体が誘電体材料３の層の上方にわたって形成された。半導体材料４の層は、誘電体材料３の上側表面の一部を覆うように延在し、それゆえ、半導体層４の一部が窓から横方向に離れるように、したがって、第１の界面
４２から横方向に離れるように延在する。その後、第２の電極５が、半導体材料の本体４
及び誘電体層３の上に形成された。この例では、第２の電極５は、誘電体層３の上側表面
の一部と直接接触している部分と、半導体材料の本体４の上側表面のエリアと重なる部分
とを備える。その重なる部分は、本体４の上側表面と接触し、第２の界面４５の第２の平
坦領域４５２を形成する。有利には、第１の平坦領域４２１と第２の平坦領域４５２との
間の横方向オフセットＬＯは、製造技法において最終的に正確に制御することができ、そ
れにより、ショットキー・ダイオード特性が正確及び厳密に制御される。
図１（ａ）の実施形態において、第２の平面Ｐ２は第１の平面Ｐ１に平行であるが、代
替の実施形態では、第２の平面Ｐ２はＰ１に平行でなくてもよいことは理解されよう。
また、図１（ｂ）及び図１（ｃ）は、図１（ａ）に示される実施形態の変形形態の平面
図であり、本発明の特定の実施形態において利用される場合がある、重ならない（すなわ
ち、横方向及び垂直方向にオフセットされた）第１の電極２及び第２の電極５の異なる配
置を示す。
ここで図１（ｄ）を参照すると、これは、図１（ａ）に示される実施形態に密接に関連
する別の実施形態を示す。図１（ｅ）は、図１（ｄ）に示されるデバイスの平面図である
（図１（ｄ）は断面図である）。図１（ａ）の実施形態と同様に、平面Ｐ１上への第２の
電極５の突出部が平面Ｐ１上への第１の電極２の突出部の完全に外側に存在するように、
第２の電極５は、第１の電極２から完全に横方向にオフセットされる。この例では、第１
の電極２は円形であり、第２の電極５は環状である（すなわち、リングの形をとる）。や
はり、第２の界面４５上の第２の平坦領域４５２は、第１の平坦領域４２１から距離ＬＯ
だけ横方向にオフセットされる（具体的には、径方向にオフセットされる）。
図１（ａ）を引き続き参照すると、その図が横方向及び垂直方向に分離された電極を備
えるダイオード構成を示すこと、及び一例にすぎないが、下部電極がショットキー・コン
タクトとして示されることは理解されよう。
一般に、ショットキー・ダイオードの動作周波数はダイオードのＲＣ時定数によって決
定される（周波数に反比例する）。横型ダイオード構成は、最小のオーバーラップ・キャ
パシタンスから恩恵を受け、それにより、従来の縦型構成に比べて寄生キャパシタンスが
全体として低下する。抵抗に関しては、２つの導体コンタクト間の適切な分離を依然とし
て保持しながら、導体－半導体コンタクトの重なりを増やすことによって、接触抵抗を下
げることができる。しかしながら、ダイオードの直列抵抗と、ショットキー－オーミック
・コンタクト分離との間にはトレード・オフがある（分離が大きくなると、直列抵抗が増
加する）。これは、低い寄生キャパシタンスと、チャネル長の厳密な制御とを依然とし保
持しながら、ダイオードＷ／Ｌ比を高めることによって克服することができる。
Figure 2024038366000002
Figure 2024038366000003
ここで図２を参照すると、図２（ａ）は絶縁基板１を示す。図２（ｂ）及び図２（ｃ）
は、導電性材料２の層によって完全に覆われた基板１の側面図及び上面図である。そのよ
うに完全に覆うことは、サブトラクティブ堆積技法、例えば、従来のフォトリソグラフィ
において必要とされる場合がある。導体層の所望のエリアを作製する代替手段は、本明細
書において後に言及される印刷技法のうちの１つのような、アディティブ又は選択的堆積
技法を使用することによる。図２（ｄ）は更なる段階を示し、レジスト材料６の層は、例
えば、フォトリソグラフィによってパターニングされたフォトレジスト、或いはレーザ切
断、又はインプリント加工若しくはエンボス加工による機械的切断と、その後の酸素プラ
ズマ・アッシングとによってパターニングされたポリマーである、導電層２の一部を選択
的に覆うように堆積されている（６１０）。代替的には、特定の実施形態において、レジ
スト材料で導体層の一部を選択的に覆うことは、所望のエリアに上方にわたってレジスト
材料を印刷することによって達成される。特定の実施形態において、最初に導体層の全体
を覆い、その後、レジスト材料を選択的に除去することによって、導体層のエリアが選択
的に覆われる。多種多様の技法を用いて、レジスト材料の少なくとも１つの層を形成する
ことができ、本発明の異なる実施形態において、様々なレジスト材料を利用することがで
きる。レジスト材料の少なくとも１つの層を形成するこれらの方法は、コーティング（ス
ピン、ディップ、ブレード、バー、スプレー、スロット・ダイ）又は押し出し成形を含む
。適切なレジスト材料は、ポリヒドロキシ酪酸、ポリメチルメタクリレート、ポリビニル
アルコール、ポリ酢酸ビニル、ポリビニルピロリドン、ポリビニルフェノール、ポリ塩化
ビニル、ポリスチレン、ポリアミド（例えば、ナイロン）、ポリヒドロキシエーテル、ポ
リウレタン、ポリカーボネート、ポリスルホン、ポリアリレート、アクリロニトリルブタ
ジエンスチレン、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、フォトレジスト、酢酸１
－メトキシ－２－プロピル（ＳＵ－８）、ポリヒドロキシベンジルシルセスキオキサン（
ｐｏｌｙｈｙｄｒｏｘｙｂｅｎｚｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＨＳＱ）、フ
ッ素化ポリマー、例えば、ＰＴＦＥ、ＵＶ硬化性液状樹脂（米国特許第６２８４０７２号
に記述される樹脂など）、シリコーン、シロキサン、パリレンを含む。商用のインプリン
ト・レジストは、Ｍｉｃｒｏｃｈｅｍ／Ｍｉｃｒｏｒｅｓｉｓｔ、Ｓｈｉｐｌｅｙ及びＮ
ａｎｏｌｉｔｈｏｓｏｌｕｔｉｏｎ Ｉｎｃ．などの企業から市販されている。
代替の実施形態では、導体層の所望のエリア又は部分が、選択的に堆積させるか、印刷
するか、又は別の方法でそのエリアをレジスト材料で覆うことによって覆われる。図２（
ｅ）は、導電層２の露出したエリア２１０が、例えば、エッチング（ウエット及び／又は
ドライエッチング技法が使用される場合がある）、アブレーション及び／又はミリングに
よって除去された、更なる段階を示す。図２（ｆ）は、導電層２のエリア６１０を覆うレ
ジスト材料６が、例えば、フォトレジスト現像剤、アブレーション、酸素プラズマなどを
使用することによって除去された、後続の段階を示す。図２（ｇ）は、レジスト材料６が
除去された後の層２の側面図である。
図２（ｈ）は、誘電体層３が層２上に堆積された更なる段階を示す。図２（ｉ）は、誘
電体層３上に堆積され、レジストを貫通し、下方にある誘電体層３のエリアを露出させる
窓７１０を形成するようにパターニングされたレジスト層７を示す。図２（ｊ）は、レジ
スト層７内の窓７１０を通して露出した誘電体層３のエリアが、例えば、エッチング（ウ
エット及び／又はドライエッチング技法が使用される場合がある）、アブレーション及び
／又はミリングによって除去された更なる段階と、レジスト材料７が、例えば、フォトレ
ジスト現像剤、アブレーション、酸素プラズマなどを使用することによって除去された後
続の段階とを示す。
図２（ｋ）は、誘電体層３上に半導体層４が堆積された更なる段階を示す。図２（ｌ）
は、図２（ｄ）を参照しながら上記で説明されたようにして、レジスト材料８の層が半導
体層４の一部を選択的に覆うように堆積された（８１０）更なる段階を示す。半導体層４
の露出したエリアは、その後、例えば、エッチング（ウエット及び／又はドライエッチン
グ技法が使用される場合がある）、アブレーション及び／又はミリングによって除去され
る。後続の段階において、レジスト材料８が、例えば、フォトレジスト現像剤、アブレー
ション、酸素プラズマなどを使用することによって除去される。図２（ｍ）は、レジスト
材料８が除去された後の半導体層４の側面図である。
図２（ｎ）は、半導体層４上に第２の電極層５が堆積された更なる段階を示す。図２（
ｏ）は更なる段階を示し、レジスト材料９の層は、例えば、パターニングされたフォトレ
ジスト、或いはレーザ切断、又はインプリント加工若しくはエンボス加工による機械的切
断と、その後の酸素プラズマ・アッシングとによってパターニングされたポリマーである
、第２の電極層５の一部を選択的に覆うように堆積されている（９１０）。代替的には、
特定の実施形態において、レジスト材料で導体層の一部を選択的に覆うことは、所望のエ
リアに上方にわたってレジスト材料を印刷することによって達成される。したがって、特
定の実施形態において、最初に導体層全体を覆い、その後、レジスト材料を選択的に除去
することによって、導体層のエリアが選択的に覆われる。代替の実施形態では、導体層の
所望のエリア又は部分は、選択的に堆積させるか、印刷するか、又は別の方法でそのエリ
アをレジスト材料で覆うことによって覆われる。第２の電極層５の露出したエリアが、そ
の後、例えば、エッチング（ウエット及び／又はドライエッチング技法が使用される場合
がある）、アブレーション及び／又はミリングによって除去される。後続の段階において
、レジスト材料９が、例えば、フォトレジスト現像剤、アブレーション、酸素プラズマな
どを使用することによって除去される。図２（ｐ）は、レジスト材料９が除去された後の
第２の電極層５の側面図である。したがって、図２（ｐ）は、図１（ａ）に示され、上記
で説明された構造と同じ全体構造を有するショットキー・ダイオードを示す。
ここで図３を参照すると、これは、第１の電極層２と半導体層４との間に誘電体層３が
ない、本発明を具現する方法によって形成されるデバイスを示す。この方法は、上記の方
法からステップ２（ｈ）、２（ｉ）及び２（ｊ）を省く。それにより、このデバイスは、
図１のデバイスより簡単な構造を有し、必要とする製造工程のステップが図１のデバイス
より少ない。これらの利点は、上記の、誘電体層３の存在によって可能になる電極材料の
更なる選択の自由と引き換えに、考慮に入れることができる。
再び図３を参照すると、これは、ある点において図１（ａ）に示される実施形態に類似
であるが、誘電体層３を備えないデバイス（ショットキー・ダイオード）を示す。図３の
デバイスは、請求項２０によって規定される態様を具現する。図３の実施形態において、
基板１の表面上に第１の電極２が形成され、その後、第１の電極２と、第１の電極２から
横方向に延在する基板１の上側表面の部分とを完全に覆うように、第１の電極２及び基板
１の上方にわたって半導体材料４の本体が形成された。したがって、半導体材料の本体４
と第１の電極２との間に第１の界面４２が形成され、その界面は、第１の平坦部分４２１
（この例では、第１の電極２の上にある）と、又は端面界面部分４２２（一般に、第１の
電極２の端にある）とを備える。その後、半導体本体４の一部と、基板１の上側表面の一
部とを覆うように、半導体本体４及び基板１の上に第２の電極５が形成された。このよう
にして第２の電極５を形成することによって、第２の電極５と半導体本体４との間に第２
の界面４５が形成され、その第２の界面は、第２の平坦部分４５２及び更なる端面部分４
５３を備える。この例において、半導体材料４の層の厚さＴ４は、第１の電極２の厚さＴ
２と実質的に同じであり、それゆえ、第１の平坦領域４２１及び第２の平坦領域４５２は
同じ平面、すなわち、平面Ｐ１内に存在する。他の例では、半導体材料４の層の厚さ及び
第１の電極２の層の厚さは同じではなく、第１の平坦領域４２１及び第２の平坦領域４５
２は同じ平面内に存在しない。有利には、第１の平坦領域４２１と第２の平坦領域４５２
との間に横方向オフセットＬＯが与えられ、本明細書において説明される一般的な製造技
法によれば、その分離ＬＯの正確で厳密な制御を達成することができ、それにより、ショ
ットキー・ダイオード特性を正確に制御できるようになる。
ここで図４を参照すると、これは、本発明を具現する方法によって形成されるデバイス
を示す。絶縁基板１が設けられ、誘電体材料１０の層によって完全に覆われる。他のデバ
イス層の下層にある誘電体材料のそのような層は、基板１からのデバイス・スタックのた
めのパッシベーション又は保護機能を与えることができ、デバイス性能に悪影響を及ぼす
ことなく、基板１のために使用することができる材料の選択肢を増やす可能性がある。
再び図４を参照すると、図４は、第１の界面４２の平面Ｐ１上への第２の電極５の突出
部が平面Ｐ１上への第１の電極２の突出部の完全に外側に存在するように、第２の電極５
が第１の電極２から垂直方向及び横方向の両方においてオフセットされる別の実施形態を
示すことは理解されよう。また、平面Ｐ１上への第２の平坦領域４５２の突出部は、Ｐ１
上への第１の平坦領域４２１の突出部の完全に外側に存在する。
ここで図５を参照すると、これは、更なる絶縁層１１が層３、４及び５の上に設けられ
た、本発明を具現する別の方法によって形成されるデバイスを示す。絶縁層１１は、環境
の影響を最小化するか、又は除去するように、半導体層の界面を改善し、及び／又はデバ
イスを被膜で保護する効果を与える。
ここで図６（ａ）を参照すると、これは、本発明を具現する方法によって形成されるデ
バイスを示す。第１の平面上への第２の界面の突出部が第１の界面と部分的に重なるよう
に、第２の界面４５が第１の界面４２から横方向にオフセットされるようなデバイスが提
供される。図６（ｂ）は、本発明を具現する方法によって形成されるデバイスを示す。第
１の平面上への第２の界面の突出部が第１の界面と完全に重なるようなデバイスが提供さ
れる。図６（ａ）及び図６（ｂ）に示されるデバイス内の横方向の界面の重なりによって
、デバイスの抵抗及びキャパシタンスを更に制御できるようになり、それにより、電流対
電圧特性、動作周波数などに影響を与える。
再び図６（ａ）を参照すると、この実施形態は、平面Ｐ１上への第２の電極５の突出部
が平面Ｐ１上への第１の電極２の突出部と部分的に重なり、実際には、第２の平坦領域４
５２の突出部（平面Ｐ１上への第１の方向にある）が第１の平坦領域４２１と部分的に重
なる実施形態であることは理解されよう。
再び図６（ｂ）を参照すると、この特定の実施形態では、平面Ｐ１上への第２の電極５
の突出部がＰ１上への第１の電極２の突出部と部分的に重なるが、第１の平坦領域４２１
と完全に重なることは理解されよう。この例では、第２の界面は端面部分４５３、第２の
平坦領域４５２、第３の平坦領域４５４及び第４の平坦領域４５５を備える。平坦領域４
５２、４５４及び４５５は合わせて、第１の平坦領域４２１と完全に重なる。この例では
、第２の平坦領域４５２及び第４の平坦領域４５５は、Ｐ１に対して平行である平面Ｐ２
内に存在し、第３の平坦領域４５４は、同じくＰ１に対して平行である第３の平面Ｐ３内
に存在する。
ここで図７を参照すると、これは、本発明を具現する方法によって形成されるデバイス
を示す。第１の電極２の（上側）表面２１が改質された（例えば、注入、プラズマ処理、
自己組織化単分子膜（ＳＡＭ）、原子層堆積（ＡＬＤ）、オゾンＵＶ、レーザ露光及び／
又は熱アニーリングによる）デバイスが提供される。第１の電極２のそのような表面加工
は、電極の仕事関数を変更することができ、及び／又はショットキー障壁を導入すること
ができる。電極１に対してのみ選択性がある表面改質工程を選択することができる。
例えば、特定の実施形態は、チタンの導電性電極（例えば、層）と、ＩＧＺＯ又は本明
細書において他の場所で言及される任意の他の酸化物半導体のような酸化物半導体の半導
体本体（例えば、層）との間に形成されるショットキー障壁を備える。そのような実施形
態では、半導体本体（例えば、層）の堆積前に、その上に１つ又は複数の酸化チタン（例
えば、ＴｉＯ２及び／又はＴｉＯ）の層を形成することによって、チタン電極（例えば、
層）の表面（例えば、上側表面）又はその表面の一部を改質することができる。より具体
的には、「１つ又は複数の酸化チタンの層」は、単一の酸化チタン若しくは亜酸化チタン
組成物、又は酸化チタン（ＴｉＯ）、三酸化チタン（Ｔｉ２Ｏ３）、二酸化チタン（Ｔｉ
Ｏ２）及び１つ以上の亜酸化チタン（ＴｉＯｘ、ただし、ｘは１～２又は０～１、例えば
、０．７及び１．３）のうちのいくつか又は全ての組み合わせを備えるか、含むか、又は
それからなることができる。言い換えると、「１つ又は複数の酸化チタンの層」又は「酸
化チタン層」は、少なくとも１つの酸化チタン又は亜酸化チタンを備えるか、又はそれか
らなる層とすることができる。酸化チタン層の形成は、当技術分野においてよく知られて
いるような、温度、大気組成及び／又は圧力によって、及び／又はプラズマ若しくは他の
刺激を加えることによって制御することができる。したがって、本発明を具現する特定の
方法では、基板若しくは他の支持体又は構造体上に最初にチタン本体（例えば、層）を堆
積させるか、又は別の方法で形成することによって、導電性電極（例えば、ショットキー
・アノード）を形成することができる。その後、表面処理ステップ（例えば、アニーリン
グ・ステップ）において、チタン本体の表面上に酸化チタン層が形成される。その後、半
導体材料と酸化チタン層との間の界面がショットキー障壁（コンタクト）を与えるように
酸化チタン層と少なくとも部分的に重なる、半導体材料（例えば、ＩＧＺＯのような酸化
物半導体）の本体（例えば、層）が形成される。したがって、特定の実施形態は、チタン
の本体の表面上に形成された酸化チタン層を有する、チタンの本体を備えるショットキー
・アノードを備える。ダイオードにおいて、酸化チタン層は半導体材料と接合し、ショッ
トキー障壁を形成する。
ここで図８（ａ）を参照すると、これは、本発明を具現する方法によって形成されるデ
バイスを示す。半導体層４４の（上側）表面２１が改質されている（例えば、ドーピング
、注入、プラズマ処理、自己組織化単分子膜、原子層堆積、オゾンＵＶ、レーザ露光及び
／又は熱アニーリングによる）か、又は半導体層４３の下側部分を形成する材料とは異な
る半導体材料から形成されるようなデバイスが提供される。半導体層４４の上側表面は、
当業者によって知られているように、その表面上に堆積されるドナー材料によってドープすることができる。例えば、ドナー材料は、第２の電極５の堆積前に又は後に半導体層４上に堆積させることができる。図８（ｂ）は、本発明を具現する方法によって形成されるデバイスを示す。第２の電極５と接触している半導体層４６の（上側）表面の部分が改質されている（例えば、ドーピング、注入、プラズマ処理、自己組織化単分子膜、原子層堆積、オゾンＵＶ、レーザ露光及び／又は熱アニーリングによる）か、半導体層４５の残りの部分を形成する材料と異なる半導体材料から形成されるようなデバイスが提供される。半導体層４６の上側表面の部分は、図８（ａ）に関連して上記で説明された事例と同様に、その表面上に堆積されるドナー材料によってドープすることができる。図８（ａ）及び図８（ｂ）を参照しながら説明された表面改質は、半導体のフェルミ準位を調整することによって、ショットキー障壁高さを制御できるようにし、それにより、デバイス特性を制御できるようにする。
図９は、図２に示される一連のプロセス・ステップに従って本発明を具現する方法によって形成される、本発明を具現する電子デバイスの典型的な電流電圧特性を示す。図９（ａ）は、横型ショットキー・ダイオードの電流対電圧特性を示し、そのダイオードでは、第１の平面上への第２の界面の突出部が第１の界面と重ならないように、第２の界面が第１の界面からオフセットされており、この構成は、高い逆方向降伏電圧及び低い逆方向漏れ電流（３０Ｖの逆方向バイアスにおいて０．５μＡ）から恩恵を受ける。図９（ｂ）は、横型ショットキー・ダイオードの電流対電圧特性を示し、そのダイオードでは、第１の
平面上への第２の界面の突出部が第１の界面と部分的に重なるように、第２の界面が第１
の界面からオフセットされており、この構成は、高い順方向電流（１Ｖ順方向バイアスに
おいて１ｍＡ）から恩恵を受ける。図９は、必要とされるプロセス・ステップの数を最小
化するようにして、異なる界面オフセットを有する横型構造が、同じ基板上に異なる特性
を有する複数のデバイスを提供できることを示す。
図１０は、本発明を具現する横型ショットキー・ダイオードを利用する典型的な回路構
成を示し、これらは、交流（全波（ａ）又は半波（ｂ））を直流に変換する整流器を形成
するように構成できるか、静電荷の放電に起因して急激に電流が流れるのを防ぐ静電放電
（ＥＳＤ）保護要素として構成できるか（ｃ）、又は定電圧レベルを保持する電圧レギュ
レータとして構成できる（ｄ）。ここで図１０（ａ）を参照すると、これは、本発明を具
現する典型的な全波整流器回路図である。ここで図１０（ｂ）を参照すると、これは、本
発明を具現する典型的な半波整流器回路図である。ここで図１０（ｃ）を参照すると、こ
れは、本発明を具現する典型的なＥＳＤ保護回路図である。ここで図１０（ｄ）を参照す
ると、これは、本発明を具現する典型的な電圧倍増器回路図である。本発明を具現する横
型ショットキー・ダイオードは、その製造のために必要とされるプロセス・ステップの数
を追加することなく、同じ集積回路内でこれらの回路構成及び／又は他の回路構成のうち
の１つ以上において組み合わせることができる。
ここで図１１を参照すると、これは、本発明の別の態様の実施形態を示し、その態様は
包括的には請求項３１によって規定される。ダイオードは、基板１の表面上にそれぞれ形
成される、第１の電極２及び第２の電極５を備える。この例において、それらの電極は、
基板１の共通の上側表面上に形成される。その後、半導体材料の本体４が、電極間に、基
板１の上側表面の部分を覆う中央部分を備え、本体４の更なる部分４２０、４５０がそれ
ぞれ第１の電極２及び第２の電極５の上側部分と重なるように、下層にある電極及び基板
構造の上方にわたって半導体材料４の本体が形成された。このようにして、半導体材料４
と第１の電極２との間に第１の界面４２が形成され、その第１の界面は、第１の平坦領域
４２１及び端面部分４２２を備える。同様に、半導体４と第２の電極５との間に第２の界
面４５が形成され、その第２の界面は、第２の平坦領域４５２及び更なる端面部分４５３
を備える。この例において、第１の電極及び第２の電極の厚さは実質的に同じであり、そ
れゆえ、第１の平坦領域４２１及び第２の平坦領域４５２は実質的に同じ平面Ｐ１内に存
在する。平面Ｐ１に対して垂直な方向におけるその平面上への第１の電極及び第２の電極
の突出部は重ならず、それらの突出部は、距離ＬＯだけ横方向にオフセットされる。この
例において、横方向オフセットＬＯは、第１の界面及び第２の界面のそれぞれ第１の平坦
領域４２１と第２の平坦領域４５２との間の横方向分離にも対応する。
図１１の実施形態は誘電体層を備えない構造であることは理解されよう。半導体材料は
、本明細書において開示されるか、又は当業者に明らかである任意の半導体材料とするこ
とができる。図１１の構造を製造するために、第１の電極２及び第２の電極５のために選
択される材料は、適切なエッチング選択性を有するように選択されるべきであることも理
解されよう。代替的には、電極のうちの１つ以上がエッチングによってパターニングされ
るのではなく、例えば、リフトオフ・パターニング又は印刷によってパターニングされる
方法によって、誘電体層３、半導体層４、電極２及び電極５のための材料の選択肢に関し
て、より大きい自由度を与えることができる。
ここで図１２を参照すると、これは、図１１に示される実施形態に類似の実施形態を示
すが、ここでは、第１の電極２及び第２の電極５が異なる厚さを有する。したがって、第
１の平坦領域４２１及び第２の平坦領域４５２は同じ平面内に存在しない。代わりに、そ
れらの領域はそれぞれ第１の平面Ｐ１及び第２の平面Ｐ２内に存在し、それらの平面は距
離Ｓだけ分離される。
ここで図１３を参照すると、これは、請求項２０によって包括的に規定される本発明の
一態様の別の実施形態の断面図である。ここでは、第１の電極２は全体として半導体層又
は本体４の下方に形成され、第２の電極５は全体として半導体本体４の上に形成される。
半導体４と第１の電極２との間の界面が第１の平面Ｐ１内に存在する第１の平坦領域４２
１を備えるように、第１の電極２の上側表面に半導体層４の一部が重なる。この例におい
て、半導体材料４の層の厚さ（その厚さは図においてＴで示される）は、第１の電極２の
厚さ未満であり、それゆえ、第２の平坦領域４５２（それは、第２の電極５と半導体４と
の間の第２の界面４５の全体を形成する）は、平面Ｐ１に対して垂直な方向においてＰ１
から分離される第２の平面Ｐ２内に存在する。この例において、Ｐ２は名目的にはＰ１の
下方にあるが、代替の実施形態では、電極及び半導体本体４の相対的な厚さに応じて、平
面Ｐ１及びＰ２の相対的な位置が異なることは理解されよう。
ここで図１４（ａ）を参照すると、これは、本発明を具現する別のショットキー・ダイ
オードの断面図である。この実施形態は、誘電体層３が第１の電極２のいかなる部分も覆
わないという点で、先行して説明された特定の実施形態とは異なる。代わりに、そのデバ
イスは、最初に基板１上に誘電体層３が形成され、その後、誘電体層を貫通して基板１の
表面（この図では上側表面）まで下方に延在する窓Ｗが形成された方法を用いて作製され
た。その後、導電性材料が窓Ｗの内側に堆積され、第１の電極２が形成された。その後、
半導体材料が窓Ｗを満たし、第１の電極２との第１の界面４２を形成し、横方向に、この
例では、窓Ｗから離れる両方向に延在するように、その構造体の上方にわたって半導体材
料の層又は本体４が形成された。したがって、この例では、平面Ｐ１上への第１の電極２
の突出部は、第１の平坦領域４２１の突出部と厳密に同じである。言い換えると、第１の
平坦領域４２１は、第１の界面４２の全体である。第２の電極５は、半導体本体４の上側
表面上に適切な技法によって（例えば、堆積、マスキング、その後のエッチングによって
、又は代替的には選択的な印刷によって）形成された。したがって、この例では、第２の
平坦領域４５２は、第２の電極５と半導体４との間の第２の界面４５の全体を与え、平面
Ｐ１上への第２の電極５の突出部は第２の平坦領域４５２の突出部と同じである。特定の
先行する実施形態と同様に、半導体層４との第２の電極接触の平面Ｐ２は、半導体４と第
１の電極２との間のコンタクト又は接合部の平面Ｐ１に対して平行である。第１の平坦領
域４２１及び第２の平坦領域４５２は、距離ＶＯだけ垂直方向にオフセットされ、距離Ｌ
Ｏだけ横方向にオフセットされる。ここで図１４（ｂ）を参照すると、これは、本発明を
具現する別のショットキー・ダイオードを示す。図１４（ａ）に示される実施形態と同様
に、誘電体層３は第１の電極２のいかなる部分も覆わない。しかしながら、この実施形態
において、第１の電極２は、誘電体層３内の窓Ｗの全体を満たすのではなく、窓Ｗの一部
を満たす。第１の電極２は、誘電体層３の形成前に、又は後に任意の適切な技法によって
形成することができる。その後、半導体材料が窓Ｗを満たし、第１の電極２との第１の界
面４２を形成し、横方向に、この例では、窓Ｗから離れる両方向に延在するように、その
構造体の上方にわたって半導体材料の層又は本体４が形成された。したがって、この実施
形態では、平面Ｐ１上への第１の電極２の突出部は、第１の平坦領域４２１の突出部と厳
密に同じである。しかしながら、この実施形態では、第１の界面４２は、第１の平坦領域
４２１及び端面部分４２２を備える。
ここで図１５を参照すると、これは、本発明の一態様を具現する別のショットキー・ダ
イオード、すなわち、誘電体層を備える構造を示す。誘電体層３は、第１の電極２を包囲
するように形成されるが、第１の電極２を覆わない。半導体４の層（又は本体）が、露出
した第１の電極の上側表面（平面Ｐ１内の第１の平坦領域４２１からなる第１の界面４２
を形成する）を覆うように、そして、第１の電極の周りの（すなわち、第１の電極に隣接
する）誘電体層の部分を覆うように形成される。第２の電極５が、半導体層４の一部の上
方にわたって、且つ誘電体層３の一部の上方にわたって形成され、平面Ｐ２内に存在する
第２の平坦領域４５２と、全体として半導体層の端面にある更なる領域４５３とを備える
、半導体材料との第２の界面４５が形成される。この例において、第２の平坦領域４５２
は第１の平坦領域４２１と部分的に重なり、それゆえ、第１の電極２と部分的に重なる。
単に横方向の形状を変更することによって、該手法が、同じウェハ上に異なる特性を有
するデバイスを提供できることは、例えば、同じ集積回路内に、ある適用範囲に関して最
適化されたデバイスを作製するために必要とされるプロセス・ステップの数を最小化する
際に有利である（添付の図６及び図９の説明を参照されたい）。
ここで図１６を参照すると、これは、本発明の一態様を具現する方法を示す。当該方法
は、（ａ）基板１（又は他の支持体／支持構造体）を設けることと、（ｂ）基板の表面の
第１の領域上に第１の電極２を形成することと、（ｃ）第１の領域に隣接する基板表面の
第２の領域を覆い、第１の電極２の表面の一部がそこを通して視認可能である／露出する
窓Ｗも有する誘電体材料３の本体を形成することと、（ｄ）窓を満たし、第１の電極の上
方にわたって配置され、第１の界面４２（４２１）において第１の電極に接続される第１
の部分と、基板表面の前記第２の領域を覆う誘電体材料の本体の部分の上方にわたって配
置される第２の部分とを備える、半導体材料４の本体を形成することと、（ｅ）半導体材
料の本体の前記第２の部分上に、第２の界面４５２において半導体材料の本体に接続され
る第２の電極５を形成することとを含む。方法は、ダイオードの所望の特性を達成するよ
うに、第１の界面４２と第２の界面４５２との間に横方向オフセットＬＯを設定すること
を含む。
図１７を参照すると、これは、図１６によって示される方法に類似であるが、誘電体材
料３の本体に窓を設けないという点で異なる、本発明の一態様を具現する別の方法を示す
。代わりに、本体３は第１の電極と部分的に重なり、その後、（第１の電極によって覆わ
れる）第１の部分に直接隣接する基板表面の第２の部分を覆うように横方向に延在する。
その後、第１の電極の上側表面の覆われていない部分と重なり、基板表面の第２の領域を
覆う誘電体材料の少なくとも一部を覆うように、半導体材料の本体４が形成される（ステ
ップ（ｃ））。その後、ステップ（ｄ）において、第１の界面と第２の界面との間に所望
の横方向オフセットＬＯを設けて、半導体本体の第２の部分の表面上に第２の電極５が形
成される。
ここで図１８を参照すると、これは、第１の電極と、第２の電極と、第１の電極及び第
２の電極を接続する半導体材料の本体とを備えるショットキー・ダイオードを製造するた
めの、本発明の一態様を具現する別の方法を示す。当該方法は、（ａ）基板１（又は支持
体）の表面の第１の領域上に第１の電極２を形成することと、（ｂ）第１の電極の上方に
わたって配置され、第１の界面４２において第１の電極に接続される第１の部分と、第１
の領域に隣接する基板表面の第２の領域の上方にわたって配置される第２の部分とを備え
る半導体材料４の本体を形成することと、半導体材料の本体の前記第２の部分上に、第２
の界面において半導体材料の本体に接続される第２の電極５を形成することとを含む。や
はり、デバイス特性を決定するように、第１の界面と第２の界面との間の横方向オフセッ
トＬＯが選択される。
ここで図１９を参照すると、これは、本発明の一態様を具現する別の方法を示す。当該
方法は、（ａ）基板１（又は支持体／支持構造体）を設けることと、（ｂ）基板の表面の
第１の領域上に第１の電極２を形成し、基板表面の第２の領域上に第２の電極５を形成す
ることであって、第２の領域は第１の領域から第３の領域によって分離され、電極は所望
の横方向オフセットを有する、形成することと、（ｃ）少なくとも電極及び基板の第３の
領域を覆うように誘電体材料３の本体を形成することと、（ｄ）電極及び基板表面の第３
の領域の一部を露出させるように、誘電体材料の本体内に窓Ｗを形成することと、（ｅ）
少なくとも窓の内側に半導体材料４を堆積させることと、（ｆ）残りの誘電体材料３を除
去することとを含む。このようにして、当該方法は、第１の電極の上方にわたって配置さ
れ、第１の界面において第１の電極に接続される第１の部分と、第２の電極の上方にわた
って配置され、第２の界面において第２の電極に接続される第２の部分と、第３の領域の
上方にわたって配置され、第１の部分を第２の部分に接続する第３の部分とを備える半導
体材料４の本体を形成する。特定の実施形態において、電極は同時に形成する（例えば、
堆積させるか、又は印刷する）ことができるが、代替の実施形態では、順次に形成される
。最終的なダイオード内に１つの整流コンタクト及び１つのオーミック・コンタクトを実
現する所望の表面特性を達成するように、誘電体材料及び／又は半導体材料を堆積させる
前にそれらの上側表面を処理することができる。
ここで図２０を参照すると、これは、本発明の一態様を具現する回路の一部を示す。共
通の基板１上に２つのショットキー・ダイオードが同時に形成された。言い換えると、第
１の電極２ａ及び２ｂは単一のそれぞれの処理ステップにおいて形成され、２つの半導体
本体４ａ及び４ｂ並びに２つの第２の電極５ａ及び５ｂも同様である。したがって、２つ
のダイオードは、単一のダイオードを作製するのと同じ数の処理ステップしか必要としな
い方法において製造された。しかしながら、横方向オフセットＬＯ１及びＬＯ２は異なる
。したがって、単にデバイスの電極のそれぞれの横方向オフセットを決定することによっ
て、単一のダイオードだけを製造する方法と比べて追加の処理ステップを必要とすること
なく、本発明の一態様を具現する方法では、効率的なやり方で、単一の基板上に異なる電
気的特性を有する複数のダイオードを製造することができた。当業者によって理解される
ように、各デバイスの幾何学的設計の他の態様及び／又は更なる態様は、同じ回路内の他
のデバイスの態様とは異なる場合がある。例えば、半導体本体及び／又は第１の電極及び
／又は第２の電極の、基板１の表面に対して平行であるが、横方向オフセットＬＯに対し
て垂直な方向（すなわち、紙面に対して垂直な方向）における幅は、回路内の他のデバイ
スの幅とは異なる場合がある。複数のデバイスを含む回路内の個々のデバイスは、本発明
において開示されるデバイスのうちのいずれかの要素を備えることができる。例えば、誘
電体材料３の任意の本体の存在、非存在若しくは形状に関して、又は誘電体材料３の任意
の本体内の任意の窓Ｗの存在、非存在若しくは形状に関して、あるデバイスが他のデバイ
スとは異なる場合がある。
上記で言及された態様及び実施形態のいずれかによるショットキー・ダイオード／デバ
イス及び方法は、より複雑なデバイス、例えば、ソース－ゲート・トランジスタ、ショッ
トキー・トランジスタ、ゲート・ダイオードなどに組み込むことができるか、又はそれら
のデバイスを製造する方法に組み込むことができる。例えば、図２１は、本発明の一態様
を具現するショットキー・ダイオードを組み込むソース－ゲート・トランジスタ（ＳＧＴ
）を示す。基板１上にＳＧＴソース電極２が形成され／設けられ、ＳＧＴソース電極の上
側表面の一部と半導体材料４の本体の一部との間の界面によって障壁コンタクト４２が設
けられる。この半導体本体４は第１の誘電体層３１の上方にわたって形成され、第１の誘
電体層３１内の窓を介してソース電極と接触する。このようにして、半導体は窓を満たし
、第１の誘電体層３１の上側表面の上方にわたって横方向に延在する。ＳＧＴは、半導体
本体４の上側端部と重なり、半導体に対するオーミック・コンタクト４５を形成するＳＧ
Ｔドレイン電極５を更に備える（言い換えると、オーミック・コンタクトは、ドレイン電
極と半導体本体４との間の界面によって与えられる）。半導体本体及びドレイン電極の上
方にわたって第２の誘電体層３２が形成され、第２の誘電体層３２の表面上にＳＧＴゲー
ト電極５００が形成される。この例において、ゲート電極５００は、ドレイン電極５と重
なるのではなく、半導体層４の上方にわたって位置決めされ、第２の誘電体層３２によっ
て半導体材料から分離されるように位置合わせされる。ＳＧＴを製造する方法は、別の態
様／実施形態による方法を用いてショットキー・ダイオード構成要素（２、３１、４、５
）を製造することと、半導体層４及びドレイン電極５の上方にわたって第２の誘電体層３
２を形成することと、第２の誘電体層の表面上にゲートを形成することとを含むことがで
きる。
本発明の態様を具現するショットキー・ダイオードは、例えば、集積回路（ＩＣ）の形
で、多種多様の回路、回路モジュール及び電子デバイスに組み込むことができることは理
解されよう。本発明の態様を具現するショットキー・ダイオードは論理ゲートに組み込む
ことができる。そのような論理ゲートは、唯一の能動素子として（例えば、「ダイオード
・ロジック」において）、又はトランジスタとの組み合わせにおいて（「ダイオード－ト
ランジスタ・ロジック」）、１つ以上のダイオードを備える場合がある。本発明の態様を
具現するショットキー・ダイオードを組み込む２つのダイオード・ロジックの例が図２２
及び図２３に示される。図２２は、本発明の一態様を具現するダイオードＯＲゲートを示
し、それぞれが、それぞれの入力端子に接続されるそれぞれのアノードと、出力端子に接
続されるそれぞれのカソードとを有する、２つのダイオードを備える。出力端子は抵抗器
を介して接地される。図２３は、本発明の一態様を具現するダイオードＡＮＤゲートを示
し、それぞれが、それぞれの入力端子に接続されるそれぞれのカソードと、出力端子に接
続されるそれぞれのアノードとを有する、２つのダイオードを備える。出力端子は、抵抗
器を介して、正の電源レール１０００に接続される。論理ゲートにおいてショットキー・
ダイオードを使用すること（例えば、これらの実施形態と同様）は、他の利点だけでなく
、応答が速い及び電圧降下が小さいという利点を提供することができる。
本発明の態様を具現するショットキー・ダイオードは、図２４に示されるような、ダイ
オード負荷インバータに組み込むこともできる。従来の単極インバータは通常、高電圧基
準と低電圧基準との間にトランジスタ・スイッチ及び抵抗負荷を配置する。インバータ入
力はトランジスタ・ゲート端子に接続され、インバータ出力はトランジスタ及び抵抗器の
接合部に接続される。ダイオード負荷インバータでは、例えば、図２４に示されるように
、抵抗器負荷がダイオードに置き換えられる。図２４に示されるように、ダイオード負荷
インバータ内の負荷として本発明の一態様を具現するショットキー・ダイオードを使用す
ることは、数ある中でも、スイッチングが高速である、電圧降下が低い及び電力消費量が
少ないという利点を提供することができる。
図２５を参照すると、これは、本発明の一態様を具現する別のショットキー・ダイオー
ドを示し、そのショットキー・ダイオードは本発明の他の態様を具現する方法によって製
造することができ、本発明の他の態様を具現する回路及びデバイスに組み込むことができ
る。ダイオードは、第１の電極２と、第２の電極５と、第１の界面４２において第１の電
極に接続され、第２の界面４５において第２の電極に接続される半導体材料の本体４とを
備え、第１の界面４２はショットキー・コンタクトを与える。第１の電極２はチタンの本
体（例えば、層）と、チタンの本体の表面上に形成される酸化チタン２１の層（すなわち
、上記で論じられたように、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又は
それからなる層）とを備え、第１の界面４２は、半導体材料の本体４と酸化チタン２１の
層との間の界面からなる。この例において、半導体材料４は、酸化物半導体、より具体的
には、ＩＧＺＯであるが、代替の実施形態では、他の半導体材料が利用されてもよい。
本明細書において説明され、本発明を具現する特定の横型ダイオードは、金属コンタク
トが横方向及び垂直方向に分離され、その間に半導体層が挟持されているという点で、従
来技術の横型ダイオードとは異なることは、上記の説明から理解されよう。これにより、
その構造を製造工程に容易に組み入れることができるようになり、追加の処理ステップを
最小化し、コストを削減できるようになる。これは、いくつかの重要な利点も提供する。
この構成によれば、材料又は表面特性の変更を必要とすることなく、オーミック・コン
タクトとショットキー・コンタクトとの間の分離を制御することによって、ダイオードの
閾値電圧及び降伏電圧を正確に制御できるようになる（分離を大きくすることにより高く
なる）。これは、異なる半導体厚、酸素濃度又は表面処理を必要とすることなく、例えば
、異なる閾値電圧及び／又は降伏電圧を有するダイオードを同じ基板上に同じ工程におい
て製造できることを意味する。デバイスの形状を制御することによって、接触抵抗、直列
抵抗、最大電流レベル、キャパシタンス及びＲＣ時定数のような、抵抗関連及びキャパシ
タンス関連のデバイス特性の正確な制御も行うことができる。
その構成は、導体層が垂直方向に分離されるので製造するのが容易であり、エッチング
選択性に関する問題を緩和することを通して、より広い材料の選択肢を可能にする。２つ
の導体層は、ここでは、誘電体層によって分離される。この誘電体層は、２つの導体層間
の垂直方向の分離を可能にし、下部導体層は、それゆえ、上部導体層に関して実行される
いかなる工程（化学エッチング、物理エッチングなど）からも保護される。純粋に縦型及
び横型の手法と比べて、ここでは、２つの導体層のエッチング選択性の検討によって、使
用することができる導体層の選択が影響を受けないので、より広い材料の選択が可能なる
。
金属酸化膜半導体の場合、オーミック・コンタクトによって半導体を局所的に還元する
ことによって、ショットキー・コンタクトに達する電流経路が作り出される可能性が小さ
くなり、金属酸化物の厚さ及び／又は酸素含有量への依存性が低い、よりロバストな工程
が提供される。これは、局所的な還元が、基本的には、オーミック・コンタクトの直下に
ある半導体層の部分だけに限定されるためであり、特定の実施形態において、オーミック
・コンタクトはショットキー・コンタクトから横方向に分離される。還元は、オーミック
・コンタクトの端部において、横方向にわずかに延在する場合があるが、２つのコンタク
トの横方向分離が十分に大きい場合には、これが、オーミック・コンタクトからショット
キー・コンタクトまでの全長にわたって延在する導電性経路が形成される可能性がないこ
とを確実にすることになる。言い換えると、２つのコンタクトの横方向分離の制御によっ
て、オーミック・コンタクトからショットキー・コンタクトまでの全長にわたって延在す
る導電性経路が回避されることを確実にすることができる。
材料
特定の実施形態において、半導体材料の層は薄膜であり、例えば、化合物半導体（Ｇａ
Ａｓ、ＧａＮ、ＩｎＰ、ＣｄＳｅ、ＩｎＧａＡｓ、ＩｎＧａＡｓＳｂなど）、ＺｎＯ、Ｓ
ｎＯ２、ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏ、Ｉｎ２Ｏ３、ＬｉＺｎＯ、ＺｎＳｎＯ、ＩｎＳｎＯ
（ＩＴＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＨｆｌｎＺｎＯ（ＨＩＺＯ）、ＩｎＧａＺｎＯ（Ｉ
ＧＺＯ）のような金属酸化物、金属酸窒化物、例えば、ＺｎｘＯｙＮｚ、無機半導体（ア
モルファス、マイクロ結晶又はナノ結晶Ｓｉなど）、有機半導体（ＣｕＰｃ、ペンタセン
、ＰＴＣＤＡ、メチレンブルー、オレンジＧ、ルブレンなど）、高分子半導体（ＰＥＤＯ
Ｔ：ＰＳＳ、ＰＯＴ、Ｐ３０Ｔ、Ｐ３ＨＴ、ポリアニリン、ポリカルバゾールなど）、２
次元材料（２Ｄ材料）（グラフェンなど）、ＭｏＳ２、ＧｅＳｂＴｅのようなカルコゲニ
ド、及びペロブスカイト（ＳｒＴｉＯ３、ＣＨ３ＮＨ３ＰｂＣｌ３、Ｈ２ＮＣＨＮＨ２Ｐ
ｂＣｌ３、ＣｓＳｎｌ３）、を含むリストから選択された半導体材料の薄膜である。これ
らの半導体材料は、ドープするか、又はドーピング勾配を含むこともでき、ｎ型又はｐ型
とすることができる。
特定の実施形態において、導電性材料の層は、Ａｕ、Ｔｉ、Ａｌ、Ｍｏ、Ｐｔ、Ｐｄ、
Ａｇ、Ｃｕ、Ｎｉ、Ｃｒ、Ｔａ、Ｗのような金属、ＭｏＮｉ、ＭｏＣｒ、ＡｌＳｉのよう
な合金、透明導電性酸化物（ＩＴＯ、ＩＺＯ、ＡＺＯなど）、ＴｉＮのような金属窒化物
、カーボンブラック、カーボンナノチューブ、グラフェンのような炭素材料、ポリアニリ
ン、ＰＥＤＯＴ：ＰＳＳのような導電性ポリマー又は半導体材料を含むことができる。
特定の実施形態において、誘電体材料の層は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｙ２
Ｏ３、Ｓｉ３Ｎ５、ＴｉＯ２、Ｔａ２Ｏ５のような金属酸化物、Ａｌ２ＰＯｘのような金
属リン酸塩、ＨｆＳＯｘのような金属硫酸塩／亜硫酸塩、ＡｌＮのような金属窒化物、Ａ
ｌＯｘＮｙのような金属酸窒化物、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＮｘのような無機絶縁体
、スピン・オン・ガラス（ポリヒドロキシベンジルシルセスキオキサン、ＨＳＱなど）、
高分子誘電体材料（サイトップ（市販されているアモルファス・フルオロポリマー）、酢
酸１－メトキシ－２－プロピル（ＳＵ－８）、ベンゾシクロブテン（ＢＣＢ）、ポリイミ
ド、ポリメチルメタクリレート、ポリブチルメタクリレート、ポリエチルメタクリレート
、ポリ酢酸ビニル、ポリビニルピロリドン、ポリビニルフェノール、ポリ塩化ビニル、ポ
リスチレン、ポリエチレン、ポリビニルアルコール、ポリカーボネート、パリレン、シリ
コーンなど）、ＵＶ硬化性樹脂、ナノインプリント・レジスト、又はフォトレジストを含
む。誘電体材料は、相対的に低い誘電率を有する場合があるか（低κ、例えば、サイトッ
プ(登録商標)、ＨＳＱ、パリレン）、又は相対的に高い誘電率を有する場合がある（高κ
、例えば、Ｔａ２Ｏ５、ＨｆＯ２）。
特定の実施形態において、ショットキー・ダイオードは、基板又は基板構造体上に設け
られる場合がある。言い換えると、当該方法は、ショットキー・ダイオードを基板上に直
接、又は間接的に支持することを更に含むことができる。特定の実施形態において、基板
はフレキシブルとすることができ、基板は、ガラス（硬質又はフレキシブル）、ポリマー
（例えば、ポリエチレンナフタレート又はポリエチレンテレフタレート）、高分子箔（ｐ
ｏｌｙｍｅｒｉｃ ｆｏｉｌ）、紙、絶縁体被覆金属（例えば、被覆ステンレス鋼）、セ
ルロース、ポリメチルメタクリレート、ポリカーボネート、ポリビニルアルコール、ポリ
酢酸ビニル、ポリビニルピロリドン、ポリビニルフェノール、ポリ塩化ビニル、ポリスチ
レン、ポリエチレンナフタレート、ポリエチレンテレフタレート、ポリイミド、ポリアミ
ド（例えば、ナイロン）、ポリ（ヒドロキシエーテル）、ポリウレタン、ポリカーボネー
ト、ポリスルホン、パリレン、ポリアクリレート、ポリエーテルエーテルケトン（ＰＥＥ
Ｋ）、アクリロニトリルブタジエンスチレン、酢酸１－メトキシ－２－プロピル（ＳＵ－
８）、ポリヒドロキシベンジルシルセスキオキサン（ＨＳＱ）、ベンゾシクロブテン（Ｂ
ＣＢ）、Ａｌ２Ｏ３、ＳｉＯｘＮｙ、ＳｉＯ２、Ｓｉ３Ｎ４、ＵＶ硬化性樹脂、ナノイン
プリント・レジスト、フォトレジストを含むリストから選択された材料を含むことができ
る。
特定の実施形態において、基板／半導体／導体／誘電体材料の層を設けることは、蒸着
（物理的、例えば、スパッタ、化学的、例えば、ＰＥＣＶＤ）、真空蒸着（例えば、熱又
は電子ビーム蒸着）、コーティング（スピン、ディップ、ブレード、バー、スプレー、ス
ロット・ダイ）、印刷（ジェット、グラビア、オフセット、スクリーン、フレキソ）、パ
ルスレーザ堆積（ＰＬＤ）、原子層堆積（ＡＬＤ）コーティングを含むリストから選択さ
れた技法によって前記層を形成することを含む。
特定の実施形態において、基板／半導体／導体／誘電体材料の層は、熱アニーリング、
プラズマ処理（Ｏ２、Ｃｌ２、Ａｒ、ＣＦ４、ＢＣｌ３、Ｎ２、ＳＦ６、ＨＢｒなど）、
自己組織化単分子膜ＳＡＭ（ＨＭＤＳなど）ＲＩＥ、オゾンＵＶ処理のような技法による
表面改質を有することができる。
本明細書の説明及び特許請求の範囲を通して、「備える」及び「含む」（ｃｏｍｐｒｉ
ｓｅ、ｃｏｎｔａｉｎ）という用語及びその変異形は、「含むが、限定はしない」と意味
し、他の成分（ｍｏｉｅｔｉｅｓ）、添加物、構成要素、整数又はステップを除外するこ
とは意図していない（そして除外しない）。本明細書の説明及び特許請求の範囲を通して
、単数形は、文脈上他の意味に解釈すべき場合を除いて、複数形を含む。具体的には、不
定冠詞が使用される場合、文脈上他の意味に解釈すべき場合を除いて、本明細書は、単数
のものだけでなく、複数のものも企図するものと理解されるべきである。
本発明の特定の態様、実施形態又は例とともに説明される特徴、整数、特性、化合物、
化学成分又は化学基は、不適合でない場合を除いて、本明細書において説明される任意の
他の態様、実施形態又は例に適用可能であると理解されるべきである。本明細書（任意の
添付の特許請求の範囲、要約書及び図面を含む）において開示される全ての特徴、及び／
又はそのように開示される任意の方法若しくは工程の全てのステップは、そのような特徴
及び／又はステップのうちの少なくともいくつかが互いに排他的である組み合わせを除く
、全ての組み合わせで組み合わせることができる。本発明は、任意のこれまでの実施形態
の細部には限定されない。本発明は、本明細書（任意の添付の特許請求の範囲、要約書及
び図面を含む）において開示される特徴のうちの任意の新規の特徴、若しくは任意の新規
の組み合わせに、又はそのように開示される任意の方法若しくは工程のステップのうちの
任意の新規のステップ、若しくは任意の新規の組み合わせに及ぶ。
読者の注目は、本出願に関連して本明細書と同時に、又は本明細書に先行して提出され
、本明細書とともに公開される全ての論文又は文献に向けられるが、全てのそのような論
文又は文献の内容は参照することにより本明細書に組み込まれる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１）
ショットキー・ダイオードであって、
第１の電極と、
第２の電極と、
第１の界面において前記第１の電極に接続され、第２の界面において前記第２の電極に
接続される半導体材料の本体とを備え、
前記第１の界面は、第１の平面内に存在する第１の平坦領域を備え、前記第１の電極は
、前記第１の平面に対して垂直な第１の方向において前記第１の平面上への第１の突出部
を有し、
前記第２の界面は、第２の平面内に存在する第２の平坦領域を備え、前記第２の電極は
、
前記第１の方向において前記第１の平面上への第２の突出部を有し、
前記第２の突出部の少なくとも一部は前記第１の突出部の外側に存在し、前記第２の平
坦領域は、前記第１の方向において、前記第１の平坦領域からオフセットされ、
前記第１の界面及び前記第２の界面のうちの一方はショットキー・コンタクトを与える
、ショットキー・ダイオード。
（付記２）
前記第２の平面は前記第１の平面に対して平行である、付記１に記載のダイオード。
（付記３）
前記第１の界面は前記第１の平坦領域からなる、付記１又は２に記載のダイオード。
（付記４）
前記第２の界面は前記第２の平坦領域からなる、付記１から３のいずれか一項に記載のダイオード。
（付記５）
前記第２の突出部は、前記第１の突出部の完全に外側に存在し、前記第１の方向におけ
る、前記第１の平面上への前記第２の平坦領域の突出部は、前記第１の方向における、前
記第１の平面上への前記第１の平坦領域の突出部の完全に外側に存在する、付記１から４
のいずれか一項に記載のダイオード。
（付記６）
前記第１の突出部の一部は前記第２の突出部の内側に存在する、付記１から４のいずれ
か一項に記載のダイオード。
（付記７）
前記第１の突出部の全体は前記第２の突出部の外側に存在する、付記１から４のいずれ
か一項に記載のダイオード。
（付記８）
前記第１の方向における、前記第１の平面上への前記第２の平坦領域の突出部は、前記
第１の方向における、前記第１の平面上への前記第１の平坦領域の突出部の完全に外側に
存在する、付記６又は７に記載のダイオード。
（付記９）
前記第１の方向における、前記第１の平面上への前記第１の平坦領域の突出部の一部は
、前記第１の方向における、前記第１の平面上への前記第２の平坦領域の突出部の内側に
存在する、付記６又は７に記載のダイオード。
（付記１０）
前記第１の方向における、前記第１の平面上への前記第１の平坦領域の突出部の全体は
、前記第１の方向における、前記第１の平面上への前記第２の平坦領域の突出部の内側に
存在する、付記６又は７に記載のダイオード。
（付記１１）
基板を更に備え、前記第１の電極は前記基板の表面上に配置される、付記１から１０の
いずれか一項に記載のダイオード。
（付記１２）
誘電体材料の本体を更に備える、付記１から１１のいずれか一項に記載のダイオード。
（付記１３）
前記誘電体本体は、前記第１の方向において、前記第２の電極を前記第１の電極から離
間するように配置される、付記１２に記載のダイオード。
（付記１４）
前記誘電体本体は窓を備え、前記第１の界面は前記窓の内側に配置される、付記１２又
は１３に記載のダイオード。
（付記１５）
前記半導体材料の本体は、前記窓を少なくとも部分的に満たす第１の部分と、前記窓か
ら横方向に延在し、前記誘電体本体の表面の少なくとも一部を覆う第２の部分とを備える
、付記１４に記載のダイオード。
（付記１６）
前記第２の電極は、前記誘電体本体の前記第２の部分の少なくとも一部を覆うように配
置される、付記１５に記載のダイオード。
（付記１７）
前記半導体材料の本体の少なくとも一部及び前記第２の電極の少なくとも一部を覆うよ
うに配置される誘電体材料の更なる本体を更に備える、付記１から１６のいずれか一項に
記載のダイオード。
（付記１８）
前記誘電体材料の更なる本体は、前記半導体材料の本体の全体を覆うように配置される
、付記１７に記載のダイオード。
（付記１９）
前記第１の界面及び前記第２の界面のうちの少なくとも一方は、前記第１の電極、前記
第２の電極及び前記半導体材料の本体のうちの少なくとも１つの処理された（例えば、表
面処理された）部分を備える、付記１から１８のいずれか一項に記載のダイオード。
（付記２０）
ショットキー・ダイオードであって、
第１の電極と、
第２の電極と、
第１の界面において前記第１の電極に接続され、第２の界面において前記第２の電極に
接続される半導体材料の本体とを備え、
前記第１の界面は、第１の平面内に存在する第１の平坦領域を備え、前記第１の電極は
、前記第１の平面に対して垂直な第１の方向において前記第１の平面上への第１の突出部
を有し、
前記第２の界面は第２の平坦領域を備え、前記第２の電極は前記第１の方向において前
記第１の平面上への第２の突出部を有し、
前記第２の突出部は、前記第１の突出部の完全に外側に存在し、
前記第１の界面及び前記第２の界面のうちの一方はショットキー・コンタクトを与え、
前記本体は第１の側部及び第２の側部を備え、前記第２の側部は、前記第１の方向にお
いて前記本体の厚さだけ前記第１の側部から離間され、
前記第１の平坦領域は前記本体の前記第１の側部上にあり、前記第２の平坦領域は前記
本体の前記第２の側部上にある、ショットキー・ダイオード。
（付記２１）
前記第２の平坦領域は前記第１の平面内に存在する、付記２０に記載のダイオード。
（付記２２）
前記第２の平坦領域は第２の平面内に存在する、付記２０に記載のダイオード。
（付記２３）
前記第２の平面は前記第１の平面に対して平行である、付記２２に記載のダイオード。
（付記２４）
前記第２の平面は、前記第１の方向において前記第１の平面から離間される、付記２３
に記載のダイオード。
（付記２５）
前記第１の電極を支持するように配置される基板を更に備える、付記２０から２４のい
ずれか一項に記載のダイオード。
（付記２６）
前記半導体材料の本体は、前記第１の電極の表面の少なくとも一部を覆うように配置さ
れる第１の部分と、前記第１の電極から横方向に延在する第２の部分とを備え、前記第２
の電極は前記半導体材料の本体の前記第２の部分の少なくとも一部を覆うように配置され
る、付記２０から２５のいずれか一項に記載のダイオード。
（付記２７）
前記半導体材料の本体の少なくとも一部と、前記第２の電極の少なくとも一部とを覆う
ように配置される誘電体材料の更なる本体を更に備える、付記２０から２６のいずれか一
項に記載のダイオード。
（付記２８）
前記誘電体材料の更なる本体は、前記半導体材料の本体の全体を覆うように配置される
、付記２７に記載のダイオード。
（付記２９）
前記第１の界面及び前記第２の界面のうちの少なくとも一方は、前記第１の電極、前記
第２の電極及び前記半導体材料の本体のうちの少なくとも１つの表面処理された部分を備
える、付記２０から２８のいずれか一項に記載のダイオード。
（付記３０）
前記半導体材料の本体は、第１の層及び第２の層を備え、前記第１の界面は前記第１の
層の一部を備え、前記第２の界面は前記第２の層の一部を備える、付記１から２９のいず
れか一項に記載のダイオード。
（付記３１）
ショットキー・ダイオードであって、
第１の電極と、
第２の電極と、
第１の界面において前記第１の電極に接続され、第２の界面において前記第２の電極に
接続される半導体材料の本体とを備え、
前記第１の界面は、第１の平面内に存在する第１の平坦領域を備え、前記第１の電極は
、前記第１の平面に対して垂直な第１の方向において前記第１の平面上への第１の突出部
を有し、
前記第２の界面は第２の平坦領域を備え、前記第２の電極は前記第１の方向において前
記第１の平面上への第２の突出部を有し、
前記第２の突出部は、前記第１の突出部の完全に外側に存在し、
前記第１の界面及び前記第２の界面のうちの一方はショットキー・コンタクトを与え、
前記第１の電極及び第２の電極は基板上に形成され、前記本体の一部が前記電極間の前
記基板の一部を覆い、前記本体の更なる部分が前記第１の電極及び前記第２の電極を少な
くとも部分的に覆うように、前記本体は前記電極及び前記基板の上方にわたって形成され
る、ショットキー・ダイオード。
（付記３２）
前記第２の平坦領域は前記第１の平面内に存在する、付記３１に記載のダイオード。
（付記３３）
前記第２の平坦領域は第２の平面内に存在する、付記３１に記載のダイオード。
（付記３４）
前記第２の平面は前記第１の平面に対して平行である、付記３３に記載のダイオード。
（付記３５）
前記第２の平面は、前記第１の方向において前記第１の平面から離間される、付記３３
又は３４に記載のダイオード。
（付記３６）
前記第１の電極はショットキー電極であり、前記第２の電極はオーミック電極である、
付記１から３５のいずれか一項に記載のダイオード。
（付記３７）
前記第１の電極はオーミック電極であり、前記第２の電極はショットキー電極である、
付記１から３５のいずれか一項に記載のダイオード。
（付記３８）
前記第１の電極は、Ａｕ、Ｔｉ、Ａｌ、Ｍｏ、Ｐｔ、Ｐｄ、Ａｇ、Ｃｕ、Ｎｉ、Ｃｒ、
Ｔａ、Ｗのような金属、ＭｏＮｉ、ＭｏＣｒ、ＡｌＳｉのような合金、透明導電性酸化物
（ＩＴＯ、ＩＺＯ、ＡＺＯなど）、ＴｉＮのような金属窒化物、カーボンブラック、カー
ボンナノチューブ、グラフェンのような炭素材料、ポリアニリン、ＰＥＤＯＴ：ＰＳＳの
ような導電性ポリマー又は半導体材料を含むリストから選択される材料を含む、付記１か
ら３７のいずれか一項に記載のダイオード。
（付記３９）
前記第２の電極は、Ａｕ、Ｔｉ、Ａｌ、Ｍｏ、Ｐｔ、Ｐｄ、Ａｇ、Ｃｕ、Ｎｉ、Ｃｒ、
Ｔａ、Ｗのような金属、ＭｏＮｉ、ＭｏＣｒ、ＡｌＳｉのような合金、透明導電性酸化物
（ＩＴＯ、ＩＺＯ、ＡＺＯなど）、ＴｉＮのような金属窒化物、カーボンブラック、カー
ボンナノチューブ、グラフェンのような炭素材料、ポリアニリン、ＰＥＤＯＴ：ＰＳＳの
ような導電性ポリマー又は半導体材料を含むリストから選択される材料を含む、付記１か
ら３８のいずれか一項に記載のダイオード。
（付記４０）
前記半導体材料は、化合物半導体（ＧａＡｓ、ＧａＮ、ＩｎＰ、ＣｄＳｅ、ＩｎＧａＡ
ｓ、ＩｎＧａＡｓＳｂなど）、ＺｎＯ、ＳｎＯ２、ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏ、Ｉｎ２Ｏ
３、ＬｉＺｎＯ、ＺｎＳｎＯ、ＩｎＳｎＯ（ＩＴＯ）、ＩｎＺｎＯ（ＩＺＯ）、Ｈｆｌｎ
ＺｎＯ（ＨＩＺＯ）、ＩｎＧａＺｎＯ（ＩＧＺＯ）のような金属酸化物、金属酸窒化物、
例えば、ＺｎｘＯｙＮｚ、無機半導体（アモルファス、マイクロ結晶又はナノ結晶Ｓｉな
ど）、有機半導体（ＣｕＰｃ、ペンタセン、ＰＴＣＤＡ、メチレンブルー、オレンジＧ、
ルブレンなど）、高分子半導体（ＰＥＤＯＴ：ＰＳＳ、ＰＯＴ、Ｐ３ＯＴ、Ｐ３ＨＴ、ポ
リアニリン、ポリカルバゾールなど）、２次元材料（２Ｄ材料）（グラフェンなど）、Ｍ
ｏＳ２、ＧｅＳｂＴｅのようなカルコゲニド、及びペロブスカイト（ＳｒＴｉＯ３、ＣＨ
３ＮＨ３ＰｂＣｌ３、Ｈ２ＮＣＨＮＨ２ＰｂＣｌ３、ＣｓＳｎｌ３）、また、ドープされ
るか、若しくはドーピング勾配を含み、ｎ型又はｐ型である、上記の半導体材料のいずれ
かを含むリストから選択される、付記１から３９のいずれか一項に記載のダイオード。
（付記４１）
前記ダイオードは薄膜ショットキー・ダイオードである、付記１から４０のいずれか一
項に記載のダイオード。
（付記４２）
少なくとも前記半導体材料並びに前記第１の電極及び前記第２の電極は、少なくとも可
視光に対して実質的に透過性である、付記１から４１のいずれか一項に記載のダイオード
。
（付記４３）
前記誘電体材料は少なくとも可視光に対して実質的に透過性である、付記４１に記載の
ダイオード。
（付記４４）
前記半導体材料は少なくとも可視光に対して実質的に透過性であるが、前記第１の電極
及び前記第２の電極は可視光に対して少なくとも部分的に反射性である、付記１から４０
のいずれか一項に記載のダイオード。
（付記４５）
前記誘電体材料は、少なくとも可視光に対して実質的に透過性である、付記４３に記載
のダイオード。
（付記４６）
前記第１の電極及び前記第２の電極のうちの一方はチタンの本体（例えば、層）と、前記チタンの本体の表面上に形成される少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層とを備え、前記ショットキー・コンタクトを与える前記界面は、前記半導体材料の本体と、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそ
れからなる前記層との間の界面を備えるか、又は該界面からなる、付記１から４５のいず
れか一項に記載のダイオード。
（付記４７）
付記１から４６のいずれか一項に記載の少なくとも第１のダイオードと、付記１から４
６のいずれか一項に記載の第２のダイオードとを備える回路であって、前記第１のダイオ
ードの第１の平坦領域及び第２の平坦領域は第１の距離だけ（互いから）オフセットされ、前記第２のダイオードの前記第１の平坦領域及び前記第２の平坦領域は第２の距離だけオフセットされ、前記第２の距離は前記第１の距離とは異なり、及び／又は前記回路は集積回路である、回路。
（付記４８）
第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極を接続する半導体材
料の本体とを備えるショットキー・ダイオードを製造する方法であって、
基板（又は支持体）表面の第１の領域上に第１の電極を形成することと、
前記第１の領域に隣接する前記基板表面の少なくとも第２の領域を覆う誘電体材料の本
体を形成することと、
前記第１の電極の上方にわたって配置され、第１の界面において前記第１の電極に接続
される第１の部分と、前記基板表面の前記第２の領域を覆う前記誘電体材料の本体の一部
の上方にわたって配置される第２の部分とを備える半導体材料の本体を形成することと、
前記半導体材料の本体の前記第２の部分上に、第２の界面において前記半導体材料の本
体に接続される第２の電極を形成することとを含む、方法。
（付記４９）
前記第１の界面は前記基板表面上に第１の突出部を有し、前記第２の界面は前記基板表
面上に第２の突出部を有し、前記第２の突出部は前記第１の突出部からある距離だけオフ
セットされる、付記４８に記載の方法。
（付記５０）
前記ダイオードの少なくとも１つの所望の特性又はパラメータに従って前記距離をあら
かじめ決定することを更に含む、付記４９に記載の方法。
（付記５１）
前記第１の界面は前記第１の電極の第１の表面部分を備え、前記方法は、前記半導体材
料の本体を形成する前に、前記第１の電極の前記第１の表面部分を処理することを更に含む、付記４８から５０のいずれか一項に記載の方法。
（付記５２）
前記第１の電極はチタンの本体を備え、前記処理することは、前記第１の表面部分を処理して、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層を形
成することを含む、付記５１に記載の方法。
（付記５３）
前記第２の界面は前記半導体材料の本体の表面部分を備え、前記方法は、前記第２の電
極を形成する前に前記半導体材料の本体の前記表面部分を処理することを更に含む、付記
４８から５２のいずれか一項に記載の方法。
（付記５４）
前記半導体材料の本体は少なくとも２つの層を備える、付記４８から５３のいずれか一
項に記載の方法。
（付記５５）
前記半導体材料の本体の少なくとも一部を選択的に処理することを更に含む、付記４８
から５４のいずれか一項に記載の方法。
（付記５６）
前記誘電体材料の本体は前記第１の電極の一部を覆う、付記４８から５５のいずれか一
項に記載の方法。
（付記５７）
前記誘電体材料の本体は、前記第１の電極の少なくとも一部がそこを通して視認可能で
ある（露出する）窓を備え、前記半導体材料の本体の前記第１の部分は前記窓の内側に形
成される、付記４８から５６のいずれか一項に記載の方法。
（付記５８）
第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極を接続する半導体材
料の本体とを備えるショットキー・ダイオードを製造する方法であって、
基板（又は支持体）表面の第１の領域上に第１の電極を形成することと、
前記第１の電極の上方にわたって配置され、第１の界面において前記第１の電極に接続
される第１の部分と、前記第１の領域に隣接する前記基板表面の第２の領域の上方にわた
って配置される第２の部分とを備える半導体材料の本体を形成することと、
前記半導体材料の本体の前記第２の部分上に、第２の界面において前記半導体材料の本
体に接続される第２の電極を形成することとを含む、方法。
（付記５９）
前記第１の界面は前記基板表面上に第１の突出部を有し、前記第２の界面は前記基板表
面上に第２の突出部を有し、前記第２の突出部は前記第１の突出部からある距離だけオフ
セットされる、付記５８に記載の方法。
（付記６０）
前記ダイオードの少なくとも１つの所望の特性又はパラメータに従って前記距離をあら
かじめ決定することを更に含む、付記５９に記載の方法。
（付記６１）
前記第１の界面は前記第１の電極の第１の表面部分を備え、前記方法は、前記半導体材
料の本体を形成する前に、前記第１の電極の前記第１の表面部分を処理することを更に含
む、付記５８から６０のいずれか一項に記載の方法。
（付記６２）
前記第１の電極はチタンの本体を備え、前記処理することは、前記第１の表面部分を処理して、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層を形
成することを含む、付記６１に記載の方法。
（付記６３）
前記第２の界面は前記半導体材料の本体の表面部分を備え、前記方法は、前記第２の電
極を形成する前に前記半導体材料の本体の前記表面部分を処理することを更に含む、付記
５８から６２のいずれか一項に記載の方法。
（付記６４）
前記半導体材料の本体は少なくとも２つの層を備える、付記５８から６３のいずれか一
項に記載の方法。
（付記６５）
前記半導体材料の本体の少なくとも一部を選択的に処理することを更に含む、付記５８
から６４のいずれか一項に記載の方法。
（付記６６）
第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極を接続する半導体材
料の本体とを備えるショットキー・ダイオードを製造する方法であって、
基板（又は支持体）表面の第１の領域上に第１の電極を形成することと、
前記基板表面の第２の領域上に、第３の領域によって前記第１の領域から分離される第
２の電極を形成することと、
前記第１の電極の上方にわたって配置され、第１の界面において前記第１の電極に接続
される第１の部分と、前記第２の電極の上方にわたって配置され、第２の界面において前
記第２の電極に接続される第２の部分と、前記第３の領域の上方にわたって配置され、前
記第１の部分を前記第２の部分に接続する第３の部分とを備える半導体材料の本体を形成
することとを含む、方法。
（付記６７）
前記第１の界面は前記基板表面上に第１の突出部を有し、前記第２の界面は前記基板表
面上に第２の突出部を有し、前記第２の突出部は前記第１の突出部からある距離だけオフ
セットされる、付記６６に記載の方法。
（付記６８）
前記ダイオードの少なくとも１つの所望の特性又はパラメータに従って前記距離をあら
かじめ決定することを更に含む、付記６７に記載の方法。
（付記６９）
前記第１の界面は前記第１の電極の第１の表面部分を備え、前記方法は、前記半導体材
料の本体を形成する前に、前記第１の電極の前記第１の表面部分を処理することを更に含
む、付記６６から６８のいずれか一項に記載の方法。
（付記７０）
前記第１の電極はチタンの本体を備え、前記処理することは、前記第１の表面部分を処理して、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層を形
成することを含む、付記６９に記載の方法。
（付記７１）
前記第２の界面は、前記第２の電極の第１の表面部分を備え、前記方法は、前記半導体
材料の本体を形成する前に、前記第２の電極の前記第１の表面部分を処理することを更に
含む、付記６６から７０のいずれか一項に記載の方法。
（付記７２）
前記半導体材料の本体は少なくとも２つの層を備える、付記６６から７１のいずれか
一項に記載の方法。
（付記７３）
前記半導体材料の本体の少なくとも一部を選択的に処理することを更に含む、付記６６
から７２のいずれか一項に記載の方法。
（付記７４）
前記第１の電極を前記形成すること、及び前記第２の電極を前記形成することは同時に
実行される、付記６６から７３のいずれか一項に記載の方法。
（付記７５）
前記第１の電極を前記形成することは、前記第２の電極を前記形成することの前に、又
は後に実行される、付記６６から７４のいずれか一項に記載の方法。
（付記７６）
前記半導体材料の本体の少なくとも一部をドープするか、又はドーピングを高めるため
に、イオンを注入することを更に含む、付記４８から７５のいずれか一項に記載の方法。
（付記７７）
ショットキー・ダイオードであって、
第１の電極と、
第２の電極と、
第１の界面において前記第１の電極に接続され、第２の界面において前記第２の電極に
接続される半導体材料の本体とを備え、
前記第１の界面はショットキー・コンタクトを与え、前記第１の電極はチタンの本体（
例えば、層）と、前記チタンの本体の表面上に形成される少なくとも１つのチタン酸化物
又は亜酸化物を含むか、又はそれからなる層とを備え、前記第１の界面は、前記半導体材
料の本体と、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる前
記層との間の界面を備えるか、又はそれからなる、ショットキー・ダイオード。
（付記７８）
前記半導体材料は酸化物半導体である、付記７７に記載のダイオード。
（付記７９）
前記半導体材料はＩＧＺＯである、付記７７又は７８に記載のダイオード。

Claims (42)

  1. ショットキー・ダイオードであって、
    第１の電極と、
    第２の電極と、
    第１の界面において前記第１の電極に接続され、第２の界面において前記第２の電極に
    接続される、半導体材料の本体と、を備え、
    前記第１の界面は、第１の平面内に存在する第１の平坦領域を備え、前記第１の電極は
    、前記第１の平面に対して垂直な第１の方向において前記第１の平面上への第１の突出部
    を有し、
    前記第２の界面は、第２の平坦領域を備え、前記第２の電極は、前記第１の方向におい
    て前記第１の平面上への第２の突出部を有し、
    前記第２の突出部は、前記第１の突出部の完全に外側に存在し、
    前記第１の界面及び前記第２の界面のうちの一方は、ショットキー・コンタクトを与え
    、
    前記本体は、第１の側部及び第２の側部を備え、前記第２の側部は、前記第１の方向に
    おいて前記本体の厚さだけ前記第１の側部から離間され、
    前記第１の平坦領域は、前記本体の前記第１の側部上にあり、前記第２の平坦領域は、
    前記本体の前記第２の側部上にある、
    ショットキー・ダイオード。
  2. 前記第２の平坦領域は、前記第１の平面内に存在する、請求項１に記載のダイオード。
  3. 前記第２の平坦領域は、第２の平面内に存在する、請求項１に記載のダイオード。
  4. 前記第２の平面は、前記第１の平面に対して平行である、請求項３に記載のダイオード
    。
  5. 前記第２の平面は、前記第１の方向において前記第１の平面から離間されている、請求
    項４に記載のダイオード。
  6. 前記第１の電極を支持するように配置される基板を更に備える、請求項１から５のいず
    れか一項に記載のダイオード。
  7. 前記半導体材料の本体は、前記第１の電極の表面の少なくとも一部を覆うように配置さ
    れる第１の部分と、前記第１の電極から横方向に延在する第２の部分と、を備え、前記第
    ２の電極は、前記半導体材料の本体の前記第２の部分の少なくとも一部を覆うように配置
    される、請求項１から６のいずれか一項に記載のダイオード。
  8. 前記半導体材料の本体の少なくとも一部と、前記第２の電極の少なくとも一部とを覆う
    ように配置される誘電体材料の更なる本体を更に備える、請求項１から７のいずれか一項
    に記載のダイオード。
  9. 前記誘電体材料の更なる本体は、前記半導体材料の本体の全体を覆うように配置される
    、請求項８に記載のダイオード。
  10. 前記第１の界面及び前記第２の界面のうちの少なくとも一方は、前記第１の電極、前記
    第２の電極及び前記半導体材料の本体のうちの少なくとも１つの表面処理された部分を備
    える、請求項１から９のいずれか一項に記載のダイオード。
  11. 前記半導体材料の本体は、第１の層及び第２の層を備え、前記第１の界面は、前記第１
    の層の一部を備え、前記第２の界面は、前記第２の層の一部を備える、請求項１から１０
    のいずれか一項に記載のダイオード。
  12. 前記第１の電極は、ショットキー電極であり、前記第２の電極は、オーミック電極であ
    る、請求項１から１１のいずれか一項に記載のダイオード。
  13. 前記第１の電極は、オーミック電極であり、前記第２の電極は、ショットキー電極であ
    る、請求項１から１１のいずれか一項に記載のダイオード。
  14. 前記第１の電極は金属、合金、透明導電性酸化物、金属窒化物、炭素材料、導電性ポリ
    マー又は半導体材料を含むリストから選択される材料を含む、請求項１から１３のいずれ
    か一項に記載のダイオード。
  15. 前記第２の電極は、金属、合金、透明導電性酸化物、金属窒化物、炭素材料、導電性ポ
    リマー又は半導体材料を含むリストから選択される材料を含む、請求項１から１４のいず
    れか一項に記載のダイオード。
  16. 前記半導体材料は、化合物半導体、金属酸化物、金属酸窒化物、無機半導体、有機半導
    体、高分子半導体、２Ｄ材料、カルコゲニド、及びペロブスカイト、また、ドープされる
    か、若しくはドーピング勾配を含み、ｎ型又はｐ型である、上記の半導体材料のいずれか
    を含むリストから選択される、請求項１から１５のいずれか一項に記載のダイオード。
  17. 前記ダイオードは、薄膜ショットキー・ダイオードである、請求項１から１６のいずれ
    か一項に記載のダイオード。
  18. 少なくとも前記半導体材料並びに前記第１の電極及び前記第２の電極は、少なくとも可
    視光に対して実質的に透過性である、請求項１から１７のいずれか一項に記載のダイオー
    ド。
  19. 前記誘電体材料は、少なくとも可視光に対して実質的に透過性である、請求項１７に記
    載のダイオード。
  20. 前記半導体材料は、少なくとも可視光に対して実質的に透過性であるが、前記第１の電
    極及び前記第２の電極は、可視光に対して少なくとも部分的に反射性である、請求項１か
    ら１６のいずれか一項に記載のダイオード。
  21. 前記誘電体材料は、少なくとも可視光に対して実質的に透過性である、請求項１９に記
    載のダイオード。
  22. 前記第１の電極及び前記第２の電極のうちの一方は、チタンの本体と、前記チタンの本
    体の表面上に形成される少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれ
    からなる層と、を備え、前記ショットキー・コンタクトを与える前記界面は、前記半導体
    材料の本体と、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる
    前記層との間の界面を備えるか、又は該界面からなる、請求項１から２１のいずれか一項
    に記載のダイオード。
  23. 請求項１から２２のいずれか一項に記載の少なくとも第１のダイオードと、請求項１か
    ら２２のいずれか一項に記載の第２のダイオードと、を備える回路であって、前記第１の
    ダイオードの第１の平坦領域及び第２の平坦領域は、第１の距離だけオフセットされ、前記第２のダイオードの前記第１の平坦領域及び前記第２の平坦領域は、第２の距離だけオフセットされ、前記第２の距離は、前記第１の距離とは異なり、及び／又は前記回路は、集積回路である、回路。
  24. 第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極を接続する半導体材
    料の本体と、を備えるショットキー・ダイオードを製造する方法であって、
    基板表面の第１の領域上に前記第１の電極を形成することと、
    前記第１の領域に隣接する前記基板表面の少なくとも第２の領域を覆う誘電体材料の本
    体を形成することと、
    前記第１の電極の上方にわたって配置され、第１の界面において前記第１の電極に接続
    される第１の部分と、前記基板表面の前記第２の領域を覆う前記誘電体材料の本体の一部
    の上方にわたって配置される第２の部分と、を備える前記半導体材料の本体を形成するこ
    とと、
    前記半導体材料の本体の前記第２の部分上に、第２の界面において前記半導体材料の本
    体に接続される前記第２の電極を形成することと、
    を含む、方法。
  25. 前記第１の界面は、前記基板表面上に第１の突出部を有し、前記第２の界面は、前記基
    板表面上に第２の突出部を有し、前記第２の突出部は、前記第１の突出部からある距離だけオフセットされる、請求項２４に記載の方法。
  26. 前記ダイオードの少なくとも１つの所望の特性又はパラメータに従って前記距離をあら
    かじめ決定することを更に含む、請求項２５に記載の方法。
  27. 前記第１の界面は、前記第１の電極の第１の表面部分を備え、前記方法は、前記半導体
    材料の本体を形成する前に、前記第１の電極の前記第１の表面部分を処理することを更に
    含む、請求項２４から２６のいずれか一項に記載の方法。
  28. 前記第１の電極は、チタンの本体を備え、前記処理することは、前記第１の表面部分を処理して、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層を
    形成することを含む、請求項２７に記載の方法。
  29. 前記第２の界面は、前記半導体材料の本体の表面部分を備え、前記方法は、前記第２の
    電極を形成する前に前記半導体材料の本体の前記表面部分を処理することを更に含む、請
    求項２４から２８のいずれか一項に記載の方法。
  30. 前記半導体材料の本体は、少なくとも２つの層を備える、請求項２４から２９のいずれ
    か一項に記載の方法。
  31. 前記半導体材料の本体の少なくとも一部を選択的に処理することを更に含む、請求項２
    ４から３０のいずれか一項に記載の方法。
  32. 前記誘電体材料の本体は、前記第１の電極の一部を覆う、請求項２４から３１のいずれ
    か一項に記載の方法。
  33. 前記誘電体材料の本体は、前記第１の電極の少なくとも一部がそこを通して視認可能で
    ある窓を備え、前記半導体材料の本体の前記第１の部分は、前記窓の内側に形成される、
    請求項２４から３２のいずれか一項に記載の方法。
  34. 第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極を接続する半導体材
    料の本体と、を備えるショットキー・ダイオードを製造する方法であって、
    基板表面の第１の領域上に前記第１の電極を形成することと、
    前記第１の電極の上方にわたって配置され、第１の界面において前記第１の電極に接続
    される第１の部分と、前記第１の領域に隣接する前記基板表面の第２の領域の上方にわた
    って配置される第２の部分と、を備える前記半導体材料の本体を形成することと、
    前記半導体材料の本体の前記第２の部分上に、第２の界面において前記半導体材料の本
    体に接続される前記第２の電極を形成することと、
    を含む、方法。
  35. 前記第１の界面は、前記基板表面上に第１の突出部を有し、前記第２の界面は、前記基
    板表面上に第２の突出部を有し、前記第２の突出部は、前記第１の突出部からある距離だけオフセットされる、請求項３４に記載の方法。
  36. 前記ダイオードの少なくとも１つの所望の特性又はパラメータに従って前記距離をあら
    かじめ決定することを更に含む、請求項３５に記載の方法。
  37. 前記第１の界面は、前記第１の電極の第１の表面部分を備え、前記方法は、前記半導体
    材料の本体を形成する前に、前記第１の電極の前記第１の表面部分を処理することを更に
    含む、請求項３４から３６のいずれか一項に記載の方法。
  38. 前記第１の電極は、チタンの本体を備え、前記処理することは、前記第１の表面部分を処理して、少なくとも１つのチタン酸化物又は亜酸化物を含むか、又はそれからなる層を
    形成することを含む、請求項３７に記載の方法。
  39. 前記第２の界面は、前記半導体材料の本体の表面部分を備え、前記方法は、前記第２の
    電極を形成する前に前記半導体材料の本体の前記表面部分を処理することを更に含む、請
    求項３４から３８のいずれか一項に記載の方法。
  40. 前記半導体材料の本体は、少なくとも２つの層を備える、請求項３４から３９のいずれ
    か一項に記載の方法。
  41. 前記半導体材料の本体の少なくとも一部を選択的に処理することを更に含む、請求項３
    ４から４０のいずれか一項に記載の方法。
  42. 前記半導体材料の本体の少なくとも一部をドープするか、又はドーピングを高めるために、イオンを注入することを更に含む、請求項２４から４１のいずれか一項に記載の方法。



JP2024003506A 2017-12-11 2024-01-12 ショットキー・ダイオード Pending JP2024038366A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB1720630.1A GB2569196B (en) 2017-12-11 2017-12-11 Schottky diode
GB1720630.1 2017-12-11
JP2020550925A JP7440086B2 (ja) 2017-12-11 2018-12-11 ショットキー・ダイオード
PCT/GB2018/053588 WO2019116020A1 (en) 2017-12-11 2018-12-11 Schottky diode

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020550925A Division JP7440086B2 (ja) 2017-12-11 2018-12-11 ショットキー・ダイオード

Publications (1)

Publication Number Publication Date
JP2024038366A true JP2024038366A (ja) 2024-03-19

Family

ID=61007268

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020550925A Active JP7440086B2 (ja) 2017-12-11 2018-12-11 ショットキー・ダイオード
JP2024003506A Pending JP2024038366A (ja) 2017-12-11 2024-01-12 ショットキー・ダイオード

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2020550925A Active JP7440086B2 (ja) 2017-12-11 2018-12-11 ショットキー・ダイオード

Country Status (8)

Country Link
US (2) US11637210B2 (ja)
EP (1) EP3724925A1 (ja)
JP (2) JP7440086B2 (ja)
KR (2) KR20240000639A (ja)
CN (1) CN111699561A (ja)
GB (4) GB2569196B (ja)
TW (2) TWI816722B (ja)
WO (1) WO2019116020A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2581149B (en) 2019-02-05 2021-11-10 Pragmatic Printing Ltd Flexible interposer
CN110416414B (zh) * 2019-08-02 2021-05-04 华南师范大学 一种紫外探测器及其制备方法
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
KR102224497B1 (ko) * 2019-08-28 2021-03-08 연세대학교 산학협력단 이차원 반도체 물질을 이용한 수직형 쇼트키 다이오드 및 이의 제조방법
EP3823042A1 (en) 2019-11-12 2021-05-19 Imec VZW Bipolar selector device for a memory array
US11264373B2 (en) 2019-12-21 2022-03-01 Intel Corporation Die backend diodes for electrostatic discharge (ESD) protection
US11424239B2 (en) * 2019-12-21 2022-08-23 Intel Corporation Diodes for package substrate electrostatic discharge (ESD) protection
CN111748341B (zh) * 2020-06-30 2023-06-16 苏州科技大学 吩噻嗪弱光上转换体系及其制备方法与应用
US20220199839A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Compositional engineering of schottky diode
CN112928114B (zh) * 2021-02-03 2022-08-23 中国科学院微电子研究所 一种功率器件模块及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3304471A (en) * 1963-01-28 1967-02-14 Hughes Aircraft Co Thin film diode
US4098921A (en) * 1976-04-28 1978-07-04 Cutler-Hammer Tantalum-gallium arsenide schottky barrier semiconductor device
JPS59208877A (ja) * 1983-05-13 1984-11-27 Ricoh Co Ltd 薄膜装置
US4674177A (en) * 1984-12-19 1987-06-23 Eaton Corporation Method for making an edge junction schottky diode
JPS61161776A (ja) * 1985-01-11 1986-07-22 Hitachi Ltd 薄膜ダイオード
JPS62156863A (ja) * 1985-12-28 1987-07-11 Konishiroku Photo Ind Co Ltd アクテイブマトリクス用素子
JPS6345869A (ja) * 1986-08-13 1988-02-26 Nok Corp 有機光電変換素子
JPS6366966A (ja) * 1986-09-08 1988-03-25 Konica Corp アクテイブマトリクス用素子
FR2837322B1 (fr) * 2002-03-14 2005-02-04 Commissariat Energie Atomique DIODE SCHOTTKY DE PUISSANCE A SUBSTRAT SiCOI, ET PROCEDE DE REALISATION D'UN TELLE DIODE
WO2004066410A1 (en) * 2003-01-17 2004-08-05 Diode Solutions, Inc. Display employing organic material
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
JP5297584B2 (ja) 2005-10-14 2013-09-25 株式会社半導体エネルギー研究所 半導体装置、半導体装置を用いた温度センサー及び半導体装置の作製方法
KR100761867B1 (ko) * 2006-06-08 2007-09-28 재단법인서울대학교산학협력재단 질화물계 반도체 소자 및 그 제조방법
US7898042B2 (en) * 2006-11-07 2011-03-01 Cbrite Inc. Two-terminal switching devices and their methods of fabrication
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
JP2010087274A (ja) * 2008-09-30 2010-04-15 Sanken Electric Co Ltd 半導体装置
US7898004B2 (en) * 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
DE102011122119A1 (de) * 2011-03-25 2012-09-27 Odb-Tec Gmbh & Co. Kg Dioden-Dünnschichtanordnung zur Detektion von Wasserstoff und Verfahren zu ihrer Herstellung sowie Wasserstoffsensor
US8981381B2 (en) * 2012-11-16 2015-03-17 Vishay General Semiconductor Llc GaN-based Schottky diode having dual metal, partially recessed electrode
FR3004853B1 (fr) 2013-04-22 2016-10-21 Centre Nat Rech Scient Procede de fabrication d'une diode schottky sur un substrat en diamant
KR102226985B1 (ko) 2013-08-19 2021-03-11 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
US9379190B2 (en) * 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
TWI577629B (zh) * 2016-01-06 2017-04-11 穩懋半導體股份有限公司 一種具有奈米尺度薄膜介面之蕭特基能障半導體元件

Also Published As

Publication number Publication date
TW201931612A (zh) 2019-08-01
KR20200095514A (ko) 2020-08-10
CN111699561A (zh) 2020-09-22
US20200350441A1 (en) 2020-11-05
JP7440086B2 (ja) 2024-02-28
KR20240000639A (ko) 2024-01-02
GB201820159D0 (en) 2019-01-23
EP3724925A1 (en) 2020-10-21
GB2570569B (en) 2021-07-07
JP2021506143A (ja) 2021-02-18
WO2019116020A1 (en) 2019-06-20
GB2570569A (en) 2019-07-31
TWI816722B (zh) 2023-10-01
GB2602408A (en) 2022-06-29
GB202203439D0 (en) 2022-04-27
US11637210B2 (en) 2023-04-25
US20230253509A1 (en) 2023-08-10
TW202404107A (zh) 2024-01-16
GB202107321D0 (en) 2021-07-07
GB2569196A (en) 2019-06-12
GB2595587A (en) 2021-12-01
GB2595587B (en) 2022-10-05
GB2602408B (en) 2022-10-05
GB2569196B (en) 2022-04-20
GB201720630D0 (en) 2018-01-24

Similar Documents

Publication Publication Date Title
JP7440086B2 (ja) ショットキー・ダイオード
US9853059B2 (en) Semiconductor device
US9825060B2 (en) Semiconductor device
US7026713B2 (en) Transistor device having a delafossite material
US9559214B2 (en) Semiconductor device
GB2490752A (en) Thin film transistor and its method of manufacture
US11978744B2 (en) Electronic structure having two field effect transistors
US20240088251A1 (en) Transistor and its method of manufacture
US9653612B2 (en) Semiconductor device
GB2601276A (en) Schottky diode
CN114600234A (zh) 电子电路和电路元件
GB2601257A (en) Electronic structures and their methods of manufacture

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240112