KR20240000639A - 쇼트키 다이오드 - Google Patents

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페라스 알카일
리차드 프라이스
브라이언 코브
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프라그마틱 세미컨덕터 리미티드
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Abstract

쇼트키 다이오드는 제1전극; 제2전극; 및 제1 인터페이스에서 제1전극에 연결되고 제2 인터페이스에서 제2전극에 연결되는 반도체 물질의 몸체를 포함하고, 여기서 상기 제1 인터페이스는 제1 평면에 놓인 제1 평면 영역을 포함하고, 상기 제1전극은 제1 평면에 수직인 제1방향으로 제1 평면 상에 제1 투영을 가지며, 상기 제2 인터페이스는 제2 평면에 놓인 제2 평면 영역을 포함하고, 상기 제2전극은 제1방향으로 제1 평면 상에 제2 투영을 가지며, 상기 제2 투영의 적어도 일부는 상기 제1 투영의 바깥쪽에 놓이고, 상기 제2 평면 영역은 제1방향으로 상기 제1 평면 영역으로부터 오프셋 되고, 상기 제1 인터페이스와 상기 제2 인터페이스 중 하나는 쇼트키 접촉을 제공한다.

Description

쇼트키 다이오드{SCHOTTKY DIODE}
본 발명은 쇼트키 다이오드(Schottky diodes) 및 그 제조 방법에 관한 것이다. 특히, 배타적이지는 않을지라도, 본 발명의 어떤 실시 예들은 박형 및/또는 연성(flexible) 전자회로에 통합하기 위한 쇼트키 다이오드에 관한 것으로서, 어떤 실시 예들은 그러한 응용 또는 다른 응용을 위한 박막 쇼트키 다이오드에 관한 것이다.
쇼트키 다이오드는 잘 알려진 전자 부품으로, 일반적으로 도전 상태에서 비 도전 상태로의 매우 빠른 스위칭을 제공하므로 고주파 신호를 정류하는 데 특히 유용하다. 쇼트키 다이오드는 또한 수많은 다른 전자 응용 및 회로 구성에 사용되는 것으로 잘 알려져 있다.
쇼트키 다이오드는 반도체에 의해 측면으로 또는 수직으로 분리된 2개의 전도성 전극들(하나는 쇼트키(Schottky) 전극 및 다른 하나는 옴(ohmic) 전극임)을 포함한다. 연성 전자장치에서 쇼트키 다이오드는 금속 산화물 및 유기 반도체를 포함하는 여러 가지 다른 물질의 시스템으로 실증되었다. 수직형 다이오드(vertical diode)는 반도체 층에 의해 분리된 평행한 플레이트 도체로 구성되는 반면, 측면형 다이오드(lateral diode)는 일반적으로 반도체로 덮인 동일한 평면에서 두 개의 전극으로 구성된다.
쇼트키 장벽 높이의 제어는 쇼트키 전극의 일 함수(workfunction)와 반도체의 페르미 레벨 사이의 차이를 최적화함으로써 달성된다. 이것은 쇼트키 전극을 위한 도체의 선택 및/또는 반도체 물질(금속 산화물일 경우 산소 함량)에 대한 변형을 통한 페르미 에너지의 제어를 통해 달성될 수 있다.
수직형 다이오드 구성에 있어 어려운 점은 금속 콘택트들 사이에 개재된 반도체를 사용하여 안정적이고 재현 가능한(reproducible) 장벽 높이를 달성하는 것에 관련되는 것이다. 가변성(variability)은 금속-반도체 인터페이스에서의 표면 결함으로 인해 발생하는데, 이것은 임계 전압, 항복 전압 및 RC 시상수에 상당한 영향을 미칠 수 있다. 금속 산화물 반도체 수직 스택에 대한 추가적인 주요 과제는 산소 환원(oxygen reduction)에 의해 발생한다. 상부 면에 옴 접촉(ohmic contact)을 생성하기 위해, 예를 들면, 전형적으로, 금속 산화물을 국부적으로 환원시키는 도체가 선택된다. 만일 금속 산화물 반도체가 너무 얇거나 및/또는 산소 함량이 너무 낮으면, 이것은 쇼트키 전극으로의 전도성 경로로 귀착될 수 있고, 이는 소자의 조기의 고장을 초래할 수 있다.
측면형 다이오드 구조는 반도체를 통한 옴 접촉으로부터 쇼트키 접촉까지의 전류 경로에 걸쳐 개선된 제어를 제공한다. 접점들의 측면 분리는 반도체 두께 또는 그의 산소 함량에 미치는 영향이 더 낮은 주요 제어 요소가 된다. 그러나 측면형 다이오드일 경우, 에칭 선택성 문제는 쇼트키 및 옴 전극/콘택트에 대해 서로 다른 두 금속들의 선택을 제한할 수 있다.
본 발명의 어떤 실시 예들은 종래 기술과 관련된 문제들 중 적어도 하나를 적어도 부분적으로 극복하는 것을 목적으로 한다. 어떤 실시 예들은 박형 및/또는 연성 전자회로에 사용하기에 적합한 쇼트키 다이오드를 제공하는 것을 목적으로 하고, 어떤 실시 예들은 박막 쇼트키 다이오드를 제공하는 것을 목적으로 한다. 어떤 실시 예들은 쇼트키 다이오드를 제조하는 방법을 제공하는 것을 목적으로 하며, 이들 방법은 박형 및/또는 연성 전자회로 및 회로 구성 요소들의 제조에 사용되는 기술과 호환된다.
본 발명의 제1 양태에 따르면, 쇼트키 다이오드가 제공되는바, 상기 쇼트키 다이오드는, 제1전극; 제2전극; 및 제1 인터페이스(접합)에서(에 의해) 상기 제1전극에 연결되고 제2 인터페이스(접합)에서(에 의해) 상기 제2전극에 연결되는 반도체 물질의 몸체(예를 들어, 층)를 포함하되, 여기서 상기 제1 인터페이스는 제1 평면에 놓인 제1 평면 영역을 포함하고 상기 제1전극은 제1 평면에 수직인 제1방향으로 제1 평면 상에 제1 투영을 가지며, 상기 제2 인터페이스는 제2 평면에 놓인 제2 평면 영역을 포함하고 상기 제2전극은 제1방향으로 제1 평면 상에 제2 투영을 가지며, 상기 제2 투영의 적어도 일부는 상기 제1 투영의 외부에 위치하고, 상기 제2 평면 영역은 상기 제1방향의 제1 평면 영역으로 오프셋(분리, 이격) 되어 있으며, 상기 제1 인터페이스 및 제2 인터페이스 중의 하나는 쇼트키(정류) 접촉을 제공한다.
어떤 실시 예에서, 제1전극은 하부(lower) 전극이고, 제2전극은, 예를 들어, 기판 또는 다른 지지체에 관련하여 상부(upper) 전극이다. 어떤 대안적인 실시 예에서는, 제1전극은 상부 전극이고, 제2전극은 하부 전극이다.
어떤 실시 예에서, 다이오드는, 예를 들어, 전극 및 반도체 물질의 몸체를 지지하는 기판을 추가로 포함한다.
어떤 실시 예에서, 상기 제2 평면은 상기 제1 평면과 평행하다.
어떤 실시 예에서, 상기 제1 인터페이스는 상기 제1 평면 영역으로 이루어진다.
어떤 실시 예에서, 상기 제2 인터페이스는 상기 제2 평면 영역으로 구성된다.
어떤 실시 예에서, 상기 제2 투영은 전체적으로(완전히) 상기 제1 투영의 바깥쪽에 놓여 있으며, 이에 의해 제1 평면 상의 제2 평면 영역의 제1방향으로의 투영은 제1 평면 상의 제1 평면 영역의 제1방향으로의 투영의 바깥쪽에 전체적으로 놓인다.
어떤 실시 예에서, 상기 제1 투영의 일부는 상기 제2 투영 내부에 놓인다.
어떤 실시 예에서, 상기 제1 투영 모두는 상기 제2 투영 내부에 놓인다.
어떤 실시 예에서, 상기 제1 평면 상의 제2 평면 영역의 제1방향으로의 투영은 제1 평면 상의 제1 평면 영역의 제1방향으로의 투영의 바깥쪽에 전체적으로 놓인다.
어떤 실시 예에서, 상기 제1 평면 상의 제1 평면 영역의 제1방향으로의 투영의 일부(부분)는 상기 제1 평면 상의 제2 평면 영역의 제1방향으로의 투영 내부에 놓인다.
어떤 실시 예에서, 상기 제1 평면 상의 제1 평면 영역의 제1방향으로의 투영 모두는 상기 제1 평면 상의 제2 평면 영역의 제1방향으로의 투영 내부에 놓인다.
어떤 실시 예에서, 다이오드는 기판을 더 포함하고, 상기 제1전극은 상기 기판의 표면 상에 배열된다.
어떤 실시 예에서, 상기 다이오드는 유전체 물질(예를 들어, 유전체 층)의 몸체(예를 들어, 하나의 층)를 더 포함한다.
어떤 실시 예에서, 상기 유전체는 제1방향으로 상기 제1전극으로부터 상기 제2전극을 이격(분리)시키도록 배열된다.
어떤 실시 예에서, 상기 유전체는 윈도우(window)를 포함하고, 상기 제1 인터페이스는 상기 윈도우 내부에 배치된다.
어떤 실시 예에서, 상기 반도체 물질의 몸체는 상기 윈도우를 적어도 부분적으로 채우는 제1부분, 및 상기 윈도우로부터 측면으로(즉, 상기 제1 평면에 평행한 방향으로) 연장되고 상기 유전체의 표면의 적어도 일부를 덮는 제2부분을 포함한다.
어떤 실시 예에서, 상기 제2전극은 유전체의 제2부분의 적어도 일부를 덮도록 배열된다.
어떤 실시 예에서, 상기 다이오드는 반도체 물질의 몸체의 적어도 일부와 상기 제2전극의 적어도 일부를 덮도록 배열된 유전체의 추가적인 몸체(예를 들어, 층)를 더 포함한다.
어떤 실시 예에서, 상기한 유전체의 추가적인 몸체는 반도체 물질의 몸체의 전체를 덮도록 배열된다.
어떤 실시 예에서, 제1 및 제2 인터페이스 중 적어도 하나는 상기 제1전극; 상기 제2전극; 및 반도체 물질의 몸체 중의 적어도 하나의 표면 처리된 부분을 포함한다.
본 발명의 다른 양태에 따르면, 쇼트키 다이오드가 제공되는바, 상기 쇼트기 다이오드는 제1전극; 제2전극; 및 제1 인터페이스(접합)에서(에 의해) 상기 제1전극에 연결되고 제2 인터페이스(접합)에서(에 의해) 상기 제2전극에 연결되는 반도체 물질의 몸체(예를 들어, 층)를 포함하되, 여기서 상기 제1 인터페이스는 제1 평면에 놓인 제1 평면 영역을 포함하고 상기 제1 인터페이스는 제1 평면에 수직인 제1방향으로 제1 평면 상에 제1 투영을 가지며, 상기 제2 인터페이스는 제2 평면에 놓인 제2 평면 영역을 포함하고 상기 제2 인터페이스는 상기 제1방향으로 제1 평면 상에 제2 투영을 가지며, 상기 제2 투영의 적어도 일부는 상기 제1 투영의 외부에 위치하고, 상기 제2 평면 영역은 상기 제1방향의 제1 평면 영역으로부터 오프셋(분리, 이격) 되어 있으며, 상기 제1 인터페이스 및 제2 인터페이스 중의 하나는 쇼트키(정류) 접점을 제공한다.
본 발명의 또 다른 양태에 따르면, 쇼트키 다이오드가 제공되는바, 상기 쇼트기 다이오드는 제1전극; 제2전극; 및 제1 인터페이스(접합)에서(에 의해) 상기 제1전극에 연결되고 제2 인터페이스(접합)에서(에 의해) 상기 제2전극에 연결되는 반도체 물질의 몸체를 포함하되, 여기서 상기 제1 인터페이스는 제1 평면에 놓인 제1 평면 영역을 포함하고 상기 제1전극은 제1 평면에 수직인 제1방향으로 제1 평면 상에 제1 투영을 갖고, 상기 제2 인터페이스는 제2 평면 영역을 포함하고 상기 제2전극은 상기 제1방향으로 제1 평면 상에 제2 투영을 가지며, 상기 제2 투영은 전체적으로 상기 제1 투영 외부에 있으며, 상기 제1 인터페이스 및 상기 제2 인터페이스 중 하나는 쇼트키(정류) 접촉을 제공하고, 상기 몸체는 제1 측면 및 제2 측면을 포함하고, 상기 제2 측면은 상기 제1방향으로 상기 몸체의 두께만큼 상기 제1 측면으로부터 이격 되어 있고, 상기 제1 평면 영역은 상기 몸체의 상기 제1 측면 상에 있고 상기 제2 평면 영역은 상기 몸체의 상기 제2 측면 상에 존재한다.
어떤 실시 예에서, 상기 제2 평면 영역은 상기 제1 평면에 놓인다.
어떤 실시 예에서, 상기 제2 평면 영역은 제2 평면에 있다.
어떤 실시 예에서, 상기 제2 평면은 상기 제1 평면과 평행하다.
어떤 실시 예에서, 상기 제2 평면은 상기 제1 평면으로부터 상기 제1방향으로 이격되어 있다.
어떤 실시 예에서, 상기 다이오드는 상기 제1전극을 지지하도록 배열된 기판을 더 포함한다.
어떤 실시 예에서, 상기 반도체 물질의 몸체는 상기 제1전극의 표면의 적어도 일부를 덮도록 배치된 제1부분, 및 상기 제1전극으로부터 측면 방향으로 연장되는 제2부분을 포함하되, 상기 제2전극은 상기 반도체 물질의 몸체의 제2부분의 적어도 일부를 덮도록 배치된다.
어떤 실시 예에서, 상기 다이오드는 상기 반도체 물질의 몸체의 적어도 일부 및 상기 제2전극의 적어도 일부를 덮도록 배열된 유전체의 추가적인 몸체(예를 들어, 층)를 더 포함한다.
어떤 실시 예에서, 상기 추가적인 유전체 물질의 몸체는 반도체 물질의 몸체의 전부를 덮도록 배치된다.
어떤 실시 예에서, 상기 제1 및 제2 인터페이스 중 적어도 하나는, 상기 제1전극; 상기 제2전극; 및 상기 반도체 물질의 몸체 중의 적어도 하나의 처리된(예를 들어, 표면 처리된) 부분을 포함한다.
어떤 실시 예에서, 상기 반도체 물질의 몸체는 제1층 및 제2층을 포함하되, 상기 제1 인터페이스는 상기 제1층의 일부(예를 들어, 표면 부분)를 포함하고, 상기 제2 인터페이스는 상기 제2층의 일부를 포함한다.
본 발명의 또 다른 양태는 쇼트키 다이오드를 제공하고 있는바, 상기 쇼트키 다이오드는 제1전극; 제2전극; 및 제1 인터페이스(접합)에서 상기 제1전극에 연결되고 제2 인터페이스(접합)에서 상기 제2전극에 연결되는 반도체 물질의 몸체를 포함하되, 상기 제1 인터페이스는 실질적으로 평면이며, 제1 평면에 놓이고, 상기 제2 인터페이스는 제1 평면에 수직인 제1방향으로 그리고 제1 평면에 평행한 제2방향으로 상기 제1 인터페이스로부터 오프셋(분리) 된다.
어떤 실시 예에서, 상기 제2 인터페이스는 제1 평면 상의 제2 인터페이스의 투영이 상기 제1 인터페이스와 중첩되지 않도록 제1 인터페이스로부터 오프셋 된다. 대안적인 실시 예에서는, 부분적인 중첩(오버랩)이 존재하고, 추가적인 실시 예에서는 전체적인 오버랩이 존재한다.
어떤 실시 예에서, 제1 평면 상에서의 제2 인터페이스의 상기 투영은 적어도 1nm의 거리만큼 상기 제1 인터페이스로부터 분리되지만, 실제 분리는 많은 수의 요인들, 예를 들면, 제조 공정/리소그래피(lithography) 도구에 의해 달성될 수 있는 최소 피처 크기(minimum feature size), 및 본 명세서에서 논의된 바와 같은 원하는 디바이스(소자) 파라미터들에 의존할 것이다.
어떤 실시 예에서, 상기 제2 인터페이스는 실질적으로 평면이며, 제2 평면에 놓여 있고, 상기 제2 평면은 제1 평면과 평행할 수 있다.
어떤 실시 예에서, 상기 다이오드는 유전체 물질의 층을 더 포함하되, 여기서 상기 반도체 물질의 몸체는 상기 제1 인터페이스로부터 상기 제1 평면에 수직인 방향으로 상기 유전체 물질의 층을 통해 상기 유전체 물질의 층의 표면까지 연장되는 제1부분, 및 상기 표면을 따라 상기 제1 평면에 평행한 방향으로 연장되는 제2부분을 포함한다.
어떤 실시 예에서, 상기 제2전극은 상기 제2부분의 일단 및 상기 표면의 일부와 중첩된다.
어떤 실시 예에서, 상기 제1 인터페이스는 상기 제1전극의 실질적으로 평평한 표면의 제1부분을 포함하고, 상기 유전체 물질의 층은 상기 제1전극의 상기 실질적으로 평평한 표면의 적어도 제2부분을 덮는다(오버랩한다).
어떤 실시 예에서, 상기 제1 인터페이스는 쇼트키 접합(Schottky junction)이고, 상기 제2 접합은 옴 접합(ohmic junction)이며, 대안적인 실시 예에서 상기 제2 인터페이스는 쇼트키 접합이고 상기 제1 접합은 옴 접합이다. 어떤 실시 예에서, 상기 제1 및 제2 인터페이스들 중 하나는 쇼트키 접합이고, 상기 제1 및 제2 인터페이스들 중 다른 하나는 쇼트키 접합이 도전중일 때 그 쇼트키 다이오드를 통해 전류가 흐르게 하는 임의의 접합부이다.
어떤 실시 예에서, 상기 제1전극은, Au, Ti, Al, Mo, Pt, Pd, Ag, Cu, Ni, Cr, Ta, W와 같은 금속; MoNi, MoCr, AlSi와 같은 금속 합금; 투명 전도성 산화물(ITO, IZO, AZO와 같은); TiN과 같은 금속 질화물; 카본 블랙, 카본 나노 튜브, 그래핀(graphene)과 같은 카본 물질; 폴리아닐린(polyaniline), PEDOT와 같은 전도성 폴리머; PSS; 또는 반도체 물질을 포함하는 군으로부터 선택되는 제1 물질을 포함하거나 그로부터 이루어진다.
어떤 실시 예에서, 상기 제2전극은, Au, Ti, Al, Mo, Pt, Pd, Ag, Cu, Ni, Cr, Ta, W와 같은 금속; MoNi, MoCr, AlSi와 같은 금속 합금; 투명 전도성 산화물(ITO, IZO, AZO와 같은); TiN과 같은 금속 질화물; 카본 블랙, 카본 나노튜브, 그래핀과 같은 카본 물질; 폴리아닐린, PEDOT와 같은 전도성 폴리머; PSS; 또는 반도체 물질을 포함하는 군으로부터 선택되는 제2 물질을 포함하거나 그로부터 이루어진다.
어떤 실시 예에서, 상기 반도체 물질은, 화합물 반도체(예컨대, GaAs, GaN, InP, CdSe, InGaAs, InGaAsSb), ZnO, SnO2, NiO, SnO, Cu2O, In2O3, LiZnO, ZnSnO, InSnO(ITO), InZnO(IZO), HfInZnO(HIZO), InGaZnO(IGZO)(종종 GaInZnO, GIZO로 지칭됨)와 같은 금속 산화물; 금속 산질화물(oxynitrides), 예컨대, ZnxOyNz; 무기 반도체(예를 들어, 비정질(amorphous), 미세결정질(microcrystalline) 또는 나노 결정질(microcrystalline) Si); 유기 반도체(예컨대, CuPc, 펜타센(pentacene), PTCDA, 메틸렌 블루(methylene blue), 오렌지 G, 루브렌(rubrene)); 중합체 반도체(예컨대, PEDOT: PSS, POT, P3OT, P3HT, 폴리아닐린, 폴리카르바졸(polycarbazole)); 2D 물질(예컨대, 그래핀); MoS2, GeSbTe와 같은 칼코게나이드(chalcogenides); 페로브스카이트(perovskites)(SrTiO3, CH3NH3PbCl3, H2NCHNH2PbCl3, CsSnI3); 및 도핑 되거나 도핑 변화도(doping gradient)를 함유하는 전기한 반도체 물질들 중의 어떤 것(n-형 또는 p-형)을 포함하는 군으로부터 선택된 물질을 포함하거나 이것으로 이루어진다.
어떤 실시 예에서 유전체 물질 및/또는 기판에 적합한 물질의 예는 다음의 설명에서 제공된다.
어떤 실시 예에서, 적어도 상기 반도체 물질 및 상기 제1 및 제2전극은 적어도 가시광에 대해 실질적으로 투명하다.
어떤 실시 예에서, 상기 반도체 물질은 적어도 가시광에 대해 실질적으로 투명하지만, 상기 제1 및 제2전극은 가시광을 적어도 부분적으로 반사시킨다.
어떤 실시 예에서, 상기 유전체 물질은 적어도 가시광에 대해 실질적으로 투명하다.
어떤 실시 예에서, 상기 제1전극 및 제2전극 중 하나는 티타늄의 몸체(예컨대, 층), 및 상기 티타늄 몸체의 표면 상에 형성된 적어도 하나의 티타늄 산화물(titanium oxide) 또는 아산화물(suboxide)을 포함하거나 이것으로 이루어진 층을 포함하되, 여기서 쇼트키 접촉을 제공하는 인터페이스는 반도체 물질의 몸체, 및 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이로 구성된 상기 층 사이의 인터페이스를 포함하거나 이로 구성된다.
본 발명의 또 다른 양태는 임의의 전술한 양태 또는 실시 예에 따른 적어도 하나의 제1 다이오드, 및 임의의 전술한 양태 또는 실시 예에 따른 제2 다이오드를 포함하는 회로를 제공하되, 여기서 상기 제1 다이오드의 제1 및 제2 평면 영역은 제1 거리만큼 오프셋 되고(즉, 서로로부터) 상기 제2 다이오드의 제1 및 제2 평면 영역은 제2 거리만큼 오프셋 되며, 상기 제2 거리는 제1 거리와는 상이하다.
본 발명의 또 다른 양태는 임의의 전술한 양태 또는 실시 예에 따른 다이오드를 포함하는 회로 또는 회로 모듈을 제공한다. 예를 들어, 상기 회로 또는 회로 모듈은 로직 게이트(예컨대, OR 게이트 및 AND 게이트 등) 또는 인버터(예컨대, 다이오드 로드 인버터)일 수 있다.
어떤 실시 예에서, 상기 회로는 집적회로이다.
*본 발명의 또 다른 양태는 임의의 전술한 양태 또는 실시 예에 따른 다이오드를 포함하는 전자 장치를 제공한다. 예를 들어, 상기 장치는 소스-게이트 트랜지스터, 쇼트키 트랜지스터, 게이트 다이오드 등일 수 있다.
본 발명의 또 다른 양태는 제1전극, 제2전극, 및 상기 제1 및 제2전극을 연결하는 반도체 물질의 몸체를 포함하는 쇼트키 다이오드의 제조 방법을 제공하되, 상기 방법은, 기판(또는 지지물) 표면의 제1 영역 상에 제1전극을 형성하는 동작; 상기 제1 영역에 인접한 상기 기판 표면의 적어도 제2 영역을 덮는 유전체 물질의 몸체를 형성하는 동작; 상기 제1전극 위에 배치되며 제1 인터페이스에서 상기 제1전극에 연결되는 제1부분과, 상기 기판 표면의 상기 제2 영역을 덮는 상기 유전체 물질의 몸체의 일부 상에 배열된 제2부분을 포함하는 반도체 물질의 몸체를 형성하는 동작; 및 제2 인터페이스에서 상기 반도체 물질의 몸체에 연결되는 제2전극을 상기 반도체 물질의 몸체의 상기 제2부분 상에 형성하는 동작을 포함한다.
어떤 실시 예에서, 상기 제1 인터페이스는 기판 표면 상에 제1 투영을 갖고, 상기 제2 인터페이스는 상기 기판 표면 상에 제2 투영을 가지며, 상기 제2 투영은 상기 제1 투영으로부터 일정 거리만큼 오프셋 된다.
어떤 실시 예에서, 상기 방법은 상기 다이오드의 적어도 하나의 원하는 특성 또는 파라미터에 따라 상기 거리를 미리 결정하는 동작을 더 포함한다.
어떤 실시 예에서, 상기 제1 인터페이스는 상기 제1전극의 제1 표면 부분을 포함하고, 상기 방법은 반도체 물질의 몸체를 형성하기 전에 상기 제1전극의 상기 제1 표면 부분을 처리하는 동작을 더 포함한다.
어떤 실시 예에서, 상기 제2 인터페이스는 반도체 물질의 몸체의 표면 부분을 포함하고, 상기 방법은 상기 제2전극을 형성하기 전에 반도체 물질의 몸체의 상기 표면 부분을 처리하는 동작을 더 포함한다.
어떤 실시 예에서, 상기 반도체 물질의 몸체는 적어도 2개의 층들을 포함한다.
어떤 실시 예에서, 상기 방법은 반도체 물질의 몸체의 적어도 일부를 선택적으로 처리하는 동작(예컨대, 이온 주입)을 더 포함한다.
어떤 실시 예에서, 상기 유전체 물질의 몸체는 상기 제1전극의 일부를 덮는다.
어떤 실시 예에서, 상기 유전체 물질의 몸체는 윈도우를 포함하되, 이를 통해 상기 제1전극의 적어도 일부가 보이고(노출됨), 반도체 물질의 몸체의 상기 제1부분이 상기 윈도우 내부에 형성된다.
본 발명의 또 다른 양태는 제1전극, 제2전극, 및 상기 제1 및 제2전극을 연결하는 반도체 물질의 몸체를 포함하는 쇼트키 다이오드의 제조 방법을 제공하되, 상기 방법은, 기판(또는 지지물) 표면의 제1 영역 상에 제1전극을 형성하는 동작; 상기 제1전극 위에 배치되고 제1 인터페이스에서 상기 제1전극에 연결되는 제1부분, 및 상기 제1 영역에 인접한 기판 표면의 제2 영역 위에 배치되는 제2부분을 포함하는 반도체 물질의 몸체를 형성하는 동작; 및 상기 반도체 물질의 몸체의 상기 제2부분 상에, 제2 인터페이스에서 상기 반도체 물질의 몸체에 연결되는 제2전극을 형성하는 동작을 포함한다. 본 발명의 전술한 양태들 및 실시 예들의 특징은 상응하는 이점과 함께 이 양태에서 채용될 수 있다.
본 발명의 또 다른 양태는 제1전극, 제2전극, 및 상기 제1 및 제2전극을 연결하는 반도체 물질의 몸체를 포함하는 쇼트키 다이오드의 제조 방법을 제공하되, 상기 방법은, 기판(또는 지지물) 표면의 제1 영역 상에 제1전극을 형성하는 동작; 상기 기판 표면의, 상기 제1 영역으로부터 제3 영역에 의해 분리되는, 제2 영역 상에 제2전극을 형성하는 동작; 및 상기 제1전극 상에 배치되고 제1 인터페이스에서 상기 제1전극에 연결되는 제1부분, 상기 제2전극 상에 배열되고 제2 인터페이스에서 상기 제2전극에 연결되는 제2부분, 및 상기 제3 영역 상에 배치되고 상기 제1부분을 상기 제2부분에 연결하는 제3부분을 포함하는 반도체 물질의 몸체를 형성하는 동작 단계를 포함한다. 또한, 본 발명의 전술한 양태들 및 실시 예들의 특징은 상응하는 이점과 함께 이 양태에서 채용될 수 있다.
어떤 실시 예에서, 상기 제1 인터페이스는 상기 제1전극의 제1 표면 부분을 포함하고, 상기 방법은 반도체 물질의 몸체를 형성하기 전에 상기 제1전극의 상기 제1 표면 부분을 처리하는 동작을 더 포함한다.
어떤 실시 예에서, 상기 제2 인터페이스는 상기 제2전극의 제1 표면 부분을 포함하고, 상기 방법은 반도체 물질의 몸체를 형성하기 전에 상기 제2전극의 상기 제1 표면 부분을 처리하는 동작을 더 포함한다.
어떤 실시 예에서, 상기 제1전극의 형성 및 상기 제2전극의 형성은 동시에 수행된다.
어떤 실시 예에서, 상기 제1전극 형성은 상기 제2전극 형성 이전 또는 이후에 수행된다.
임의의 전술한 양태들의 어떤 실시 예에서, 상기 방법은 반도체 물질의 몸체의 적어도 일부를 도핑하거나 그의 도핑을 증가시키기 위해 이온을 주입하는 동작을 더 포함할 수 있다.
임의의 전술한 양태들의 어떤 실시 예에서, 상기 제1전극은 티타늄 몸체를 포함하고, 상기 제1전극의 상기 제1 표면 부분의 처리는 상기 제1전극의 상기 제1 표면 부분을 처리하여 적어도 하나의 티타늄 산화물 또는 아산화물(suboxide)을 포함하거나 이들로 이루어지는 층을 형성하는 동작을 포함한다.
본 발명의 또 다른 양태는 제1전극, 제2전극, 및 상기 제1 및 제2전극을 연결하는 반도체 물질의 몸체를 포함하는 쇼트키 다이오드의 제조 방법을 제공하되, 상기 방법은, 실질적으로 평평한(상부) 표면을 갖는 제1전극을 형성하는 동작; 상기 제1 전극의 실질적으로 평편한 표면에 평행한 실질적으로 평면인(상부) 표면을 갖고, 상기 제1전극의 평평한 표면의 적어도 일부가 그것을 통해 가시적인/노출되는 윈도우를 갖는 유전체 물질의 층을 형성하는 동작; 실질적으로 평평한(상부) 표면을 갖는 반도체 물질의 몸체로서, 상기 윈도우를 채우는 제1부분, 및 유전체 물질의 층의 상기 실질적으로 평평한(상부) 표면의 일부를 덮도록 상기 윈도우로부터 측면 방향으로 연장되는 제2부분을 포함하는 상기 반도체 물질의 몸체를 형성하는 동작; 및 상기 제2부분 상에 제2전극을 형성하는 동작을 포함한다.
전술한 양태들 중의 어떤 실시 예에서, 상기 방법은 상기 제1전극의 표면 및/또는 상기 제2전극의 표면을 가공하여(예를 들어, 제1전극에 대해 표면 공학을 수행함) 일 함수(work-function)를 변경하고 및/또는 장벽(barrier)을 도입하는 동작을 포함할 수 있다. 이러한 처리는 주입, 플라즈마 처리, SAM 증착, ALD, 오존 UV, 레이저 노출, 고온 어닐링(thermal annealing) 등을 포함할 수 있다. 어떤 실시 예에서 제1전극에만 선택적인 프로세스를 선택할 수도 있다.
어떤 실시 예에서, 상기 다이오드는 상부 유전체 층을 포함한다. 이것은 상기 제2전극의 상부 유전체 층의 윈도우 안으로의 선택적 증착을 가능하게 할 수 있다. 또한, 상기 제2전극의 처리 동안 및 그 처리 후에 반도체에 대하여 보호를 제공할 수 있다.
어떤 실시 예에서, 상기 제1전극은 제1 전도성 물질로 형성되고, 상기 제2전극은 제1 물질과는 다른 제2 전도성 물질로 형성된다.
본 발명의 또 다른 양태는 다음을 포함하는 쇼트키 다이오드를 제공한다:
제1전극;
제2전극; 및
제1 인터페이스에서 상기 제1전극에 연결되고 제2 인터페이스에서 상기 제2전극에 연결되는 반도체 물질의 몸체;
상기 제1 인터페이스는 쇼트키 접촉을 제공하고, 상기 제1전극은 티타늄의 몸체(예를 들어, 층) 및 상기 티타늄의 몸체의 표면 상에 형성된 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이것으로 이루어진 층을 포함하고, 상기 제1 인터페이스는 상기 반도체 물질의 몸체와 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이것으로 이루어진 상기 층 사이의 인터페이스를 포함하거나 이것으로 이루어진다.
어떤 실시 예에서, 상기 반도체 물질은 산화물 반도체, 예를 들어, IGZO 이다.
이하, 본 발명의 어떤 측면들의 실시 예가 첨부 도면을 참조하여 설명될 것이다.
도 1은 본 발명을 구현하고, 본 발명을 구현하는 방법에 의해 형성된 박막 전자장치를 도시한다.
도 2는 본 발명을 구현하는 방법에서, 도 1에 도시된 장치를 제조하는데 적합한 일련의 공정 단계들을 도시한다.
도 3은 본 발명을 구현하는 또 다른 전자장치를 도시한다.
도 4는 본 발명을 구현하는 다른 전자장치를 도시한다.
도 5는 본 발명을 구현하는 또 다른 전자장치를 도시한다.
도 6은 본 발명을 구현하는 또 다른 전자장치를 도시한다.
도 7은 본 발명을 구현하는 또 다른 전자장치를 도시한다.
도 8은 본 발명을 구현하는 또 다른 전자장치를 도시한다.
도 9는 도 2에 도시된 일련의 공정 단계에 따라 제조된 본 발명을 구현하는 전자장치의 전형적인 전류/전압 특성을 도시한다.
도 10은 본 발명을 구현하는 개략적인 회로도들을 도시한다.
도 11은 본 발명의 일 양태를 구현하는 쇼트키 다이오드를 도시한다.
도 12는 본 발명의 일 양태를 구현하는 또 다른 쇼트키 다이오드를 도시한다.
도 13은 본 발명의 일 양태를 구현하는 또 다른 쇼트키 다이오드를 도시한다.
도 14는 본 발명의 일 양태를 구현하는 또 다른 2개의 쇼트키 다이오드들을 도시한다.
도 15는 본 발명의 일 양태를 구현하는 또 다른 쇼트키 다이오드를 도시한다.
도 16 내지 19는 쇼트키 다이오드를 제조하는, 본 발명의 양태들을 구현하는 방법들을 도시한다.
도 20은 본 발명의 일 양태를 구현하고 2개의 쇼트키 다이오드들을 포함하는 회로의 일부를 도시한다.
도 21은 본 발명을 구현하는 소스 게이트 트랜지스터(source-gated transistor: SGT)를 도시한다.
도 22는 본 발명의 일 양태를 구현하고, 본 발명의 일 양태를 구현하는 쇼트키 다이오드들을 포함하는 다이오드 OR 게이트를 도시한다.
도 23은 본 발명의 일 양태를 구현하고, 본 발명의 일 양태를 구현하는 쇼트키 다이오드들을 포함하는 다이오드 AND 게이트를 도시한다.
도 24는 본 발명의 일 양태를 구현하고, 본 발명의 일 양태를 구현하는 쇼트키 다이오드를 포함하는 다이오드 부하 인버터(diode load inverter)를 도시한다.
도 25는 본 발명의 또 다른 양태를 구현하는 쇼트키 다이오드를 도시한다.
이제, 도 1(a)을 참조하면, 이것은 본 발명에 따른 방법에 의해 제조된 절연 기판(1) 상의 다층 소자(multi-layer device)의 측면도를 도시한다.
층 2는 제1전극의 패턴화 영역을 나타낸다. 층 3은 박막 유전체 물질의 패턴화 영역을 나타낸다. 층 4는 박막 반도체 물질의 패턴화 영역을 나타낸다. 층 5는 제2전극의 패턴화 영역을 나타낸다.
도 1(b)은 도 1(a)에 도시된 소자 층의 평면도를 도시한다.
도 1(c)은 제1전극(2)의 연장된 접촉 영역(21)의 예를 포함하는 소자 층들의 평면도를 도시한다. 덮어 씌워진(오버레이) 반도체 층(4)을 넘어 전극(2)의 평면에서 측면 방향으로 연장되는 이러한 접촉 영역은 기판(1)상의 다른 위치 또는 그 밖의 다른 위치에 대해 제1전극(2)의 전기적 연결을 용이하게 할 수 있다. 소자의 제조 중, 유전체 물질의 층(3)은 제2전극(5) 상에서 후속해서 수행될 수 있는 공정들, 예를 들어, 화학적 또는 물리적 에칭으로부터 제1전극(2)의 임의의 연장된 접촉 영역을 보호할 수 있다. 순전히 수직 또는 측면 방향의 접근, 및 유전체 층(3)을 생략한 도 3의 소자와 비교할 때, 여기서 두 도체 층들의 에칭 선택성 고려는 상기 두 도체 층 각각에 대해 사용될 수 있는 물질들의 선택에 영향을 미치지 않는다.
도 1(d) 및 1(e)은 각각 방사상의 기하학적 구조를 갖는 소자를 예시하는 소자 층들의 단면도 및 평면도를 각각 도시한다. 이 예에서, 제1전극(2)은 제2전극(5)에 의해 방사상으로 둘러싸이고, 반도체 층(4)은 그 두 전극 사이에 연결된다. 원형의 기하학적 구조가 도 1(d)에 도시되어 있지만, 상기 소자는 반도체 층(4)의 제1전극(2)과의 제1 인터페이스(42)와, 반도체 층(4)의 제2전극(5)과의 제2 인터페이스(45)의 사이에서 원하는 오프셋을 제공하는 임의의 기하학적 구조를 취할 수 있다.
도 1을 다시 참조하면, 도 1(a)은 청구항 1에 의해 정의된 바와 같은 본 발명의 일 양태를 구현하는 쇼트키 다이오드의 개략적인 단면도이다. 쇼트키 다이오드는 제1전극(2), 제2전극(5), 및 제1 인터페이스(42)(접합 또는 접촉으로도 지칭될 수도 있음)에서(에 의해) 제1전극에 연결되는 반도체 물질의 몸체(4)를 포함한다. 상기 몸체(4)는 또한 제2 인터페이스(452)에서(또는, 마찬가지로, 에 의해) 제2전극(5)에 연결된다. 이 예에서, 제1전극은 쇼트키 전극이고 제1 인터페이스(42)는 쇼트키(즉, 정류) 접촉을 제공한다. 제2전극(5)은 제2 인터페이스(45)가 옴 접촉(ohmic contact)을 제공하도록 옴 전극(ohmic electrode)을 제공하는 도체이다. 그러나 대안적인 실시 예에서, 제1전극(2)이 옴 전극을 제공할 수 있고, 제2전극(5)은 쇼트키 전극을 제공할 수도 있음을 이해하여야 할 것이다. 당해 기술 분야의 전문가라면 인터페이스 영역에서 반도체 물질에 대한 도체 물질의 선택, 및/또는 전도성 전극들 및/또는 반도체 몸체의 부분들의 적절한 처리에 의해 쇼트키 및 옴 접촉을 구현하는 방법을 잘 이해하고 있을 것이다. 여기서, '옴 접촉(ohmic contact)'이라는 용어가 인터페이스 영역들 중의 하나를 설명하는 데 사용되었지만, 이것은 사실상 제2의 쇼트키 접합 또는 접촉을 포함하여 쇼트키 다이오드가 작동하는 것을 가능하게 하는 모든 종류의 접합을 포함할 수 있다는 것을 이해하여야 할 것이다. 쇼트키 다이오드가 순방향 바이어스일 때 쇼트키 다이오드를 통한 전류 흐름을 크게 방해하지 않도록, 이러한 '옴 접촉'이 충분히 낮거나 충분히 낮은 항복 전압을 갖는 장벽을 형성한다면, 그 쇼트키 다이오드는 효과적으로 작동할 수 있다. 즉, 상기한 옴 접촉은 제1 쇼트키 접촉이 도통 상태일 때 그 쇼트키 다이오드를 통해 전류가 흐르도록 해야 한다.
이러한 제1 실시 예에서, 제1 인터페이스(42)는 전체적으로 제1 평면(P1)에 놓인 제1 평면 영역(421)으로 이루어지고, 제1전극(2)은 제1 평면에 수직(법선 방향)인 제1방향(D1)으로 제1 평면(P1) 상에 투영을 갖는다. 이 예에서 제2 인터페이스(45)는 제2 평면(P2)에 놓인 제2 평면 영역(452) 및 제2 평면에 놓이지 않은 추가 영역(453)을 포함한다. 일반적으로, 이 영역(453)은 제2 도체(5)와 상기 몸체(4)의 모서리의 반도체 몸체(4) 사이의 인터페이스(45)의 부분이다. 이 예에서, 제2전극(5)은 제1방향(D1)으로 제1 평면(P1)에 대해 제2 투영을 가지며, 상기 제2 투영은 완전히 제1 투영 바깥쪽에 위치하여, 따라서 제2전극(5)은 제1전극(2)과는 일체 중첩되지 않는다. 따라서, 이 예에서, 제2전극(5)은 아래에 놓인 제1전극(2)으로부터 측면 방향으로 분리되거나 측면 방향으로 오프셋 된다. 특히, 제2 인터페이스(45)의 제2 평면 부분(452)은, 도면에서 거리 LO 만큼, 제1 평면 부분 또는 제1 평면 영역(421)(이 예에서 제1 인터페이스(42) 전체를 형성함)으로부터 측면 방향으로 오프셋 된다.
이 예에서, 제2전극(5)은 또한, 제2 평면 영역(452)이 거리 S만큼 제1방향(D1)으로 제1 평면 영역(421)으로부터 오프셋(즉, 분리 또는 이격) 된 상태에서, 제1전극(2)으로부터 수직으로 오프셋 되거나 분리된다.
도 1(a)의 소자는 제1전극(2)이 기판(1) 상에 형성되는 방법에 의해 형성되었다. 그 다음, 유전체 층을 통해 윈도우가 제1전극(2)의 상부를 노출한 상태로 남겨둔 상태로, 유전체 물질의 층(3)이 제1전극(2) 및 기판(1) 위에 형성되었다. 그 다음, 반도체 물질(4)의 층 또는 몸체가 유전체 물질의 층(3) 위에 형성되어, 반도체 물질이 상기 윈도우를 적어도 부분적으로 채우고 제1 인터페이스(42)가 반도체 물질(4)과 제1전극(2) 사이에서 윈도우 내부에 형성되도록 한다. 반도체 물질(4)의 층은 유전체 층(3)의 상부 표면의 일부를 덮도록 연장되고, 따라서 반도체 층(4)의 일부는 윈도우로부터 측면 방향으로, 그러므로 제1 인터페이스(42)로부터 측면 방향으로 멀어지도록 연장된다. 그 다음, 제2전극(5)이 반도체 물질의 몸체(4) 및 유전체 층(3)의 상부에 형성되었다. 이 예에서, 제2전극(5)은 유전체 층(3)의 상부 표면의 일부와 직접 접촉하는 부분, 및 반도체 물질의 몸체(4)의 상부 표면의 영역과 중첩되는 부분을 포함한다. 그 중첩 부분은 몸체(4)의 상부 표면과 접촉하여 제2 인터페이스(45)의 제2 평면 영역(452)을 형성한다. 바람직하게는, 제1 및 제2 평면 영역(421, 452) 간의 측면 방향의 오프셋(LO)은 제조 기술로써 정확하고 최종적인 제어가 가능한데, 쇼트키 다이오드 특성에 대해 정확하고 정밀한 제어를 제공한다.
도 1(a)의 실시 예에서, 제2 평면(P2)은 제1 평면(P1)과 평행하지만, 다른 실시 예에서는 제2 평면(P2)은 P1과 평행하지 않을 수도 있음을 이해하여야 할 것이다.
도 1(b) 및 도 1(c)은 도 1(a)에 도시된 실시 예들의 변형의 평면도를 도시하며, 본 발명의 어떤 실시 예들에서 사용될 수 있는 중첩되지 않는(즉, 측면 및 수직 방향으로 오프셋 된) 제1 및 제2전극들(2, 5)의 상이한 배열을 도시한다는 것을 또한 이해할 것이다.
이하, 도 1(d)을 참조하면, 이것은 도 1(a)에 예시된 것과 밀접하게 관련된 또 다른 실시 예를 도시한다. 도 1(e)은 도 1(d)에 도시된 소자의 평면도이다(도 1(d)는 단면을 도시함). 도 1(a)의 실시 예와 같이, 제2전극(5)은 제1전극(2)으로부터 완전히 측면 방향으로 오프셋 됨으로써, 평면(P1)에 대한 제2전극(5)의 투영은 평면(P1)에 대한 제1전극(2)의 투영의 완전히 외부에 놓여 있다. 이 예에서, 제1전극(2)은 원형이고 제2전극(5)은 환형(즉, 링 형태)이다. 다시 한번, 제2 인터페이스(45) 상의 제2 평면 영역(452)은 거리(LO)만큼 제1 평면 영역(421)으로부터 측면 방향으로 오프셋 된다(특히, 방사상으로 오프셋 됨).
도 1(a)을 계속 참조하면, 이것은 측면 및 수직 방향으로 분리된 전극을 갖는 다이오드 구성을 도시하고, 하부 전극은 단지 하나의 예로서 쇼트키 접촉으로 도시되어 있다는 것을 이해할 것이다.
일반적으로, 쇼트키 다이오드의 동작 주파수는 다이오드의 RC 시간 상수(주파수에 반비례함)에 의해 좌우된다. 측면형 다이오드 구성은 최소의 중첩 커패시턴스로부터 이점을 얻음으로써 종래의 수직형 구성과 비교하여 기생 커패시턴스의 전체적인 감소를 가져온다. 저항에 관해서는, 두 개의 도체 접촉들 사이의 적절한 분리를 여전히 유지하면서도 도체-반도체 접촉 중첩을 증가시킴으로써 접촉 저항이 감소될 수 있다. 그러나 다이오드의 직렬 저항과 쇼트키-옴 접촉(Schottky-Ohmic contact) 분리 사이에 절충점이 존재한다(분리 증가에 따라 직렬 저항은 증가함). 이것은 채널 길이에 대하여 정밀한 제어 및 낮은 기생 커패시턴스를 여전히 유지하면서 다이오드 W/L 비를 높임으로써 극복될 수 있다.
이제, 도 2를 참조하면, 도 2(a)는 절연성 기판(1)을 도시한다. 도 2(b)-(2c)는 전도성 물질 층(2)에 의해 완전히 덮인 기판(1)의 측면도 및 평면도를 나타낸다. 이러한 완전한 덮임은 서브트랙티브 증착(subtractive deposition) 기술, 예를 들어, 통상적인 포토리소그래피(photolithography)에서 필요할 수 있다. 원하는 영역의 도체 층을 생성하기 위한 대안적인 경로는 본 명세서에서 나중에 언급되는 인쇄 기술 중의 하나와 같은 첨가적, 또는 선택적 증착 기술을 사용하는 것이다. 도 2(d)는, 산소 플라즈마 애싱(plasma ashing)에 의해 후속되는, 각인(imprinting) 또는 엠보싱(embossing)에 의해, 레지스트 물질 층(6)이 도체 층(2)의 일부, 예를 들어, 포토리소그래피(photolithography)에 의해 패턴화된 포토레지스트 또는 레이저 또는 기계적 절삭에 의해 패턴화된 중합체(폴리머)를 선택적으로 덮도록(610) 증착되는 추가 단계를 도시한다. 대안적으로, 어떤 실시 예에서, 레지스트 물질로 도체 층의 일부를 선택적으로 덮는 것은 원하는 영역 위에 레지스트 물질을 인쇄함으로써 이루어진다. 어떤 실시 예들에서, 도체 층의 영역은 먼저 전체 도체 층을 덮고, 이어서 레지스트 물질을 선택적으로 제거함으로써 선택적으로 덮인다. 적어도 하나의 레지스트 물질 층을 형성하기 위해 매우 다양한 기술이 사용될 수 있고, 본 발명의 다른 실시 예에서는 다양한 레지스트 물질이 사용될 수 있다. 적어도 하나의 레지스트 물질 층을 형성하는 이들 방법은 코팅(스핀, 딥(dip), 블레이드(blade), 바(bar), 스프레이, 슬롯-다이(slot-die)) 또는 압출(extrusion) 가공을 포함한다. 적합한 레지스트 물질로는 폴리 하이드록시부티레이트(poly hydroxybutyrate), 폴리메틸 메타크릴레이트(polymethyl methacrylate), 폴리비닐알코올(polyvinylalcohol), 폴리비닐 아세테이트(polyvinyl acetate), 폴리비닐 피롤리돈(polyvinyl pyrrolidone), 폴리비닐페놀(polyvinylphenol), 폴리비닐 클로라이드(polyvinyl chloride), 폴리스티렌(polystyrene), 폴리아미드(polyamide)(예컨대, 나일론), 폴리(하이드록시에테르)(poly(hydroxyether)), 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리설폰(polysulfone), 폴리아릴레이트(polyarylate), 아크릴로니트릴 부타디엔 스티렌(acrylonitrile butadiene styrene), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene) (BCB), 포토레지스트, 1-메톡시-2-프로필 아세테이트(1-Methoxy-2-propyl acetate)(SU-8), 폴리히드록시벤질 실세스퀴옥산(polyhydroxybenzyl silsesquioxane) (HSQ), 불소화 중합체(fluorinated polymers), 예컨대, PTFE, UV 경화성 액체 수지(US6284072에 기술된 것들과 같은), 실리콘, 실록산(siloxane), 파릴렌(parylene)을 포함한다. 상업적인 임프린트 레지스트는 Microchem/Microresist, Shipley 및 Nanolithosolution Inc와 같은 회사를 통해 입수 가능하다.
대안적인 실시 예에서, 도체 층의 원하는 영역 또는 부분은 그 영역을 레지스트 물질로 선택적으로 증착, 인쇄 또는 다른 방식으로 덮음으로써 커버 된다. 도 2(e)는, 예를 들어, 에칭(습식 및/또는 건식 에칭 기술이 사용될 수 있음), 절삭(ablation) 및/또는 밀링(milling)에 의해 도체 층(2)의 노출된 영역(210)이 제거된 추가 단계를 도시한다. 도 2(f)는 도체 층(2)의 영역(610)을 덮는 레지스트 물질(6)이, 예를 들어, 포토레지스트 현상제(photoresist developer), 절삭, 산소 플라즈마 등을 사용하여 제거된 후속 단계를 도시한다. 도 2(g)는 레지스트 물질(6)이 제거된 후의 층(2)의 측면도를 도시한다.
도 2(h)는 유전체 층(3)이 층(2) 상에 증착된 추가 단계를 도시한다. 도 2(i)는 유전체 층(3) 상에 증착되고 패턴화되어 레지스트를 통해 윈도우(710)를 형성하고, 그 하부에 유전체 층(3)의 영역을 노출시키는 레지스트 층(7)을 도시한다. 도 2(j)는 레지스트 층(7)에서 윈도우(710)를 통해 노출된 유전체 층(3)의 영역이, 예를 들어, 에칭(습식 및/또는 건식 에칭 기술이 사용될 수 있음), 절삭, 및/또는 밀링에 의해 제거된 추가 단계와, 예를 들어, 포토레지스트 현상제, 절삭, 산소 플라즈마 등을 사용하여 레지스트 물질(7)이 제거된 후속 단계를 도시한다.
도 2(k)는 반도체 층(4)이 유전체 층(3) 상에 증착된 추가 단계를 도시한다. 도 2(l)는 레지스트 물질 층(8)이 도 2(d)를 참조하여 전술한 방식으로 반도체 층(4)의 일부를 선택적으로 커버(810) 하도록 증착된 추가 단계를 도시한다. 이어서, 예를 들어, 에칭(습식 및/또는 건식 에칭 기술이 사용될 수 있음), 절삭 및/또는 밀링에 의해 반도체 층(4)의 노출된 영역이 제거된다. 후속 단계에서, 예를 들어, 포토레지스트 현상제, 절삭, 산소 플라즈마 등을 사용하여 레지스트 물질(8)이 제거된다. 도 2(m)는 레지스트 물질(8)이 제거된 후의 반도체 층(4)의 측면도를 도시한다.
도 2(n)는 제2전극 층(5)이 반도체 층(4) 상에 증착되는 추가 단계를 도시한다. 도 2(o)는, 레지스트 물질 층(9)이 증착되어 제2전극층(5)의 일부, 예를 들어, 패턴화된 포토레지스트 또는 레이저 또는 기계적 절단에 의해 패턴화된 중합체를, 각인 또는 엠보싱한 후, 산소 플라즈마 애싱(oxygen plasma ashing)을 함으로써, 선택적으로 커버(910) 하도록 하는 추가 단계를 도시한다. 대안적으로, 어떤 실시 예에서, 레지스트 물질로 도체 층의 일부를 선택적으로 덮는 것은 원하는 영역 위에 레지스트 물질을 인쇄함으로써 이루어진다. 따라서, 어떤 실시 예에서, 도체 층의 영역은 먼저 전체 도체 층을 덮고 이어서 레지스트 물질을 선택적으로 제거함으로써 선택적으로 덮이게 된다. 대안적인 실시 예에서, 도체 층의 원하는 영역 또는 부분은 그 영역을 레지스트 물질로 선택적으로 증착, 프린팅 또는 다른 방식으로 커버링함으로써 덮이게 된다. 이어서, 제2전극 층(5)의 노출된 영역은, 예를 들어, 에칭(습식 및/또는 건식 에칭 기술이 사용될 수 있음), 절삭 및/또는 밀링에 의해 제거된다. 후속 단계에서, 레지스트 물질(9)은, 예를 들어, 포토레지스트 현상제, 절삭, 산소 플라즈마 등을 사용하여 제거된다. 도 2(p)는 레지스트 물질(9)이 제거된 후의 제2전극 층(5)의 측면도를 도시한다. 따라서, 도 2(p)는 도 1(a)에 도시되고 전술한 것과 동일한 일반적인 구조를 갖는 쇼트키 다이오드를 도시한다.
이하, 도 3을 참조하면, 이것은 제1전극 층(2)과 반도체 층(4) 사이에 어떤 유전체 층(3)도 없는 경우의 본 발명을 구현하는 방법에 의해 형성된 소자를 도시한다. 이 방법은 전술한 방법에서 단계들 2(h), 2(i) 및 2(j)를 생략한다. 따라서, 이 소자는 도 1의 장치보다 구조가 더 단순하고 제조 공정 단계를 덜 필요로 한다. 이러한 장점들이 전술한 유전체 층(3)의 존재에 의해 가능한 전극 물질에서의 추가적인 선택의 자유에 대해 고려될 수 있다.
다시, 도 3을 참조하면, 이것은 도 1(a)에 도시된 실시 예와 어떤 관점에서는 유사하지만 유전체 층(3)을 포함하지 않는 소자(쇼트키 다이오드)를 도시한다. 도 3의 소자는 청구범위 제20항에 의해 정의되는 측면을 구체화한다. 도 3의 실시 예에서, 제1전극(2)은 기판(1)의 표면 상에 형성되고, 이어서 반도체 물질(4)의 몸체는 제1전극(2) 및 기판(1) 위에 형성되어 제1전극(2)으로부터 측면 방향으로 연장되는 기판(1)의 상부 표면의 일부 및 제1전극(2)을 완전히 덮도록 한다. 따라서, 반도체 물질의 몸체(4)와 제1전극(2) 사이에 제1 인터페이스(42)가 형성되고, 이 인터페이스는 제1 평면 부분(421)(본 예에서는 제1전극(2)의 상부에 있음) 및 측면 또는 모서리 인터페이스 부분들(422)(일반적으로 제1전극(2)의 가장자리에 위치함)을 포함한다. 이어서, 제2전극(5)이 그 몸체(4)의 일부와 기판(1)의 상면의 일부를 덮도록 반도체 몸체(4)와 기판(1)의 상부에 형성된다. 이러한 방식으로 제2전극(5)을 형성함으로써, 제2 인터페이스(45)가 제2전극(5)과 반도체 몸체(4) 사이에 형성되고, 이 제2 인터페이스는 제2 평면 부분(452)과 추가적인 모서리 부분(453)을 포함한다. 본 예에서, 반도체 물질 층(4)의 두께(T4)는 제1전극(2)의 두께(T2)와 실질적으로 동일하고, 따라서 제1 평면 영역(421)과 제2 평면 영역(452)은 동일한 평면, 즉 평면 P1에 놓인다. 다른 예에서는, 반도체 물질 층(4)의 두께와 제1전극(2) 층의 두께는 동일하지 않으며, 제1 평면 영역(421)과 제2 평면 영역(452)은 동일한 평면에 놓여 있지 않다. 바람직하게는, 측면 방향의 오프셋(LO)이 제1 및 제2 평면 영역들(421 및 452) 사이에 제공되고, 본 명세서에 기술된 총괄적인 제조 기술로써, 상기한 분리(LO)의 정확하고 정밀한 제어가 달성될 수 있고, 이에 의해 쇼트키 다이오드 특성의 정확한 제어를 가능하게 한다.
이하, 도 4를 참조하면, 이것은 본 발명을 구현하는 방법에 의해 형성된 소자를 도시한다. 유전체 물질 층(10)으로 완전히 덮인 절연 기판(1)이 제공된다. 다른 소자 층들의 아래에 있는 이러한 유전체 물질의 층은 기판(1)으로부터 디바이스 스택(device stack)에 대한 패시베이션(passivation) 또는 보호 기능을 제공할 수 있으며, 소자의 성능에 나쁜 영향을 미치지 않으면서 기판(1)에 사용될 수 있는 물질의 선택성을 잠재적으로 증가시키게 된다.
다시 도 4를 참조하면, 도 4는 제2전극(5)이 제1전극(2)으로부터 수직 및 측면 양 방향으로 오프셋 되어 있어 제1 인터페이스(42)의 평면(P1)에 대한 제2전극(5)의 투영이 그 평면(P1)에 대한 제1전극(2)의 투영의 완전히 외부에 놓이도록 하는 또 다른 실시 예를 도시한다는 것을 이해할 것이다. 또한, 평면(P1) 상의 제2 평면 영역(452)의 투영은 평면(P1) 상의 제1 평면 영역(421)의 투영의 완전히 바깥쪽에 놓인다.
이하, 도 5를 참조하면, 추가 절연 층(11)이 층 3, 4 및 5의 상부에 제공되는 본 발명을 구현하는 또 다른 방법에 의해 형성된 소자가 도시되어 있다. 절연 층(11)은 환경적 영향을 최소화하거나 제거하도록 반도체 층의 인터페이스를 개량하고 및/또는 소자를 패시베이션하는 효과를 제공한다.
이하, 도 6(a)을 참조하면, 이것은 본 발명을 구현하는 방법에 의해 형성된 소자를 예시한다. 제1 평면 상의 제2 인터페이스의 투영이 제1 인터페이스와 부분적으로 중첩되도록 제2 인터페이스(45)가 제1 인터페이스(42)로부터 측면 방향으로 오프셋 되도록 하는 장치가 제공된다. 도 6(b)은 본 발명을 구현하는 방법에 의해 형성된 장치를 도시한다. 제1 평면 상의 제2 인터페이스의 투영이 제1 인터페이스와 완전히 중첩되도록 하는 장치가 제공된다. 도 6(a) 및 6(b)에 예시된 소자들에 있어 측면 인터페이스의 오버랩은 소자들의 저항과 커패시턴스를 추가로 조절할 수 있도록 하는데, 따라서 이것은 소자의 전류 대 전압 특성, 동작 주파수 등에 영향을 미친다.
다시 도 6(a)을 참조하면, 이 실시 예는 평면(P1) 상의 제2전극(5)의 투영이 평면(P1) 상의 제1전극(2)의 투영과 부분적으로 중첩되고, 실제로 제2 평면 영역(452)의 투영(평면 P1에 대해 제1방향으로)은 제1 평면 영역(421)과 부분적으로 중첩된다는 것을 이해할 것이다.
다시 도 6(b)을 참조하면, 이러한 특정 실시 예에서, 평면(P1) 상의 제2전극(5)의 투영은 평면(P1) 상의 제1전극(2)의 투영과 부분적으로 중첩되지만, 제1 평면과 완전히 중첩된다는 것이 이해될 것이다. 이 예에서, 제2 인터페이스는 모서리 부분(453), 제2 평면 영역(452), 제3 평면 영역(454) 및 제4 평면 영역(455)을 포함한다. 상기 평면 영역들(452, 454, 455)은 함께 제1 평면 영역과 완전히 중첩된다. 이 예에서, 제2 평면 영역(452) 및 제4 평면 영역(455)은 P1에 평행한 평면(P2)에 놓이고, 제3 평면 영역(454)은 또한 P1에 평행한 제3 평면(P3)에 놓인다.
이하, 도 7을 참조하면, 이것은 본 발명을 구현하는 방법에 의해 형성되는 소자를 도시하고 있다. 제1전극(2)의 (상부) 표면(21)이 변경된 장치가 제공된다(예컨대, 주입, 플라즈마 처리, 자기-조립 단분자층(self-assembled monolayers: SAM), 원자 층 증착(atomic layer deposition: ALD), 오존 UV, 레이저 노출 및/또는 고온 어닐링(thermal annealing)에 의해). 제1전극(2)의 이러한 표면 엔지니어링은 전극의 일-함수(work-function)를 변경하거나 및/또는 쇼트키 장벽을 도입할 수 있다. 전극 1에만 선택적인 표면 변경(surface modification) 공정이 선택될 수 있다.
예를 들어, 어떤 실시 예는 티타늄의 전도성 전극(예를 들어, 층)과, IGZO 또는 본 명세서의 다른 곳에서 언급된 임의의 다른 산화물 반도체와 같은, 산화물 반도체의 반도체 몸체(예를 들어, 층) 사이에 형성된 쇼트키 장벽을 포함한다. 이러한 실시 예에서, 티타늄 전극(예를 들어, 층)의 표면(예를 들어, 상부 표면) 또는 그 표면의 일부는 반도체 몸체(예를 들어, 층)의 증착 전에 티타늄 산화물(들)(예를 들어, TiO2 및/또는 TiO)의 층을 그것에 대해 형성함으로써 변경될 수 있다. 보다 상세하게는, "티타늄 산화물(들)의 층"은 단일한 티타늄 산화물 또는 아산화물 조성물(suboxide composition), 또는 산화 티타늄(TiO), 삼산화 티타늄(Ti2O3), 이산화 티타늄(TiO2), 및 하나 또는 다수의 티타늄 아산화물(TiOx, 여기서 x는 1과 2 사이 또는 0과 1 사이, 예를 들어, 0.7과 1.3 사이)의 일부 또는 전체의 조합을 포함하거나 그것으로 이루어질 수 있다. 다시 말해서, "티타늄 산화물(들)의 층" 또는 "티타늄 산화물 층"은 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이로부터 구성되는 층일 수 있다. 티타늄 산화물 층의 형성은 온도, 대기 조성 및/또는 압력, 및/또는 당 업계에 잘 알려진 것과 같은, 플라즈마 또는 다른 자극의 적용에 의해 제어될 수 있다. 따라서, 본 발명을 구현하는 어떤 방법들에서, 전도성 전극(예를 들어, 쇼트키 애노드)은 기판 또는 다른 지지체 또는 구조물 상에 먼저 티타늄 몸체(예를 들어, 층)를 증착하거나, 또는 다른 방법으로 형성함으로써 형성될 수 있다. 그 다음, 표면 처리 단계(예를 들어, 어닐링 단계)에서 티타늄 산화물 층이 티타늄 몸체의 표면에 형성된다. 그 다음, 반도체 물질(예를 들어, IGZO와 같은 산화물 반도체)의 몸체(예컨대, 층)가 형성되고, 반도체 물질과 티타늄 산화물 층 사이의 인터페이스가 쇼트키 장벽(접촉)을 제공하도록 티타늄 산화물 층을 적어도 부분적으로 오버랩시킨다. 따라서, 어떤 실시 예는 그 몸체의 표면 상에 형성된 티타늄 산화물 층을 갖는 티타늄 몸체를 포함하는 쇼트키 애노드를 포함한다. 상기 다이오드에서, 티타늄 산화물 층은 반도체 물질과 접속되어 쇼트키 장벽을 형성한다.
이제, 도 8(a)을 참조하면, 이것은 본 발명을 구현하는 방법에 의해 형성된 소자를 도시한다. 반도체 층(44)의 (상부) 표면이 (예를 들어, 도핑, 주입, 플라즈마 처리, 자기-조립 단분자층, 원자 층 증착, 오존 UV, 레이저 노출 및/또는 열 어닐링에 의해) 변경되거나 반도체 층(43)의 하부를 형성하는 물질과 다른 반도체 물질로부터 형성되도록 하는 소자가 제공된다. 반도체 층(44)의 상부 표면은 당해 기술분야의 전문가에게 알려진 바와 같이 그 표면 상에 증착된 도너(donor) 물질에 의해 도핑될 수 있다. 예를 들어, 도너 물질은 제2전극(5)의 증착 이전 또는 이후에 반도체 층(4) 상에 증착될 수 있다. 도 8(b)은 본 발명을 구현하는 방법에 의해 형성되는 소자를 도시한다. 제2전극(5)과 접촉하는 반도체 층(46)의 (상부) 표면의 일부가 (예를 들어, 도핑, 주입, 플라즈마 처리, 자기-조립 단분자층, 원자 층 증착, 오존 UV, 레이저 노출 및/또는 열 어닐링에 의해) 변경되었거나 또는 반도체 층(45)의 나머지 부분을 형성하는 물질과는 상이한 반도체 물질로부터 형성되도록 하는 소자가 제공된다. 반도체 층(46)의 상부 표면의 일부는, 도 8(a)과 관련하여 위에서 설명한 경우와 유사하게, 그 표면 위에 증착된 도너 물질에 의해 도핑될 수 있다. 도 8(a) 및 8(b)을 참조하여 기술된 표면 변경은 반도체의 페르미 레벨을 조절함으로써 쇼트키 장벽 높이, 따라서 소자 특성을 제어할 수 있게 한다.
도 9는 도 2에 도시된 일련의 공정 단계들에 따라 본 발명을 구현하는 방법에 의해 형성되는 본 발명을 구현하는 전자장치의 전형적인 전류 전압 특성을 도시한다. 도 9(a)는 측면 쇼트키 다이오드의 전류 대 전압 특성을 도시하고 있는바, 여기서 제2 인터페이스는 제1 평면 상의 제2 인터페이스의 투영이 제1 인터페이스와 겹치지 않도록 제1 인터페이스로부터 오프셋 되며, 이러한 구성은 높은 역 항복전압 및 낮은 역 누설전류(30V 역 바이어스에서 0.5uA)에서 이득을 본다. 도 9(b)는 측면 쇼트키 다이오드의 전류 대 전압 특성을 도시하고 있는바, 여기서 제2 인터페이스는 제1 평면 상의 제2 인터페이스의 투영이 제1 인터페이스와 부분적으로 겹치도록 제1 인터페이스로부터 오프셋 되며, 이러한 구성은 높은 순방향 전류(1V 순방향 바이어스에서 1mA)로부터 이득을 본다. 도 9는, 상이한 인터페이스 오프셋을 갖는 측면 구조로써, 요구되는 공정 단계의 수를 최소화하는 방식으로, 동일한 기판 위에 상이한 특성을 보유하는 복수의 소자들을 제공할 수도 있다는 것을 예시한다.
도 10은 본 발명을 구현하는 측면 쇼트키 다이오드를 사용하는 전형적인 회로 구성들을 도시하며, 이들은 정류기(rectifier)를 형성하여 교류(전파(a) 또는 반파(b))를 직류로 변환하도록 구성될 수 있으며, 정전기 전하의 방전으로 인한 갑작스런 전류 흐름을 방지하는 정전기 방전(electrostatic discharge: ESD) 보호 요소(c)로서 구성되거나, 또는 일정한 전압 레벨을 유지하기 위한 전압 조절기(d)로 구성될 수 있다. 도 10(a)을 참조하면, 이것은 본 발명을 구현하는 전형적인 전파 정류기 회로를 도시한다. 도 10(b)을 참조하면, 이것은 본 발명을 구현하는 전형적인 반파 정류기 회로를 도시한다. 도 10(c)을 참조하면, 이것은 본 발명을 구현하는 전형적인 ESD 보호 회로를 도시한다. 도 10(d)을 참조하면, 이것은 본 발명을 구현하는 전형적인 전압 체배기(voltage multiplier) 회로를 개략적으로 도시한다. 본 발명을 구현하는 측면 쇼트키 다이오드는 그의 제조에 필요한 공정 단계들의 수를 추가하지 않고도 동일한 집적 회로에서 하나 또는 다수의 이들 및/또는 다른 회로 구성으로 결합될 수 있다.
이하, 도 11을 참조하면, 이것은 대체로 청구범위 제31항에 의해 정의된 바와 같은, 본 발명의 다른 양태의 일 실시 예를 예시한다. 상기 다이오드는 기판(1)의 표면 상에 각각 형성된 제1전극(2) 및 제2전극(5)을 포함한다. 이 예에서, 이들 전극은 기판(1)의 공통의 상부 표면 상에 형성된다. 이어서, 반도체 물질의 몸체(4)가 밑에 있는 전극 및 기판 구조물 위에 형성되며, 이로써 몸체(4)가 상기 전극들 사이에서 기판(1)의 상부 표면의 일부를 덮는 중앙 부분을 포함하고, 몸체(4)의 추가 부분들(420, 450)은 제1전극(2) 및 제2전극(5)의 상부들과 각각 중첩하게 된다. 따라서, 제1 인터페이스(42)는 반도체 물질(4)과 제1전극(2) 사이에 형성되고, 상기 제1 인터페이스는 제1 평면 부분(421) 및 모서리 부분(422)을 포함한다. 유사하게, 제2 인터페이스(45)는 반도체 물질(4)과 제2전극(5) 사이에 형성되고, 상기 제2 인터페이스는 제2 평면 부분(452)과 추가 모서리 부분(453)을 포함한다. 이 예에서, 제1 및 제2전극들의 두께는 실질적으로 동일하고, 따라서 제1 및 제2 평면 영역들(421, 452)은 실질적으로 동일한 평면(P1)에 있다. 상기 평면에 수직인 방향으로 평면 P1 상의 제1 및 제2전극의 투영은 중첩되지 않으며, 이들 투영은 거리 LO 만큼 측면 방향으로 오프셋 된다. 이 예에서, 상기한 측면 오프셋(LO)은 또한, 제1 및 제2 인터페이스의 제1 평면 영역(421)과 제2 평면 영역(452) 사이의 측면 분리에 각각 해당한다.
도 11의 실시 예는 유전체 층이 없는 구조라는 것이 이해될 것이다. 반도체 물질은 본 명세서에 개시되거나 당해 기술분야의 전문가에게 명백한 임의의 반도체 물질일 수 있다. 또한, 도 11의 구조를 제조하기 위해, 제1전극(2) 및 제2전극(5)에 대해 선택된 물질은 적절한 에칭 선택성을 갖도록 선택되어야 한다는 것이 이해될 것이다. 대안적으로, 하나 또는 다수의 전극이 에칭에 의해 패턴화되는 것이 아니라, 예컨대, 단지 리프트-오프 패턴화(lift-off patterning) 또는 프린팅에 의해 패턴화되는 방법을 사용하여, 유전체 층(3), 반도체 층(4), 전극(2) 및 전극(5)을 위한 물질에 있어 더 많은 선택의 자유가 제공될 수 있다.
이제, 도 12를 참조하면, 이것은 도 11에 도시된 것과 유사한 실시 예를 도시하지만, 여기서 제1 및 제2전극(2, 5)은 상이한 두께를 갖는다. 따라서, 제1 평면 영역(421) 및 제2 평면 영역(452)은 동일한 평면에 있지 않으며, 대신에, 이들은 각각 제1 평면(P1) 및 제2 평면(P2)에 놓여 있으며, 이들 평면은 거리(S)만큼 분리되어 있다.
이제, 도 13을 참조하면, 이것은 대체로 청구범위 제20항에 의해 정의된 본 발명의 양태의 또 다른 실시 예의 단면을 도시한다. 여기서, 제1전극(2)은 대체로 반도체 층 또는 몸체(4) 아래에 형성되고, 제2전극(5)은 반도체 몸체(4)의 상부에 대체로 형성된다. 반도체 층(4)의 일부는 제1전극(2)의 상부 면과 중첩하여, 반도체(4)와 제1전극(2) 사이의 인터페이스가 제1 평면(P1)에 놓인 제1 평면 영역(421)을 포함한다. 이 예에서, 반도체 물질 층(4)의 두께(도면에서 T로 표시되는 두께)는 제1전극(2)의 두께보다 작으므로, 제2 평면 영역(452)(제2전극(5)과 반도체(4) 사이의 제2 인터페이스(45)의 전체를 형성함)은 평면(P1)에 수직인 방향으로 평면(P1)에서 분리되어 있는 제2 평면(P2)에 놓여 있다. 이 예에서, P2는 명목상 P1 아래에 있지만, 대안적인 실시 예에서 평면들(P1 및 P2)의 상대적 위치는 전극들 및 반도체 몸체(4)의 상대적인 두께에 의존하여 변할 것이라는 점을 이해하여야 할 것이다.
이제, 도 14(a)를 참조하면, 이것은 본 발명을 구현하는 또 다른 쇼트키 다이오드의 단면도를 도시한다. 이 실시 예는 유전체 층(3)이 제1전극(2)의 일부를 덮지 않는다는 점에서 이전에 설명된 어떤 실시 예들과 다르다. 대신에, 상기 소자는 유전체 층(3)이 기판(1) 상에 먼저 형성되고, 유전체 층을 통해 윈도우(W)가 형성되어 기판(1)의 표면(본 도면에서는 상부 표면)으로 연장되는 방법을 사용하여 제조되었다. 그 다음, 전도성 물질이 윈도우(W) 내부에 증착되어 제1전극(2)을 형성한다. 이어서, 반도체 물질의 층 또는 몸체(4)가 그 구조 위에 형성되어, 반도체 물질이 윈도우(W)를 채우고, 제1전극(2)과의 제1 인터페이스(42)를 형성하고, 본 예에서는 상기 윈도우(W)로부터 멀어지는 양 방향으로 측면으로 연장된다. 따라서, 이러한 예에서, 평면(P1) 상의 제1전극(2)의 투영은 제1 평면 영역(421)의 투영과 정확히 동일하다. 달리 표현하면, 제1 평면 영역(421)은 제1 인터페이스(42)의 전면이다. 이어서, 제2전극(5)은 적합한 기술(예를 들어, 증착, 마스킹 및 에칭에 의해; 또는 대안적으로 선택적 인쇄에 의해)에 의해 반도체 몸체(4)의 상부 표면 상에 형성되었다. 따라서, 본 예에서, 제2 평면 영역(452)은 제2전극(5)과 반도체(4) 사이의 제2 인터페이스(45)의 전체를 제공하고, 평면(P1) 상의 제2전극(5)의 투영은 제2 평면 영역(452)의 투영과 동일하다. 이전의 어떤 실시 예와 같이, 반도체 층(4)과의 제2전극 접촉의 평면(P2)은 반도체(4) 및 제1전극(2) 사이의 접촉 또는 접합의 평면(P1)과 평행하다. 제1 및 제2 평면 영역(421, 452)은 거리(VO)만큼 수직 방향으로 오프셋 되고, 거리(LO)만큼 측면 방향으로 오프셋 된다. 이제, 도 14(b)를 참조하면, 이것은 본 발명을 구현하는 또 다른 쇼트키 다이오드를 도시한다. 도 14(a)에 도시된 실시 예와 유사하게, 유전체 층(3)은 제1전극(2)의 어느 부분도 덮지 않는다. 그러나 이 실시 예에서, 제1전극(2)은 유전체 층(3)의 윈도우(W)의 전체를 채우지 않고, 단지 그 윈도우(W)의 일부를 채운다. 제1전극(2)은 유전체 층(3)의 형성 이전 또는 이후에 임의의 적절한 기술에 의해 형성될 수 있다. 이어서, 반도체 물질의 층 또는 몸체(4)가 그 구조 위에 형성되어, 반도체 물질은 윈도우(W)를 채우고, 제1전극(2)과 제1 인터페이스(42)를 형성하며, 이 실시 예에서는 상기 윈도우(W)로부터 멀어지는 양 방향으로 측면으로 연장된다. 따라서, 이 실시 예에서, 평면(P1) 상의 제1전극(2)의 투영은 제1 평면 영역(421)의 투영과 정확히 동일하다. 그러나 본 실시 예에서, 제1 인터페이스(42)는 제1 평면 영역(421)과 모서리 부분(422)을 포함한다.
이제, 도 15를 참조하면, 이것은 본 발명의 일 양태를 구현하는, 유전체 층을 갖는 구조의 또 다른 쇼트키 다이오드를 도시한다. 유전체 층(3)은 제1전극(2)을 둘러싸도록 형성되지만, 그것에 중첩되지는 않는다. 반도체(4)의 층(또는 몸체)은 노출된 제1전극 상부 표면을 덮고(평면(P1)에서 제1 평면 영역(421)으로 구성된 제1 인터페이스(42)를 형성함), 제1전극에 주위에서(즉, 인접하여) 그 유전체 층의 일부를 덮도록 형성된다. 제2전극(5)은 반도체 층(4)의 일부 및 유전체 층(3)의 일부 위에 형성되며, 평면(P2)에 놓인 제2 평면 영역(452) 및 대체로 반도체 층의 가장자리에서 추가 영역(453)을 포함하는 반도체 물질과 제2 인터페이스(45)를 형성하게 된다. 이 예에서, 제2 평면 영역(452)은 제1 평면 영역(421)과 부분적으로 오버랩되므로, 제1전극(2)과 부분적으로 오버랩된다.
단지 측면의 기하학적 형상을 변화시킴으로써 동일한 웨이퍼 상에서 상이한 특성을 갖는 소자들을 제공하는 접근 능력은, 예를 들어, 동일한 집적 회로에서 광범위한 응용에 최적화된 소자들을 생성하는데 필요한 공정 단계의 수를 최소화하는데 유리하다(도 6 및 9에 수반된 설명 참조).
이제, 도 16을 참조하면, 이것은 본 발명의 일 양태를 구현하는 방법을 예시한다. 상기 방법은, (a) 기판(1)(또는 다른 지지물/지지 구조)을 제공하는 동작; (b) 기판 표면의 제1 영역 상에 제1전극(2)을 형성하는 동작; (c) 제1 영역에 인접한 기판 표면의 제2 영역을 덮는 유전체 물질의 몸체(3)를 형성하는 동작으로서, 상기 몸체(3)는 또한 제1전극(2)의 표면의 일부가 그것을 통해 가시적이고/노출되는 윈도우(W)를 갖는 것인 동작; (d) 상기 윈도우를 채우고, 상기 제1전극 위에 배열되고 제1 인터페이스(42(421))에서 상기 제1전극에 연결되는 제1부분과, 상기 기판 표면의 상기 제2 영역을 덮는 유전체 물질의 몸체의 일부 위에 배열되는 제2부분을 포함하는 반도체 물질의 몸체(4)를 형성하는 동작; e) 상기 반도체 물질의 몸체의 상기 제2부분 상에 제2전극(5)을 형성하되, 상기 제2전극은 제2 인터페이스(452)에서 상기 반도체 물질의 몸체에 연결되는 것인 동작을 포함한다. 상기 방법은 상기 다이오드의 원하는 특성을 달성하도록 제1 인터페이스(42) 및 제2 인터페이스(452) 사이의 측면 오프셋(LO)을 설정하는 것을 포함한다.
도 17을 참조하면, 이것은 도 16에 도시된 것과 유사하지만 유전체 물질의 몸체(3)가 윈도우를 제공하지 않는다는 점에서 다른, 본 발명의 일 양태를 구현하는 또 다른 방법을 도시한다. 대신에, 몸체(3)는 제1전극과 부분적으로 중첩되고, 이어서 제1부분에 바로 인접하여 기판 표면의 제2부분을 덮도록 측면으로 연장된다(제1전극으로 덮임). 그 다음, 반도체 물질의 몸체(4)는 제1전극의 상부 표면의 커버 되지 않은 부분과 중첩하고 기판 표면의 제2 영역을 덮는 유전체 물질의 적어도 일부를 덮도록 형성된다(단계(c)). 이어서, 단계(d)에서, 제2전극(5)은 반도체 몸체의 제2부분의 표면 상에, 제1 및 제2 인터페이스 사이에 원하는 측면 방향의 오프셋(LO)으로 형성된다.
이제, 도 18을 참조하면, 이것은 제1전극, 제2전극, 및 상기 제1 및 제2전극들을 연결하는 반도체 물질의 몸체를 포함하는 쇼트키 다이오드를 제조하기 위한 본 발명의 일 양태를 구현하는 또 다른 방법을 도시한다. 상기 방법은, (a) 기판(1)(또는 지지물) 표면의 제1 영역 상에 제1전극(2)을 형성하는 동작; (b) 제1전극 위에 배열되고 제1 인터페이스(42)에서 제1전극에 연결되는 제1부분, 및 제1 영역에 인접한 기판 표면의 제2 영역 위에 배열된 제2부분을 포함하는 반도체 물질의 몸체(4)를 형성하는 동작; 및 (c) 반도체 물질의 몸체의 상기 제2부분 상에 제2전극(5)을 형성하되, 상기 제2전극은 제2 인터페이스에서 반도체 물질의 몸체에 연결되는 것인 동작을 포함한다. 다시 한번, 제1 인터페이스와 제2 인터페이스 사이의 측면 오프셋(LO)은 소자 특성을 결정하기 위해 선택된다.
이제, 도 19를 참조하면, 이것은 본 발명의 일 양태를 구현하는 또 다른 방법을 예시한다. 상기 방법은, (a) 기판(1)(또는 지지물/지지 구조물)을 제공하는 동작; (b) 상기 기판 표면의 제1 영역 상에 제1전극(2)을 형성하고, 상기 기판 표면의 제2 영역 상에 제2전극(5)을 형성하되, 상기 제2 영역은 제3 영역에 의해 상기 제1 영역에서 분리되고, 상기 전극들은 원하는 측면 오프셋을 갖도록 하는 동작; (c) 적어도 상기 전극들 및 기판의 제3 영역을 덮도록 유전체 물질의 몸체(3)를 형성하는 동작; (d) 상기 전극들의 일부 및 기판 표면의 제3 영역을 노출시키도록 유전체 물질의 몸체 내에 윈도우(W)를 형성하는 동작; (e) 적어도 상기 윈도우 내부에 반도체 물질(4)을 증착하는 동작; 및 (f) 잔류 유전체 물질(3)을 제거하는 동작을 포함한다. 따라서, 상기 방법은, 제1전극 위에 배열되고 제1 인터페이스에서 상기 제1전극에 연결되는 제1부분, 상기 제2전극 위에 배열되고 제2 인터페이스에서 제2전극에 연결되는 제2부분, 및 상기 제3 영역 위에 배치되고 상기 제1부분을 제2부분에 연결하는 제3부분을 포함하는 반도체 물질의 몸체(4)를 형성한다. 어떤 실시 예에서, 상기 전극들은 동시에 형성(예를 들어, 증착 또는 프린팅)될 수 있지만, 대안적인 실시 예에서는, 차례로 형성된다. 이들의 상부 표면은 최종적인 다이오드에서 하나의 정류 및 하나의 옴 접촉을 달성하기 위한 원하는 표면 특성을 달성하도록 유전체 및/또는 반도체 물질을 증착하기 전에 처리될 수 있다.
이제, 도 20을 참조하면, 이것은 본 발명의 일 양태를 구현하는 회로의 일부를 도시한다. 공통 기판(1) 상에 2개의 쇼트키 다이오드가 동시에 형성되었다. 다시 말해서, 제1전극들(2a 및 2b)은 단일한 각각의 처리 단계에서 형성되었는바, 2개의 반도체 몸체(4a, 4b)와 2개의 제2전극(5a, 5b)도 마찬가지이다. 따라서, 상기한 2개의 다이오드는 단일한 다이오드를 제조하는 것과 동일한 수의 처리 단계만을 요구하는 방법으로 제조되었다. 그러나 측면 오프셋들 LO1과 LO2는 다르다. 따라서, 효율적인 방식으로, 본 발명의 일 양태를 구현하는 방법은, 단순히 소자들의 전극들의 각각의 측면 오프셋을 결정함으로써, 단지 하나의 다이오드를 제조하는 방법과 비교하여 추가적인 처리 단계가 필요 없이, 상이한 전기적 특성을 보유하는 복수의 다이오드를 단일한 기판에 제조할 수 있었다. 당해 전문가에 의해 이해되는 바와 같이, 각 소자의 기하학적 설계의 다른 및/또는 추가적인 측면들은 동일한 회로 내의 다른 소자들의 것과 상이할 수도 있다. 예를 들어, 반도체 몸체 및/또는 제1 및/또는 제2전극의, 기판(1)의 표면에 평행하지만 측면 오프셋(LO)에 수직인 방향(즉, 페이지의 평면에 수직인 방향)으로의 폭은 회로 내의 다른 소자들의 전극들과는 다를 수 있다. 복수의 소자들을 포함하는 회로 내의 개별 소자는 본 설명에 개시된 소자들의 어떤 것의 요소들을 특징으로 할 수 있다. 예를 들어, 어떤 하나의 소자는 임의의 유전체 물질의 몸체(3)의 존재, 부재 또는 기하학적 구조, 또는 임의의 유전체 물질의 몸체(3)의 임의의 윈도우(W)의 존재, 부재 또는 기하학적 구조에 있어 다른 소자들과 상이할 수도 있다.
전술한 양태 및 실시 예들 중 어느 하나에 따른 쇼트키 다이오드들/소자들 및 방법들은 더 복잡한 소자들, 예를 들어, 소스-게이트 형 트랜지스터, 쇼트키 트랜지스터, 게이트 다이오드 등을 제조하는 방법에 통합되거나 통합될 수도 있다. 예를 들어, 도 21은 본 발명의 일 양태를 구현하는 쇼트키 다이오드를 일체로 포함하는 소스-게이트 트랜지스터(SGT)를 도시한다. SGT 소스 전극(2)은 기판(1) 상에 형성/제공되며, 그 SGT 소스 전극의 상부 표면의 일부와 반도체 물질의 몸체(4) 일부의 사이의 인터페이스에 의해 장벽 접촉(42)이 제공된다. 반도체 물질의 몸체(4)는 제1 유전층(31) 위에 형성되고, 제1 유전층(31)의 윈도우를 통해 소스 전극과 접촉한다. 따라서, 반도체는 상기 윈도우를 채우고 제1 유전체 층(31)의 상부 표면 위로 측면으로 연장된다. 상기 SGT는 반도체 몸체(4)의 상부 모서리와 중첩하고 반도체에 옴 접촉(45)을 형성하는 SGT 드레인 전극(5)을 포함한다(달리 말하면, 상기 옴 접촉은 드레인 전극과 반도체 몸체(4) 사이의 인터페이스에 의해 제공됨). 반도체 몸체 및 드레인 전극 위에 제2 유전체 층(32)이 형성되고, 제2 유전체 층(32)의 표면 상에 SGT 게이트 전극(500)이 형성된다. 이 예에서, 게이트 전극(500)은 그것이 드레인 전극(5)과 겹치지 않지만, 반도체 층(4) 위에 배치되고 제2 유전체 층(32)에 의해 반도체 물질로부터 분리되도록 정렬된다. SGT를 제조하는 방법은, 또 다른 양태/실시 예에 따른 방법을 사용하여 쇼트키 다이오드 구성 요소들(2, 31, 4, 5)을 제조하고, 반도체 층(4) 및 드레인 전극(5) 위에 제2 유전체 층(32)을 형성하고, 그리고 상기 제2 유전체 층의 표면 상에 게이트를 형성하는 동작을 포함할 수 있다.
본 발명의 양태들을 구현하는 쇼트키 다이오드는, 예를 들어, 집적 회로(IC) 형태의 다양한 회로들, 회로 모듈들, 및 전자장치들에 통합될 수 있다는 것이 이해될 것이다. 본 발명의 양태들을 구현하는 쇼트키 다이오드는 로직 게이트에 통합될 수도 있다. 이러한 로직 게이트는 단일한 액티브 요소들로서(예를 들어, "다이오드 로직"으로) 또는 트랜지스터들과 조합하여("다이오드-트랜지스터 로직") 하나 또는 다수의 다이오드들을 포함할 수 있다. 본 발명의 양태들을 구현하는 쇼트키 다이오드를 포함하는 2개의 다이오드 로직의 예가 도 22 및 23에 도시되어 있다. 도 22는 본 발명의 일 양태를 구현하는 것으로서, 각각의 입력 단자에 연결되는 각각의 애노드를 구비하고, 출력 단자에 연결되는 각각의 캐소드를 구비하는 2개의 다이오드를 포함하는 다이오드 OR 게이트를 예시한다. 출력 단자는 저항을 통해 접지에 연결된다. 도 23은 본 발명의 일 양태를 구현하는 것으로서, 각각의 입력 단자에 각각의 캐소드가 연결되고 출력 단자에 연결되는 각각의 애노드를 구비하는 2개의 다이오드를 포함하는 다이오드 AND 게이트를 예시한다. 상기 출력 단자는 레지스터를 통해 양의 공급 레일(1000)에 연결된다. 논리 게이트에서 쇼트키 다이오드를 사용하면(예를 들어, 이들 실시 예와 같이) 빠른 응답 및 작은 전압 강하의 이점뿐만 아니라 다른 이점을 제공할 수도 있다.
본 발명의 양태들을 구현하는 쇼트키 다이오드는 또한 도 1에 도시된 것과 같은 다이오드 로드 인버터(diode load inverters)에 일체로 포함될 수 있다. 종래의 단극형(unipolar) 인버터는 전형적으로 고전압 및 저전압 기준점 사이에 트랜지스터 스위치 및 레지스터 부하를 위치시킨다. 인버터 입력은 트랜지스터 게이트 단자에 연결되고, 인버터 출력은 트랜지스터와 레지스터의 접합부에 연결된다. 다이오드 로드 인버터에서 레지스터 부하는, 예를 들어, 도 24와 같이 다이오드로 대체된다. 도 24에 도시된 바와 같은, 다이오드 로드 인버터에서의 부하로서 본 발명의 일 양태를 구현하는 쇼트키 다이오드의 사용은, 무엇보다도, 빠른 스위칭, 저전압 강하 및 저전력 소비의 장점을 제공할 수 있다.
도 25를 참조하면, 이것은 본 발명의 일 양태를 구현하고, 다른 방법에 의해 제조될 수 있고, 본 발명의 다른 양태를 구현하는 회로 및 장치에 통합될 수 있는 또 다른 쇼트키 다이오드를 예시한다. 상기 다이오드는 제1전극(2); 제2전극(5); 및 제1 인터페이스(42)에서 상기 제1전극에 연결되고 제2 인터페이스(45)에서 상기 제2전극에 연결되는 반도체 물질의 몸체(4)를 포함하되, 여기서 제1 인터페이스(42)는 쇼트키 접촉을 제공한다. 제1전극(2)은 티타늄의 몸체(예를 들어, 층) 및 상기 티타늄의 몸체 표면 상에 형성된 산화 티타늄(21)의 층(즉, 전술한 바와 같이, 적어도 하나의 티타늄 산화물 및 아산화물을 포함하거나 이로 이루어진 층)을 포함하며, 상기 제1 인터페이스(42)는 반도체 물질의 몸체(4)와 티타늄 산화물(21)의 층 사이의 인터페이스로 이루어진다. 이 예에서, 반도체 물질(4)은 산화물 반도체, 특히 IGZO이지만, 대안적인 실시 예에서는 다른 반도체 물질이 사용될 수도 있다.
상기 설명으로부터 본 명세서에 기술되고 본 발명을 구현하는 어떤 측면 다이오드들은 종래 기술의 측면 다이오드와는 금속 접촉이 측면뿐만 아니라 수직으로도 분리되고 반도체 층이 그 사이에 샌드위치 되어 있다는 점에서 상이하다. 이것은 구조물을 제조 공정에 용이하게 포함되도록 할 수 있어 추가적인 공정 단계를 최소화하고 비용을 절감할 수 있다. 이것은 몇 가지 중요한 이점을 제공한다.
이러한 구성은 물질 또는 표면 특성을 변경할 필요 없이 옴 접촉과 쇼트키 접촉 사이의 분리를 제어함으로써(분리를 증가시킴으로써 증가) 다이오드의 임계 전압 및 항복 전압의 정밀한 제어를 가능하게 한다. 이것은, 예를 들어, 상이한 반도체 두께, 산소 농도 또는 표면 처리를 요구하지 않고, 상이한 임계 전압 및/또는 항복 전압을 갖는 다이오드들이 동일한 기판상에서 동일한 공정으로 제조될 수 있음을 의미한다. 접촉 저항, 직렬 저항, 최대 전류 레벨, 커패시턴스 및 RC 시상수와 같은 저항 및 커패시턴스 관련 소자 속성의 정확한 제어는 소자의 기하학적 구조의 제어에 의해 또한 제공될 수도 있다.
도체 층이 수직 방향으로 분리되어 에칭 선택도 주변의 문제를 줄임으로써 물질을 더 많이 선택할 수 있도록 하기 때문에 제조하기에 더 용이하다. 여기서 2개의 도체 층은 유전체 층에 의해 분리된다. 이 유전체 층은 2개의 도체 층 사이에 수직 분리를 제공하며, 따라서 하부 도체 층은 상부 도체 층에서 수행되는 임의의 공정들(화학적, 물리적 에칭 등)로부터 보호된다. 순전히 수직 및 측면 방향의 접근법과 비교하여, 여기서 2개의 도체 층의 에칭 선택성에 대한 고려는 물질들의 더 많은 선택을 가능하게 하면서 사용될 수 있는 도체 층의 선택에 영향을 미치지 않는다.
금속 산화물 반도체의 경우, 옴 접촉에 의한 반도체의 국부적 환원(local reduction)은 쇼트키 접촉에 도달하는 전류 경로를 생성할 가능성이 더 적어서, 금속 산화물의 두께 및/또는 산소 함량에 덜 의존적인 더욱 강건한 공정을 제공한다. 이러한 국부적 환원은 본질적으로 옴 접촉 바로 아래의 반도체 층의 일부에만 국한되기 때문이며, 이것은 어떤 실시 예에서는 쇼트키 접촉으로부터 측면으로 분리된다. 상기한 환원은 옴 접촉의 가장자리에서 측면 방향으로 약간 연장될 수 있지만, 두 접촉의 측면 분리가 충분히 크면 이것은 옴 접촉에서 쇼트키 접촉까지 내내 연장되는 전도성 경로가 형성될 수 없음을 보장할 것이다. 다시 말해서, 상기한 2개의 접촉의 측면 분리의 조절은 옴 접촉으로부터 쇼트키 접촉까지 내내 연장되는 전도성 경로를 회피하는 것을 보장할 수 있다.
물질(Materials)
어떤 실시 예에서, 반도체 물질 층은 박막이며, 예를 들어, 화합물 반도체(예컨대, GaAs, GaN, InP, CdSe, InGaAs, InGaAsSb와 같은), ZnO, SnO2, NiO, SnO, Cu2O, In2O3, LiZnO, ZnSnO, InSnO(ITO), InZnO(IZO), HfInZnO(HIZO), InGaZnO(IGZO)와 같은 금속 산화물들; 금속 산질화물(metal oxynitrides), 예컨대, ZnxOyNz; 무기 반도체(예컨대, 비정질(amorphous), 미정질(microcrystalline) 또는 나노결정질(nanocrystalline) Si); 유기 반도체(예컨대, CuPc, 펜타센, PTCDA, 메틸렌 블루, 오렌지 G, 루브렌과 같은); 중합체 반도체(예컨대, PEDOT: PSS, POT, P3OT, P3HT, 폴리아닐린, 폴리카르바졸); 2D 물질(예컨대, 그래핀); MoS2, GeSbTe와 같은 칼코게나이드(chalcogenides); 및 페로브스카이트(perovskites)(SrTiO3, CH3NH3PbCl3, H2NCHNH2PbCl3, CsSnI3)를 포함하는 군으로부터 선택되는 반도체 물질의 박막이다. 이들 반도체 물질은 또한 도핑되거나 도핑 변화도(doping gradient)를 포함할 수 있고, n-형 또는 p-형일 수 있다.
어떤 실시 예에서, 전도성 물질 층은 Au, Ti, Al, Mo, Pt, Pd, Ag, Cu, Ni, Cr, Ta, W와 같은 금속; MoNi, MoCr, AlSi와 같은 금속 합금; 투명 전도성 산화물(예컨대, ITO, IZO, AZO); TiN과 같은 금속 질화물; 카본 블랙, 카본 나노 튜브, 그래핀과 같은 카본 물질; 폴리아닐린, PEDOT:PSS와 같은 전도성 폴리머; 또는 반도체 물질을 포함할 수도 있다.
어떤 실시 예에서, 유전 물질 층은 Al2O3, ZrO2, HfO2, Y2O3, Si3N5, TiO2, Ta2O5와 같은 금속 산화물; Al2POx와 같은 금속 인산염; HfSOx와 같은 금속 황산염/아황산염(metal sulphate/sulphite); AlN과 같은 금속 질화물; AlOxNy와 같은 금속 산질화물; SiO2, Si3N4, SiNx와 같은 무기 절연체; 스핀 온 글라스(spin on galss)(예컨대, 폴리하이드록시벤질 실세스퀴옥산, HSQ), 고분자 유전체 물질(예컨대, Cytop(상업적으로 입수 가능한 비정질 플루오로폴리머)), 1-메톡시-2-프로필 아세테이트(SU-8), 벤조시클로부텐(BCB), 폴리이미드, 폴리메틸 메타크릴레이트, 폴리부틸 메타크릴레이트, 폴리에틸 메타크릴레이트, 폴리비닐 아세테이트, 폴리비닐 피롤리돈, 폴리비닐페놀, 폴리 비닐클로라이드, 폴리스티렌, 폴리에틸렌, 폴리비닐 알코올, 폴리카보네이트, 파릴렌, 실리콘); UV 경화성 수지; 나노임프린트 레지스트; 또는 포토레지스트를 포함한다. 상기 유전 물질은 비교적 낮은 유전 상수(낮은-κ, 예컨대, Cytop, HSQ, 파릴렌) 또는 비교적 높은 유전 상수(높은-κ, 예컨대, Ta2O5, HfO2)를 가질 수 있다.
어떤 실시 예에서, 쇼트키 다이오드는 기판 또는 기판 구조물 상에 제공될 수 있다. 다시 말해서, 상기 방법은 쇼트키 다이오드를 기판 상에 직접 또는 간접적으로 지지하는 것을 더 포함할 수 있다. 어떤 실시 예에서, 기판은 연성일 수 있고, 상기 기판은 유리(강성 또는 연성); 폴리머(예컨대, 폴리에틸렌 나프탈레이트 또는 폴리에틸렌 테레프탈레이트); 폴리머 포일; 종이; 절연체 코팅 금속(예컨대, 코팅된 스테인리스강); 셀룰로오스; 폴리메틸 메타크릴레이트; 폴리카보네이트, 폴리비닐알코올; 폴리비닐 아세테이트; 폴리비닐 피롤리돈; 폴리비닐페놀; 폴리비닐클로라이드; 폴리스티렌; 폴리에틸렌 나프탈레이트; 폴리에틸렌 테레프탈레이트; 폴리이미드, 폴리아미드(예컨대, 나일론); 폴리(히드록시에테르); 폴리우레탄; 폴리카보네이트; 폴리설폰; 파릴렌; 폴리아릴레이트; 폴리에테르 에테르 케톤(PEEK); 아크릴로니트릴 부타디엔 스티렌; 1-메톡시-2-프로필 아세테이트(SU-8); 폴리히드록시벤질 실세스퀴옥산(HSQ); 벤조시클로부텐(BCB); Al2O3, SiOxNy; SiO2; Si3N4; UV-경화성 수지; 나노임프린트 레지스트; 포토레지스트를 포함하는 군으로부터 선택되는 물질을 포함할 수 있다.
어떤 실시 예에서, 기판/반도체/도체/유전체 물질의 층을 제공하는 것은 증기 증착(물리적, 예컨대, 스퍼터(sputter); 화학적, 예컨대, PECVD); 진공 증착(예컨대, 열 또는 e-빔 증발(e-beam evaporation)); 코팅(스핀, 딥, 블레이드, 바, 스프레이, 슬롯-다이); 인쇄(제트, 그라비아(gravure), 오프셋, 스크린, 플렉소(flexo)); 펄스-레이저 증착(PLD); 원자 층 증착(ALD) 코팅을 포함하는 군으로부터 선택되는 기법에 의해 상기 층을 형성하는 것을 포함한다.
어떤 실시 예에서, 기판/반도체/도체/유전체 물질의 층은 열 어닐링, 플라즈마 처리(예컨대, O2, Cl2, Ar, CF4, BCl3, N2, SF6, HBr 등과 같은), 자기-조립 단분자층 SAM(HMDS와 같은) RIE, 오존 UV 처리와 같은 기술에 의해 표면 변경(surface modification)을 가질 수도 있다.
본 명세서의 설명 및 청구 범위 전체에 걸쳐, "포함한다(comprise)" 및 "함유한다(contain)"라는 단어들과 이들의 변형은 "포함하지만 이에 한정되지 않는 것"을 의미하고, 이들은 다른 부분들(moieties), 첨가물들, 구성 요소들, 정수들 또는 단계들을 배제하려는 것은 의도하지 않는다(배제하지 않는다). 본 명세서의 상세한 설명 및 청구 범위에 걸쳐, 단수 표현은 문맥상 달리 요구되지 않는 한 복수를 망라한다. 특히, 부정 관사가 사용되는 경우, 본 명세서는 문맥상 달리 요구하지 않는 한, 복수뿐만 아니라 특이성(singularity)까지도 고려하는 것으로 이해되어야 한다.
본 발명의 특정 양태, 실시 예 또는 예와 결부하여 기술된 특징, 정수, 특성, 화합물, 화학적 부분들(moieties) 또는 기(groups)들은 호환 불가능하지 않는 한 본 명세서에 기술된 임의의 다른 양태, 실시 예 또는 예에도 적용 가능한 것으로 이해되어야 할 것이다. 본 명세서에 개시된 모든 특징들(수반하는 임의의 청구범위, 요약 및 도면을 포함함) 및/또는 이렇게 개시된 임의의 방법 또는 프로세스의 모든 단계들은 그러한 특징들 및/또는 단계들 중 적어도 일부가 상호 배타적인 조합의 경우를 제외하고는 어떤 조합으로든 조합될 수 있다. 본 발명은 임의의 전술한 실시 예의 세부 사항에 한정되지 않는다. 본 발명은 본 명세서(수반하는 임의의 청구범위, 요약 및 도면을 포함함)에 개시된 특징 중 임의의 신규한 것, 또는 임의의 신규한 조합, 그렇게 개시된 임의의 방법 또는 공정의 단계의 임의의 신규한 것 또는 임의의 신규한 조합에까지 확장된다.
본 출원과 관련하여 본 명세서와 동시에 또는 이전에 제출되고 본 명세서와 함께 공중의 열람을 받을 수 있는 모든 논문 및 문서들에 대해 독자의 주의가 요구되며, 이러한 모든 논문 및 문서들의 내용은 본 명세서에서 참고로 포함된다.

Claims (38)

  1. 쇼트키 다이오드에 있어서,
    기판 또는 다른 지지체 또는 구조물;
    기판 또는 다른 지지체 또는 구조물의 표면의 제1 영역 상에 직접적으로 또는 간접적으로 형성된 제1전극;
    제2전극; 및
    제1 인터페이스에서 상기 제1전극에 연결되고 제2 인터페이스에서 상기 제2전극에 연결되는 반도체 물질의 몸체를 포함하되,
    상기 제1 인터페이스는 제1 평면에 놓인 제1 평면 영역을 포함하고, 상기 제1전극은 제1 평면에 수직인 제1방향으로 제1 평면 상에 제1 투영을 가지며,
    상기 제2 인터페이스는 제2 평면에 놓인 제2 평면 영역을 포함하고, 상기 제2전극은 상기 제1방향으로 제1 평면 상에 제2 투영을 가지며,
    상기 제2 투영의 적어도 일부는 제1 투영의 바깥쪽에 위치하며,
    상기 제1 인터페이스와 상기 제2 인터페이스 중 하나는 쇼트키 접촉을 제공하고,
    상기 몸체는 제1 측면 및 제2 측면을 포함하고, 상기 제2 측면은 상기 제1 방향에서 상기 몸체의 두께만큼 상기 제1 측면으로부터 이격되며,
    상기 제1 평면 영역은 몸체의 상기 1 측면 상에 있고 상기 제2 평면 영역은 몸체의 상기 2 측면 상에 있고,
    쇼트키 다이오드는 제1 영역에 인접한 상기 기판 또는 다른 지지체 또는 구조물의 상기 표면의 적어도 제2 영역을 덮도록 배열된 유전체 몸체를 더 포함하며,
    여기서 상기 반도체 물질의 몸체는 제1 전극 위에 배열되고 상기 제1 인터페이스에서 제1 전극에 연결되는 제1 부분, 및 상기 제2 영역을 덮는 유전체 물질의 일부 위에 배열된 제2 부분을 포함하며,
    상기 제2 전극은 상기 반도체 물질의 몸체의 상기 제2 부분 상에 적어도 부분적으로 형성되고,
    상기 제1 투영의 전부가 아닌 일부는 상기 제2 투영 내부에 놓이고,
    상기 제1 평면 상에 상기 제2 평면 영역의 상기 제1 방향으로의 투영은 상기 제1 평면 상에 상기 제1 평면 영역의 상기 제1 방향으로의 투영의 완전히 바깥쪽에 놓이는 것인 쇼트키 다이오드.
  2. 제1항에 있어서, 상기 제2 평면은 상기 제1 평면과 평행한 것인 다이오드.
  3. 제1항에 있어서, 상기 제1 인터페이스는 상기 제1 평면 영역으로 이루어지는 것인 다이오드.
  4. 제1항에 있어서, 상기 제2 인터페이스는 상기 제2 평면 영역으로 이루어지는 것인 다이오드.
  5. 제1항에 있어서, 상기 제1 평면 상으로의 상기 제2 평면 영역의 투영은 상기 제1 전극의 상기 제1 투영 내부에 부분적으로 놓이는 것인 다이오드.
  6. 제1항에 있어서, 상기 제2 인터페이스는 복수의 평면 영역을 포함하고, 상기 제2 평면 영역은 상기 복수의 평면 영역 중 하나인 것인 다이오드.
  7. 제6항에 있어서, 상기 복수의 평면 영역은 제3 평면 영역을 포함하고, 여기서 제1 평면에 대한 제3 평면 영역의 제1 방향에서의 투영은 제1 평면에 대한 제1 평면 영역의 제1 방향에서의 상기 투영 내부에 완전히 놓이는 것인 다이오드.
  8. 제1항에 있어서, 상기 유전체 몸체는 상기 제1방향으로 상기 제1전극으로부터 상기 제2전극을 이격시키도록 배치되는 것인 다이오드.
  9. 제1항에 있어서, 상기 유전체 몸체는 윈도우를 포함하고, 상기 제1 인터페이스는 상기 윈도우 내부에 배치되는 것인 다이오드.
  10. 제9항에 있어서, 상기 반도체 물질의 몸체의 상기 제1 부분은 상기 윈도우를 적어도 부분적으로 채우고, 상기 반도체 물질의 몸체의 상기 제2 부분은 상기 윈도우로부터 측면으로 연장되고 상기 유전체 몸체의 표면의 적어도 일부를 덮는 것인 다이오드.
  11. 제10항에 있어서, 상기 제2전극은 상기 유전체 몸체의 제2부분의 적어도 일부를 덮도록 배치되는 것인 다이오드.
  12. 제1항에 있어서, 반도체 물질의 몸체의 적어도 일부 및 상기 제2전극의 적어도 일부를 덮도록 배치되는 추가의 유전체 물질의 몸체를 더 포함하는 다이오드.
  13. 제12항에 있어서, 상기 추가의 유전체 물질의 몸체는 반도체 물질의 몸체의 모두를 덮도록 배치되는 것인 다이오드.
  14. 제1항에 있어서, 상기 제1 및 제2 인터페이스 중 적어도 하나는, 제1전극, 제2전극, 및 반도체 물질의 몸체 중의 적어도 하나의 처리된(예를 들어, 표면 처리된) 부분을 포함하는 것인 다이오드.
  15. 제1항에 있어서, 상기 반도체 물질의 몸체는 제1층 및 제2층을 포함하되, 상기 제1 인터페이스는 상기 제1층의 일부를 포함하고, 상기 제2 인터페이스는 상기 제2층의 일부를 포함하는 것인 다이오드.
  16. 제1항에 있어서, 상기 제1전극은 쇼트키(Schottky) 전극이고, 상기 제2전극은 옴(ohmic) 전극인 것인 다이오드.
  17. 제1항에 있어서, 상기 제1전극은 옴 전극이고, 상기 제2전극은 쇼트키 전극인 것인 다이오드.
  18. 제1항에 있어서, 상기 제1전극은, Au, Ti, Al, Mo, Pt, Pd, Ag, Cu, Ni, Cr, Ta, W와 같은 금속; MoNi, MoCr, AlSi와 같은 금속 합금; 투명 전도성 산화물(ITO, IZO, AZO와 같은); TiN과 같은 금속 질화물; 카본 블랙, 카본 나노튜브, 그래핀과 같은 카본 물질; 폴리아닐린, PEDOT:PSS와 같은 전도성 폴리머; 또는 반도체 물질을 포함하는 군으로부터 선택되는 물질을 포함하는 것인 다이오드.
  19. 제1항에 있어서, 상기 제2전극은 Au, Ti, Al, Mo, Pt, Pd, Ag, Cu, Ni, Cr, Ta, W와 같은 금속; MoNi, MoCr, AlSi와 같은 금속 합금; 투명 전도성 산화물(ITO, IZO, AZO와 같은); TiN과 같은 금속 질화물; 카본 블랙, 카본 나노튜브, 그래핀과 같은 카본 물질; 폴리아닐린, PEDOT:PSS와 같은 전도성 폴리머; 또는 반도체 물질을 포함하는 군으로부터 선택되는 물질을 포함하는 것인 다이오드.
  20. 제1항에 있어서, 상기 반도체 물질은, 화합물 반도체(GaAs, GaN, InP, CdSe, InGaAs, InGaAsSb와 같은), ZnO, SnO2, NiO, SnO, Cu2O, In2O3, LiZnO, ZnSnO, InSnO(ITO), InZnO(IZO), HfInZnO(HIZO), InGaZnO(IGZO)와 같은 금속 산화물; 금속 산질화물, 예를 들어, ZnxOyNz; 무기 반도체(비정질, 미세결정질 또는 나노결정질 Si); 유기 반도체(CuPc, 펜타센, PTCDA, 메틸렌 블루, 오렌지 G, 루브렌과 같은); 폴리머 반도체(PEDOT:PSS, POT, P3OT, P3HT, 폴리아닐린, 폴리카르바졸과 같은); 2D 물질(그래핀과 같은); MoS2, GeSbTe와 같은 칼코게나이드; 및 페로브스카이트(SrTiO3, CH3NH3PbCl3, H2NCHNH2PbCl3, CsSnI3); 도핑되거나 도핑 변화도를 함유하는, n 형 또는 p 형의, 임의의 전술한 반도체 물질 중의 어떤 것을 포함하는 군으로부터 선택되는 것인 다이오드.
  21. 제1항에 있어서, 상기 다이오드는 박막 쇼트키 다이오드인 것인 다이오드.
  22. 제1항에 있어서, 적어도 상기 반도체 물질 및 상기 제1 및 제2전극들은 적어도 가시광에 대해 실질적으로 투명한 것인 다이오드.
  23. 제41항에 있어서, 상기 유전체 물질은 적어도 가시광에 대해 실질적으로 투명한 것인 다이오드.
  24. 제1항에 있어서, 상기 반도체 물질은 적어도 가시광에 대해 실질적으로 투명하지만, 상기 제1 및 제2전극들은 가시광을 적어도 부분적으로 반사하는 것인 다이오드.
  25. 제23항에 있어서, 상기 유전체 물질은 적어도 가시광에 대해 실질적으로 투명한 것인 다이오드.
  26. 제1항에 있어서, 상기 제1 및 제2전극들 중 하나는 티타늄의 몸체(예를 들어, 층) 및 상기 티타늄의 몸체의 표면에 형성된 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이로 이루어진 층을 포함하고, 쇼트키 접촉을 제공하는 인터페이스는 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이로 이루어진 상기 반도체 물질의 몸체와 상기 층 사이의 인터페이스를 포함하거나 이로 구성되는 것인 다이오드.
  27. 제1항 내지 제26항 중 어느 한 항에 따른 2개의 다이오드를 포함하고, 이를 각각 제1 다이오드 및 제2 다이오드로 하는 회로로서, 상기 제1 다이오드의 제1 및 제2 평면 영역들은 제1거리만큼 오프셋 되고(즉, 서로로부터), 상기 제2 다이오드의 제1 및 제2 평면 영역들은 제2거리만큼 오프셋 되고, 상기 제2거리는 제1거리와 상이하고, 및/또는 상기 회로는 집적 회로인 것인 회로.
  28. 제1전극, 제2전극, 및 상기 제1 및 제2전극들을 연결하는 반도체 물질의 몸체를 포함하는 쇼트키 다이오드의 제조 방법으로서,
    기판(또는 지지물) 표면의 제1 영역 상에 제1전극을 형성하는 동작;
    상기 제1 영역에 인접한 상기 기판 표면의 적어도 제2 영역을 덮는 유전체 물질의 몸체를 형성하는 동작;
    상기 제1전극 위에 배치되고 제1 인터페이스에서 상기 제1전극에 연결되는 제1부분, 및 기판 표면의 상기 제2 영역을 덮는 유전체 물질의 몸체의 일부 위에 배열된 제2부분을 포함하는 반도체 물질의 몸체를 형성하는 동작; 및
    상기 반도체 물질의 몸체의 적어도 상기 제2부분 상에 제2전극을 형성하고, 상기 제2전극은 제2 인터페이스에서 상기 반도체 물질의 몸체에 연결되는 동작을 포함하는 것으로,
    상기 제1 인터페이스는 제1 평면에 놓인 제1 평면 영역을 포함하고, 상기 제1전극은 제1 평면에 수직인 제1방향으로 제1 평면 상에 제1 투영을 가지며,
    상기 제2 인터페이스는 제2 평면에 놓인 제2 평면 영역을 포함하고, 상기 제2전극은 상기 제1방향으로 제1 평면 상에 제2 투영을 가지며,
    상기 제2 투영의 적어도 일부는 제1 투영의 바깥쪽에 위치하며,
    상기 제1 인터페이스와 상기 제2 인터페이스 중 하나는 쇼트키 접촉을 제공하고,
    상기 반도체 물체의 몸체는 제1 측면 및 제2 측면을 포함하고, 상기 제2 측면은 상기 제1 방향에서 상기 반도체 물질의 몸체의 두께만큼 상기 제1 측면으로부터 이격되며,
    상기 제1 평면 영역은 반도체 물질의 몸체의 제1 측면 상에 있고 상기 제2 평면 영역은 반도체 물질의 몸체의 제2 측면 상에 있고,
    상기 제2 전극은 상기 반도체 물질의 몸체의 상기 제2 부분 상에 적어도 부분적으로 형성되고,
    상기 제1 투영의 전부가 아닌 일부는 상기 제2 투영 내부에 놓이고,
    상기 제1 평면 상에 상기 제2 평면 영역의 상기 제1 방향으로의 투영은 상기 제1 평면 상에 상기 제1 평면 영역의 상기 제1 방향으로의 투영의 완전히 바깥쪽에 놓이는 것인, 쇼트키 다이오드의 제조 방법.
  29. 제28항에 있어서, 상기 유전체 물질의 몸체는 상기 제1전극의 일부를 덮는 것인 방법.
  30. 제28항에 있어서, 상기 유전체 물질의 몸체는 윈도우를 포함하되, 그것을 통해 상기 제1전극의 적어도 일부가 가시적(노출됨)이고, 상기 반도체 물질의 몸체의 상기 제1부분은 상기 윈도우 내부에 형성되는 것인 방법.
  31. 제28항에 있어서, 상기 제1 인터페이스는 상기 기판 표면 상에 제1 투영을 가지며, 상기 제2 인터페이스는 상기 기판 표면 상에 제2 투영을 가지며, 상기 제2 투영은 일정 거리만큼 상기 제1 투영으로부터 오프셋되는 방법.
  32. 제29항에 있어서, 상기 다이오드의 적어도 하나의 원하는 특성 또는 파라미터에 따라 상기 거리를 미리 결정하는 동작을 더 포함하는 방법.
  33. 제28항에 있어서, 상기 제1 인터페이스는 상기 제1전극의 제1 표면 부분을 포함하고, 상기 방법은 상기 반도체 물질의 몸체를 형성하기 전에 상기 제1전극의 상기 제1 표면 부분을 처리하는 동작을 더 포함하는 방법.
  34. 제33항에 있어서, 상기 제1전극은 티타늄 몸체를 포함하고, 상기 처리 동작은 상기 제1 표면 부분을 처리하여 적어도 하나의 티타늄 산화물 또는 아산화물을 포함하거나 이로 이루어진 층을 형성하는 동작을 포함하는 것인 방법.
  35. 제28항에 있어서, 상기 제2 인터페이스는 상기 반도체 물질의 몸체의 표면 부분을 포함하고, 상기 방법은 상기 제2전극을 형성하기 전에 상기 반도체 물질의 몸체의 상기 표면 부분을 처리하는 동작을 더 포함하는 것인 방법.
  36. 제28항에 있어서, 상기 반도체 물질의 몸체는 적어도 2개의 층을 포함하는 것인 방법.
  37. 제8항에 있어서, 상기 방법은 상기 반도체 물질의 몸체의 적어도 일부를 선택적으로 처리하는 동작을 더 포함하는 것인 방법.
  38. 제28항 내지 제37항 중 어느 한 항에 있어서, 상기 반도체 물질의 몸체의 적어도 일부를 도핑하거나 도핑을 증가시키기 위해 이온들을 주입하는 동작을 더 포함하는 방법.
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