JP2024037546A - 電子回路 - Google Patents

Abstract

【課題】スイッチング素子のターンオン時に発生する電流リンギングのピーク値を検出する電子回路を提供する。【解決手段】本実施の形態の電子回路は、入力端子と、検出端子と、入力端子にカソードが接続される共に、検出端子にアノードが接続されるダイオードと、検出端子と第１の基準電圧との間に接続される抵抗部と、検出端子と第２の基準電圧との間に接続されるキャパシタとを備える。検出端子からは、入力端子に印加される電圧の最小値と等しい電圧が出力される。【選択図】図４

Description

本実施の形態は電子回路に関する。

パワーエレクトロニクスの分野では、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチング素子が用いられている。これらのスイッチング素子を含む回路では、素子のスイッチング動作を高速化することにより、電力損失を低減することができる。しかしながら、素子のスイッチング動作を高速化しすぎると、素子のターンオン時やターンオフ時に流れる電流にリンギングが発生してしまう。このような電流リンギングはノイズを発生させる原因となる。

特開２０１３－７０２６３号公報

本実施の形態は、スイッチング素子のターンオン時に発生する電流リンギングのピーク値を検出する電子回路を提供することを目的とする。

上記の課題を解決するために、本実施の形態に係る電子回路は、入力端子と、検出端子と、入力端子にカソードが接続される共に、検出端子にアノードが接続されるダイオードと、検出端子と第１の基準電圧との間に接続される抵抗部と、検出端子と第２の基準電圧との間に接続されるキャパシタとを備える。検出端子からは、入力端子に印加される電圧の最小値と等しい電圧が出力される。

また、本実施の形態に係る電力変換装置は、アーム対を構成する２つのスイッチング素子と、２つのスイッチング素子にそれぞれ駆動電流を供給する２つの駆動回路とを含む電力変換回路と、２つのスイッチング素子の接続点に接続される入力端子と、検出端子と、入力端子にカソードが接続される共に、検出端子にアノードが接続されるダイオードと、検出端子と第１の基準電圧との間に接続される抵抗部と、検出端子と第２の基準電圧との間に接続されるキャパシタとを含む電子回路と備え、電子回路の検出端子からは、入力端子に印加される電圧の最小値と等しい電圧が出力される。

実施の形態１に係るモーター制御システムの構成を示す図。 スイッチング素子のターンオン時の等価回路。 スイッチング素子のターンオン時の動作を説明するタイムチャート。 実施の形態１に係る電子回路の構成を示す図。 図４の等価回路。 スイッチング素子のターンオン時の動作をリンギングに注目して説明するタイムチャート。 回路のノイズを模擬した電圧源を含むモデル。 実施の形態２に係る電子回路の構成を示す図。 実施の形態３に係る電子回路の構成を示す図。 実施の形態４に係る電子回路の構成を示す図。 実施の形態５に係る電子回路の構成を示す図。 実施の形態６に係る電子回路の構成を示す図。

以下では、図面を参照しながら、本実施の形態について説明する。図面において同一または対応する要素には同じ参照符号を付して、詳細な説明は適宜省略する。

（実施の形態１）
図１は、実施の形態１に係るモーター制御システム１００の構成を示す図である。モーター制御システム１００は、負荷としての三相交流モーター１と、直流電源Ｖｄｃと、三相のインバータ回路１０を構成するスイッチング素子１１ａ～１１ｆと、スイッチング素子１１ａ～１１ｆを駆動する駆動回路１２ａ～１２ｆとを備えている。

スイッチング素子１１ａおよび１１ｂは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子１１ａおよび１１ｂによって、インバータ回路１０のＵ相のアーム対が構成される。駆動回路１２ａは、スイッチング素子１１ａの駆動電流としてのゲート電流を制御することにより、スイッチング素子１１ａのスイッチング動作、すなわちターンオンおよびターンオフを制御する。駆動回路１２ｂは、スイッチング素子１１ｂのゲート電流を制御することにより、スイッチング素子１１ｂのスイッチング動作を制御する。

同様に、スイッチング素子１１ｃおよび１１ｄは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子１１ｃおよび１１ｄによって、インバータ回路１０のＶ相のアーム対が構成される。駆動回路１２ｃは、スイッチング素子１１ｃのゲート電流を制御することにより、スイッチング素子１１ｃのスイッチング動作を制御する。駆動回路１２ｄは、スイッチング素子１１ｄのゲート電流を制御することにより、スイッチング素子１１ｄのスイッチング動作を制御する。

同様に、スイッチング素子１１ｅおよび１１ｆは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子１１ｅおよび１１ｆによって、インバータ回路１０のＷ相のアーム対が構成される。駆動回路１２ｅは、スイッチング素子１１ｅのゲート電流を制御することにより、スイッチング素子１１ｅのスイッチング動作を制御する。駆動回路１２ｆは、スイッチング素子１１ｆのゲート電流を制御することにより、スイッチング素子１１ｆのスイッチング動作を制御する。

また、モーター制御システム１００は、制御回路２０を備えている。制御回路２０は、モーター１のＵ相、Ｖ相、Ｗ相の電流に基づいてＰＷＭ信号を生成し、当該ＰＷＭ信号に同期して、スイッチング素子１１ａ～１１ｆの駆動回路１２ａ～１２ｆにゲート電流の波形データを提供する。

詳細には、制御回路２０は、ＰＷＭ信号に同期して、駆動回路１２ａおよび１２ｂにゲート電流の波形データを提供する。駆動回路１２ａは、制御回路２０から提供される波形データに従ってゲート電流を生成し、スイッチング素子１１ａに供給する。駆動回路１２ｂは、制御回路２０から提供される波形データに従ってゲート電流を生成し、スイッチング素子１１ｂに供給する。

同様に、制御回路２０は、ＰＷＭ信号に同期して、駆動回路１２ｃおよび１２ｄにゲート電流の波形データを提供する。駆動回路１２ｃは、制御回路２０から提供される波形データに従ってゲート電流を生成し、スイッチング素子１１ｃに供給する。駆動回路１２ｄは、制御回路２０から提供される波形データに従ってゲート電流を生成し、スイッチング素子１１ｄに供給する。

同様に、制御回路２０は、ＰＷＭ信号に同期して、駆動回路１２ｅおよび１２ｆにゲート電流の波形データを提供する。駆動回路１２ｅは、制御回路２０から提供される波形データに従ってゲート電流を生成し、スイッチング素子１１ｅに供給する。駆動回路１２ｆは、制御回路２０から提供される波形データに従ってゲート電流を生成し、スイッチング素子１１ｆに供給する。

ここで、図１のスイッチング素子１１ａ～１１ｆのターンオン時の動作について説明する。以降の説明では、スイッチング素子１１ａに注目し、当該スイッチング素子１１ａがターンオンする際の動作について説明する。ただし、以降の説明は、他のスイッチング素子１１ｂ～１１ｆについても、同様に成立する。

図２は、図１のスイッチング素子１１ａのターンオン時の等価回路である。スイッチング素子１１ａがターンオンする時、スイッチング素子１１ａと共にＵ相のアーム対を構成するスイッチング素子１１ｂはオフ状態である。図２では、オフ状態のスイッチング素子１１ｂがダイオードＤｉｏと寄生キャパシタＣｄｉｏとによって表されている。

インダクタＬｌｏａｄは、負荷であるモーター１のインダクタンスを表している。インダクタＬｄは、スイッチング素子１１ａおよび１１ｂのドレイン端子同士を接続する配線の寄生インダクタンスを表している。

スイッチング素子１１ａは、ゲート－ソース間の寄生キャパシタＣｇｓと、ゲート－ドレイン間の寄生キャパシタＣｇｄと、ドレイン－ソース間の寄生キャパシタＣｄｓとを有している。駆動回路１２ａは、スイッチング素子１１ａのゲート端子にゲート電流Ｉｇを供給する。

図３は、スイッチング素子１１ａのターンオン時の動作を説明するタイムチャートである。図３の左端の初期状態において、駆動回路１２ａから供給されるゲート電流Ｉｇは０であり、スイッチング素子１１ａのゲート電圧も０である。したがって、スイッチング素子１１ａはオフ状態であり、ドレイン電流Ｉｄは０、ドレイン電圧ＶｄはダイオードＤｉｏのアノード側の電圧Ｖｄｉｏに等しい。

時刻ｔ１において、駆動回路１２ａは、ゲート電流Ｉｇをステップ状に増加させる。これにより、スイッチング素子１１ａのゲート－ソース間の寄生キャパシタＣｇｓの充電が開始され、スイッチング素子１１ａのゲート電圧が上昇していく。

時刻ｔ２において、スイッチング素子１１ａのゲート電圧が閾値電圧を上回ると、チャネルが形成されてドレイン電流Ｉｄが流れ始める。ドレイン電流Ｉｄは、ゲート電圧の上昇に伴って増加していく。図３では、ドレイン電流Ｉｄの増加を１次関数で近似している。

このとき、ダイオードＤｉｏはオンであり、そのアノード側の電圧Ｖｄｉｏは変化せずに一定である。その一方で、ドレイン電流Ｉｄが流れることにより、インダクタＬｄの両端に電圧Ｖｏが発生し、ドレイン電圧Ｖｄは低下する。

時刻ｔ３において、ドレイン電流ＩｄがインダクタＬｌｏａｄに流れる電流の定常成分、すなわち負荷電流Ｉｄｃと等しくなると、ダイオードＤｉｏがオフになり、そのアノード側の電圧Ｖｄｉｏが低下していく。このとき、図２に示されるような共振ループが形成され、ドレイン電流Ｉｄのリンギングが発生する。

本実施の形態１では、スイッチング素子１１ａのターンオン時におけるドレイン電流Ｉｄのリンギングのピーク値、すなわちサージ電流Ｉｓｕｒｇｅを検出するために、サージ電流Ｉｓｕｒｇｅと相関のある電圧を検出する。

図４は、本実施の形態１に係る電子回路３０の構成を示す図である。電子回路３０は、スイッチング素子１１ａのドレイン電圧Ｖｄが印加される入力端子３１と、ドレイン電圧Ｖｄの最小値と等しい電圧Ｖｏが出力される検出端子３２とを備えている。また、電子回路３０は、ダイオードＤ１と、第１の抵抗素子Ｒ１を含む抵抗部３３と、キャパシタＣ１とを備えている。

ダイオードＤ１のカソードは入力端子３１に接続され、ダイオードＤ１のアノードは検出端子３２に接続されている。抵抗部３３の一端は検出端子３２に接続され、抵抗部３３の他端は第１の基準電圧ＧＮＤに接続されている。キャパシタＣ１の一端は検出端子３２に接続され、キャパシタＣ１の他端は第２の基準電圧ＶＤＤに接続されている。本実施の形態１では、第１の基準電圧ＧＮＤ＝０であり、第２の基準電圧ＶＤＤ＝Ｖｄｃである。

図５は、図４の等価回路である。図３の等価回路と同様に、オフ状態のスイッチング素子１１ｂは、ダイオードＤｉｏと寄生キャパシタＣｄｉｏとによって表されている。また、図３のインダクタＬｌｏａｄは、図４では電流源Ｉｄｃによって表されている。電流Ｉｄｃは、負荷であるモーター１に流れる電流の定常成分、すなわち負荷電流である。

図６は、図３は、スイッチング素子１１ａのターンオン時の動作をリンギングに注目して説明するタイムチャートである。ただし、図６では、実際には連続した曲線である各リンギング波形を折れ線で近似ている。スイッチング素子１１ａのドレイン電流Ｉｄに電流リンギングが発生すると、これと相関のある電圧リンギングが第２の基準電圧ＶＤＤからダイオード電圧Ｖｄｉｏを引いた電圧、すなわちＶＤＤ－Ｖｄｉｏに発生する。これにより、図３では省略されていたが、ＶＤＤ－Ｖｄｉｏと相関のあるドレイン電圧Ｖｄにも、電圧リンギングが発生する。

図６において、ＶＤＤ－Ｖｄｉｏのリンギング波形とドレイン電圧Ｖｄのリンギング波形とは、符号が反対である。すなわち、ＶＤＤ－Ｖｄｉｏのリンギング波形が上昇するとき、ドレイン電圧Ｖｄのリンギング波形は０よりも低い負側に下降する。

ドレイン電圧Ｖｄが０よりも低い負側に下降するとき、ダイオードＤ１のカソードの電位がアノードの電位よりも低くなり、ダイオードＤ１に順方向の電流が流れる。この順方向の電流により、キャパシタＣ１はドレイン電圧Ｖｄのリンギングの最小値と等しい電圧に充電される。ドレイン電圧Ｖｄが最小値から上昇に転じると、キャパシタＣ１は抵抗部３３を介して放電される。

この際の放電は、キャパシタＣ１の値と抵抗部３３に含まれる第１の抵抗素子Ｒ１の値とによって決定される時定数Ｃ１・Ｒ１に従って行われる。そのため、時定数Ｃ１・Ｒ１を適切に設定することにより、キャパシタＣ１はドレイン電圧Ｖｄの最小値を必要な時間だけ保持することができる。

上記をまとめると、ドレイン電流ＩｄのリンギングとＶＤＤ－Ｖｄｉｏのリンギングとの間には相関がある。また、ＶＤＤ－Ｖｄｉｏとドレイン電圧Ｖｄとの間にも負の相関がある。これにより、ドレイン電流Ｉｄのリンギングのピーク値、すなわちサージ電流Ｉｓｕｒｇｅと、ドレイン電圧Ｖｄの最小値との間には相関がある。さらに、ドレイン電圧Ｖｄの最小値とキャパシタＣ１の充電電圧Ｖｏとは等しくなる。

結果として、ドレイン電流Ｉｄのリンギングのピーク値、すなわちサージ電流Ｉｓｕｒｇｅと、検出端子３２から出力されるキャパシタＣ１の充電電圧Ｖｏとは、負荷電流Ｉｄｃおよび回路定数によって計算可能な定数によって結ばれている。制御回路２０は、モーター１に流れる負荷電流Ｉｄｃを常時検出している。また、回路定数は、設計時に決定されており既知である。したがって、検出端子３２から出力される電圧Ｖｏに基づいて、サージ電流Ｉｓｕｒｇｅを検出することができる。

以上説明したように、本実施の形態１に係る電子回路３０は、入力端子３１にカソードが接続される共に、検出端子３２にアノードが接続される第１のダイオードＤ１と、検出端子３２と第１の基準電圧ＧＮＤとの間に接続される抵抗部３３と、検出端子３２と第２の基準電圧ＶＤＤとの間に接続されるキャパシタＣ１とを備えている。そして、検出端子３２からは、入力端子３１に印加されるドレイン電圧Ｖｄの最小値と等しい電圧Ｖｏが出力される。

上記の特徴により、本実施の形態１に係る電子回路３０は、スイッチング素子１１ａのターンオン時に発生するドレイン電流Ｉｄのリンギングのピーク値、すなわちサージ電流Ｉｓｕｒｇｅを検出することができる。

特に、モーター１に流れる負荷電流Ｉｄｃは、スイッチング素子１１ａのスイッチング動作に応じて０から正側に変動するが、ドレイン電圧Ｖｄのリンギングは０から負側に変動する。すなわち、負荷電流Ｉｄｃの変動とドレイン電圧Ｖｄのリンギングの変動とは逆向きである。これにより、本実施の形態１では、負荷電圧Ｉｄｃの変動に影響されることなく、サージ電流Ｉｓｕｒｇｅを検出することができる。

また、本実施の形態１では、第１の基準電圧ＧＮＤ＝０、第２の基準電圧ＶＤＤ＝Ｖｄｃであり、キャパシタＣ１の他端が接続される第２の基準電圧ＶＤＤは、第１の基準電圧ＧＮＤよりも高い電圧であった。しかしながら、第２の基準電圧ＶＤＤは、第１の基準電圧ＧＮＤと同じ電圧であってもよい。すなわち、第２の基準電圧ＶＤＤは、第１の基準電圧ＧＮＤと同じ電圧であるか、または第１の基準電圧ＧＮＤよりも高い電圧であればよい。

また、ダイオードＤ１の両端は、入力端子３１と検出端子３２とに直接接続され、他の素子が間に介在しないことが好ましい。これに対して、抵抗部３３は、単一の抵抗素子Ｒ１のみを含むのではなく、直列または並列に接続された複数の抵抗素子を含んでもよい。

また、キャパシタＣ１の放電特性は、キャパシタＣ１の値と第１の抵抗素子Ｒ１の値との積である時定数Ｃ１・Ｒ１によって特徴付けられる。そのため、キャパシタＣ１の放電特性に課される要件に基づいて、これらの値を設定してもよい。例えば、ＰＷＭ信号に同期して立ち上がるゲート電流Ｉｇのある立ち上がりで充電されたキャパシタＣ１が、ゲート電流Ｉｇの次の立ち上がりまでの期間に放電される過程において、その充電電圧Ｖｏが回路のノイズに埋もれないようにするという要件に基づいて、キャパシタＣ１および第１の抵抗素子Ｒ１の値を設定してもよい。

具体的には、図７に示されるように、電子回路３０を含む回路全体のノイズを模擬した電圧源Ｖｎが検出端子３２と抵抗部３３との間に仮想的に接続されるモデルを考える。この場合、キャパシタＣ１および第１の抵抗素子Ｒ１の値は、以下の関係式が成立するように設定される。

ただし、上式において、ｆｉｎはＰＷＭ信号の周波数、Ｖｎはノイズを模擬した電圧源Ｖｎの電圧、Ｖｄｍｉｎは入力端子３１に印加される電圧の最小値、すなわちドレイン電圧Ｖｄの最小値である。

また、電子回路３０を含む回路全体のノイズとして、キャパシタＣ１および第１の抵抗素子Ｒ１の熱雑音が支配的である場合には、上式は以下のように近似することができる。

ただし、Ｔは周囲温度、ｋはボルツマン定数である。

（実施の形態２）
図８は、実施の形態２に係る電子回路２３０の構成を示す図である。上記の実施の形態１では、検出端子３２から出力される電圧Ｖｏは第１の基準電圧ＧＮＤよりも低い電圧であり、第１の基準電圧ＧＮＤ＝０の場合には負電圧である。これが不都合である場合に対応するために、電子回路２３０は、検出端子３２から出力される電圧Ｖｏを、反転させて所定の電圧Ｖｒｅｆだけ正側にシフトさせるバッファ回路２３４を備えている。

バッファ回路２３４は、演算増幅器２３５と、演算増幅器２３５の負端子と検出端子３２との間に接続される第２の抵抗素子Ｒ２と、演算増幅器２３５の出力端子と負端子との間に接続される第３の抵抗素子Ｒ３と、演算増幅器２３５の正端子と第１の基準電圧ＧＮＤとの間に接続される定電圧源Ｖｒｅｆとを含んでいる。

演算増幅器２３５の出力電圧Ｖｏｕｔは、以下のように表される。

（実施の形態３）
図９は、実施の形態３に係る電子回路３３０の構成を示す図である。上記の実施の形態２において、検出端子３２から出力される電圧Ｖｏの範囲が広すぎることにより、演算増幅器２３５の出力電圧Ｖｏｕｔが、演算増幅器２３５の出力可能な最大電圧を超えてしまう可能性がある。

これに対処するために、電子回路３３０の抵抗部３３３は、直列に接続された第４の抵抗素子Ｒ４および第５の抵抗素子Ｒ５を含んでおり、演算増幅器２３５の負端子は、第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５との接続点３３６に接続されている。したがって、検出端子３２から出力される電圧Ｖｏは、第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５とによって分圧され、この分圧された電圧が演算増幅器２３５の負端子に入力される。これにより、演算増幅器２３５の出力電圧Ｖｏｕｔを、演算増幅器２３５が出力可能な最大電圧以下に抑えることができる。具体的には、以下の関係式が成立すればよい。

ただし、上式において、Ｖｄｍｉｎは入力端子３１に印加される電圧の最小値、すなわちドレイン電圧Ｖｄの最小値、Ｖｍａｘは演算増幅器２３５が出力可能な最大電圧である。

（実施の形態４）
図１０は、実施の形態４に係る電子回路４３０の構成を示す図である。電子回路４３０は、キャパシタＣ１を放電させてその充電電圧Ｖｏを０にするリセット回路４３７を備えている。リセット回路４３７の構成は特に限定されるものではないが、一例として、検出端子３２と第１の基準電圧ＧＮＤとの間に接続されるＭＯＳスイッチである。

例えば、時定数Ｃ１・Ｒ１の大きさによっては、ＰＷＭ信号に同期して立ち上がるゲート電流Ｉｇのある立ち上がりで充電されたキャパシタＣ１が、ゲート電流Ｉｇの次の立ち上がりまでに十分に放電されない可能性がある。リセット回路４３７は、このような場合にキャパシタＣ１を強制的に放電させることができる。

（実施の形態５）
図１１は、実施の形態５に係る電子回路５３０の構成を示す図である。電子回路５３０は、サンプルホールド回路５３８を備えている。サンプルホールド回路５３８の入力は、検出端子３２に接続されている。サンプルホールド回路５３８の出力は、図示しないＡ／Ｄコンバータ回路に接続されている。また、ノイズの影響を受けないようにするためには、上記の実施の形態１と同様の議論により、以下の関係式が成立することが好ましい。

ただし、上式において、Ｔｓａｍｐｌｅはサンプルホールド回路５３８に入力されるサンプル指示信号の周期、Ｖｎはノイズを模擬した電圧源Ｖｎの電圧である。

また、電子回路５３０を含む回路全体のノイズとして、キャパシタＣ１および第１の抵抗素子Ｒ１の熱雑音が支配的である場合には、上式は以下のように近似することができる。

ただし、Ｔは周囲温度、ｋはボルツマン定数である。

（実施の形態６）
図１２は、実施の形態６に係る電子回路６３０の構成を示す図である。電子回路６３０は、差動増幅回路６３９を備えている。また、抵抗部６３３は、直列に接続された第６の抵抗素子Ｒ６、第７の抵抗素子Ｒ７、および第８の抵抗素子Ｒ８を含んでいる。

差動増幅回路６３９の正端子は、第６の抵抗素子Ｒ６と第７の抵抗素子Ｒ７との接続点６４１に接続されている。差動増幅回路６３９の負端子は、第７の抵抗素子Ｒ７と第８の抵抗素子Ｒ８との接続点６４１に接続されている。これにより、検出端子３２から出力される電圧Ｖｏに予期せぬ大きなノイズが載ってしまった場合でも、差動増幅回路６３９によって同相のノイズを打ち消すことができる。

（変形例）
上記の実施の形態１では、スイッチング素子１１ａ～１１ｆによって三相のインバータ回路１０が構成されていた。各スイッチング素子のペアにおいて、両者は共にＮチャネル型のＭＯＳＦＥＴであった。これに代えて、例えば、コンバータ回路を構成する場合には、各スイッチング素子のペアにおいて、一方のスイッチング素子はＮチャネル型のＭＯＳＦＥＴであり、他方のスイッチング素子はダイオードとなる。

また、スイッチング素子１１ａ～１１ｆは、ＭＯＳＦＥＴに限定されるものではない。例えば、スイッチング素子１１a～１１ｆは、ＩＧＢＴまたはＢＪＴ（Bipolar Junction Transistor）であってもよい。また、スイッチング素子１１ａ～１１ｆを構成する半導体としては、Ｓｉ（Silicon）、ＳｉＣ（Silicon Carbide）、またはＧａＮ（Gallium Nitride）等の様々な材料を用いることができる。

幾つかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、実施の形態の範囲を限定することは意図していない、これらの実施の形態は、その他の様々な形態で実施されることが可能であり、実施の形態の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施の形態やその変形は、実施の形態の範囲や要旨に含まれると同様に、特許請求の範囲とその均等の範囲に含まれるものである。

なお、本実施の形態は、以下のような構成を取ることもできる。
［項目１］
入力端子と、
検出端子と、
前記入力端子にカソードが接続される共に、前記検出端子にアノードが接続されるダイオードと、
前記検出端子と第１の基準電圧との間に接続される抵抗部と、
前記検出端子と第２の基準電圧との間に接続されるキャパシタと
を備え、
前記検出端子からは、前記入力端子に印加される電圧の最小値と等しい電圧が出力される、電子回路。
［項目２］
前記第２の基準電圧は、前記第１の基準電圧と等しい電圧であるか、または前記第１の基準電圧よりも高い電圧である、項目１に記載の電子回路。
［項目３］
前記入力端子と前記第１の基準電圧との間に接続される第１のスイッチング素子と、
前記入力端子と前記第２の基準電圧との間に接続される第２のスイッチング素子と
をさらに備え、
前記検出端子からは、前記第２のスイッチング素子がオフ状態の時に、前記第１のスイッチング素子がターンオンする際に発生するサージ電流と相関のある電圧が出力される、項目１または２に記載の電子回路。
［項目４］
前記抵抗部の値をＲ１，前記キャパシタの値をＣ１、前記第１のスイッチング素子に供給される駆動電流の周波数をｆｉｎ、前記検出端子と前記抵抗部との間に仮想的に接続されるノイズを模擬した電圧源の電圧をＶｎ、前記入力端子に印加される電圧の最小値をＶｄｍｉｎとするとき、以下の関係式：

を満たす、項目３に記載の電子回路。
［項目５］
前記関係式は、周囲温度をＴ、ボルツマン定数をｋとして、以下の関係式：

によって近似される、項目４に記載の電子回路。
［項目６］
前記検出端子から出力される前記電圧を、反転シフトさせるバッファ回路をさらに備える、項目１～５のいずれかに記載の電子回路。
［項目７］
前記バッファ回路は、
演算増幅器と、
前記演算増幅器の負端子と前記検出端子との間に接続される第２の抵抗素子と、
前記演算増幅器の出力端子と前記負端子との間に接続される第３の抵抗素子と、
前記演算増幅器の正端子と前記第１の基準電圧との間に接続される定電圧源と
を含む、項目６に記載の電子回路。
［項目８］
前記抵抗部は、直列に接続された第４の抵抗素子および第５の抵抗素子を含み、
前記バッファ回路は、
演算増幅器と、
前記演算増幅器の負端子と、前記第４の抵抗素子と前記第５の抵抗素子の接続点との間に接続される第２の抵抗素子と、
前記演算増幅器の出力端子と前記負端子との間に接続される第３の抵抗素子と、
前記演算増幅器の正端子と前記第１の基準電圧との間に接続される定電圧源と
を含む、項目６に記載の電子回路。
［項目９］
前記第２の抵抗素子の値をＲ２、前記第３の抵抗素子の値をＲ３、前記第４の抵抗素子の値をＲ４、前記第５の抵抗素子の値をＲ５、前記入力端子に印加される電圧の最小値をＶｄｍｉｎ、前記定電圧源の電圧をＶｒｅｆ、前記演算増幅器が出力可能な最大電圧をＶｍａｘとするとき、以下の関係式：

を満たす、項目８に記載の電子回路。
［項目１０］
前記キャパシタを放電させて該キャパシタの充電電圧を０にするリセット回路をさらに備える、項目１～９のいずれかに記載の電子回路。
［項目１１］
前記リセット回路は、前記検出端子と前記第１の基準電圧との間に接続されるスイッチである、項目１０に記載の電子回路。
［項目１２］
前記検出端子から出力される前記電圧を保持するサンプルホールド回路をさらに備え、
前記抵抗部の値をＲ１，前記キャパシタの値をＣ１、前記サンプルホールド回路に入力されるサンプル指示信号の周期をＴｓａｍｐｌｅ、前記検出端子と前記抵抗部との間に仮想的に接続されるノイズを模擬した電圧源の電圧をＶｎ、前記入力端子に印加される電圧の最小値をＶｄｍｉｎするとき、以下の関係式：

を満たす、項目１～１１のいずれかに記載の電子回路。
［項目１３］
前記関係式は、周囲温度をＴ、ボルツマン定数をｋとして、以下の関係式：

によって近似される、項目１２に記載の電子回路。
［項目１４］
差動増幅回路をさらに備え、
前記抵抗部は、直列に接続された第６の抵抗素子、第７の抵抗素子および第８の抵抗素子を含み、
前記差動増幅回路の正端子は、前記第６の抵抗素子と前記第７の抵抗素子との接続点に接続され、
前記差動増幅回路の負端子は、前記第７の抵抗素子と前記第８の抵抗素子との接続点に接続される、項目１～１３のいずれかに記載の電子回路。
［項目１５］
アーム対を構成する２つのスイッチング素子と、
前記２つのスイッチング素子にそれぞれ駆動電流を供給する２つの駆動回路と
を含む電力変換回路と、
前記２つのスイッチング素子の接続点に接続される入力端子と、
検出端子と、
前記入力端子にカソードが接続される共に、前記検出端子にアノードが接続されるダイオードと、
前記検出端子と第１の基準電圧との間に接続される抵抗部と、
前記検出端子と第２の基準電圧との間に接続されるキャパシタと
を含む電子回路と
備え、
前記電子回路の前記検出端子からは、前記入力端子に印加される電圧の最小値と等しい電圧が出力される、電力変換装置。
［項目１６］
前記電力変換回路を３つ備える、項目１５に記載の電力変換装置。

１ モーター（負荷）
１０ インバータ回路
１１ａ スイッチング素子
１１ｂ スイッチング素子
１１ｃ スイッチング素子
１１ｄ スイッチング素子
１１ｅ スイッチング素子
１１ｆ スイッチング素子
１２ａ 駆動回路
１２ｂ 駆動回路
１２ｃ 駆動回路
１２ｄ 駆動回路
１２ｅ 駆動回路
１２ｆ 駆動回路
２０ 制御回路
３０ 電子回路
３１ 入力端子
３２ 検出端子
３３ 抵抗部
２３０ 電子回路
２３４ バッファ回路
２３５ 演算増幅器
３３０ 電子回路
３３６ 接続点
４３０ 電子回路
４３７ リセット回路
５３０ 電子回路
５３８ サンプルホールド回路
６３０ 電子回路
６３９ 差動増幅回路
６４０ 接続点
６４１ 接続点
Ｃ１ キャパシタ
Ｄ１ ダイオード
ｆｉｎ ＰＷＭ信号の周波数
ＧＮＤ 第１の基準電圧
Ｉｄ ドレイン電流
Ｉｇ ゲート電流
Ｉｓｕｒｇｅ サージ電流
ｋ ボルツマン定数
Ｒ１ 第１の抵抗素子
Ｒ２ 第２の抵抗素子
Ｒ３ 第３の抵抗素子
Ｒ４ 第４の抵抗素子
Ｒ５ 第５の抵抗素子
Ｒ６ 第６の抵抗素子
Ｒ７ 第７の抵抗素子
Ｒ８ 第８の抵抗素子
Ｔ 周囲温度
Ｔｓａｍｐｌｅ サンプル指示信号の周期
Ｖｄ ドレイン電圧
ＶＤＤ 第２の基準電圧
Ｖｄｉｏ ダイオード電圧
Ｖｄｍｉｎ ドレイン電圧の最小値
Ｖｍａｘ 演算増幅器の出力可能な最大電圧
Ｖｎ ノイズを模擬した電圧源
Ｖｏ 充電電圧
Ｖｏｕｔ 演算増幅器の出力電圧
Ｖｒｅｆ 定電圧源

Claims (16)

1. 入力端子と、
   検出端子と、
   前記入力端子にカソードが接続される共に、前記検出端子にアノードが接続されるダイオードと、
   前記検出端子と第１の基準電圧との間に接続される抵抗部と、
   前記検出端子と第２の基準電圧との間に接続されるキャパシタと
   を備え、
   前記検出端子からは、前記入力端子に印加される電圧の最小値と等しい電圧が出力される、電子回路。
2. 前記第２の基準電圧は、前記第１の基準電圧と等しい電圧であるか、または前記第１の基準電圧よりも高い電圧である、請求項１に記載の電子回路。
3. 前記入力端子と前記第１の基準電圧との間に接続される第１のスイッチング素子と、
   前記入力端子と前記第２の基準電圧との間に接続される第２のスイッチング素子と
   をさらに備え、
   前記検出端子からは、前記第２のスイッチング素子がオフ状態の時に、前記第１のスイッチング素子がターンオンする際に発生するサージ電流と相関のある電圧が出力される、請求項１に記載の電子回路。
4. 前記抵抗部の値をＲ１，前記キャパシタの値をＣ１、前記第１のスイッチング素子に供給される駆動電流の周波数をｆｉｎ、前記検出端子と前記抵抗部との間に仮想的に接続されるノイズを模擬した電圧源の電圧をＶｎ、前記入力端子に印加される電圧の最小値をＶｄｍｉｎとするとき、以下の関係式：
   

   

   を満たす、請求項３に記載の電子回路。
5. 前記関係式は、周囲温度をＴ、ボルツマン定数をｋとして、以下の関係式：
   

   

   によって近似される、請求項４に記載の電子回路。
6. 前記検出端子から出力される前記電圧を、反転シフトさせるバッファ回路をさらに備える、請求項１に記載の電子回路。
7. 前記バッファ回路は、
   演算増幅器と、
   前記演算増幅器の負端子と前記検出端子との間に接続される第２の抵抗素子と、
   前記演算増幅器の出力端子と前記負端子との間に接続される第３の抵抗素子と、
   前記演算増幅器の正端子と前記第１の基準電圧との間に接続される定電圧源と
   を含む、請求項６に記載の電子回路。
8. 前記抵抗部は、直列に接続された第４の抵抗素子および第５の抵抗素子を含み、
   前記バッファ回路は、
   演算増幅器と、
   前記演算増幅器の負端子と、前記第４の抵抗素子と前記第５の抵抗素子の接続点との間に接続される第２の抵抗素子と、
   前記演算増幅器の出力端子と前記負端子との間に接続される第３の抵抗素子と、
   前記演算増幅器の正端子と前記第１の基準電圧との間に接続される定電圧源と
   を含む、請求項６に記載の電子回路。
9. 前記第２の抵抗素子の値をＲ２、前記第３の抵抗素子の値をＲ３、前記第４の抵抗素子の値をＲ４、前記第５の抵抗素子の値をＲ５、前記入力端子に印加される電圧の最小値をＶｄｍｉｎ、前記定電圧源の電圧をＶｒｅｆ、前記演算増幅器が出力可能な最大電圧をＶｍａｘとするとき、以下の関係式：
   

   

   を満たす、請求項８に記載の電子回路。
10. 前記キャパシタを放電させて該キャパシタの充電電圧を０にするリセット回路をさらに備える、請求項１に記載の電子回路。
11. 前記リセット回路は、前記検出端子と前記第１の基準電圧との間に接続されるスイッチである、請求項１０に記載の電子回路。
12. 前記検出端子から出力される前記電圧を保持するサンプルホールド回路をさらに備え、
    前記抵抗部の値をＲ１，前記キャパシタの値をＣ１、前記サンプルホールド回路に入力されるサンプル指示信号の周期をＴｓａｍｐｌｅ、前記検出端子と前記抵抗部との間に仮想的に接続されるノイズを模擬した電圧源の電圧をＶｎ、前記入力端子に印加される電圧の最小値をＶｄｍｉｎするとき、以下の関係式：
    

    

    を満たす、請求項１に記載の電子回路。
13. 前記関係式は、周囲温度をＴ、ボルツマン定数をｋとして、以下の関係式：
    

    

    によって近似される、請求項１２に記載の電子回路。
14. 差動増幅回路をさらに備え、
    前記抵抗部は、直列に接続された第６の抵抗素子、第７の抵抗素子および第８の抵抗素子を含み、
    前記差動増幅回路の正端子は、前記第６の抵抗素子と前記第７の抵抗素子との接続点に接続され、
    前記差動増幅回路の負端子は、前記第７の抵抗素子と前記第８の抵抗素子との接続点に接続される、請求項１に記載の電子回路。
    
15. アーム対を構成する２つのスイッチング素子と、
    前記２つのスイッチング素子にそれぞれ駆動電流を供給する２つの駆動回路と
    を含む電力変換回路と、
    前記２つのスイッチング素子の接続点に接続される入力端子と、
    検出端子と、
    前記入力端子にカソードが接続される共に、前記検出端子にアノードが接続されるダイオードと、
    前記検出端子と第１の基準電圧との間に接続される抵抗部と、
    前記検出端子と第２の基準電圧との間に接続されるキャパシタと
    を含む電子回路と
    備え、
    前記電子回路の前記検出端子からは、前記入力端子に印加される電圧の最小値と等しい電圧が出力される、電力変換装置。
16. 前記電力変換回路を３つ備える、請求項１５に記載の電力変換装置。