JP2019134520A - 負電圧生成回路およびこれを用いた電力変換装置 - Google Patents

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Abstract

【課題】回路規模の小さい負電圧生成回路を提供する。【解決手段】負電圧生成回路２００は、正極端が第１ノードＮ１（Ｖｉｎ）に接続された第１直流電圧源２０１と、カソードが第１直流電圧源２０１の負極端に接続されてアノードが第１負電圧ＶＣ１の出力端（＝第４ノードＮ４）に接続された第１ダイオード２０１と、第１端が第１負電圧ＶＣ１の出力端に接続されて第２端が第２ノードＮ２（Ｖｓ＿ｈｉｇｈ）に接続された第１キャパシタ２０４とを有し、第１ノードＮ１（Ｖｉｎ）と第２ノードＮ２（Ｖｓ＿ｈｉｇｈ）との間に接続された第１ＮＭＯＳＦＥＴ１１（＝第１スイッチ素子）のスイッチング制御を行う第１ドライバ２０に第１負電圧ＶＣ１を供給する。【選択図】図１

Description

本明細書中に開示されている発明は、負電圧生成回路およびこれを用いた電力変換装置に関する。
従来より、スイッチ素子のターンオフを高速化するために、スイッチ素子のターンオフ時に負電圧を印加する手法が知られている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１１−６６９６３号公報（例えば図１）
しかしながら、特許文献１では、スイッチ素子に正極が接続された電源（図１の第一電源１１１ｂ）を用いて負電圧が生成されており、その回路構成について更なる改善の余地があった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、回路規模の小さい負電圧生成回路を提供することを目的とする。
本明細書中に開示されている負電圧生成回路は、正極端が第１ノードに接続された第１直流電圧源と、カソードが前記第１直流電圧源の負極端に接続されてアノードが第１負電圧の出力端に接続された第１ダイオードと、第１端が前記第１負電圧の出力端に接続されて第２端が第２ノードに接続された第１キャパシタと、を有し、前記第１ノードと前記第２ノードとの間に接続された第１スイッチ素子のスイッチング制御を行う第１ドライバに前記第１負電圧を供給する構成（第１の構成）とされている。
なお、上記第１の構成から成る負電圧生成回路において、前記第１直流電圧源は、複数の相に対して共通に設けられており、前記第１ダイオードと前記第１キャパシタは、前記複数の相に対して個別に設けられている構成（第２の構成）にするとよい。
また、上記第１または第２の構成から成る負電圧生成回路において、前記第１負電圧を安定化するレギュレータをさらに有する構成（第３の構成）にするとよい。
また、上記第１または第２の構成から成る負電圧生成回路において、前記第１キャパシタの両端間電圧を制限するクランパをさらに有する構成（第４の構成）にしてもよい。
また、上記第４の構成から成る負電圧生成回路において、前記クランパは、アノードが前記第１負電圧の出力端に接続されてカソードが前記第２ノードに接続されたツェナダイオードである構成（第５の構成）にするとよい。
また、上記第１〜第５いずれかの構成から成る負電圧生成回路は、カソードが前記第１負電圧の出力端に接続されてアノードが第２負電圧の出力端に接続された第２ダイオードと、第１端が前記第２負電圧の出力端に接続されて第２端が第３ノードに接続された第２キャパシタと、をさらに有し、前記第２ノードと前記第３ノードとの間に接続された第２スイッチ素子のスイッチング制御を行う第２ドライバに前記第２負電圧を供給する構成（第６の構成）にするとよい。
また、上記第６の構成から成る負電圧生成回路において、前記第１スイッチ素子と前記第２スイッチ素子は、いずれもＮＭＯＳＦＥＴであり、カソードが前記第２ノードに接続されてアノードが前記第３ノードに接続されて前記第２スイッチ素子のボディダイオードよりも順方向降下電圧の低い第３ダイオードを有する構成（第７の構成）にするとよい。
また、本明細書中に開示されている電力変換装置は、前記第１スイッチ素子を含むスイッチ出力段と、前記第１ドライバと、前記第１ドライバに第１正電圧を供給する正電圧生成回路と、上記第１〜第５いずれかの構成から成り前記第１ドライバに前記第１負電圧を供給する負電圧生成回路と、を有する構成（第８の構成）とされている。
また、本明細書中に開示されている電力変換装置は、前記第１スイッチ素子及び前記第２スイッチ素子を含むスイッチ出力段と、前記第１ドライバと、前記第２ドライバと、前記第１ドライバ及び前記第２ドライバにそれぞれ第１正電圧及び第２正電圧を供給する正電圧生成回路と、上記第６または第７の構成から成り前記第１ドライバ及び前記第２ドライバにそれぞれ前記第１負電圧及び前記第２負電圧を供給する負電圧生成回路と、を有する構成（第９の構成）とされている。
なお、上記第８または第９の構成から成る電力変換装置において、前記正電圧生成回路は、第２直流電圧源と、アノードが前記第２直流電圧源の正極端に接続されてカソードが前記第１正電圧の出力端に接続された第４ダイオードと、第１端が前記第１正電圧の出力端に接続されて第２端が前記第２ノードに接続された第３キャパシタと、を含む構成（第１０の構成）にするとよい。
本明細書中に開示されている発明によれば、回路規模の小さい負電圧生成回路を提供することが可能となる。
スイッチング電源装置の第１実施形態を示す図 第１実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図 スイッチング電源装置の第２実施形態を示す図 出力電流の増大時における充電電圧とゲート・ソース間電圧の挙動を示す図 スイッチング電源装置の第３実施形態を示す図 第３実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図 スイッチング電源装置の第４実施形態を示す図 スイッチング電源装置の第５実施形態を示す図 第５実施形態における充電電圧とゲート・ソース間電圧の挙動を示す図 スイッチング電源装置の第６実施形態を示す図
＜第１実施形態＞
図１は、スイッチング電源装置の第１実施形態を示す図である。本実施形態のスイッチング電源装置１は、直流電圧源２から入力される入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔ（及び出力電流Ｉｏｕｔ）を生成し、これを負荷３に供給する電力変換装置であり、スイッチ出力段１０と、上側ドライバ２０と、下側ドライバ３０と、正電圧生成回路１００と、負電圧生成回路２００と、を有する。
スイッチ出力段１０は、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］１１及び１２（それぞれ上側スイッチ及び下側スイッチに相当）と、インダクタ１３と、キャパシタ１４と、を含む。
ＮＭＯＳＦＥＴ１１のドレインは、スイッチ出力段１０のノードＮ１（＝入力電圧Ｖｉｎが印加される入力ノード）に接続されている。ＮＭＯＳＦＥＴ１１のソース及びバックゲートと、ＮＭＯＳＦＥＴ１２のドレインは、スイッチ出力段１０のノードＮ２（＝矩形波状の上側ソース電圧Ｖｓ＿ｈｉｇｈが印加されるスイッチノード）に接続されている。ＮＭＯＳＦＥＴ１２のソース及びバックゲートは、スイッチ出力段１０のノードＮ３（＝接地レベルの下側ソース電圧Ｖｓ＿ｌｏｗが印加される接地ノード）に接続されている。
インダクタ１３の第１端は、ノードＮ２に接続されている。インダクタ１３の第２端とキャパシタ１４の第１端は、出力電圧Ｖｏｕｔの出力端として、負荷３の第１端に接続されている。キャパシタ１４の第２端と負荷３の第２端は、ノードＮ３に接続されている。
上側ドライバ２０は、不図示のスイッチコントローラから入力される上側制御信号ＧＨに応じて上側ゲート電圧Ｖｇ＿ｈｉｇｈを生成し、これをＮＭＯＳＦＥＴ１１のゲートに出力する回路ブロックであり、ｎｐｎ型バイポーラトランジスタ２１と、ｐｎｐ型バイポーラトランジスタ２２と、抵抗２３及び２４と、を含む。トランジスタ２１及び２２としては、バイポーラトランジスタに代えて、例えば、ＭＯＳＦＥＴを用いても構わない。
トランジスタ２１のコレクタは、正電圧Ｖｇ１の印加端に接続されている。トランジスタ２１及び２２それぞれのベースは、互いに接続されており、その接続ノードは、抵抗２３を介して上側制御信号ＧＨの印加端に接続されている。トランジスタ２１及び２２それぞれのエミッタは、互いに接続されており、その接続ノードは、抵抗２４を介してＮＭＯＳＦＥＴ１１のゲートに接続されている。トランジスタ２２のコレクタは、負電圧ＶＣ１の印加端に接続されている。
なお、上側制御信号ＧＨがハイレベルであるときには、トランジスタ２１がオンしてトランジスタ２２がオフする。従って、上側ゲート電圧Ｖｇ＿ｈｉｇｈがハイレベル（＝Ｖｇ１）となるので、ＮＭＯＳＦＥＴ１１がオンする。一方、上側制御信号ＧＨがローレベルであるときには、トランジスタ２１がオフしてトランジスタ２２がオンする。従って、上側ゲート電圧Ｖｇ＿ｈｉｇｈがローレベル（＝ＶＣ１）となるので、ＮＭＯＳＦＥＴ１１がオフする。
下側ドライバ３０は、不図示のスイッチコントローラから入力される下側制御信号ＧＬに応じて下側ゲート電圧Ｖｇ＿ｌｏｗを生成し、これをＮＭＯＳＦＥＴ１２のゲートに出力する回路ブロックであり、ｎｐｎ型バイポーラトランジスタ３１と、ｐｎｐ型バイポーラトランジスタ３２と、抵抗３３及び３４と、を含む。トランジスタ３１及び３２としては、バイポーラトランジスタに代えて、例えば、ＭＯＳＦＥＴを用いても構わない。
トランジスタ３１のコレクタは、正電圧Ｖｇ２の印加端に接続されている。トランジスタ３１及び３２それぞれのベースは、互いに接続されており、その接続ノードは、抵抗３３を介して下側制御信号ＧＬの印加端に接続されている。トランジスタ３１及び３２それぞれのエミッタは、互いに接続されており、その接続ノードは、抵抗３４を介してＮＭＯＳＦＥＴ１２のゲートに接続されている。トランジスタ３２のコレクタは、負電圧ＶＣ２の印加端に接続されている。
なお、下側制御信号ＧＬがハイレベルであるときには、トランジスタ３１がオンしてトランジスタ３２がオフする。従って、下側ゲート電圧Ｖｇ＿ｌｏｗがハイレベル（＝Ｖｇ２）となるので、ＮＭＯＳＦＥＴ１２がオンする。一方、下側制御信号ＧＬがローレベルであるときには、トランジスタ３１がオフしてトランジスタ３２がオンする。従って、下側ゲート電圧Ｖｇ＿ｌｏｗがローレベル（＝ＶＣ２）となるので、ＮＭＯＳＦＥＴ１２がオフする。
正電圧生成回路１００は、上側ドライバ２０及び下側ドライバ３０にそれぞれ正電圧Ｖｇ１及びＶｇ２を供給する回路ブロックであり、直流電圧源１０１と、ダイオード１０２と、キャパシタ１０３と、を含む。
直流電圧源１０１の正極端（＝直流電圧Ｖ１の出力端）は、トランジスタ３１のコレクタと、ダイオード１０２のアノードに接続されている。直流電圧源１０１の負極端は、接地されている。ダイオード１０２のカソードとキャパシタ１０３の第１端は、正電圧Ｖｇ１の出力端（＝トランジスタ２１のコレクタ）に接続されている。キャパシタ１０３の第２端は、ノードＮ２（＝上側ソース電圧Ｖｓ＿ｈｉｇｈの印加端）に接続されている。
上記構成の正電圧生成回路１００は、正側ブートストラップ回路として機能し、上側ソース電圧Ｖｓ＿ｈｉｇｈよりも常にキャパシタ１０３の両端間電圧だけ高い正電圧Ｖｇ１（＝Ｖｓ＿ｈｉｇｈ＋Ｖ１−Ｖｆ１０２、ただし、Ｖｆ１０２はダイオード１０２の順方向降下電圧）を生成する。
負電圧生成回路２００は、上側ドライバ２０及び下側ドライバ３０にそれぞれ負電圧ＶＣ１及びＶＣ２を供給する回路ブロックであり、直流電圧源２０１と、ダイオード２０２及び２０３と、キャパシタ２０４及び２０５と、を含む。なお、負電圧ＶＣ１は、Ｖｓ＿ｈｉｇｈ基準の負電圧（＝上側ソース電圧Ｖｓ＿ｈｉｇｈを基準電位として負電位となる電圧）である。一方、負電圧ＶＣ２は、Ｖｓ＿ｌｏｗ基準の負電圧（＝下側ソース電圧Ｖｓ＿ｌｏｗ（＝ＧＮＤ）を基準電位として負電位となる電圧）である。
直流電圧源２０１の正極端は、ノードＮ１に接続されている。直流電圧源２０２の負極端（＝直流電圧（Ｖｉｎ−Ｖ２）の出力端）は、ダイオード２０２のカソードに接続されている。ダイオード２０２のアノードとキャパシタ２０４の第１端は、ノードＮ４（＝負電圧ＶＣ１の出力端）に接続されている。キャパシタ２０４の第２端は、ノードＮ２（＝上側ソース電圧Ｖｓ＿ｈｉｇｈの印加端）に接続されている。
また、ダイオード２０３のカソードは、ノードＮ４に接続されている。ダイオード２０３のアノードとキャパシタ２０５の第１端は、ノードＮ５（＝負電圧ＶＣ２の出力端）に接続されている。キャパシタ２０５の第２端は、ノードＮ３（＝下側ソース電圧Ｖｓ＿ｌｏｗの印加端）に接続されている。
なお、本図中の太い実線矢印は、ＮＭＯＳＦＥＴ１１のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１１のオン期間には、直流電圧源２０１、ＮＭＯＳＦＥＴ１１、キャパシタ２０４、ダイオード２０２を介する閉回路に電流が流れる。
一方、本図中の太い破線矢印は、ＮＭＯＳＦＥＴ１２のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１２のオン期間には、キャパシタ２０４が直流電圧源となり、キャパシタ２０４、ＮＭＯＳＦＥＴ１２、キャパシタ２０５、ダイオード２０３を介する閉回路に電流が流れる。
上記構成の負電圧生成回路２００は、負側ブートストラップ回路として機能し、上側ソース電圧Ｖｓ＿ｈｉｇｈよりも常にキャパシタ２０４の両端間電圧だけ低い負電圧ＶＣ１（＝−Ｖ２＋Ｖｆ２０２＋Ｖｏｎ＿ｈｉｇｈ、ただし、Ｖｆ２０２はダイオード２０２の順方向降下電圧、Ｖｏｎ＿ｈｉｇｈはＮＭＯＳＦＥＴ１１のオン期間におけるドレイン・ソース間での降下電圧）と、下側ソース電圧Ｖｓ＿ｌｏｗよりも常にキャパシタ２０５の両端間電圧だけ低い負電圧ＶＣ２（＝ＶＣ１＋Ｖｆ２０３＋Ｖｏｎ＿ｌｏｗ、ただし、Ｖｆ１０２はダイオード１０２の順方向降下電圧、Ｖｏｎ＿ｌｏｗはＮＭＯＳＦＥＴ１２のオン期間におけるドレイン・ソース間での降下電圧）をそれぞれ生成する。
このように、上記構成の負電圧生成回路２００であれば、単一の直流電圧源２０２を用いて、上側ドライバ２０と下側ドライバ３０のそれぞれに負電圧ＶＣ１及びＶＣ２を供給することができる。
図２は、第１実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｖ２＝６．５Ｖ、Ｉｏｕｔ＝１Ａであるときのシミュレーション結果）を示す図である。
本図から、上側ドライバ２０と下側ドライバ３０のそれぞれに正しく負電圧ＶＣ１及びＶＣ２が供給されており、ＮＭＯＳＦＥＴ１１及び１２それぞれのオフ期間において、ＮＭＯＳＦＥＴ１１及び１２それぞれのゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗが負電圧ＶＣ１及びＶＣ２まで低下していることを確認できる。
＜第２実施形態＞
図３は、スイッチング電源装置の第２実施形態を示す図である。本実施形態のスイッチング電源装置１は、第１実施形態（図１）をベースとしつつ、スイッチ出力段１０を多相（本図では２相）とした場合が例示されている。なお、本図では、説明を簡単とするために、負電圧生成回路２００とこれに繋がる回路要素のみが描写されており、正電圧生成回路１００などの図示は割愛されている。
本図で示したように、スイッチ出力段１０の多相化に伴い、負電圧生成回路２００のダイオード２０２及び２０３、並びに、キャパシタ２０４及び２０５は、それぞれ、複数の相に対して個別に設けられている。一方、直流電圧源２０１は、複数の相に対して共通に設けられている。
各構成要素の接続関係について具体的に述べる。なお、以下の説明において、符号の末尾に（１）が付された構成要素は、第１相に属するものであり、符号の末尾に（２）が付された構成要素は、第２相に属するものとする。
ＮＭＯＳＦＥＴ１１（１）及び１１（２）それぞれのドレインは、ノードＮ１に接続されている。ＮＭＯＳＦＥＴ１１（１）のソース及びバックゲートと、ＮＭＯＳＦＥＴ１２（１）のドレインは、ノードＮ２（１）に接続されている。ＮＭＯＳＦＥＴ１１（２）のソース及びバックゲートと、ＮＭＯＳＦＥＴ１２（２）のドレインは、ノードＮ２（２）に接続されている。ＮＭＯＳＦＥＴ１２（１）のソース及びバックゲートは、ノードＮ３（１）に接続されている。ＮＭＯＳＦＥＴ１２（２）のソース及びバックゲートは、ノードＮ３（２）に接続されている。ＮＭＯＳＦＥＴ１１（１）のゲートは、トランジスタ２２（１）のエミッタに接続されている。ＮＭＯＳＦＥＴ１２（１）のゲートは、トランジスタ３２（１）のエミッタに接続されている。ＮＭＯＳＦＥＴ１１（２）のゲートは、トランジスタ２２（２）のエミッタに接続されている。ＮＭＯＳＦＥＴ１２（２）のゲートは、トランジスタ３２（２）のエミッタに接続されている。
直流電圧源２０１の正極端は、ノードＮ１に接続されている。直流電圧源２０１の負極端は、ダイオード２０２（１）及び２０２（２）それぞれのカソードに接続されている。ダイオード２０２（１）のアノードとキャパシタ２０４（１）の第１端は、いずれも、トランジスタ２２（１）のコレクタ（＝ノードＮ４（１））に接続されている。キャパシタ２０４（１）の第２端は、ノードＮ２（１）に接続されている。一方、ダイオード２０２（２）のアノードとキャパシタ２０４（２）の第１端は、トランジスタ２２（２）のコレクタ（＝ノードＮ４（２））に接続されている。キャパシタ２０４（２）の第２端は、ノードＮ２（２）に接続されている。
また、ダイオード２０３（１）のカソードは、ノードＮ４（１）に接続されている。ダイオード２０３（１）のアノードとキャパシタ２０５（１）の第１端は、トランジスタ３２（１）のコレクタ（＝ノードＮ５（１））に接続されている。キャパシタ２０５（１）の第２端は、ノードＮ３（１）に接続されている。一方、ダイオード２０３（２）のカソードは、ノードＮ４（１）に接続されている。ダイオード２０３（２）のアノードとキャパシタ２０５（２）の第１端は、いずれもトランジスタ３２（２）のコレクタ（＝ノードＮ５（２））に接続されている。キャパシタ２０５（２）の第２端は、ノードＮ３（２）に接続されている。
なお、本図中の太い実線矢印は、ＮＭＯＳＦＥＴ１１（１）のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１１（１）のオン期間には、直流電圧源２０１、ＮＭＯＳＦＥＴ１１（１）、キャパシタ２０４（１）、ダイオード２０２（１）を介する閉回路に電流が流れる。
一方、本図中の細い実線矢印は、ＮＭＯＳＦＥＴ１１（２）のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１１（２）のオン期間には、直流電圧源２０１、ＮＭＯＳＦＥＴ１１（２）、キャパシタ２０４（２）、ダイオード２０２（２）を介する閉回路に電流が流れる。
また、本図中の太い破線矢印は、ＮＭＯＳＦＥＴ１２（１）のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１２（１）のオン期間には、キャパシタ２０４（１）が直流電圧源となり、キャパシタ２０４（１）、ＮＭＯＳＦＥＴ１２（１）、キャパシタ２０５（１）、ダイオード２０３（１）を介する閉回路に電流が流れる。
一方、本図中の細い破線矢印は、ＮＭＯＳＦＥＴ１２（２）のオン期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１２（２）のオン期間には、キャパシタ２０４（２）が直流電圧源となり、キャパシタ２０４（２）、ＮＭＯＳＦＥＴ１２（２）、キャパシタ２０５（２）、ダイオード２０３（２）を介する閉回路に電流が流れる。
上記構成の負電圧生成回路２００であれば、スイッチ出力段１０の相数が増えても、負電圧の生成に必要な電源数が１つ（＝直流電圧源２０１のみ）で済むので、回路の大型化を招かずに済む。
＜出力電流の増大時における問題点＞
図４は、出力電流Ｉｏｕｔの増大時における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｖ２＝６．５Ｖ、Ｉｏｕｔ＝２０Ａであるときのシミュレーション結果）を示す図である。
出力電流Ｉｏｕｔの増大時には、ＮＭＯＳＦＥＴ１１及び１２それぞれのオン期間におけるドレイン・ソース間での降下電圧Ｖｏｎ＿ｈｉｇｈ及びＶｏｎ＿ｌｏｗが高くなる。その結果、本図と先の図２を対比すれば明らかなように、負電圧ＶＣ１及びＶＣ２が本来の電圧値からシフトするので、ゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗそれぞれのハイレベル及びローレベルにばらつきが生じてしまう。以下では、このような問題点の解決策について提案する。
＜第３実施形態＞
図５は、スイッチング電源装置の第３実施形態を示す図である。本実施形態のスイッチング電源装置１では、第１実施形態（図１）をベースとしつつ、正電圧生成回路１００にレギュレータ１１０が追加されており、負電圧生成回路２００にレギュレータ２１０及び２２０が追加されている。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
レギュレータ１１０は、コントローラＩＣ１１１と、キャパシタ１１４と、を含む。コントローラＩＣ１１１のＩＮピンは、キャパシタ１０３の第１端に接続されている。コントローラＩＣ１１１のＧＮＤピンは、ノードＮ２に接続されている。コントローラＩＣ１１１のＯＵＴピンは、正電圧Ｖｇ１の出力端に接続されている。キャパシタ１１４は、ＯＵＴピンとＧＮＤピンとの間に接続されている。
上記構成のレギュレータ１１０は、正電圧Ｖｇ１を安定化する。
レギュレータ２１０は、コントローラＩＣ２１１と、キャパシタ２１４と、を含む。コントローラＩＣ２１１のＩＮピンは、ダイオード２０２のアノードに接続されている。コントローラＩＣ２１１のＧＮＤピンは、ノードＮ２に接続されている。コントローラＩＣ２１１のＯＵＴピンは、負電圧ＶＣ１の出力端（＝ノードＮ４）に接続されている。キャパシタ２１４は、ＩＮピンとＧＮＤピンとの間に接続されている。
上記構成のレギュレータ２１０は、負電圧ＶＣ１を安定化する。
レギュレータ２２０は、コントローラＩＣ２２１と、キャパシタ２２４と、を含む。コントローラＩＣ２２１のＩＮピンは、ダイオード２０３のアノードに接続されている。コントローラＩＣ２２１のＧＮＤピンは、ノードＮ３に接続されている。コントローラＩＣ２２１のＯＵＴピンは、負電圧ＶＣ２の出力端（＝ノードＮ５）に接続されている。キャパシタ２２４は、ＩＮピンとＧＮＤピンとの間に接続されている。
上記構成のレギュレータ２２０は、負電圧ＶＣ２を安定化する。
図６は、第３実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｖ２＝６．５Ｖ、Ｉｏｕｔ＝２０Ａであるときのシミュレーション結果）を示す図である。
本図から、出力電流Ｉｏの増大時においても、レギュレータ２１０及び２２０の働きにより、負電圧ＶＣ１及びＶＣ２それぞれの電圧変動（延いては、ゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗのばらつき）が抑えられていることを確認できる。
＜第４実施形態＞
図７は、スイッチング電源装置の第４実施形態を示す図である。本実施形態のスイッチング電源装置１では、第１実施形態（図１）をベースとしつつ、負電圧生成回路２００の構成要素として、ツェナダイオード２０６及び２０７が追加されている。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
ツェナダイオード２０６のアノードは、キャパシタ２０４の第１端（＝負電圧ＶＣ１の出力端であるノードＮ４）に接続されている。ツェナダイオード２０６のカソードは、キャパシタ２０４の第２端（＝ノードＮ２）に接続されている。
ツェナダイオード２０７のアノードは、キャパシタ２０５の第１端（＝負電圧ＶＣ２の出力端であるノードＮ５）に接続されている。ツェナダイオード２０７のカソードは、キャパシタ２０５の第２端（＝ノードＮ３）に接続されている。
なお、ツェナダイオード２０６及び２０７は、それぞれ、キャパシタ２０４及び２０５それぞれの両端間電圧を所定の上限値以下に制限するクランパとして機能する。ただし、クランパは、ツェナダイオード２０６及び２０７に限定されるものではなく、これらと同様の作用効果を奏する素子や回路を用いても構わない。
本実施形態のスイッチング電源装置１であれば、出力電流Ｉｏの増大時においても、ツェナダイオード２０６及び２０７の働きにより、第３実施形態（図５）よりも少ない素子数で、ゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗのばらつきを抑えられる。ただし、ツェナダイオード２０６及び２０７それぞれの電流電圧特性により、負電圧ＶＣ１及びＶＣ２に多少の電圧変動が生じる点には留意が必要である。
＜第５実施形態＞
図８は、スイッチング電源装置の第５実施形態を示す図である。本実施形態のスイッチング電源装置１では、第１実施形態（図１）をベースとしつつ、負電圧生成回路２００の構成要素としてダイオード２０８が追加されている。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
ダイオード２０８のカソードは、ノードＮ２に接続されている。ダイオード２０８のアノードは、ノードＮ３に接続されている。すなわち、ダイオード２０８は、ＮＭＯＳＦＥＴ１２のボディダイオード１２Ｄに対してこれと同じ向きに並列接続されている。
なお、ダイオード２０８としては、ＮＭＯＳＦＥＴ１２のボディダイオードよりも順方向降下電圧の低い素子を用いることが望ましい。以下では、このようなダイオード２０８を導入することの技術的な意義について説明する。
なお、本図中の太い破線矢印は、ＮＭＯＳＦＥＴ１２のオフ期間における電流経路を示している。このように、ＮＭＯＳＦＥＴ１２のオフ期間には、キャパシタ２０４、インダクタ１３、負荷３、キャパシタ２０５、ダイオード２０３を介する閉回路に電流が流れると共に、ＮＭＯＳＦＥＴ１２のボディダイオード１２Ｄと新設のダイオード２０８を介する経路にも還流電流が流れる。
仮に、ダイオード２０８が設けられていない場合、ノードＮ２の上側ソース電圧Ｖｓ＿ｈｉｇｈは、ボディダイオード１２Ｄに生じる電圧降下によって規定されることになる。上記の電圧降下は、ボディダイオード１２Ｄに流れる還流電流が大きいほど増大し、これが負電圧ＶＣ１及びＶＣ２のばらつき（延いてはゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗそれぞれのばらつき）に繋がる。
そこで、ボディダイオード１２Ｄに対して、これよりも順方向降下電圧の低いダイオード２０８を並列接続することにより、上記の電圧降下を抑制することができる。
図９は、第５実施形態における充電電圧ＶＣ１及びＶＣ２とゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗの挙動（Ｖ１＝１８．６Ｖ、Ｖ２＝６．５Ｖ、Ｉｏｕｔ＝２０Ａであるときのシミュレーション結果）を示す図である。
本図から、出力電流Ｉｏの増大時においても、ダイオード２０８の働きにより、第３実施形態（図５）よりも少ない素子数で、ゲート・ソース間電圧Ｖｇｓ＿ｈｉｇｈ及びＶｇｓ＿ｌｏｗのばらつきを抑えられることが確認できる。また、第４実施形態（図７）と比べて、負電圧ＶＣ１及びＶＣ２それぞれの電圧変動も生じにくい。
＜第６実施形態＞
図１０は、スイッチング電源装置の第６実施形態を示す図である。本実施形態のスイッチング電源装置１は、先出の第２実施形態（図３）をベースとしつつ、スイッチ出力段１０（１）及び１０（２）それぞれの下側スイッチとして、ダイオード１５（１）及び１５（２）が用いられている。すなわち、スイッチ出力段１０（１）及び１０（２）が同期整流方式からダイオード整流方式（＝非同期整流方式）に変更されている。また、この方式変更に伴い、負電圧生成回路２００の構成要素から、ダイオード２０３（１）及び２０３（２）、並びに、キャパシタ２０５（１）及び２０５（２）が取り除かれている。
このように、負電圧生成回路２００は、スイッチ出力段１０（１）及び１０（２）がダイオード整流方式であっても、上側ドライバ２０（１）及び２０（２）への負電圧供給手段として用いることが可能である。
また、本図では、スイッチ出力段１０が多相化されている第２実施形態（図３）をベースとして説明を行ったが、第１実施形態（図１）、第３実施形態（図５）、または、第４実施形態（図７）をベースとして、単相のスイッチ出力段１０をダイオード整流方式に変更する場合であっても、上側ドライバ２０への負電圧供給手段として、負電圧生成回路２００を適用し得ることは言うまでもない。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
例えば、上記実施形態では、スイッチ出力段が２段構成（＝２つのＮＭＯＳＦＥＴを直列に接続した構成）である場合を例を挙げたが、スイッチ出力段が多段構成（３段以上）である場合においても、これまでに説明してきた負電圧生成回路を適用可能であることは言うまでもない。
すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更を含むと理解されるべきである。
また、上記実施形態では、スイッチ素子としてＮＭＯＳＦＥＴを用いた場合のみを説明したが、Ｓｉにより形成されたＪＦＥＴ［junction field effect transistor］やＩＧＢＴ［insulated gate bipolar transistor］は勿論のこと、ＳｉＣやＧａＮにより形成された半導体スイッチをスイッチ素子として用いることができる。
また、上記実施形態では、従来に比べて、スイッチ素子のターンオフを高速化するだけでなく、スイッチング損失の低減や誤点弧と呼ばれる誤動作の防止効果もある。
本明細書中に開示されている負電圧生成回路は、例えば、スイッチング電源装置などの電力変換装置全般に利用することが可能である。
１ スイッチング電源装置（電力変換装置）
２ 直流電圧源
３ 負荷
１０ スイッチ出力段
１１ ＮＭＯＳＦＥＴ（上側スイッチ）
１２ ＮＭＯＳＦＥＴ（下側スイッチ）
１２Ｄ ボディダイオード
１３ インダクタ
１４ キャパシタ
１５ ダイオード（下側スイッチ）
２０ 上側ドライバ
２１ ｎｐｎ型バイポーラトランジスタ
２２ ｐｎｐ型バイポーラトランジスタ
２３、２４ 抵抗
３０ 下側ドライバ
３１ ｎｐｎ型バイポーラトランジスタ
３２ ｐｎｐ型バイポーラトランジスタ
３３、３４ 抵抗
１００ 正電圧生成回路
１０１ 直流電圧源
１０２ ダイオード
１０３ キャパシタ
１１０ レギュレータ
１１１ コントローラＩＣ
１１４ キャパシタ
２００ 負電圧生成回路
２０１ 直流電圧源
２０２、２０３ ダイオード
２０４、２０５ キャパシタ
２０６、２０７ ツェナダイオード（クランパ）
２０８ ダイオード
２１０、２２０ レギュレータ
２１１、２２１ コントローラＩＣ
２１４、２２４ キャパシタ
Ｎ１ 第１ノード（入力ノード）
Ｎ２ 第２ノード（スイッチノード）
Ｎ３ 第３ノード（接地ノード）
Ｎ４ 第４ノード（第１負出力ノード）
Ｎ５ 第５ノード（第２負出力ノード）

Claims (10)

  1. 正極端が第１ノードに接続された第１直流電圧源と、
    カソードが前記第１直流電圧源の負極端に接続されてアノードが第１負電圧の出力端に接続された第１ダイオードと、
    第１端が前記第１負電圧の出力端に接続されて第２端が第２ノードに接続された第１キャパシタと、
    を有し、
    前記第１ノードと前記第２ノードとの間に接続された第１スイッチ素子のスイッチング制御を行う第１ドライバに前記第１負電圧を供給することを特徴とする負電圧生成回路。
  2. 前記第１直流電圧源は、複数の相に対して共通に設けられており、
    前記第１ダイオードと前記第１キャパシタは、前記複数の相に対して個別に設けられていることを特徴とする請求項１に記載の負電圧生成回路。
  3. 前記第１負電圧を安定化するレギュレータをさらに有することを特徴とする請求項１または請求項２に記載の負電圧生成回路。
  4. 前記第１キャパシタの両端間電圧を制限するクランパをさらに有することを特徴とする請求項１または請求項２に記載の負電圧生成回路。
  5. 前記クランパは、アノードが前記第１負電圧の出力端に接続されてカソードが前記第２ノードに接続されたツェナダイオードであることを特徴とする請求項４に記載の負電圧生成回路。
  6. カソードが前記第１負電圧の出力端に接続されてアノードが第２負電圧の出力端に接続された第２ダイオードと、
    第１端が前記第２負電圧の出力端に接続されて第２端が第３ノードに接続された第２キャパシタと、
    をさらに有し、
    前記第２ノードと前記第３ノードとの間に接続された第２スイッチ素子のスイッチング制御を行う第２ドライバに前記第２負電圧を供給することを特徴とする請求項１〜請求項５のいずれか一項に記載の負電圧生成回路。
  7. 前記第１スイッチ素子と前記第２スイッチ素子は、いずれもＮＭＯＳＦＥＴであり、
    カソードが前記第２ノードに接続されてアノードが前記第３ノードに接続されて前記第２スイッチ素子のボディダイオードよりも順方向降下電圧の低い第３ダイオードをさらに有することを特徴とする請求項６に記載の負電圧生成回路。
  8. 前記第１スイッチ素子を含むスイッチ出力段と、
    前記第１ドライバと、
    前記第１ドライバに第１正電圧を供給する正電圧生成回路と、
    前記第１ドライバに前記第１負電圧を供給する請求項１〜請求項５のいずれか一項に記載の負電圧生成回路と、
    を有することを特徴とする電力変換装置。
  9. 前記第１スイッチ素子及び前記第２スイッチ素子を含むスイッチ出力段と、
    前記第１ドライバと、
    前記第２ドライバと、
    前記第１ドライバ及び前記第２ドライバにそれぞれ第１正電圧及び第２正電圧を供給する正電圧生成回路と、
    前記第１ドライバ及び前記第２ドライバにそれぞれ前記第１負電圧及び前記第２負電圧を供給する請求項６または請求項７に記載の負電圧生成回路と、
    を有することを特徴とする電力変換装置。
  10. 前記正電圧生成回路は、
    第２直流電圧源と、
    アノードが前記第２直流電圧源の正極端に接続されてカソードが前記第１正電圧の出力端に接続された第４ダイオードと、
    第１端が前記第１正電圧の出力端に接続されて第２端が前記第２ノードに接続された第３キャパシタと、
    を含むことを特徴とする請求項８または請求項９に記載の電力変換装置。
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