JP2023537130A

JP2023537130A - 適応型高速応答のｌｄｏ回路及びそのチップ

Info

Publication number: JP2023537130A
Application number: JP2023509658A
Authority: JP
Inventors: 晨▲ヨウ▼ 高; 昇林
Original assignee: Vanchip Tianjin Electronic Technology Co Ltd
Current assignee: Vanchip Tianjin Electronic Technology Co Ltd
Priority date: 2020-08-10
Filing date: 2021-08-10
Publication date: 2023-08-30
Also published as: KR20230047186A; CN112034924B; US20230195155A1; CN112034924A; EP4194992A1; WO2022033457A1

Abstract

【課題】適応型高速応答のＬＤＯ回路及そのチップを提供する。【解決手段】適応型高速応答のＬＤＯ回路は、バンドギャップ基準回路、誤差増幅器、電力管、帰還抵抗ネットワーク及び適応型加速応答回路を備える。電力管の電流は、電力管の電流適応型加速応答回路によってミラーリングされることで、ＬＤＯ回路の負荷変動に基づいて、誤差増幅器の内部における差動回路のテール電流の充放電を適応型的に加速することができる。また、ＬＤＯ回路のバランス状態を安定化する前に、誤差増幅器における２つの差動入力端のアンバランス状態を利用して、差動回路のテール電流と電力管のゲートに対して非常に短い時間で急速に充放電することで、ＬＤＯ回路の応答時間を大幅に短縮し、集積回路チップの応答速度を向上させる。さらに、オン時間、スイッチング時間及びオフ時間などの性能に対する電子端末の高い要求を満たす。【選択図】図１

Description

本発明は、アナログ集積回路技術分野に属する適応型高速応答の低ドロップアウトレギュレータ（ＬＤＯ）回路に関すると共に、このＬＤＯ回路を備える集積回路チップに関する。

通信技術の発展に伴い、電子端末のオン時間、スイッチング時間及びオフ時間などの性能に対して高い要求が提出されている。したがって、アナログ集積回路の応答速度がより速い必要があり、アナログ集積回路に直流動作点を提供する電源バイアス回路が最も重要である。ＬＤＯ回路は常用の電源バイアス回路として、応答時間を短縮させる切実な要求にも直面している。

中国発明特許第ＺＬ２０１７１０９０５３８６．４号では、ＡＢ級駆動回路を通じて、非常に少ない静的電力消費で大電流駆動を生成することによって、一定の電力消費で電力管の制御端信号の確立を加速し、さらに、ループの調整度を加速する高速応答のＬＤＯ回路を提供している。また、中国特許出願第２０１７１１００４５４０．７号では、過渡反応回路を用いて出力電圧の変化に対して迅速に応答し、電力デバイスの駆動電圧を迅速に調整することにより、ＬＤＯ回路の過渡特性を改善し、ＬＤＯ回路の交流精度を向上させるＬＤＯ回路を提供している。しかし、上記２つのＬＤＯ回路の欠点は、回路段数と帰還容量を増加させると、回路のループ安定性に影響を与え、さらには、元のＬＤＯ回路の性能を劣化させる可能性がある。また、負荷の変化に応じてリアルタイムで高速応答の回路を調整することができないため、適用範囲が限定されている。

本発明が解決しようとする主たる技術的課題は、適応型高速応答のＬＤＯ回路を提供することである。

本発明が解決しようとする他の技術的課題は、上記のＬＤＯ回路を備える集積回路チップ及び対応する電子端末を提供することである。

上記目的を実現するために、本発明は以下の技術案を採用する。

本発明の実施形態の第１の態様により、バンドギャップ基準回路、誤差増幅器、電力管、帰還抵抗ネットワーク及び適応型加速応答回路を備える適応型高速応答のＬＤＯ回路を提供する。前記バンドギャップ基準回路の出力端は、前記誤差増幅器の同相入力端に接続され、前記誤差増幅器の反転入力端は、前記帰還抵抗ネットワークに接続され、前記誤差増幅器の出力端は、前記電力管のゲートに接続される。前記誤差増幅器及び前記電力管は、それぞれ前記適応型加速応答回路に接続され、前記電力管のドレインは、前記帰還抵抗ネットワークに接続される。

好ましくは、前記適応型加速応答回路は、加速充電回路、適応型加速充放電回路及び加速放電回路を備える。前記加速充電回路は、前記誤差増幅器の内部における差動回路の２つの電流出力端とそのテール電流端に接続され、前記適応型加速充放電回路は、前記電力管のゲート及び前記差動回路のテール電流端にそれぞれ接続される。前記加速放電回路は、第１のノード、第２のノード及び前記電力管のゲートにそれぞれ接続される。

好ましくは、前記加速充電回路は、第１のＮＭＯＳ管、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管及び第２のＮＭＯＳ管を備える。前記第１のＮＭＯＳ管のゲートは、前記差動回路の基準電圧端に対応する電流出力端に接続され、前記第１のＮＭＯＳ管のドレインは、前記第１のＰＭＯＳ管のドレイン及びゲートにそれぞれ接続される。前記第１のＰＭＯＳ管のゲートは、前記第２のＰＭＯＳ管のゲートに接続され、前記第２のＰＭＯＳ管のドレインは、前記第３のＰＭＯＳ管のドレイン及びゲート、並びに前記第２のＮＭＯＳ管のドレインにそれぞれ接続される。前記第３のＰＭＯＳ管のゲートは、前記第４のＰＭＯＳ管のゲートに接続され、前記第４のＰＭＯＳ管のドレインは、前記差動回路のテール電流端に接続される。前記第２のＮＭＯＳ管のゲートは、前記差動回路の帰還端に対応する電流出力端に接続される。

好ましくは、前記第１のＮＭＯＳ管、前記第１のＰＭＯＳ管及び前記第２のＰＭＯＳ管は、前記同相入力端における電流を所定の比率でミラーリングして第１の電流を得、前記第２のＮＭＯＳ管は、前記反転入力端の電流を所定の比率でミラーリングして第２の電流を得る。前記第２の電流が前記第１の電流よりも大きい場合、前記第２の電流と前記第１の電流の差分から得られる第１の差分副電流が、前記第３のＰＭＯＳ管に出力され、前記第１の差分副電流は、前記第４のＰＭＯＳ管によってミラーリングされた後、テール電流として前記差動回路に出力される。

好ましくは、前記加速充電回路は、第３のＮＭＯＳ管、第４のＮＭＯＳ管、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管及び第８のＰＭＯＳ管をさらに備える。前記第３のＮＭＯＳ管のゲートは、前記差動回路の基準電圧端に対応する電流出力端に接続され、前記第３のＮＭＯＳ管のドレインは、前記第６のＰＭＯＳ管のドレイン、前記第７のＰＭＯＳ管のドレイン及びゲートにそれぞれ接続される。前記第７のＰＭＯＳ管のゲートは、前記第８のＰＭＯＳ管のゲートに接続され、前記第８のＰＭＯＳ管のドレインは、前記差動回路のテール電流端に接続される。前記第４のＮＭＯＳ管のゲートは、前記差動回路の帰還端に対応する電流出力端に接続され、前記第４のＮＭＯＳ管のドレインは、前記第５のＰＭＯＳ管のドレイン及びゲートに接続され、前記第５のＰＭＯＳ管のゲートは、前記第６のＰＭＯＳ管のゲートに接続される。

好ましくは、前記第３のＮＭＯＳ管は、前記同相入力端の電流を所定の比率でミラーリングして第５の電流を得、前記第４のＮＭＯＳ管、前記第５のＰＭＯＳ管及び前記第６のＰＭＯＳ管は、前記反転入力端の電流を所定の比率でミラーリングして第６の電流を得る。前記第６の電流が前記第５の電流よりも大きい場合、前記第６の電流と前記第５の電流の差分から第２の差分副電流を得、かつその第２の差分副電流を前記第７のＰＭＯＳ管に出力する。前記第２の差分副電流は、前記第８のＰＭＯＳ管によってミラーリングされた後、テール電流として前記差動回路に出力される。

好ましくは、前記適応型加速充放電回路は、第９のＰＭＯＳ管を備える。前記第９のＰＭＯＳ管のゲートは、前記電力管のゲートに接続され、前記第９のＰＭＯＳ管のドレインは、前記差動回路のテール電流端に接続される。

好ましくは、前記加速放電回路は、第５のＮＭＯＳ管、第６のＮＭＯＳ管、第１０のＰＭＯＳ管、第１１のＰＭＯＳ管、第７のＮＭＯＳ管、第８のＮＭＯＳ管、第１２のＰＭＯＳ管及び第１３のＰＭＯＳ管を備える。前記第５のＮＭＯＳ管のゲートは、第１のノードに接続され、前記第５のＮＭＯＳ管のドレインは、前記第１０のＰＭＯＳ管のゲート及びドレインにそれぞれ接続される。前記第６のＮＭＯＳ管のゲートは、第２のノードに接続され、前記第６のＮＭＯＳ管のドレインは、前記第１１のＰＭＯＳ管のドレイン、前記第７のＮＭＯＳ管のゲート及びドレインにそれぞれ接続される。前記第１１のＰＭＯＳ管のゲートは、前記第１０のＰＭＯＳ管のゲートに接続され、前記第７のＮＭＯＳ管のゲートは、前記第８のＮＭＯＳ管のゲートに接続される。前記第８のＮＭＯＳ管のドレインは、前記第１２のＰＭＯＳ管のゲート及びドレインにそれぞれ接続され、前記第１２のＰＭＯＳ管のゲートは、前記第１３のＰＭＯＳ管のゲートに接続され、前記第１３のＰＭＯＳ管のドレインは、前記電力管のゲートに接続される。

好ましくは、前記第５のＮＭＯＳ管、前記第１０のＰＭＯＳ管及び前記第１１のＰＭＯＳ管は、前記同相入力端の電流を所定の比率でミラーリングして第３の電流を得、前記第６のＮＭＯＳ管は、前記反転入力端の電流を所定の比率でミラーリングして第４の電流得る。前記第３の電流と前記第４の電流の差分から得られる第２の差分電流を前記第７のＮＭＯＳ管に出力し、前記第２の差分電流は、前記第７のＮＭＯＳ管、前記第８のＮＭＯＳ管、前記第１２のＰＭＯＳ管及び前記第１３のＰＭＯＳ管によってミラーリングされた後、前記電力管のゲートに出力される。

好ましくは、前記適応型加速応答回路は、誤差増幅器の内部における２つの差動入力端の電流に基づいて第１の差分電流及び第２の差分電流それぞれを得て、所定の比率でミラーリングした後、前記電力管のゲートへの出力及び前記誤差増幅器の内部における差動回路のテール電流としての出力により放電または充電を加速する。ここで、第１の差分電流は、第１の差分副電流であるか、第１の差分副電流と第２の差分副電流の重畳である。

好ましくは、前記適応型加速応答回路は、電力管の電流を所定の比率でミラーリングした後、差動回路のテール電流として、負荷変動に基づいて放電または充電を加速する。

本発明の実施形態の第２の態様により、上記の適応型高速応答のＬＤＯ回路を備える集積回路チップを提供する。

本発明の実施形態によって提供される適応型高速応答のＬＤＯ回路は、既存の一般的なＬＤＯ回路に適応型加速応答回路を追加することにより、電力管の電流を所定の比率でミラーリングすることで、ＬＤＯ回路の負荷変動に基づいて、誤差増幅器の内部における差動回路のテール電流の充放電を適応的に加速することができる。また、回路のバランスが安定化する前に、誤差増幅器における２つの差動入力端がアンバランス状態である特性を利用して、差動回路のテール電流と電力管のゲートを非常に短い時間で急速に充放電することで、ＬＤＯ回路の応答時間を大幅に短縮し、集積回路チップの応答速度を向上させる。さらに、オン時間、スイッチング時間及びオフ時間などの性能に対する電子端末の高い要求を満たす。

本発明によって提供される適応型高速応答のＬＤＯ回路の回路図である。本発明によって提供される適応型高速応答のＬＤＯ回路における加速充電回路の回路図である。本発明によって提供される適応型高速応答のＬＤＯ回路における適応型充放電回路の回路図である。本発明によって提供される適応型高速応答のＬＤＯ回路における加速放電回路の回路図である。

以下、本発明の技術内容について、添付図面と具体的な実施形態を参照してさらに詳細に説明する。

図１に示すように、本発明の実施形態では、ＬＤＯ回路の応答時間を短縮し、集積回路チップの高速応答を向上させ、オン時間、スイッチング時間及びオフ時間などの性能に対する電子端末の高い要求を満たすために、バンドギャップ基準回路１０２、誤差増幅器２０１、電力管２０２、帰還抵抗ネットワーク２０３及び適応型加速応答回路２０４を備える適応型高速応答のＬＤＯ回路１０１が提供される。バンドギャップ基準回路１０２の出力端は誤差増幅器２０１の同相入力端に接続され、誤差増幅器２０１の反転入力端は帰還抵抗ネットワーク２０３に接続される。誤差増幅器２０１の出力端は電力管２０２のゲートに接続され、誤差増幅器２０１及び電力管２０２は、それぞれ適応型加速応答回路２０４に接続される。電力管２０２のドレインは、帰還抵抗ネットワーク２０３に接続されることで、出力負荷１０３を接続するための、適応型高速応答のＬＤＯ回路１０１の出力端を構成する。電源電圧ＶＤＤは、バンドギャップ基準回路１０２、誤差増幅器２０１及び電力管２０２にそれぞれ接続され、帰還抵抗ネットワーク２０３は接地される。

ここでは、バンドギャップ基準回路１０２、誤差増幅器２０１、電力管２０２及び帰還抵抗ネットワーク２０３により一般的なＬＤＯ回路の基本構造が構成される。バンドギャップ基準回路１０２は、誤差増幅器２０１への入力基準電圧として供給される基準電圧Ｖｒｅｆとバイアス電流を生成する役割を果たす。誤差増幅器２０１、電力管２０２及び帰還抵抗ネットワーク２０３により負帰還ループを構成することによって、電圧クランプを実現する。帰還抵抗ネットワーク２０３は、直列に接続された抵抗Ｒｆ１と抵抗Ｒｆ２とで構成される。

この一般的なＬＤＯ回路の出力電圧Ｖｏｕｔの式は、以下のようになる。

上記の式において、（Ｒｆ１＋Ｒｆ２）／Ｒｆ２は、ＬＤＯ回路のゲイン係数であり、その大きさは抵抗Ｒｆ１と抵抗Ｒｆ２両者の比例関係によって決定され、出力電圧Ｖｏｕｔは基準電圧とゲイン係数の両方によって決定される。本発明の実施形態で提供される適応型高速応答のＬＤＯ回路１０１は、一般的なＬＤＯ回路に、適応型加速応答回路２０４を追加することによって、ＬＤＯ回路の応答時間を短縮することが容易に理解できる。

適応型加速応答回路２０４は、適応型高速応答のＬＤＯ回路が安定し、バランス状態になる前に、誤差増幅器２０１の２つの差動入力端のアンバランス状態を利用して、２つの差動入力端の電流値に基づいて、第１の差分電流及び第２の差分電流それぞれを得て、所定の比率でミラーリングした後、それらを電力管２０２のゲート及びテール電流として差動回路に対して出力して、充電または放電を加速し、ＬＤＯ回路の加速応答を実現する。また、電力管２０２の電流を所定の比率でミラーリングした後、差動回路のテール電流として、回路の応答速度をさらに向上させ、負荷変動に基づいて放電または充電を加速させる。

ここで、２つの差動入力端は、それぞれ誤差増幅器２０１の同相入力端及び反転入力端である。図２に示すように、差動回路におけるＰＭＯＳ管１０のゲートは、バンドギャップ基準回路１０２の出力端に接続されて、基準電圧Ｖｒｅｆを受けるために誤差増幅器２０１の同相入力端として用いられ、差動回路におけるＰＭＯＳ管１０のドレインは、ＰＭＯＳ管１０の電流を受けるためにＮＭＯＳ管３０のドレインに接続される。ＮＭＯＳ管３０のゲートは、ＰＭＯＳ管１０の電流を出力するために差動回路の基準電圧端に対応する電流出力端として用いられる。差動回路におけるＰＭＯＳ管２０のゲートは、帰還抵抗ネットワーク２０３を接続して帰還電圧Ｖｆｄｂｋを受けるために誤差増幅器２０１の反転入力端として用いられる。差動回路のＰＭＯＳ管２０のドレインは、ＰＭＯＳ管２０ゲートにおける電流を受けるために、ＮＭＯＳ管４０のドレインに接続される。ＮＭＯＳ管４０のゲートは、ＰＭＯＳ管２０の電流を出力するために、差動回路における帰還端の電流出力端として用いられる。差動回路のＰＭＯＳ管１０とＰＭＯＳ管２０のソースは、差動回路のテール電流端として一緒に接続され、ＬＤＯ回路の動作点が安定する前に、ＬＤＯ回路のテール電流端は適応型加速応答回路２０４から供給される第１の差分電流を重畳する。

図１～図４に示すように、適応型加速応答回路は、加速充電回路３０１、適応型加速充放電回路３０２及び加速放電回路３０３を備える。加速充電回路３０１は、誤差増幅器２０１の内部における差動回路の２つの電流出力端（すなわち、基準電圧端に対応する電流出力端及び帰還端に対応する電流出力端）及びそのテール電流端に接続される。適応型加速充放電回路３０２は、電力管２０２のゲート及び差動回路のテール電流端にそれぞれ接続される。加速放電回路３０３は、第１のノードＶｎ１、第２のノードＶｎ２及び電力管２０２のゲートにそれぞれ接続される。ここで、第１のノードＶｎ１は、ＰＭＯＳ管１０の電流を出力するために差動回路におけるＰＭＯＳ管１０のドレインに接続される。第２のノードＶｎ２は、ＰＭＯＳ管２０の電流を出力するために差動回路におけるＰＭＯＳ管２０のドレインに接続される。

適応型高速応答のＬＤＯ回路が安定し、バランス状態になる前に、誤差増幅器２０１の２つの差動入力端のアンバランス状態を利用して、加速充電回路３０１は、２つの差動入力端の電流値に基づいて第１の差分電流を得て、所定の比率でミラーリングした後、テール電流として差動回路に対応して出力する。ここで、加速充電回路３０１は、２つの構造を採用することができる。第１の構成の加速充電回路３０１は、誤差増幅器２０１における２つの差動入力端のアンバランス状態を利用して、２つの差動入力端の電流値に基づいて第１の差分副電流を得る。第２の構造の加速充電回路３０１は、誤差増幅器２０１における２つの差動入力端のアンバランス状態を利用して、２つの差動入力端の電流値に基づいて、第１の差分副電流及び第２の差分副電流を得る。したがって、本発明の一実施形態において、加速充電回路３０１は、２つの差動入力端の電流値に応じた第１の差分電流を第１の差分副電流として得ることができる。または、本発明の他の実施形態において、第１の差分電流は、第１の差分副電流と第２の差分副電流の重畳であってもよい。なお、ここで重畳とは、電流の加算ではなく有効な重畳、すなわち、第１の差分副電流が発揮する機能に、第２の差分副電流が発揮する機能を重畳することを意味する。

具体的に図２を参照すると、本発明の一実施形態において、加速充電回路３０１は、第１のＮＭＯＳ管４０１、第１のＰＭＯＳ管４０２、第２のＰＭＯＳ管４０３、第３のＰＭＯＳ管４０４、第４のＰＭＯＳ管４０５及び第２のＮＭＯＳ管４０６を備える。第１のＮＭＯＳ管４０１のゲートは、誤差増幅器２０１の内部における差動回路の基準電圧端に対応する電流出力端（ＮＭＯＳ管３０のゲート）に接続され、第１のＮＭＯＳ管４０１のドレインは、第１のＰＭＯＳ管４０２のドレイン及びゲートにそれぞれ接続され、第１のＰＭＯＳ管４０２のゲートは、第２のＰＭＯＳ管４０３のゲートに接続される。第２のＰＭＯＳ管４０３のドレインは、第３のＰＭＯＳ管４０４のドレイン及びゲート、並びに第２のＮＭＯＳ管４０６のドレインにそれぞれ接続され、第３のＰＭＯＳ管４０４のゲートは、第４のＰＭＯＳ管４０５のゲートに接続される。第４のＰＭＯＳ管４０５のドレインは、差動回路のテール電流端に接続され、第２のＮＭＯＳ管４０６のゲートは、差動回路の帰還端に対応する電流出力端（ＮＭＯＳ管４０のゲート）に接続される。第１のＰＭＯＳ管４０２、第２のＰＭＯＳ管４０３、第３のＰＭＯＳ管４０４及び第４のＰＭＯＳ管４０５のソースは電源電圧ＶＤＤに接続され、第１のＮＭＯＳ管４０１及び第２のＮＭＯＳ管４０６のソースは接地される。

第１のＮＭＯＳ管４０１とＮＭＯＳ管３０、第１のＰＭＯＳ管４０２と第２のＰＭＯＳ管４０３は、それぞれ電流ミラー回路を構成し、第１のＮＭＯＳ管４０１によって同相入力端の電流を所定の比率でミラーリングした後、第１のＰＭＯＳ管４０２に転送する。第２のＰＭＯＳ管４０３によって所定の比率でミラーリングを継続して、同相入力端の電流と所定の比率の第１の電流を得る。第２のＮＭＯＳ管４０６によって反転入力端の電流を所定の比率でミラーリングして第２の電流を得る。適応型高速応答のＬＤＯ回路１０１が安定し、バランス状態になる前は、２つの差動入力端に対応する電流は異なり、すなわち、同相入力端の電流は反転入力端の電流と異なる。第２の電流が第１の電流よりも大きい場合、第２の電流と第１の電流の差分から得られる第１の差分電流は０よりも大きく、すなわち、第３のＰＭＯＳ管４０４に第１の差分副電流を出力することができる。第２の電流が第１の電流よりも小さい場合、第１の差分電流は０であり、第３のＰＭＯＳ管４０４の電流は０である。第３のＰＭＯＳ管４０４に出力される第１の差分電流は、第４のＰＭＯＳ管４０５によって所定の比率でミラーリングされた後、テール電流として差動回路に出力される。よって、適応型高速応答のＬＤＯ回路１０１は、２つの差動入力端が不安定状態（２つの差動入力端に対応する電流が異なる）で応答を確立し始めた際、テール電流には大きな充電電流があり、さらに、適応型高速応答のＬＤＯ回路１０１を非常に短い時間で確立し、不安定状態から安定状態への高速応答を完了する。そして、回路の安定したバランス状態が確立されると、２つの差動入力端の電圧が等しいか、あるいはほぼ等しくなり、このとき、差動回路のテール電流は正常値に回復する。したがって、適応型高速応答のＬＤＯ回路１０１が安定した後、差動回路のテール電流はバランス状態の値に戻って、電流を消費しなくなる。よって、加速充電回路３０１は、回路が安定したバランス状態になる前のみに影響を与え、回路が安定したバランス状態には影響を与えない。

図２に示すように、本発明の他の実施形態において、加速充電回路３０１は、ＭＯＳ管４０１～４０６で構成された加速充電回路に、第３のＮＭＯＳ管４０７、第４のＮＭＯＳ管４０８、第５のＰＭＯＳ管４０９、第６のＰＭＯＳ管４１０、第７のＰＭＯＳ管４１１及び第８のＰＭＯＳ管４１２で構成された他の加速充電回路を追加したものである。ここで、追加された加速充電回路の各部の接続関係は次のとおりである。第３のＮＭＯＳ管４０７のゲートは、誤差増幅器２０１の内部における差動回路の基準電圧端に対応する電流出力端（ＮＭＯＳ管３０のゲート）に接続され、第３のＮＭＯＳ管４０７のドレインは、第６のＰＭＯＳ管４１０のドレイン、第７のＰＭＯＳ管４１１のドレイン及びゲートにそれぞれ接続される。第７のＰＭＯＳ管４１１のゲートは、第８のＰＭＯＳ管４１２のゲートに接続され、第８のＰＭＯＳ管４１２のドレインは、差動回路のテール電流端に接続される。第４のＮＭＯＳ管４０８のゲートは、差動回路の帰還端に対応する電流出力端（ＮＭＯＳ管４０のゲート）に接続され、第４のＮＭＯＳ管４０８のドレインは、第５のＰＭＯＳ管４０９のドレイン及びゲートに接続され、第５のＰＭＯＳ管４０９のゲートは第６のＰＭＯＳ管４１０のゲートに接続される。第５のＰＭＯＳ管４０９、第６のＰＭＯＳ管４１０、第７のＰＭＯＳ管４１１及び第８のＰＭＯＳ管４１２のソースは電源電圧ＶＤＤに接続され、第３のＮＭＯＳ管４０７及び第４のＮＭＯＳ管４０８のソースは接地される。

ＭＯＳ管４０７～４１２で構成される加速充電回路３０１は、ＭＯＳ管４０１～４０６で構成される加速充電回路３０１と原理的に同じで、差動回路における２つの入力端の間にアンバランス状態が存在する限り、テール電流を増加させて充電を加速する方法により、適応型高速応答のＬＤＯ回路１０１の応答を加速させる目的を実現し、より多くの応用シーンをカバーすることができる。すなわち、第３のＮＭＯＳ管４０７は、同相入力端の電流を所定の比率でミラーリングして第５の電流を得、第４のＮＭＯＳ管４０８、第５のＰＭＯＳ管４０９及び第６のＰＭＯＳ管４１０は、反転入力端の電流を所定の比率でミラーリングして第６の電流を得る。適応型高速応答のＬＤＯ回路１０１が安定し、バランス状態になる前は、２つの差動入力端に対応する電流は異なり、すなわち、同相入力端の電流は反転入力端の電流と異なる。第６の電流が第５の電流よりも大きい場合、第６の電流と第５の電流の差分から得られる第２の差分副電流は０よりも大きく、すなわち、第２の差分副電流を第７のＰＭＯＳ管４１１に出力することができる。
この第２の差分副電流を第８のＰＭＯＳ管４１２によってミラーリングした後、テール電流として差動回路に出力することによって、適応型高速応答のＬＤＯ回路１０１は、２つの差動入力端の不安定状態（２つの差動入力端に対応する電流が異なる）で応答を確立し始めると、テール電流には大きな充電電流がある。さらに、適応型高速応答のＬＤＯ回路１０１を非常に短い時間で確立することによって、不安定状態から安定状態への高速応答を完了し、また、回路の安定したバランス状態が確立された後、２つの差動入力端の電圧は等しいか、あるいはほぼ等しくなり、このとき、差動回路のテール電流は正常値に回復する。したがって、適応型高速応答のＬＤＯ回路１０１が安定した後、差動回路のテール電流はバランス状態の値に戻り、電流を消費しなくなる。よって、加速充電回路３０１は、回路の安定したバランス状態になる前のみに影響を与え、回路の安定したバランス状態に影響を与えない。

なお、図２には、加速充電回路３０１の構造だけでなく、誤差増幅器２０１の具体的な構造が示されている。加速充電回路３０１の原理を理解しやすくするために、ＭＯＳ管の一部のみにラベルを付けている。当業者であれば、他のラベルのないＭＯＳ管も誤差増幅器の内部における差動回路の一部を構成していることは、理解できるであろう。

図３に示すように、図２に示された加速充電回路３０１と誤差増幅器２０１に、適応型加速充放電回路３０２を追加する。この適応型加速充放電回路３０２は、第９のＰＭＯＳ管５０１を備える。第９のＰＭＯＳ管５０１のゲートは電力管２０２のゲートに接続され、第９のＰＭＯＳ管５０１のドレインは差動回路のテール電流端に接続され、第９のＰＭＯＳ管５０１のソースは電源電圧ＶＤＤに接続される。

適応型高速応答のＬＤＯ回路１０１は、第９のＰＭＯＳ管５０１を追加して、差動回路のテール電流を増加させることによって、応答速度をさらに向上させる目的を達成する。適応型高速応答のＬＤＯ回路１０１が不安定状態から安定状態へ、または安定状態から他の安定状態になる場合、負荷電流は変化し、その結果、電力管２０２を流れる電流が変化し、電力管の電流は負荷の電流とほぼ等しくなる。したがって、第９のＰＭＯＳ管５０１が電力管２０２の電流を差動回路のテール電流として、所定の比率でミラーリングすることによって、このテール電流は負荷変動との連動を維持し、さらに、負荷が変動した際にテール電流の大きさの適応調整を実現し、適応型加速充放電回路３０２の自己適応充放電を実現することができる。よって、回路がより短い時間に安定状態に到達し、適応型高速応答のＬＤＯ回路１０１が負荷の変化に対する応答を適応的に高速化するという目的を達成することができる。ここで、電力管２０２をミラーリングする第９のＰＭＯＳ管５０１の電流比率の大きさは、消費電力を満たすことを前提で調整され、加速充電回路と加速放電回路を合せて、回路をより短い時間で安定状態にする。

図４に示すように、図３に示される適応型加速充放電回路３０２、加速充電回路３０１及び誤差増幅器２０１に加速放電回路３０３を追加する。この加速放電回路３０３は、第５のＮＭＯＳ管６０１、第６のＮＭＯＳ管６０２、第１０のＰＭＯＳ管６０３、第１１のＰＭＯＳ管６０４、第７のＮＭＯＳ管６０５、第８のＮＭＯＳ管６０６、第１２のＰＭＯＳ管６０７及び第１３のＰＭＯＳ管６０８を備える。第５のＮＭＯＳ管６０１のゲートは第１のノードＶｎ１に接続され、第５のＮＭＯＳ管６０１のドレインは、第１０のＰＭＯＳ管６０３のゲート及びドレインにそれぞれ接続される。第６のＮＭＯＳ管６０２のゲートは第２のノードＶｎ２に接続され、第６のＮＭＯＳ管６０２のドレインは、第１１のＰＭＯＳ管６０４のドレイン、第７のＮＭＯＳ管６０５のゲート及びドレインにそれぞれ接続される。第１１のＰＭＯＳ管６０４のゲートは第１０のＰＭＯＳ管６０３のゲートに接続され、第７のＮＭＯＳ管６０５のゲートは第８のＮＭＯＳ管６０６のゲートに接続される。第８のＮＭＯＳ管６０６のドレインは、第１２のＰＭＯＳ管６０７のゲート及びドレインにそれぞれ接続され、第１２のＰＭＯＳ管６０７のゲートは第１３のＰＭＯＳ管６０８のゲートに接続される。第１３のＰＭＯＳ管６０８のドレインは電力管２０２のゲートに接続され、第１０のＰＭＯＳ管６０３、第１１のＰＭＯＳ管６０４、第１２のＰＭＯＳ管６０７及び第１３のＰＭＯＳ管６０８のソースは、それぞれ電源電圧ＶＤＤに接続される。第５のＮＭＯＳ管６０１、第６のＮＭＯＳ管６０２、第７のＮＭＯＳ管６０５及び第８のＮＭＯＳ管６０６のソースはそれぞれ接地される。

第５のＮＭＯＳ管６０１、第１０のＰＭＯＳ管６０３及び第１１のＰＭＯＳ管６０４によって同相入力端の電流を所定の比率でミラーリングして第３の電流を得る。第６のＮＭＯＳ管６０２によって反転入力端の電流を所定の比率でミラーリングして第４の電流を得る。適応型高速応答のＬＤＯ回路１０１が安定し、バランス状態になる前は、２つの差動入力端の電流は異なり、第３の電流と第４の電流の差分から得られる第２の差分電流を第７のＮＭＯＳ管６０５に出力し、第７のＮＭＯＳ管６０５、第８のＮＭＯＳ管６０６、第１２のＰＭＯＳ管６０７及び第１３のＰＭＯＳ管６０８によって所定の比率でミラーリングした後、電力管２０２のゲートに出力する。よって、適応型高速応答のＬＤＯ回路１０１は、高電圧から低電圧へ遷移する過程において、電力管２０２のゲートを制御することで回路の加速応答を実現し、これにより、電力管２０２のゲート電圧を非常に短い時間で加速充電するように制御することによって、適応型高速応答のＬＤＯ回路１０１を急速に安定状態に到達させる。また、回路が安定し、バランス状態になると、２つの差動入力端の電流はバランス状態の値に戻り、電流を消費しなくなるため、加速放電回路３０３は、回路が安定してバランス状態になる前のみに影響を与え、回路が安定したバランス状態には影響を与えない。

ここで、加速充電回路３０１と加速放電回路３０３の電流ミラーリングの比率は、適応型高速応答のＬＤＯ回路１０１に実際に必要な応答速度、差動回路のＭＯＳ管の大きさ及び回路が安定して動作する際の電流の大きさにより決定され、適応型高速応答のＬＤＯ回路１０１の加速応答のオーバーシュートと加速応答不足が発生しないように、最適な応答効果を達成するために最適な電流ミラーリング比率を選択する。

本発明の実施形態よって提供される適応型高速応答のＬＤＯ回路は、集積回路チップに用いることができる。この集積回路チップにおけるＬＤＯ回路の具体的な構造については、ここでは詳細に説明しない。

また、本発明の実施形態によって提供される適応型高速応答のＬＤＯ回路は、アナログ集積回路の重要な構成要素として、電子端末に用いることもできる。ここで言及される電子端末には、携帯電話、ノートパソコン、タブレットＰＣ、車載用パソコンなどが含まれる。また、本発明によって提供される技術案は、通信基地局などの他のアナログ集積回路の用途にも適用可能である。

上記をまとめると、本発明の実施形態によって提供されるＬＤＯ回路は、既存のＬＤＯ回路に適応型加速応答回路を追加することにより、一方において、電力管における比例ミラーリングによる電流を実現し、誤差増幅器の内部における差動回路のテール電流を、ＬＤＯ負荷変動に基づいて適応的に加速して充放電することができる。他方において、回路が安定したバランス状態になる前に、誤差増幅器の２つの差動入力端のアンバランス状態を利用して、差動回路のテール電流と電力管のゲートに対して非常に短い時間で電流を充放電することによって、ＬＤＯ回路の応答時間が大幅に短縮され、集積回路チップの応答速度が速くなり、オン時間、スイッチング時間及びオフ時間などの性能に対する電子端末の高い要求を満たす。

以上、本発明の実施形態によって提供される適応型高速応答のＬＤＯ回路、及びそのチップについて詳細に説明した。当業者が本発明に基づいて行われた実質的でない変更及び置換は、本発明が主張する保護範囲に属する。

Claims

適応型高速応答のＬＤＯ回路であって、
バンドギャップ基準回路、誤差増幅器、電力管、帰還抵抗ネットワーク及び適応型加速応答回路を備え、
前記バンドギャップ基準回路の出力端は、前記誤差増幅器の同相入力端に接続され、前記誤差増幅器の反転入力端は、前記帰還抵抗ネットワークに接続され、前記誤差増幅器の出力端は、前記電力管のゲートに接続され、前記誤差増幅器及び前記電力管は、それぞれ前記適応型加速応答回路に接続され、前記電力管のドレインは、前記帰還抵抗ネットワークに接続されることを特徴とする、適応型高速応答のＬＤＯ回路。
前記適応型加速応答回路は、加速充電回路、適応型加速充放電回路及び加速放電回路を備え、
前記加速充電回路は、前記誤差増幅器の内部における差動回路の２つの電流出力端と該差動回路のテール電流端に接続され、前記適応型加速充放電回路は、前記電力管のゲート及び前記差動回路のテール電流端にそれぞれ接続され、前記加速放電回路は、第１のノード、第２のノード及び前記電力管のゲートにそれぞれ接続されることを特徴とする、請求項１に記載の適応型高速応答のＬＤＯ回路。
前記加速充電回路は、第１のＮＭＯＳ管、第１のＰＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管及び第２のＮＭＯＳ管を備え、
前記第１のＮＭＯＳ管のゲートは、前記差動回路の基準電圧端に対応する電流出力端に接続され、前記第１のＮＭＯＳ管のドレインは、前記第１のＰＭＯＳ管のドレイン及びゲートにそれぞれ接続され、前記第１のＰＭＯＳ管のゲートは、前記第２のＰＭＯＳ管のゲートに接続され、前記第２のＰＭＯＳ管のドレインは、前記第３のＰＭＯＳ管のドレイン及びゲート、並びに前記第２のＮＭＯＳ管のドレインにそれぞれ接続され、前記第３のＰＭＯＳ管のゲートは、前記第４のＰＭＯＳ管のゲートに接続され、前記第４のＰＭＯＳ管のドレインは、前記差動回路のテール電流端に接続され、前記第２のＮＭＯＳ管のゲートは、前記差動回路の帰還端に対応する電流出力端に接続されることを特徴とする、請求項２に記載の適応型高速応答のＬＤＯ回路。
前記第１のＮＭＯＳ管、前記第１のＰＭＯＳ管及び前記第２のＰＭＯＳ管は、前記同相入力端における電流を所定の比率でミラーリングして第１の電流を得、前記第２のＮＭＯＳ管は、前記反転入力端の電流を所定の比率でミラーリングして第２の電流を得、前記第２の電流が前記第１の電流よりも大きい場合、前記第２の電流と前記第１の電流の差分から得られる第１の差分副電流が前記第３のＰＭＯＳ管に出力され、前記第１の差分副電流は、前記第４のＰＭＯＳ管によってミラーリングされた後、テール電流として前記差動回路に出力されることを特徴とする、請求項３に記載の適応型高速応答のＬＤＯ回路。
前記加速充電回路は、第３のＮＭＯＳ管、第４のＮＭＯＳ管、第５のＰＭＯＳ管、第６のＰＭＯＳ管、第７のＰＭＯＳ管及び第８のＰＭＯＳ管をさらに備え、
前記第３のＮＭＯＳ管のゲートは、前記差動回路の基準電圧端に対応する電流出力端に接続され、前記第３のＮＭＯＳ管のドレインは、前記第６のＰＭＯＳ管のドレイン、前記第７のＰＭＯＳ管のドレイン及びゲートにそれぞれ接続され、前記第７のＰＭＯＳ管のゲートは、前記第８のＰＭＯＳ管のゲートに接続され、前記第８のＰＭＯＳ管のドレインは、前記差動回路のテール電流端に接続され、前記第４のＮＭＯＳ管のゲートは、前記差動回路の帰還端に対応する電流出力端に接続され、前記第４のＮＭＯＳ管のドレインは、前記第５のＰＭＯＳ管のドレイン及びゲートに接続され、前記第５のＰＭＯＳ管のゲートは、前記第６のＰＭＯＳ管のゲートに接続されることを特徴とする、請求項４に記載の適応型高速応答のＬＤＯ回路。
前記第３のＮＭＯＳ管は、前記同相入力端の電流を所定の比率でミラーリングして第５の電流を得、前記第４のＮＭＯＳ管、前記第５のＰＭＯＳ管及び前記第６のＰＭＯＳ管は、前記反転入力端の電流を所定の比率でミラーリングして第６の電流を得、前記第６の電流が前記第５の電流よりも大きい場合、前記第６の電流と前記第５の電流の差分から第２の差分副電流を得て、かつ該第２の差分副電流を前記第７のＰＭＯＳ管に出力し、前記第２の差分副電流は、前記第８のＰＭＯＳ管によってミラーリングされた後、テール電流として前記差動回路に出力されることを特徴とする、請求項５に記載の適応型高速応答のＬＤＯ回路。
前記適応型加速充放電回路は、第９のＰＭＯＳ管を備え、
前記第９のＰＭＯＳ管のゲートは、前記電力管のゲートに接続され、前記第９のＰＭＯＳ管のドレインは、前記差動回路のテール電流端に接続されることを特徴とする、請求項６に記載の適応型高速応答のＬＤＯ回路。
前記加速放電回路は、第５のＮＭＯＳ管、第６のＮＭＯＳ管、第１０のＰＭＯＳ管、第１１のＰＭＯＳ管、第７のＮＭＯＳ管、第８のＮＭＯＳ管、第１２のＰＭＯＳ管及び第１３のＰＭＯＳ管を備え、
前記第５のＮＭＯＳ管のゲートは、第１のノードに接続され、前記第５のＮＭＯＳ管のドレインは、前記第１０のＰＭＯＳ管のゲート及びドレインにそれぞれ接続され、前記第６のＮＭＯＳ管のゲートは、第２のノードに接続され、前記第６のＮＭＯＳ管のドレインは、前記第１１のＰＭＯＳ管のドレイン、前記第７のＮＭＯＳ管のゲート及びドレインにそれぞれ接続され、前記第１１のＰＭＯＳ管のゲートは、前記第１０のＰＭＯＳ管のゲートに接続され、前記第７のＮＭＯＳ管のゲートは、前記第８のＮＭＯＳ管のゲートに接続され、前記第８のＮＭＯＳ管のドレインは、前記第１２のＰＭＯＳ管のゲート及びドレインにそれぞれ接続され、前記第１２のＰＭＯＳ管のゲートは、前記第１３のＰＭＯＳ管のゲートに接続され、前記第１３のＰＭＯＳ管のドレインは、前記電力管のゲートに接続されることを特徴とする、請求項７に記載の適応型高速応答のＬＤＯ回路。
前記第５のＮＭＯＳ管、前記第１０のＰＭＯＳ管及び前記第１１のＰＭＯＳ管は、前記同相入力端の電流を所定の比率でミラーリングして第３の電流を得、前記第６のＮＭＯＳ管は、前記反転入力端の電流を所定の比率でミラーリングして第４の電流を得、前記第３の電流と前記第４の電流の差分から得られる第２の差分電流を、前記第７のＮＭＯＳ管に出力し、前記第２の差分電流は、前記第７のＮＭＯＳ管、前記第８のＮＭＯＳ管、前記第１２のＰＭＯＳ管及び前記第１３のＰＭＯＳ管によってミラーリングされた後、前記電力管のゲートに出力されることを特徴とする、請求項８に記載の適応型高速応答のＬＤＯ回路。
前記適応型加速応答回路は、前記誤差増幅器の内部における２つの差動入力端の電流に基づいて第１の差分電流及び第２の差分電流それぞれを得て、所定の比率でミラーリングした後、前記電力管のゲートへの出力及び前記誤差増幅器の内部における差動回路のテール電流としての出力により放電または充電を加速し、前記第１の差分電流は、第１の差分副電流であるか、あるいは第１の差分副電流と第２の差分副電流の重畳であることを特徴とする、請求項１～９のいずれか１項に記載の適応型高速応答のＬＤＯ回路。
前記適応型加速応答回路は、前記電力管の電流を所定の比率でミラーリングした後、前記誤差増幅器の内部における差動回路のテール電流として、負荷変動に基づいて放電または充電を加速することを特徴とする、請求項１～９のいずれか１項に記載の適応型高速応答のＬＤＯ回路。
請求項１～１１のいずれか１項に記載の適応型高速応答のＬＤＯ回路を備えることを特徴とする、集積回路チップ。