JP2023531440A - 裏側金属が露出されたアンダーマウントされたダイを含む半導体パッケージ - Google Patents

裏側金属が露出されたアンダーマウントされたダイを含む半導体パッケージ Download PDF

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Abstract

半導体パッケージ（１００）が、活性面（１１３）及び不活性面（１１４）を備える半導体ダイ（１１２）を含み、活性面は、半導体ダイの機能回路要素に電気的接続を提供する金属ピラー（１１６）と、不活性面上の裏側金属層（１１８）とを含む。裏側金属層は不活性面に取り付けられる。半導体パッケージは複数のリード（１２２）を更に含み、リードの各々は、内部リードフィンガー（１２５）と、ボンディング部分（１２７）を含む露出部分とを含む。金属ピラーの遠端は、内部リードフィンガー部分に接触し電気的に結合される。裏側金属層は半導体パッケージの外側表面上に露出される。ボンディング部分と裏側金属層は互いにほぼ平面である。

Description

本開示は、半導体パッケージに関する。
電子パッケージ技術は、小型化、集積化、及び高速化への傾向を継続している。内部に少なくとも一つの半導体ダイを含む半導体パッケージ、特に集積回路（ＩＣ）の場合、熱放散が重要な課題である。
半導体パッケージは、集積回路チップ又は半導体ダイ及び関連するボンドワイヤ又は他の相互接続に対するサポートを提供し、環境からの保護を提供し、ダイのプリント回路基板（ＰＣＢ）への表面実装及びプリント回路基板（ＰＣＢ）との相互接続を可能にする。リードフレーム半導体パッケージは電子機器業界においてよく知られており、種々のＩＣの収容、実装、及び相互接続のために広く用いられている。
従来のリードフレームは、典型的にフラットストック金属のシートからダイスタンピングされ、パッケージ製造中に矩形フレームによって中央領域の周りに平面配置で一時的に一緒に保持される複数の金属リードを含む。半導体ダイのための実装パッドは、フレームに取り付けられる「タイバー」によって中央領域内に支持される。リードは、フレームと一体化された第１の端部から、ダイパッドに近接するがダイパッドから離間している反対側の第２の端部まで延在する。
一つの従来のパッケージ構造は、ダイパッド及びワイヤボンドパッドを有するリードフレームを含む。ワイヤボンドがダイボンドパッドをリードフレームのワイヤボンドパッドに電気的に接続する。
ワイヤボンドの代替がリードフレームパッケージ上のフリップチップである。配置工程において、入力／出力（ＩＯ）又はボンドパッド上にはんだバンプを有するダイが、ダイパッドを含むリードフレーム上、及び／又は、ボンドフィンガーと呼ばれることもある内部リードフィンガーを含む複数のリード上で、反転（フリップ）される。その後、はんだバンプリフロープロセスが行われ、ダイがダイパッドにボンディングされ、ボンドパッド上のバンプがリードフィンガーに電気的に結合される。フリップチップスモールアウトライントランジスタ（ＳＯＴ）パッケージの場合、フリップチップダイはダイパッド無しにリードフィンガー上に直接実装され、はんだバンプリフローが続く。
本明細書に開示されるパッケージは、半導体ダイからプリント回路板（ＰＣＢ）等のワークピースへの直接熱経路を促進するための露出された裏側表面を備える内部リードフィンガー上にアンダーマウントされた半導体ダイを含む。開示されるパッケージは、アンダーマウントされた半導体ダイの活性面とリードフレームとの間の銅ピラー接続を更に含む。銅ピラー接続は、半導体ダイと内部リードフィンガーとの間に改善された熱伝導を提供して、パッケージの熱放散を更にサポートする。
半導体ダイをアンダーマウントすることによって、従来のように実装されたフリップチップダイに比べてパッケージ全体の厚みが削減される。或いは、受動構成要素又は能動構成要素等の付加的な構成要素を内部リードフィンガーの頂部に実装することができ、それによって標準のＳＯＴパッケージサイズ内で更なる集積化を促進する。
一例において、半導体パッケージが、活性面及び不活性面を備える半導体ダイを含み、活性面は、半導体ダイの機能回路要素に電気的接続を提供する金属ピラーと、不活性面上の裏側金属層とを含む。裏側金属層は不活性面に取り付けられる。半導体パッケージは更に複数のリードを含み、リードの各々は、内部リードフィンガー部分と、ボンディング部分を含む露出部分とを含む。金属ピラーの遠端は、内部リードフィンガー部分に接し、内部リードフィンガー部分に電気的に結合される。裏側金属層は半導体パッケージの外側面上に露出される。ボンディング部分と裏側金属層とは互いにほぼ平面である。
別の例において、パッケージを形成する方法が、半導体ダイの活性面から延在する金属ピラーを複数のリードの内部リードフィンガー部分に対して配置することであって、金属ピラーが半導体ダイの機能回路要素への電気的接続を提供することと、金属ピラーの遠端が複数のリードの内部リードフィンガー部分に電気的に結合されるように金属ピラーをリフローすることと、リードの内部リードフィンガー部分を覆い半導体ダイを部分的に覆うようにモールドコンパウンドを成形することと、複数のリードの各々の露出部分のボンディング部分を半導体ダイの不活性面上の裏側金属層とほぼ平面になるように配置することとを含む。
裏側金属が露出したアンダーマウントされた半導体ダイを備える薄型ＳＯＴパッケージを示す。 裏側金属が露出したアンダーマウントされた半導体ダイを備える薄型ＳＯＴパッケージを示す。 裏側金属が露出したアンダーマウントされた半導体ダイを備える薄型ＳＯＴパッケージを示す。 裏側金属が露出したアンダーマウントされた半導体ダイを備える薄型ＳＯＴパッケージを示す。
図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。 図１Ａ～図１Ｄのパッケージを製造するための概念的なプロセス工程を示す。
図１Ａ～図１Ｄのパッケージ等の裏側金属が露出したアンダーマウントされた半導体ダイを備える薄型ＳＯＴパッケージを製造するための方法のフローチャートである。
標準ＳＯＴパッケージサイズ内に頂部側フリップチップ実装された半導体ダイとアンダーマウントされた半導体ダイとを備えるパッケージを示す。 標準ＳＯＴパッケージサイズ内に頂部側フリップチップ実装された半導体ダイとアンダーマウントされた半導体ダイとを備えるパッケージを示す。
標準ＳＯＴパッケージサイズ内に頂部側ワイヤボンディングされた半導体ダイと裏側金属が露出したアンダーマウントされた半導体ダイとを備えるパッケージを示す。
標準ＳＯＴパッケージサイズ内に伝導冷却を促進する裏側金属が露出した頂部側半導体ダイと、裏側金属が露出したアンダーマウントされた半導体ダイとを備えるパッケージを示す。
頂部側受動構成要素と、オーバーモールドではなくアンダーモールドを用いてアンダーマウントされた半導体ダイとを備え対流冷却を促進するパッケージを示す。
図１Ａ～図１Ｄはパッケージ１００を示す。具体的には、図１Ａ及び図１Ｂはパッケージ１００の斜視図を示し、図１Ｃはモールドコンパウンド１３２が隠されたパッケージ１００の平面図を示し、図１Ｄはパッケージ１００の断面図を示す。
パッケージ１００はリード１２２を含み、リード１２２は集合的にパッケージ１００のリードフレームと呼ばれ得る。リード１２２の各々が２つの屈曲部を含みリードを３つのセグメントに分割する。即ち、従来のように実装されたフリップチップダイ及びアンダーマウントされたフリップチップダイの両方に対して又は他の回路構成要素に対して実装面を提供する内部リードフィンガー１２５と、外部足部１２６と、内部リードフィンガー１２５と外部足部１２６との間のテーパ状セグメント１２４との３つのセグメントに分割する。外部足部は、基板に固定するためのボンディング部分１２７を含む露出部分を含む。内部リードフィンガー１２５及び外部足部１２６はほぼ平行であるが、テーパ状セグメント１２４は、スタンピングによるリードフレームの成形を容易にするために、内部リードフィンガー１２５と外部足部１２６に対して９０度未満の角度を有する。リード１２２の下側は、半導体ダイ又は他の回路構成要素をアンダーマウントするためのキャビティ１３０を形成する。
内部リードフィンガー１２５は、従来のように実装されるための上部実装面とアンダーマウントされたフリップチップダイのための底部実装面の両方を含むが、パッケージ１００は、アンダーマウントされた半導体ダイである半導体ダイ１１０のみを含む。このアンダーマウントされた構成において、半導体ダイ１１０の裏側金属層１１８が、直接表面実装のために、パッケージ１００の底面に沿ってボンディング部分１２７と同じ平面において露出される。
半導体ダイ１１０は、機能回路要素を含む活性面１１３と不活性面１１４とを有する基板１１２（例えば、シリコン又はシリコン／ゲルマニウム）と、基板１１２の不活性面１１４上の少なくとも一つの裏側金属層１１８とを含む。半導体ダイ１１０の機能回路要素は、半導体ダイ１１０の個片化の前に半導体ウェハ上に形成され、トランジスタ、ダイオード、キャパシタ、及び抵抗器等の回路要素、並びに、信号線、及び種々の回路要素を相互接続するその他の導電体を含む。非限定的な例として、そのような機能回路要素は、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ、無線周波数チップ、メモリ、マイクロコントローラ、及びシステムオンチップ、又はそれらの組み合わせを含み得る。機能回路要素は、概して、デジタルＩＣ（例えば、デジタル信号プロセッサ）、又は、ＢｉＭＯＳ ＩＣ等のアナログＩＣ（例えば、増幅器又は電力コンバータ）等の、パッケージの所望の機能性を実現及び実施する集積回路要素である。機能回路要素の機能は単純なデバイスから複雑なデバイスまで様々であり得る。
銅ピラー１１６は、半導体ダイ１１０の機能回路要素から延在する。具体的には、銅ピラー１１６は、半導体ダイ１１０の誘電体層内のボンドパッド開口を介して延在し、半導体基板１１２内の機能回路要素（図示せず）を含むメタライゼーション層にボンディングされる。銅ピラー１１６は、フリップチップ構成における内部リードフィンガー部分１２５の底部実装面に銅ピラー１１６を電気的に接続するはんだ接合部１１７を含む。はんだ接合部１１７は銅ピラー１１６の頂部上にある。幾つかの例において、はんだ接合部１１７は、錫又は０～２．５重量パーセントの銀を含む錫等の錫－銀合金等の、無鉛はんだを含み得る。銅ピラー１１６は銅又は銅合金を含む。しかしながら、他の例において、異なる金属ピラー又は他の導電性ピラーが用いられ得る。また、銅ピラー１１６又は他の金属ピラーは、はんだ接合部１１７ではなく熱圧縮タイプのボンドを用いて内部リードフィンガー１２５に直接ボンディングされ得る。
内部リードフィンガー部分１２５の不活性面への半導体ダイ１１０のフリップチップ取り付けの場合、はんだキャップ２１７（図２Ｄ）を内部リードフィンガー部分１２５に接触させて半導体ダイ１１０が配置される。アセンブリは、はんだキャップ２１７をリフローするために加熱されてはんだ接合部１１７を形成し、それによって銅ピラー１１６が物理的及び電気的にリード１２２に結合される。このように、銅ピラー１１６は、半導体ダイ１１０のダイコンタクト又はボンドパッドを表す。はんだボール等の他のダイコンタクトも用いられ得る。しかしながら、はんだボールと比べると、銅ピラー１１６はリード１２２と半導体ダイ１１０との間に改善された熱伝導を提供し得、それによってパッケージ１００に対する改善された熱放散を促進する。
裏側金属層１１８は半導体ダイ１１０の基板１１２の不活性面１１４に直接取り付けられる。本明細書において、「直接取り付けられる」とは、介在する層を何も含まない接続を指す。
裏側金属層１１８の領域が半導体ダイ１１０の不活性面１１４の領域に一致する。幾つかの例において、半導体ダイ１１０の不活性面１１４の領域に一致する裏側金属層１１８は、金属めっき及び基板１１２の不活性面１１４の露出された表面によって提供される。そのようなめっきは、基板１１２の不活性面１１４と同時に足部１２６の露出されたボンディング部分１２７を覆い得る。そのような例において、足部１２６のめっき層１２８は裏側金属層１１８と同じ金属を含む。
他の例において、半導体ダイ１１０の不活性面１１４の領域に一致する裏側金属層１１８は、個片化の前に、半導体ダイ１１０の不活性面１１４上にある裏側金属層１１８によって提供され（例えば、半導体ダイ１１０がウェハの形態にある間に、裏側金属層１１８が、基板１１２の不活性面１１４上に堆積される）、その結果、個片化プロセスは、裏側金属層１１８と基板１１２の両方を介して、切断プロセスの間一定である領域を各々が有する複数の半導体ダイにウェハを切断する。
種々の裏側金属層１１８が用いられ得る。裏側金属層１１８は、Ｓｉへの接着、望ましくない拡散に対する障壁、及びはんだ濡れ性外側面を提供する。一つの例において、裏側金属層１１８は、銅等の単一金属層を加えた接着／障壁層である。銅層の厚みは典型的に３μｍ～６μｍであるが、この範囲より薄く又は厚くなり得る。一つの例示のプロセスは、銅層を形成する前に薄いシード層を形成することを含む。別の例において、裏側金属層は、半導体ダイ１１０の不活性面１１４上の第１の金属層と、第１の金属層上の、第１の金属層とは異なる少なくとも第２の金属層を含む多層金属スタックとを含む。例えば、第１の金属層はチタンを含み得る。チタンは、シリコン及び他の半導体との良好な接着性を提供し、そのため、効果的な「接着層」を生成することが知られている。他の例は、半導体ダイ１１０の不活性面１１４と接触する第１の層として、タンタル、パラジウム、バナジウム又はモリブデンを含み得る。チタンと同様に、これらの金属は比較的低温でシリコンと中間金属シリサイドを形成し得るため、シリコンに対して良好な接着を提供する。特定の多層裏側金属スタックの幾つかの例としては、Ｔｉ上のＣｕ、Ｔｉ上のＡｇ、Ｔｉ上のＣｕ、及びＴｉ上のＮｉ上のＡｕ、及びＴｉ上のＮｉ上のＡｇ等の第１、第２、及び第３の金属層を含むスタックが含まれる。ニッケル層は下にある金属層を機械的引っかき傷や腐食から保護し得る。
他の例において、第２の金属層はニッケルを含む。例えば、Ｔｉ上のＮｉ上のＡｇ、又はＴｉ上のＮｉ上のＰｄである。チタンは基板への金属拡散を阻止するための障壁層として機能し得、応力緩衝層を提供し、また、その高い破壊強度に起因して、金属スタック内部の破壊を防止するようにも機能する。多層金属スタックの典型的な厚みとしては、第１の金属層に対して１～２ｋÅ、第２の金属層に対して２～４ｋÅ、及び第３の金属層に対して１０～２０ｋÅが含まれ得る。第３の金属層に対するＡｕの場合、Ａｕの厚みは２０ｋÅよりも有意に厚く成り得る。しかしながら、それぞれの金属層の厚みはこれらの範囲よりも厚く又は薄く成り得る。
リード１２２を含むリードフレーム等のリードフレームは、単一の薄い金属シート上にスタンピング又はエッチングによって形成される。複数の相互接続されたリードフレームが単一のリードフレームシート上に形成され得、相互接続されたリードフレームはリードフレームストリップと呼ばれる。シート上のリードフレームは行と列に配置され得る。タイバーがリードフレームのリードと他の要素を互いに接続し、リードフレームストリップ内の近隣のリードフレームの要素に接続する。リードフレームストリップの周囲でリードフレーム要素を支持するように、サイドレールがリードフレームのアレイを取り囲み、剛性を提供し得る。サイドレールは製造を支援するための整合特徴も含み得る。
通常、ダイ実装、はんだリフロー又はワイヤボンディング等のダイからリードへの取り付け、及び、リードフレーム及びダイの少なくとも一部を覆うための成形は、リードフレームがリードフレームストリップとして一体的に接続されている間に行われる。そのようなプロセスが完了した後、リードフレーム及び場合によってはパッケージのモールドコンパウンドは、のこぎりやレーザー等の切断ツールを用いて切断（「個片化」又は「ダイシング」）される。これらの個片化により、リードフレームストリップが個別のＩＣパッケージに切り離され、各ＩＣパッケージは、個片化されたリードフレーム、少なくとも一つのダイ、ダイとリードフレームとの間の電気的接続（金又は銅ボンドワイヤ等）、及びこれらの構造の少なくとも一部を覆うモールドコンパウンドを含む。
タイバー及びサイドレールはパッケージの個片化の間に除去され得る。「リードフレーム」という用語は、個片化後にパッケージ内に残るリードフレームストリップの部分を表す。パッケージ１００に関し、そのリードフレームはリード１２２を含むが、それらの要素はパッケージ１００の個片化後に相互接続されない。
リード１２２はキャビティ１３０を提供するリードフレームアップセットを形成する。キャビティ１３０は、裏側金属層１１８がリード１２２のボンディング部分１２７に対して少なくともほぼ同一平面にあるような深さである。本明細書で用いられるように、「ほぼ」という用語は、正確な配置と機能的に同等であることを意味するために用いられる。例えば、ボンディング部分１２７及び裏側金属層１１８に関し、基板への物理的、電気的、又は熱的取り付けに悪影響を及ぼさない不整合は、ほぼ同一平面の定義内であると考えられる。
リード１２２及びダイ１１０の構成は他の例において異なり得る。例えば、リード１２２は、ダイ１１０が足部１２６に対して窪んでいるように、より深い窪みを形成し得る。そのような例において、裏側金属層１１８がリード１２２のボンディング部分１２７に対してほぼ同一平面になるように裏側金属層１１８を構築するために、金属めっき層が裏側金属層１１８に付加され得る。
モールドコンパウンド１３２は、ダイ１１０と、銅ピラー１１６と、リード１２２の内部リードフィンガー部分１２５とを含むパッケージ１００の電子機器を覆う保護層を提供する。モールドコンパウンド１３２によって覆われたリード１２２の部分は、内部リードフィンガー１２５、テーパ状セグメント１２４、及び外部足部１２６を分離する２つの屈曲部を含む。
図示された例において、リード１２２の外部足部１２６は、ダイ１１０の裏側金属層１１８とほぼ同一平面である。そのような構成は、成形プロセスの間、平坦な表面上にリード１２２及びダイ１１０を支持することを容易にする。同様に、裏側金属層１１８を囲むモールドコンパウンド１３２は、裏側金属層１１８及び足部１２６のボンディング部分１２７に対してほぼ平面である。
モールドコンパウンド１３２は、非導電性プラスチック又は樹脂材料から形成され得る。幾つかの例において、モールドコンパウンド１３２は、トランスファー成形プロセス又は圧縮成形プロセス等の成形プロセスにおいてパッケージ１００の電子機器の上に成形される。モールドコンパウンド１３２として用いるのに適したモールドコンパウンドとしては、例えば、エポキシノボラック樹脂、又は、アルミナ等の充填剤と組み合わされた同様の材料を含む熱硬化コンパウンド、及び、促進剤、硬化剤、フィルタ、及び離型剤等、コンパウンドを成形に適したものにするための他の材料が含まれる。
モールドコンパウンド１３２はダイ１１０を部分的に覆うだけであり、ダイ１１０の裏側金属層１１８をパッケージ１００の表面上のモールドコンパウンド１３２と面一にする。モールドコンパウンド１３２は、パッケージ１００の動作中の熱放散を促進するように選択され得るが、裏側金属層１１８の露出された表面は、ダイ１１０と空気又はヒートシンクとの間の直接接触を可能にすることによって熱放散を更に促進する。
裏側金属層１１８により、パッケージ１００をＰＣＢ等のパッケージ基板に直接はんだ付けすることが可能になる。パッケージ１００の裏側金属層１１８をパッケージ基板に直接はんだ付けすることにより、半導体ダイ１１０からパッケージ基板への良好な熱伝達が提供される。この直接はんだ付けされた配置において、熱放散経路は、半導体ダイ１１０の活性面１１３上の機能回路要素から基板１１２の厚みを介し、裏側金属層１１８を横切るわずかな寄与を含む最小数の界面を有するため、下にあるワークピースへのパッケージ１００の熱放散は、概して、半導体ダイ１１０の場合は基板１１２の熱伝導率、又はシリコン基板の場合は約１４０Ｗ／ｍＫによって設定される。種々の例において、半導体ダイ１１０は、パッケージ化された半導体デバイスからワークピースへの熱伝達を更に促進し、キャビティ１３０内の半導体ダイ１１０のアンダーマウントを容易にするために、厚み４０μｍ～２００μｍ等の薄型ダイである。
また、パッケージ１００によって提供される直接はんだ付け性は、サーマルグリースやヒートシンクの必要性を排除すること、及びヒートシンクに取り付ける等の付加処理を排除することなどによって、従来のアセンブリと比べてアセンブリコストを削減する。また、直接はんだ付けによって、ＰＣＢアセンブリに対する基板スペースが削減され、ＳＯＴパッケージに対して表面実装デバイス（ＳＭＤ）ルールの使用が可能になることによって、ＰＣＢレイアウトが容易になる。
パッケージ１００は、本明細書に説明されるように、より薄いプロファイルにも拘わらず標準ＳＯＴパッケージに準拠する。ＳＯＴパッケージは、家電製品において一般的に用いられる標準の表面実装サイズに準拠する。元々はディスクリート表面実装トランジスタに対して用いられていたが、そのようなパッケージには、種々の集積回路を備える半導体ダイが含まれ得る。パッケージ３００、４００、５００、６００に関して本明細書に開示されるように、ＳＯＴパッケージは、アンダーマウントされた半導体ダイに加えて、受動及び能動の両方の多数の構成要素を更に組み込み得る。
例示のＳＯＴパッケージ及び基本的な本体寸法のチャートが以下の表１に示される。リードレスと明記されていない限り、各パッケージの表面実装リードは表１に示される本体寸法を超えて延在する。下記表は文脈として示されたもので、ＳＯＴパッケージには他の変形があり、更に開発される可能性がある。例えば、薄型スモールアウトライントランジスタ（ＴＳＯＴ）パッケージは、表１に示される標準ＳＯＴパッケージ寸法に比べて、最大高さが低くなっている。
Figure 2023531440000002
本開示の技法は他のパッケージに適用され得るが、ＳＯＴパッケージの寸法が比較的小さいことは、半導体ダイをアンダーマウントする場合に大きな課題を提供する。半導体ダイをアンダーマウントすることは、ダイをリードフレームのリードボンディング領域と同じ側のリードフレームアップセットのキャビティ内に配置することを含む。このリードフレームアップセットは、プレス又はスタンピングで成形する前にリードフレームがフラットストック材料から切断されるため、テーパ状の側部を含む。所与のセットのパッケージ寸法の場合、リードフレームアップセットの側面がテーパ状であるということは、リードフレームアップセットの頂部上に従来のように実装された半導体ダイと比べて、アンダーマウントされた半導体ダイを配置するための領域が少ないことを意味する。従来のように実装された構成要素の電気接点は、リードフレームアップセットの上側表面上のボンディング領域に近接していることが多いが、構成要素自体は、パッケージ成形構成要素の境界内にある限り、ボンディング領域を超えて延在する。これに対し、アンダーマウントされた構成要素は、アップセットによって形成されたキャビティ内に適合しなければならない。
リードフレームアップセットの深さを制限することは、リードフレームアップセットのテーパ状の部分によって占有される幅を低減することによってＸ方向のより多くのスペースを可能にする。しかしながら、リードフレームアップセットの深さが浅くなると、リードフレームアップセットのキャビティ内に適合するために、より薄い半導体ダイが必要とされる。所与の集積回路設計の場合、薄い半導体ダイは概して厚い半導体ダイよりも壊れやすく反りやすい。
図１Ｄは、Ｘ－Ｚ面において、本明細書に開示されるパッケージの例示の構成を定義する複数の寸法についての表記を含む。参照として、裏側金属層１１８はパッケージ１００のＸ－Ｙ面上に露出され、リード１２２はＸ－Ｙ面のＹ次元において延在する２列のリードを形成する。
パッケージ幅１５０は、対応するＳＯＴ標準によって定義される成形材料の全体の幅を表す。
アップセット高さ１５１は、本明細書に説明されるようなリードフレームアップセットによって形成されるキャビティ１３０の高さを表す。
アップセット幅１５２は、内部リードフィンガー部分１２５の全体の幅を表し、内部リードフィンガー部分１２５の底部実装面と頂部側ダイ取り付け領域との全体のボンディング可能幅を提供する（頂部側領域は、パッケージ１００では使用されていない）。
ボンディング可能領域１５３は、アップセット幅１５２内の単一の内部リードフィンガー部分１２５の長さである。ボンディング可能領域１５３は、単一のリード上に実装するために利用可能な総距離を表すが、キャビティ１３０内のアンダーマウントされた構成要素と内部リードフィンガー部分１２５のテーパ状の部分との間に、幾らかの隙間が必要となり得る。
間隙１５９は、近接するリードのボンディング可能領域１５３をＸ方向において分離する。間隙１５９は、内部リードフィンガー部分１２５間の絶縁を確実にするように選択され得、例えば約５０μｍ～５００μｍ等であり、例えば約１２５μｍである。
ダイ幅１５４はキャビティ１３０内のダイの最大幅である。ダイ幅１５４は、アップセット幅１５２より小さく、リード１２２のテーパ状の部分と半導体ダイ１１０との間に隙間及び電気絶縁を提供する。
銅ピラー１１６及びはんだ接合部１１７は、半導体ダイ１１０の活性面１１３とリードフィンガー部分１２５の底部実装部分との間に間隙１６２を提供する。銅ピラー幅１６３はＸ次元における銅ピラー１１６の厚みを表し、例えば約２５μｍ～４００μｍであり、例えば約１００μｍである。そのような厚みは、ダイ１１０とリードフィンガー部分１２５との間の低い電気的抵抗を提供するとともに、ダイ１１０とリードフィンガー部分１２５との間の熱伝導率をサポートするように選択され得る。Ｙ次元における銅ピラー１１６の厚みはＸ次元における銅ピラー幅１６３に類似し得、例えば約２５μｍ～４００μｍであり、例えば約１００μｍである。Ｘ及びＹ次元における銅ピラー１１６の最大サイズは、銅ピラー１１６とリードフィンガー部分１２５の底部実装部分上の利用可能なスペースとの間の電気絶縁の必要性によって制限される。
アップセット高さ１５１はＺ次元におけるキャビティ１３０の高さである。裏側研削厚み１５５は、半導体ダイ１１０を、リード１２２のボンディング部分１２７とほぼ平行な裏側金属層１１８を備えるキャビティ１３０内に適合させるための最大ダイ高さを表す。
パッケージ厚み１５６は、他の選択された寸法に対するＳＯＴパッケージのための最小パッケージ厚みを表す。パッケージ厚み１５６に含まれるのは、アップセット高さ１５１、リードフレーム厚み１５７、及び内部リードフィンガー部分１２５の上のモールドコンパウンド１３２に対する最小厚み１５８である。
モールドコンパウンド厚み１５８は、パッケージ１００の材料、電流、及びその他のパラメータに応じて変化する。モールドコンパウンド厚み１５８の例としては、例えば約２５μｍ～１５０μｍが含まれ、例えば約５０μｍが含まれる。
リードフレーム厚み１５７は、曲げる前にリード１２２を形成するために用いられる材料の厚みに対応する。リードフレーム厚み１５７の例としては、例えば、約５０μｍ～５００μｍが含まれ、例えば約１２５μｍが含まれる。
幾つかの特定の例において、種々のＳＯＴ標準寸法に従って、Ｙ次元におけるモールドコンパウンド１３２の長さは、例えば、約１ミリメートル（ｍｍ）～約６．５ｍｍであり、例えば、約２．８ｍｍ～約３ｍｍである。同一例又は異なる例において、Ｘ－Ｙ面のＸ次元におけるモールドコンパウンド１３２の幅１５０は、例えば、約０．６ｍｍ～約３．５ｍｍであり、例えば、約１．２ｍｍ～約１．４ｍｍである。同一例又は異なる例において、Ｘ－Ｙ面に対して概して直交するＺ次元におけるモールドコンパウンド１３２の厚み１５６は、例えば約０．２ｍｍ～約１．８ｍｍであり、例えば、約０．３ｍｍ～約０．４ｍｍである。しかしながら、パッケージ３００、４００、５００、６００のように、第２の構成要素がリード１２２の内部リードフィンガー部分１２５上に頂部側実装された例において、Ｚ次元におけるモールドコンパウンドの高さは高くなり得、例えば、約０．５ｍｍ～約１．３ｍｍである。
表２は、ＳＯＴ２３－６パッケージ内に実装するための４つのリードフレームアップセット寸法を示している。これらの例示の寸法は、幅１．３ｍｍの任意のパッケージに等しく適用可能である。例えば、表２の例１によって表されるように、１５０μｍのリードフレームアップセットは、０．９２３ｍｍの最大ダイ幅を可能にし、従来のように実装されたダイ又は他の構成要素に対するボンディング領域の幅を表わす０．９３８ｍｍのアップセット長さに比べて減少している。例２～例４では、リードフレームアップセットが大きくなればなるほど最大ダイ幅が徐々に小さくなっている。
Figure 2023531440000003
図２Ａ～図２Ｈは、半導体パッケージ１００を製造するための概念的なプロセス工程の断面図を図示する。図３は、裏側金属が露出したアンダーマウントされた半導体ダイを備える薄型ＳＯＴパッケージの製造方法のフローチャートである。明確にするために、図３の技法はパッケージ１００及び図１Ａ～図１Ｄに関して説明されているが、説明される技法は、図４Ａ～図７に関して説明されるパッケージ３００、４００、５００、６００を含む代替のパッケージ構成にも容易に適合され得る。
図２Ａは、リード１２２の成形のために曲げる前にスタンピング又はエッチング等によって単一の薄い金属シートから切断されたリードフレーム１２０を図示する。リードフレーム１２０は、単一のパッケージに関連付けられるが、前述のようにリードフレームシート上に配置された複数のリードフレームの一つであり得る。
図２Ｂによって表されるように、リードフレーム１２０は、リードフレームシート全体をスタンピングすること等によって曲げられ、リード１２２を備えるリードフレームアップセットを形成する（工程２０２）。曲げることに続いて、リード１２２の各々は、内部リードフィンガー部分１２５と、テーパ状の部分と、ボンディング部分１２７を備える外部足部１２６とを含む。曲げられたリード１２２は結合してリードフレームアップセットを形成し、半導体ダイ１１０をアンダーマウントするためのキャビティ１３０を提供する。半導体ダイ１１０の厚みは、リード１２２のボンディング部分１２７が裏側金属層１１８を含み得る不活性面１１４とほぼ平面になるように、キャビティ１３０に一致するように選択される。
図２Ｃ及び図２Ｄによって表されるように、半導体ダイ１１０は、キャビティ１３０を備えて配置される。具体的には、半導体ダイ１１０の活性面１１４から延在するはんだキャップ２１７を備える銅ピラー１１６が、リード１２２の内部リードフィンガー部分１２５に対して配置される（工程２０４）。半導体ダイ１１０の不活性面１１４が、ボンディング部分１２７とほぼ平面になるように、或いは、金属めっきを受け取るためにボンディング部分１２７に対して部分的に窪んでいるように配置され得る。
図２Ｅに示されるように、銅ピラー１１６がリフローされて、銅ピラー１１６の遠端をリード１２２の内部リードフィンガー部分１２５に電気的に結合する（工程２０６）。具体的には、はんだキャップ２１７が、内部リードフィンガー部分１２５と接触している間に溶けてはんだ接合部１１７を形成する。他の例において、銅ピラー１１６又は他の金属ピラーが、はんだキャップ２１７をリフローしてはんだ接合部１１７を形成するのではなく、熱圧縮タイプのボンドを用いて内部リードフィンガー１２５に直接ボンディングされ得る。
図２Ｆに示されるように、モールドコンパウンド１３２が、リード１２２の内部リードフィンガー部分１２５を覆い、半導体ダイ１１０を部分的に覆うように成形される（工程２０８）。幾つかの例において、成形の前に、半導体ダイ１１０の不活性面１１４をモールドコンパウンド１３２から遮蔽するためにテープ（図示せず）が付けられ得る。同一の又は異なる例において、受動構成要素又は第２の半導体ダイが、成形の前に半導体ダイ１１０と反対側の内部リードフィンガー部分１２５に実装され得る。そのような例は、図４Ａ～図７に図示されるように、パッケージ３００、４００、５００、６００に関して説明される。
図２Ｇによって表されるように、半導体ダイ１１０の不活性面１１４が露出される。成形の前に不活性面１１４にテープが付けられる例において、半導体ダイ１１０の不活性面１１４を露出させることはテープを除去することを含む。他の例において、不活性面１１４を覆っているモールドコンパウンド１３２を切除し、不活性面１１４をパッケージの外面上に露出させるように、レーザー２７０が用いられ得る（工程２１０）。パッケージの成形された部分から不活性面１１４を露出させることにより、ＰＣＢ等の基板に直接取り付けることが可能になり、それによって、半導体ダイ１１０から基板への熱伝導が改善される。
図２Ｈによって表されるように、幾つかの例において、不活性面１１４上の裏側金属層１１８及び足部１２６上のめっき層１２８を含むパッケージ１００の露出された金属は、容易にはんだ付け可能な表面を提供するように事後めっきされる（工程２１２）。そのような一般的な事後めっき工程は、リード１２２のボンディング部分１２７が裏側金属層１１８とほぼ平面であることを確実にするのに役立つ。他の例において、めっき工程は省かれ得る。そのような例において、リードフレーム１２０は事前めっきされるべきであり、裏側金属層１１８はシリコンウェハから半導体ダイ１１０を個片化する前に適用され得る。事後めっきセットを用いる場合も、事前めっきされたリードフレームが用いられ得、事後めっきでこれらの既存の金属層が覆われるように、不活性面１１４は裏側金属層も含み得る。
幾つかの例において、パッケージ１００は、相互接続されたリードフレームのアレイ上で製造されたパッケージのアレイの内の一つであり得る。そのような例において、この方法は、成形されたパッケージのアレイを個片化して個々のパッケージ１００を形成することを更に含む。個片化は、相互接続されたリードフレームを連結するタイバーをのこぎり又は他の切断用具を用いて切断することを含み得る。
図４Ａは、半導体パッケージ３００の平面図を示し、図４Ｂは、パッケージ３００の断面図を示す。パッケージ１００と同様に、パッケージ３００は、標準ＳＯＴパッケージサイズに準拠し、キャビティ１３０内のリード１２２上にアンダーマウントされた半導体ダイ１１０を含む。パッケージ１００の構成要素に加えて、パッケージ３００は、半導体ダイ１１０の反対側の内部リードフィンガー部分１２５に実装された第２の半導体ダイ３１０を更に含む。
パッケージ３００は、半導体パッケージ１００と実質的に類似しているが、半導体ダイ３１０、及びモールドコンパウンド１３２の代わりのモールドコンパウンド３３２が追加されている。パッケージ１００と同じ番号が付されたパッケージ３００の要素は、パッケージ１００のこれらの要素と同一であるか又は実質的に類似している。簡潔にするために、そのような要素は、パッケージ３００に関して詳細は説明されないか又は限定に説明される。
半導体ダイ３１０は、半導体ダイ１１０の反対側の内部リードフィンガー部分１２５に実装される。具体的には、半導体ダイ３１０は、半導体ダイ３１０の活性面から延在する銅ピラー３１６を含む。半導体ダイ３１０は、銅ピラー３１６及びはんだ接合部３１７を介して内部リードフィンガー部分１２５に電気的に結合される。パッケージ３００の変形において、抵抗器、キャパシタ、ダイオード、又は他の受動構成要素等の一つ又は複数の受動構成要素が、パッケージ３００内の半導体ダイ３１０を置き換え得る。半導体ダイ３１０と同様に、そのような受動構成要素は、はんだ接続を用いて内部リードフィンガー部分１２５に電気的に結合され得る。
図４Ａに示されるように、半導体ダイ３１０は、キャビティ１３０内ではなく、パッケージ３００のモールドコンパウンド３３２の長さ及び幅内に適合する必要があるだけなので、半導体ダイ３１０はＸ－Ｙ平面において半導体ダイ１１０よりも大きなプロファイルを有し得る。しかしながら、半導体ダイ１１０及び半導体ダイ３１０の両方が、標準ＳＯＴパッケージの高さ内に適合するように比較的薄いプロファイルを提供し得る。
モールドコンパウンド３３２は、半導体ダイ３１０を覆うためにモールドコンパウンド１３２よりも高い高さを有し得る。他の態様において、モールドコンパウンド３３２はモールドコンパウンド１３２と同じである。このように、パッケージ１００は標準ＳＯＴパッケージのより薄いバージョンを提供し得るが、パッケージ３００は典型的に標準ＳＯＴパッケージの最大高さに制限される。
図５は、パッケージ４００の断面図を示す。パッケージ１００と同様に、パッケージ４００は、標準ＳＯＴパッケージサイズに準拠し、キャビティ１３０内のリード１２２上にアンダーマウントされた半導体ダイ１１０を含む。パッケージ１００の構成要素に加えて、パッケージ４００は、半導体ダイ４１０をリード１２２に電気的に接続する頂部側ワイヤボンド４１６を用いて半導体ダイ１１０の反対側の内部リードフィンガー部分１２５に実装された第２の半導体ダイ４１０を更に含む。
パッケージ４００は、半導体パッケージ１００と実質的に類似しているが、半導体ダイ４１０、及びモールドコンパウンド１３２の代わりのモールドコンパウンド４３２が追加されている。パッケージ１００と同じ番号が付されたパッケージ４００の要素は、パッケージ１００のこれらの要素と同一であるか又は実質的に類似している。簡潔にするために、そのような要素は、パッケージ４００に関して詳細は説明されないか又は限定的に説明される。
ワイヤボンド４１６は、半導体ダイ４１０の活性面４１３上のボンドパッドをリード１２２に電気的に結合する。ダイアタッチ４１８が、ダイ４１０の不活性面４１４をダイ１１０に対して内部リードフィンガー部分１２５の反対側の表面に固定する。ダイアタッチ４１８は、非導電性ダイ取り付けペースト等の非導電性ダイ取り付け材料である。ダイアタッチ４１８は、ダイ１１０に対するアンダーフィルとしても機能する。ダイ１１０の反対側に適用されたダイアタッチ４１８は、リード１２２の周りに流れて、内部リードフィンガー部分１２５とダイ４１０との間のスペースを充填する。
パッケージ３００と同様に、半導体ダイ４１０は、キャビティ１３０内ではなく、パッケージ４００のモールドコンパウンド４３２の長さ及び幅内に適合する必要があるだけなので、半導体ダイ４１０はＸ－Ｙ平面において半導体ダイ１１０よりも大きいプロファイルを有し得る。しかしながら、半導体ダイ１１０及び半導体ダイ４１０の両方が、標準ＳＯＴパッケージの高さ内に適合するように比較的薄いプロファイルを提供し得る。
モールドコンパウンド４３２は、半導体ダイ４１０及びワイヤボンド４１６を覆うために、モールドコンパウンド１３２よりも高い高さを有し得る。他の態様において、モールドコンパウンド４３２は、モールドコンパウンド１３２と同じである。このように、パッケージ１００は標準ＳＯＴパッケージのより薄いバージョンを提供し得るが、パッケージ４００は典型的に標準ＳＯＴパッケージの最大高さに制限される。
図６は、パッケージ５００の断面図を示す。パッケージ１００と同様に、パッケージ５００は、標準ＳＯＴパッケージサイズに準拠し、キャビティ１３０内のリード１２２上にアンダーマウントされた半導体ダイ１１０を含む。パッケージ１００の構成要素に加えて、パッケージ５００は、半導体ダイ１１０の反対側の内部リードフィンガー部分１２５に実装された第２の半導体ダイ５１０を更に含み、半導体ダイ５１０の裏側金属層５１８がパッケージ５００の外側面上に露出されている。
半導体ダイ５１０は、機能回路要素を含む活性面５１３及び不活性面５１４を有する基板（例えば、シリコン又はシリコン／ゲルマニウム）、及び基板の不活性面５１４上の少なくとも一つの裏側金属層５１８を含む。銅ピラー５１６が、半導体ダイ５１０の機能回路要素から延在する。具体的には、銅ピラー５１６は、半導体ダイ５１０の誘電体層におけるボンドパッド開口を介して延在し、半導体層における機能回路要素（図示せず）を含むメタライゼーション層にボンディングされる。
半導体ダイ５１０は半導体ダイ１１０の反対側の内部リードフィンガー部分１２５に実装される。具体的には、半導体ダイ５１０は、半導体ダイ５１０の活性面５１３から延在する銅ピラー５１６を含む。半導体ダイ５１０は、銅ピラー５１６及びはんだ接合部５１７を介して内部リードフィンガー部分１２５に電気的に結合される。パッケージ５００の変形において、抵抗器、キャパシタ、ダイオード、又はその他の受動構成要素等の一つ又は複数の受動構成要素が、パッケージ５００内の半導体ダイ５１０を置き換え得る。半導体ダイ５１０と同様に、そのような受動構成要素は、はんだ接続を用いて内部リードフィンガー部分１２５に電気的に結合され得る。
裏側金属層５１８は、半導体ダイ５１０の基板の不活性面５１４に直接取り付けられる。裏側金属層５１８は、裏側金属層１１８に関して説明されているように、例えば、成形の前にテーピングすることによって、又は成形の後にレーザー切断によって露出され得る。
裏側金属層５１８の領域が半導体ダイ５１０の不活性面５１４の領域に一致する。幾つかの例において、裏側金属層５１８は、金属めっきによって
及び不活性面５１４の露出された表面によって提供される。他の例において、半導体ダイ５１０の不活性面５１４の領域に一致する裏側金属層５１８は、個片化の前に、半導体ダイ５１０の不活性面５１４上にある裏側金属層５１８によって提供される（例えば、半導体ダイ５１０がウェハ形態にある間に、裏側金属層５１８が基板の不活性面５１４上に堆積される）。いずれの例においても、裏側金属層５１８は、シリコン層からパッケージ５００の外面への直接熱経路を提供し、パッケージ５００の熱部分を改善する。
幾つかの例において、伝導冷却を更に改善するために、クリップ又はヒートシンクが裏側金属層５１８に取り付けられ得る。その他の場合、裏側金属層５１８は、パッケージ５００の対流冷却を促進するために、最終製品において空気に直接晒され得る。
モールドコンパウンド５３２は、半導体ダイ５１０を部分的に覆うために、モールドコンパウンド１３２よりも高い高さを有し得る。幾つかの例において、裏側金属層５１８は、パッケージ５００の外側面上のモールドコンパウンド５３２の周りの部分と同一平面にあり得る。他の態様において、モールドコンパウンド５３２はモールドコンパウンド１３２と同じである。このように、パッケージ１００は標準ＳＯＴパッケージのより薄いバージョンを提供し得る一方、パッケージ５００は典型的に標準ＳＯＴパッケージの最大高さに制限される。
パッケージ３００と同様に、半導体ダイ５１０は、キャビティ１３０内ではなく、パッケージ５００のモールドコンパウンド５３２の長さ及び幅内に適合する必要があるだけなので、半導体ダイ５１０はＸ－Ｙ平面において半導体ダイ１１０よりも大きいプロファイルを有し得る。しかしながら、半導体ダイ１１０及び半導体ダイ５１０の両方が、標準ＳＯＴパッケージの高さ内に適合するように比較的薄いプロファイルを提供し得る。
図７はパッケージ６００を図示する。パッケージ１００と同様に、パッケージ６００は、標準ＳＯＴパッケージサイズに準拠し、キャビティ１３０内のリード１２２上にアンダーマウントされた半導体ダイ１１０を含む。パッケージ１００の構成要素に加えて、パッケージ６００は、半導体ダイ１１０の反対側の内部リードフィンガー部分１２５に実装された頂部側受動構成要素６１０を更に含む。パッケージ６００において、モールドコンパウンド６３３が受動構成要素６１０にアンダーモールドされ、パッケージ３００、４００、５００に比べ、頂部実装された構成要素に対する露出表面を増加させることによって、改善された対流冷却を促進する。
受動構成要素６１０は、はんだ接合部６１７を介して内部リードフィンガー部分１２５に電気的に結合される。パッケージ６００の変形において、半導体ダイ５１０等の第２の半導体ダイが、パッケージ６００内の受動構成要素６１０を置き換え得る。半導体ダイ３１０、５１０と同様に、そのような半導体ダイは、フリップチップはんだ接続を用いて、内部リードフィンガー部分１２５に電気的に結合され得る。
モールドコンパウンド６３３は、内部リードフィンガー部分１２５に近接する受動構成要素６１０の表面を覆うために、モールドコンパウンド１３２より高い高さを有し得る。他の態様において、モールドコンパウンド６３３はモールドコンパウンド１３２と同じである。このように、パッケージ１００は標準ＳＯＴパッケージのより薄いバージョンを提供し得る一方で、パッケージ６００は典型的に標準ＳＯＴパッケージの最大高さに制限される。
パッケージ３００と同様に、受動構成要素６１０は、キャビティ１３０内ではなく、パッケージ６００のモールドコンパウンド６３３の長さ及び幅内に適合する必要があるだけなので、受動構成要素６１０は半導体ダイ１１０よりもＸ－Ｙ平面において大きいプロファイルを有し得る。しかしながら、半導体ダイ１１０及び受動構成要素６１０の両方が、標準のＳＯＴパッケージの高さ内に適合するように比較的薄いプロファイルを提供し得る。
パッケージ１００、３００、４００、５００、６００に関して説明された技法を含む、露出した裏側を備えるリードフレーム上にアンダーマウントされた半導体ダイを備えるパッケージに対する特定の技法は、以下の特許請求の範囲によって定義されるように、本開示に含まれる一般的な発明概念の単なる例示に過ぎない。

Claims (25)

  1. 半導体パッケージであって、
    活性面及び不活性面を備える半導体ダイと、
    前記不活性面上の裏側金属層と、
    複数のリードと、
    を含み、
    前記活性面が、前記半導体ダイの機能回路要素に電気的接続を提供する金属ピラーを含み、
    前記裏側金属層が、前記不活性面に取り付けられ、
    前記複数のリードの各々が、内部リードフィンガー部分と、ボンディング部分を含む露出部分とを含み、
    前記金属ピラーの遠端が、前記内部リードフィンガー部分に接触し電気的に結合され、
    前記裏側金属層が、前記半導体パッケージの外側面上に露出され、
    前記ボンディング部分及び前記裏側金属層が互いに対してほぼ平面である、
    半導体パッケージ。
  2. 請求項１に記載の半導体パッケージであって、前記複数のリードが、集合的にリードフレームアップセットを形成する屈曲部を含み、前記半導体ダイが、前記リードフレームアップセットによって形成されたキャビティ内にある、半導体パッケージ。
  3. 請求項１に記載の半導体パッケージであって、前記リードの前記内部リードフィンガー部分を覆い前記半導体ダイを部分的に覆うモールドコンパウンドを更に含む、半導体パッケージ。
  4. 請求項３に記載の半導体パッケージであって、前記裏側金属層を囲む前記モールドコンパウンドが、前記裏側金属層及び前記ボンディング部分に対してほぼ平面である、半導体パッケージ。
  5. 請求項３に記載の半導体パッケージであって、
    前記裏側金属層が前記半導体パッケージのＸ－Ｙ面上に露出され、
    前記複数のリードが、前記Ｘ－Ｙ面のＹ次元に延在する２列のリードを形成し、
    前記Ｙ次元における前記モールドコンパウンドの長さが約１ミリメートル（ｍｍ）～約６．５ｍｍであり、
    前記Ｘ－Ｙ面のＸ次元における前記モールドコンパウンドの幅が約０．６ｍｍ～約３．５ｍｍであり、
    前記Ｘ－Ｙ面に対して概して直交するＺ次元における前記モールドコンパウンドの高さが約０．２ｍｍ～約１．８ｍｍである、
    半導体パッケージ。
  6. 請求項５に記載の半導体パッケージであって、
    前記Ｙ次元における前記モールドコンパウンドの前記長さが約２．８ｍｍ～約３ｍｍであり、
    前記Ｚ次元における前記モールドコンパウンドの前記幅が約１．２ｍｍ～約１．４ｍｍである、
    半導体パッケージ。
  7. 請求項６に記載の半導体パッケージであって、前記Ｚ次元における前記モールドコンパウンドの前記高さが約０．３ｍｍ～約０．４ｍｍである、半導体パッケージ。
  8. 請求項６に記載の半導体パッケージであって、
    前記半導体ダイの反対側の前記内部リードフィンガー部分に実装された受動構成要素を更に含み、
    前記受動構成要素が前記内部リードフィンガー部分に接触し電気的に結合され、
    前記受動構成要素が前記モールドコンパウンドによって少なくとも部分的に覆われ、
    前記Ｚ次元における前記モールドコンパウンドの前記高さが約０．５ｍｍ～約１．３ｍｍである、
    半導体パッケージ。
  9. 請求項３に記載の半導体パッケージであって、前記複数のリードの一部分が、前記モールドコンパウンドによって覆われ、前記ボンディング部分を含む遠位足部を形成する屈曲部を含む、半導体パッケージ。
  10. 請求項１に記載の半導体パッケージであって、前記半導体ダイの反対側の前記内部リードフィンガー部分に実装された受動構成要素を更に含む、半導体パッケージ。
  11. 請求項１０に記載の半導体パッケージであって、前記半導体ダイが前記内部リードフィンガー部分を介して前記受動構成要素に電気的に結合される、半導体パッケージ。
  12. 請求項１０に記載の半導体パッケージであって、
    前記リードの前記内部リードフィンガー部分を覆い前記半導体ダイ及び前記受動構成要素を部分的に覆うモールドコンパウンドを更に含み、
    前記受動構成要素が露出された表面を含む、
    半導体パッケージ。
  13. 請求項１に記載の半導体パッケージであって、
    前記半導体ダイが第１の半導体ダイであり、
    前記パッケージが、前記第１の半導体ダイの反対側の前記内部リードフィンガー部分に実装された第２の半導体ダイを更に含む、
    半導体パッケージ。
  14. 請求項１３に記載の半導体パッケージであって、前記第１の半導体ダイが、前記内部リードフィンガー部分を介して前記第２の半導体ダイに電気的に結合される、半導体パッケージ。
  15. 請求項１３に記載の半導体パッケージであって、前記リードの前記内部リードフィンガー部分を覆い前記第１の半導体ダイ及び前記第２の半導体ダイを部分的に覆うモールドコンパウンドを更に含み、
    前記第２の半導体ダイが、露出された表面を含む、
    半導体パッケージ。
  16. 請求項１に記載の半導体パッケージであって、前記複数のリードの前記ボンディング部分及び前記裏側金属層が金属めっきを含む、半導体パッケージ。
  17. 半導体パッケージを製造する方法であって、
    半導体ダイの活性面から延在する金属ピラーを複数のリードの内部リードフィンガー部分に対して配置することであって、前記金属ピラーが前記半導体ダイの機能回路要素への電気的接続を提供することと、
    前記金属ピラーの遠端を前記複数のリードの前記内部リードフィンガー部分に電気的に結合することと、
    前記リードの前記内部リードフィンガー部分を覆い、前記半導体ダイを部分的に覆うように、モールドコンパウンドを成形することと、
    前記複数のリードの各々の露出部分のボンディング部分を前記半導体ダイの不活性面の上に裏側金属層とほぼ平面になるように配置することと、
    を含む、方法。
  18. 請求項１７に記載の方法であって、
    前記複数のリードが、リードフレームアップセットを集合的に形成する屈曲部を含み、
    前記半導体ダイの前記活性面から延在する金属ピラーを前記内部リードフィンガー部分に対して配置することが、前記半導体ダイを前記リードフレームアップセットによって形成されたキャビティ内に配置することを含む、
    方法。
  19. 請求項１７に記載の方法であって、前記成形することの前に、前記半導体ダイの前記不活性面を前記モールドコンパウンドから遮蔽するためにテープを適用することを更に含む、方法。
  20. 請求項１７に記載の方法であって、前記成形することの後に、前記パッケージの外部面面上で前記半導体ダイの前記不活性面を露出させるように前記モールドコンパウンドを除去することを更に含む、方法。
  21. 請求項１７に記載の方法であって、前記成形することの後に、前記複数のリードの前記ボンディング部分と前記裏側金属層とを金属めっきすることを更に含む、方法。
  22. 請求項１７に記載の方法であって、前記金属ピラーの前記遠端を前記複数のリードの前記内部リードフィンガー部分に電気的に結合することが、前記金属ピラーの遠端が前記複数のリードの前記内部リードフィンガー部分に電気的に結合されるように前記金属ピラーをリフローすることを含む、方法。
  23. 請求項１７に記載の方法であって、前記成形することの前に、受動構成要素を前記半導体ダイの反対側の前記内部リードフィンガー部分に実装することを更に含み、
    前記成形することが、前記受動構成要素を少なくとも部分的に覆う、
    方法。
  24. 請求項１７に記載の方法であって、
    前記半導体ダイが第１の半導体ダイであり、
    前記方法が、前記成形することの前に、第２の半導体ダイを前記第１の半導体ダイの反対側の前記内部リードフィンガー部分に実装することを更に含み、
    前記成形することが、前記第２の半導体ダイを少なくとも部分的に覆う、
    方法。
  25. 請求項１７に記載の方法であって、前記成形することの前に、前記ボンディング部分を含む足部を形成するように前記複数のリードの各々の前記露出部分を曲げることを更に含む、方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088055B2 (en) * 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
JP2022074290A (ja) * 2020-11-04 2022-05-18 ローム株式会社 半導体装置
US11942384B2 (en) * 2021-10-29 2024-03-26 Texas Instruments Incorporated Semiconductor package having an interdigitated mold arrangement
US20230178457A1 (en) * 2021-12-08 2023-06-08 Nxp B.V. Semiconductor package having lead frame with semiconductor die and component module mounted on opposite surfaces of the lead frame and methods of manufacture thereof
US20230187321A1 (en) * 2021-12-15 2023-06-15 Nxp Usa, Inc. Leadless semiconductor package with shielded die-to-pad contacts
US20240030115A1 (en) * 2022-07-22 2024-01-25 Stmicroelectronics Pte Ltd Power package with copper plating and molding structure

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3915729A (en) 1974-04-09 1975-10-28 Du Pont High temperature solder pastes
US5965936A (en) 1997-12-31 1999-10-12 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
EP0764345A1 (en) 1995-04-05 1997-03-26 National Semiconductor Corporation Multi-layer lead frame
US6072228A (en) 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
US6462404B1 (en) 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
FR2764114B1 (fr) 1997-06-02 2003-04-25 Sgs Thomson Microelectronics Dispositif semi-conducteur muni d'un dissipateur thermique
US5926695A (en) 1997-06-10 1999-07-20 National Semiconductor Corporation Lead frame incorporating material flow diverters
US6061251A (en) 1997-09-08 2000-05-09 Hewlett-Packard Company Lead-frame based vertical interconnect package
US6078102A (en) 1998-03-03 2000-06-20 Silicon Bandwidth, Inc. Semiconductor die package for mounting in horizontal and upright configurations
US6372579B1 (en) 1999-03-04 2002-04-16 United Microelectronics Corp. Producing laterally diffused metal-oxide semiconductor
TW463346B (en) 1999-05-04 2001-11-11 Sitron Prec Co Ltd Dual-leadframe package structure and its manufacturing method
US6483180B1 (en) 1999-12-23 2002-11-19 National Semiconductor Corporation Lead frame design for burr-free singulation of molded array packages
US6448107B1 (en) 2000-11-28 2002-09-10 National Semiconductor Corporation Pin indicator for leadless leadframe packages
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
JP2004022601A (ja) 2002-06-12 2004-01-22 Mitsubishi Electric Corp 半導体装置
JP4173751B2 (ja) * 2003-02-28 2008-10-29 株式会社ルネサステクノロジ 半導体装置
US6984878B2 (en) 2004-05-24 2006-01-10 Advanced Semiconductor Engineering, Inc. Leadless leadframe with an improved die pad for mold locking
US7256479B2 (en) * 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip
TWI292617B (en) 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
TWI343103B (en) * 2007-06-13 2011-06-01 Siliconware Precision Industries Co Ltd Heat dissipation type package structure and fabrication method thereof
RU2351037C1 (ru) 2007-07-23 2009-03-27 Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") Корпус для полупроводникового прибора свч и способ его изготовления
US7705476B2 (en) * 2007-11-06 2010-04-27 National Semiconductor Corporation Integrated circuit package
US20090160039A1 (en) * 2007-12-20 2009-06-25 National Semiconductor Corporation Method and leadframe for packaging integrated circuits
US8273602B2 (en) * 2008-03-11 2012-09-25 Stats Chippac Ltd. Integrated circuit package system with integration port
RU89283U1 (ru) 2008-04-23 2009-11-27 Общество с ограниченной ответственностью "Интелсоб" (ООО "Интелсоб") Корпус полупроводниковых приборов
US7842541B1 (en) 2008-09-24 2010-11-30 Amkor Technology, Inc. Ultra thin package and fabrication method
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
KR101058621B1 (ko) 2009-07-23 2011-08-22 삼성전기주식회사 반도체 패키지 및 이의 제조 방법
US8222716B2 (en) 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8450149B2 (en) 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US20120326287A1 (en) 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US8203199B2 (en) 2009-12-10 2012-06-19 National Semiconductor Corporation Tie bar and mold cavity bar arrangements for multiple leadframe stack package
CN102194774A (zh) * 2010-03-19 2011-09-21 立锜科技股份有限公司 散热型覆晶封装结构及其应用
US8338945B2 (en) * 2010-10-26 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Molded chip interposer structure and methods
TWI496254B (zh) 2010-11-01 2015-08-11 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
DE102011008952A1 (de) 2011-01-19 2012-07-19 Texas Instruments Deutschland Gmbh Mehrchipmodul, Verfahren zum Betreiben desselben und DC/DC-Wandler
US20120228696A1 (en) 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US8304871B2 (en) 2011-04-05 2012-11-06 Texas Instruments Incorporated Exposed die package for direct surface mounting
US8546925B2 (en) 2011-09-28 2013-10-01 Texas Instruments Incorporated Synchronous buck converter having coplanar array of contact bumps of equal volume
US9412717B2 (en) 2011-11-04 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for molded underfills in flip chip packaging
US20130127029A1 (en) 2011-11-18 2013-05-23 Texas Instruments Incorporated Two level leadframe with upset ball bonding surface and device package
US8951847B2 (en) * 2012-01-18 2015-02-10 Intersil Americas LLC Package leadframe for dual side assembly
US20140063744A1 (en) 2012-09-05 2014-03-06 Texas Instruments Incorporated Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9184121B2 (en) 2014-02-05 2015-11-10 Texas Instruments Incorporated Stacked synchronous buck converter having chip embedded in outside recess of leadframe
JP2018503250A (ja) 2014-12-10 2018-02-01 日本テキサス・インスツルメンツ株式会社 パワー電界効果トランジスタ（ｆｅｔ）、プリドライバ、コントローラ、及び感知レジスタの統合
US11233031B2 (en) 2015-12-09 2022-01-25 Texas Instruments Incorporated Flip-chip on leadframe having partially etched landing sites
US9496208B1 (en) 2016-02-25 2016-11-15 Texas Instruments Incorporated Semiconductor device having compliant and crack-arresting interconnect structure
US11158595B2 (en) 2017-07-07 2021-10-26 Texas Instruments Incorporated Embedded die package multichip module
US11088055B2 (en) 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
US20200194390A1 (en) 2018-12-17 2020-06-18 Texas Instruments Incorporated Package with dual layer routing including ground return path

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