JP2023531339A - 表示パネル及び表示装置 - Google Patents

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Abstract

表示パネル及び表示装置を提供する。表示パネルは、第１表示領域（Ｒ１）と、少なくとも第１表示領域（Ｒ１）の一側に位置する第２表示領域（Ｒ２）と、第１表示領域（Ｒ１）及び第２表示領域（Ｒ２）に位置する複数のサブ画素と、第１表示領域（Ｒ１）に位置する複数の画素群（Ｐ１）であって、複数の画素群（Ｐ１）のうちの少なくとも１つの画素群（Ｐ１）は少なくとも２つのサブ画素を含む複数の画素群（Ｐ１）と、画素回路に第１電圧信号（ＥＬＶＤＤ）を提供するように構成され、複数の第１導線（Ｌ１）及び複数の第２導線（Ｌ２）を含む第１電源線（３１１）とを含み、複数の第１導線（Ｌ１）のうちの少なくとも１つは第１方向（Ｄ１）に沿って延在する第１サブ配線（Ｌ１１１）と、第２方向（Ｄ２）に沿って延在する第２サブ配線（Ｌ１１２）とを含み、第２サブ配線（Ｌ１１２）は複数の第２導線（Ｌ２）のうちの少なくとも１つと電気的に接続される。該表示パネルにより、第１電源線の網状構造の安定性がより高くなり、第１電源線における電圧降下が減少し、それにより、表示パネルの輝度の均一性がより高くなる。

Description

本開示は、２０２０年６月３０日に提出された、中国特許出願第２０２０１０６２１８９０．３号の優先権を主張し、ここで上記中国特許出願に開示されている全内容は引用により本開示の一部として組み込まれている。
本開示の少なくとも１つの実施例は表示パネル及び表示装置に関する。
画面下カメラの設計に基づき、表示パネルは通常、高画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）領域及び低ＰＰＩ領域を含むが、一般的な表示パネルは低ＰＰＩ領域の光透過率が低く、カメラの結像領域での表示効果の向上に不利である。
本開示の少なくとも１つの実施例は表示パネルを提供し、第１表示領域と、少なくとも前記第１表示領域の一側に位置する第２表示領域と、前記第１表示領域及び前記第２表示領域に位置する複数のサブ画素であって、前記第１表示領域のサブ画素の密度は前記第２表示領域のサブ画素の密度未満であり、前記サブ画素は画素回路を含む複数のサブ画素と、前記第１表示領域に位置する複数の画素群であって、前記複数の画素群のうちの少なくとも１つの画素群は少なくとも２つのサブ画素を含む複数の画素群と、前記画素回路に第１電圧信号を提供するように構成される第１電源線と、を含み、前記第１電源線は複数の第１導線と、複数の第２導線とを含み、前記複数の第１導線は前記第２表示領域から前記第１表示領域まで延在し、且つ前記複数の画素群と電気的に接続され、前記複数の第２導線は、前記第１表示領域に位置し、且つ隣接する第１導線の間に位置し、前記複数の第２導線は、第１方向に沿って延在し、隣接する第２導線は前記第１方向に沿って互いに間隔をおいて設置され、前記複数の第２導線は前記複数の画素群と電気的に接続され、前記複数の第１導線のうちの少なくとも１つは、第１方向に沿って延在する第１サブ配線と、前記第２方向に沿って延在する第２サブ配線とを含み、前記第１方向と前記第２方向とは交差し、前記第２サブ配線は前記複数の第２導線のうちの少なくとも１つと電気的に接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記少なくとも２つのサブ画素は、前記第１方向に沿って配置された第１サブ画素及び第２サブ画素を含み、前記複数の第２導線のうちの少なくとも１つは前記第１サブ画素と前記第２サブ画素を電気的に接続し、前記第２サブ配線と前記複数の第２導線は異なる層に位置する。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記サブ画素はさらに発光素子を含み、前記画素回路は第１トランジスタと、第２トランジスタと、ストレージコンデンサとを含み、前記第１トランジスタはそれぞれ前記第２トランジスタと接続され、前記第２トランジスタは前記発光素子と接続され、前記第１トランジスタは導電部を介して接続されている第１活性部及び第２活性部を含む。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第２導線は、前記画素群中の、前記第２導線と重なる１つのサブ画素の前記導電部と第３方向に互いに間隔をおいて設置され、且つ前記第３方向に部分的に重なっている接続アームをさらに含み、前記第３方向は前記第１方向に垂直になり、且つ前記第２方向に垂直になる。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記接続アームの形状はＣ字状を含む。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記複数の画素群は間隔をおいて配置された複数の第１画素群及び複数の第２画素群を含み、隣接する第１画素群と第２画素群とは複数の配線を介して接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルは、接続導線をさらに含み、前記隣接する第１画素群と第２画素群との間の前記複数の配線のうちの少なくとも２つの前記ベース基板での正投影は前記接続導線の前記ベース基板での正投影内にある。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記複数の配線の間に複数の隙間があり、前記複数の隙間のうちの少なくとも１つの隙間の前記ベース基板での正投影は前記接続導線の前記ベース基板での正投影と少なくとも部分的に重なっている。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記画素回路は、それぞれ前記画素回路に第１リセット信号、第２リセット信号、ゲート走査信号、発光制御信号及び初期化信号を提供するように、第１リセット信号線、第２リセット信号線、ゲート線、発光制御信号線及び初期化信号線を含み、前記複数の配線は、前記第１リセット信号線、前記第２リセット信号線、前記ゲート線、前記発光制御信号線、前記初期化信号線及び前記第１導線のうちの少なくとも２つから選択される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記接続導線は、前記接続導線と同じ層に設置され且つ一体的に形成されるストッパを有し、前記サブ画素はさらに発光素子を含み、前記画素回路は第１トランジスタと、第２トランジスタと、ストレージコンデンサとを含み、前記第１トランジスタはそれぞれ前記第２トランジスタ及び前記ストレージコンデンサと接続され、前記第２トランジスタは前記発光素子と接続され、前記第１トランジスタは導電部を介して接続されている第１活性部及び第２活性部を含み、前記ストッパと、前記画素群中の、前記第１導線と重なる１つの画素ユニットの前記導電部とは、前記第３方向に互いに間隔をおいて設置され、且つ前記第３方向に部分的に重なっている。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記接続導線の前記ベース基板での正投影の少なくとも一部は前記隣接する第１画素群及び第２画素群の前記ベース基板での正投影の間に位置する。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１画素群の第１リセット信号線、第２リセット信号線、ゲート線、発光制御信号線、初期化信号線及び第２導線は、前記複数の配線を介してそれぞれ前記第２画素群の第１リセット信号線、第２リセット信号線、ゲート線、発光制御信号線、初期化信号線及び第２導線と接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記接続導線と前記第２導線とは同じ層に位置し且つ一体的に形成され、又は前記接続導線と前記初期化信号線とは同じ層に位置し且つ一体的に形成され、又は前記接続導線と前記第１導線とは同じ層に位置する。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記少なくとも２つのサブ画素はさらに第３サブ画素及び第４サブ画素を含み、前記第３サブ画素及び前記第４サブ画素は、前記第１方向に沿って配置され且つ前記第２方向に沿って前記第１サブ画素及び前記第２サブ画素の一側に位置し、前記複数の第２導線のうちのもう１つと電気的に接続され、且つ前記第２サブ配線は前記複数の第２導線のうちの少なくとも１つと電気的に接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第２サブ配線は、前記第２サブ配線とは異なる層に位置し、且つビアにより接続されるストッパを有し、前記ストッパと、前記画素群中の、前記第１導線と重なる１つの画素ユニットの前記導電部とは、前記第３方向に互いに間隔をおいて設置され、且つ前記第３方向に部分的に重なっている。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１方向は前記第２方向に垂直になる。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記複数の第２導線は前記第１方向に沿って順に配置される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記隣接する第２導線は直接接続しない。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１導線と前記第２導線とは絶縁層を貫通するビアにより接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１電源線はさらに第３導線及び第４導線を含み、前記第３導線は、前記第２方向に沿って延在し、前記第２表示領域から前記第１表示領域まで延在し、前記第２導線は前記第３導線と電気的に接続され、前記第４導線は、前記第２方向に沿って延在し、前記第２導線は前記第４導線と電気的に接続され、前記第４導線の前記第２方向における長さは前記第３導線の前記第２方向における長さ以下である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、隣接する第３導線の間に位置し、前記第２方向に沿って順に配置された複数の第４導線を含み、隣接する第４導線は前記第２方向に互いに間隔をおいて設置される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１導線と前記第３導線とは同じ層に位置し、前記第４導線と前記第３導線とは同じ層に位置する。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１表示領域は隣接する画素群の間に位置する複数の光透過領域を含む。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記複数の画素群及び隣接する画素群に接続された配線は前記複数の光透過領域を取り囲んでいる。
本開示の少なくとも１つの実施例は、本開示のいずれかの実施例に係る表示パネルを含む表示装置をさらに提供する。
例えば、本開示の少なくとも１つの実施例に係る表示装置は、センサをさらに含み、前記センサは、前記表示パネルの一側に設置され、前記センサの前記ベース基板での正投影が前記第１表示領域と少なくとも部分的に重なっている。
本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかに、以下において説明される図面は本開示のいくつかの実施例に過ぎず、本開示を制限するものではない。
図１Ａは本開示のいくつかの実施例に係る表示パネルの模式図である。 図１Ｂは本開示のいくつかの実施例に係る表示パネルの模式図である。 図１Ｃは本開示のいくつかの実施例に係る表示パネルの模式図である。 図２は本開示の少なくとも１つの実施例に係る表示パネルの第２表示領域の模式図である。 図３は本開示の少なくとも１つの実施例に係る表示パネルの第１表示領域の模式図である。 図４は本開示の少なくとも１つの実施例に係る表示パネルにおけるサブ画素及びサブ画素に信号を提供する信号線の模式図である。 図５は本開示の少なくとも１つの実施例に係る表示パネルの模式図である。 図６Ａは本開示のいくつかの実施例に係る画素回路及びその積層構造図である。 図６Ｂは本開示のいくつかの実施例に係る画素回路及びその積層構造図である。 図６Ｃは本開示のいくつかの実施例に係る画素回路及びその積層構造図である。 図６Ｄは本開示のいくつかの実施例に係る画素回路及びその積層構造図である。 図６Ｅは本開示のいくつかの実施例に係る画素回路及びその積層構造図である。 図６Ｆは本開示のいくつかの実施例に係る画素回路及びその積層構造図である。 図７は本開示の少なくとも１つの実施例に係る表示パネルの模式図である。 図８Ａは図７に示される領域Ａ１１の拡大後の模式図である。 図８Ｂは図７に示される領域Ａ１２の拡大後の模式図である。 図８Ｃは図７に示される表示パネルの半導体パターンの平面図である。 図９は図７に示される表示パネルの第１導電性パターン層の平面図である。 図１０は図７に示される表示パネルの第２導電性パターン層の平面図である。 図１１は図７に示される表示パネルの第３導電性パターン層の平面図である。 図１２は本開示の少なくとも１つの実施例に係る他の表示パネルの平面図である。 図１３は図１２に示される領域Ａ２１の拡大後の模式図である。 図１４は図１２に示される表示パネルの半導体パターンの平面図である。 図１５は図１２に示される表示パネルの第１導電性パターン層の平面図である。 図１６は図１２に示される表示パネルの第２導電性パターン層の平面図である。 図１７は図１２に示される表示パネルの第３導電性パターン層の平面図である。 図１８は本開示の少なくとも１つの実施例に係る別の表示パネルの模式図である。 図１９は図１８に示される表示パネルの半導体パターンの平面図である。 図２０は図１８に示される表示パネルの第１導電性パターン層の平面図である。 図２１は図１８に示される表示パネルの第２導電性パターン層の平面図である。 図２２は図１８に示される表示パネルの第３導電性パターン層の平面図である。 図２３は本開示の少なくとも１つの実施例に係る表示パネルの画素回路の断面模式図である。 図２４は本開示の少なくとも１つの実施例に係る表示パネルの断面模式図である。 図２５は本開示の少なくとも１つの実施例に係る表示装置の模式図である。
本開示の実施例の目的、技術案及び利点をより明確に説明するために、以下、本開示の実施例の図面を参照しながら本開示の実施例の技術案を明確で、完全に説明する。明らかに、説明される実施例は本開示の一部の実施例に過ぎず、全ての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な労働を必要とせずに得たすべての他の実施例は、いずれも本開示の保護範囲に属する。
特に定義されていない限り、本開示において使用される技術用語及び科学用語は本開示の当業者が理解できる通常の意味であるべきである。本開示において使用される「第１」、「第２」及び類似する用語は、いかなる順序、数又は重要性も示さず、異なる構成要素を区別するためにのみ使用される。同様に、「含む」又は「備える」などの類似する用語は、該用語の前に示される素子又は要素が該用語の後に挙げられた素子又は要素及びその同等物をカバーするが、その他の素子又は要素を排除しないことを意味する。「接続」又は「結合」などの類似する用語は、物理的又は機械的接続に限定されず、直接又は間接的な電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すのみに用いられ、説明対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する可能性がある。
人々は自分撮りを愛するため、フロントカメラが存在する必要があるが、フロントカメラ及びセンサが一部の空間を占有し、従来、フロントカメラの配置方法については、ノッチスクリーン又は水滴型ノッチスクリーン、又はＡＡ孔（Ａｃｔｉｖｅ Ａｒｅａ、アクティブ領域）を使用し、すなわち、ＡＡ領域内に孔を開き、カメラ用孔及びセンサの両方をＡＡ領域内に配置する。しかしながら、これら２つの方法はどちらもフルスクリーンのニーズを満たすことができない。従って、画面下カメラ技術を選択して、画素密度を変更することでスクリーンの開口率を向上させ、カメラをスクリーンの下方に配置することで、フルスクリーン表示の完全性が損なわれない。
ベゼルレスなフルスクリーン設計を実現するために、画面下カメラ技術を使用しなければならず、この場合、表示パネルの開口率を大きくする必要がある。従って、上記ニーズを満たすことを前提に、表示パネルの表示効果を確保するように、如何に表示パネルの構造を設定するかは解決を急ぐべき問題となっている。
本開示の少なくとも１つの実施例は表示パネルを提供し、第１表示領域と、少なくとも第１表示領域の一側に位置する第２表示領域と、第１表示領域及び第２表示領域に位置する複数のサブ画素であって、第１表示領域のサブ画素の密度は第２表示領域のサブ画素の密度未満であり、サブ画素は画素回路を含む複数のサブ画素と、第１表示領域に位置する複数の画素群であって、複数の画素群のうちの少なくとも１つの画素群は少なくとも２つのサブ画素を含む複数の画素群と、画素回路に第１電圧信号を提供するように構成される第１電源線であって、第１電源線は複数の第１導線及び複数の第２導線を含み、複数の第１導線は、第２表示領域から第１表示領域まで延在し、且つ複数の画素群と電気的に接続され、複数の第２導線は、前記第１表示領域に位置し、且つ隣接する第１導線の間に位置し、複数の第２導線は第１方向に沿って延在し、隣接する第２導線は第１方向に沿って互いに間隔をおいて設置され、複数の第２導線は複数の画素群と電気的に接続される第１電源線と、含み、複数の第１導線のうちの少なくとも１つは第１方向に沿って延在する第１サブ配線と、第２方向に沿って延在する第２サブ配線とを含み、第１方向と第２方向とは交差し、第２サブ配線は前記複数の第２導線のうちの少なくとも１つと電気的に接続される。
本開示の実施例に係る表示パネルにより、第１電源線の網状構造の安定性が高くなり、第１電源線における電圧降下が減少し、それにより、表示パネルの輝度の均一性がより高くなり、それにより、カメラの結像領域での表示効果が向上する。
以下、図面を参照しながら本開示の実施例を詳細に説明する。
一般的な表示パネルにおいて、高ＰＰＩ領域でも低ＰＰＩ領域でも、第１電源線はいずれも網状構造を使用する。第１電源線の網状構造の安定性を高くし、第１電源線における電圧降下を減少させ、表示パネルの輝度の均一性をより高くし、それによりカメラの結像領域での表示効果を向上させるために、本開示の実施例に係る表示パネルは、低ＰＰＩ領域の信号線を最適化し、例えば、本開示の実施例では、網状の第１電源線の水平及び垂直に配置された導線を最適化する。
図１Ａ～図１Ｃは本開示のいくつかの実施例に係る表示パネルの模式図である。図１Ａ～図１Ｃに示すように、表示パネルは第１表示領域Ｒ１及び第２表示領域Ｒ２を含む。第１表示領域Ｒ１は低画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）領域であり、第２表示領域Ｒ２は高ＰＰＩ領域である。第１表示領域Ｒ１は部分光透過領域である。図１Ａ～図１Ｃに示すように、第２表示領域Ｒ２は少なくとも第１表示領域Ｒ１の一側に位置する。図１Ａ、及び図１Ｂに示される表示パネルはさらに第３領域Ｒ３を含む。カメラのようなセンサは、第１表示領域Ｒ１に設置されてもよく（図１Ｃを参照）、又は第１表示領域Ｒ１及び第３領域Ｒ３に設置されてもよい（図１Ａ、及び図１Ｂを参照）。図１Ａ、及び図１Ｂに示される第３領域Ｒ３は孔開き領域であってもよく、すなわち、第３領域Ｒ３に対応する位置の材料が除去され、貫通孔が形成される。センサは環境光を受けることができる。センサはカメラであることを例として、画面下カメラを実現することで、スクリーンを正常に使用する場合、センサに対応する第１表示領域は画面を正常に表示できるが、カメラで撮影する場合、第１表示領域は環境光を透過させ、正常な使用をサポートすることができる。例えば、センサは表示パネルの非表示側に設置される。センサは画面下デバイスとも呼ばれる。
図１Ａは複数のゲート線１１３及び複数のデータ線３１３をさらに示す。複数のゲート線１１３は第１ゲート線ＧＬ１を含み、複数のデータ線３１３は第１データ線ＤＬ１を含む。第１ゲート線ＧＬ１は第２表示領域Ｒ２から第１表示領域Ｒ１まで延在する。第１データ線ＤＬ１は第１表示領域Ｒ１から第２表示領域Ｒ２まで延在する。本開示の実施例では、ある素子が第１表示領域Ｒ１から第２表示領域Ｒ２まで延在するということは、該素子が第１表示領域Ｒ１及び第２表示領域Ｒ２に位置すると理解してもよく、ある素子が第２表示領域Ｒ２から第１表示領域Ｒ１まで延在するように理解してもよい。図示を明確にするために、図１Ａはいくつかのゲート線１１３及びいくつかのデータ線３１３を例示的に示し、ゲート線１１３及びデータ線３１３の数は必要に応じて決定されてもよい。複数のゲート線１１３と複数のデータ線３１３とは互いに交差し且つ互いに絶縁されている。
図２は本開示の少なくとも１つの実施例に係る表示パネルの第２表示領域の模式図である。図３は本開示の少なくとも１つの実施例に係る表示パネルの第１表示領域の模式図である。図２、及び図３に示すように、表示パネルは複数のサブ画素Ｐ０を含み、複数のサブ画素Ｐ０は第１サブ画素１０１、第２サブ画素１０２、第３サブ画素１０３及び第４サブ画素１０４を含む。例えば、該表示パネルは複数の画素群Ｐ１を含み、第１表示領域Ｒ１に位置し、複数の画素群Ｐ１のうちの少なくとも１つの画素群Ｐ１は少なくとも２つのサブ画素を含む。例えば、いくつかの実施例では、１つの画素群Ｐ１は４つのサブ画素を含んでもよく、例えば、図３に示すように、１つの第１サブ画素１０１、１つの第２サブ画素１０２、１つの第３サブ画素１０３及び１つの第４サブ画素１０４は１つの画素群Ｐ１を構成し、例えば、別のいくつかの例では、１つの画素群Ｐ１は２つのサブ画素を含んでもよく、例えば、図５に示すように、１つの第１サブ画素１０１及び１つの第２サブ画素１０２は１つの画素群Ｐ１を構成し、例えば、１つの画素群Ｐ１はさらに３つのサブ画素を含んでもよく（図１８を参照）、本開示の実施例はここで制限しない。例えば、１つの画素群Ｐ１は１つの繰り返し単位であり、第２表示領域Ｒ２にアレイ状に配置されている。図３に示すように、第１表示領域Ｒ１において、１つの画素群Ｐ１は１つの画素島Ｐ１とも呼ばれ、以下の実施例はこれと同じであり、詳細な説明は省略する。第１表示領域Ｒ１は隣接する画素島Ｐ１の間に位置する複数の光透過領域Ｒ０を含む。光透過領域Ｒ０は環境光を透過させることができる。例えば、光透過領域Ｒ０はベース基板と、ベース基板上に位置する透明絶縁層を含んでもよく、光透過領域Ｒ０は遮光構造がなく、例えば、金属配線がない。例えば、光透過領域Ｒ０は４つの隣接する画素島Ｐ１で囲まれた領域内に位置するが、これに制限されない。例えば、図３に示すように、隣接する画素島Ｐ１は間隔をおいて設置される。
例えば、複数の光透過領域Ｒ０のそれぞれの長さは１つのサブ画素の長さと略同じである。例えば、画素群及び隣接する画素群に接続された配線は複数の光透過領域Ｒ０を取り囲む。
例えば、図７に示される例では、１つの画素島はさらに２つのサブ画素を含んでもよく、例えば、第１サブ画素１０１及び第２サブ画素１０２を含み、例えば、第１サブ画素１０１は赤色サブ画素であり、第２サブ画素１０２は緑色サブ画素であり、例えば、図１８に示される実施例では、１つの画素島Ｐ１はさらに３つのサブ画素を含んでもよく、例えば、第１サブ画素１０１、第２サブ画素１０２、第３サブ画素１０３を含み、例えば、第１サブ画素１０１は赤色サブ画素であり、第２サブ画素１０２は緑色サブ画素であり、第３サブ画素１０３は青色サブ画素であり、例えば、該３つのサブ画素は一行に位置し、例えば、図１２に示される例では、１つの画素島はさらに４つのサブ画素を含んでもよく、例えば、第１サブ画素１０１、第２サブ画素１０２、第３サブ画素１０３及び第４サブ画素１０４を含み、例えば、第１サブ画素１０１は赤色サブ画素であり、第２サブ画素１０２は緑色サブ画素であり、第３サブ画素１０３は青色サブ画素であり、第４サブ画素１０４は緑色サブ画素であり、他の実施例では、画素群は他の色の画素ユニットを使用してもよい。もちろん、他の実施例では、表示パネルにおける複数のサブ画素Ｐ０の配置態様も図２、及び図３に示されるものに制限されない。本開示の実施例はこれに対して制限しない。
図２及び図３に示すように、複数のサブ画素Ｐ０は第１表示領域Ｒ１及び第２表示領域Ｒ２に位置し、第１表示領域Ｒ１の画素ユニットの密度は第２表示領域Ｒ２の画素ユニットの密度未満である。又は、第１表示領域Ｒ１のサブ画素の密度は第２表示領域Ｒ２のサブ画素の密度未満である。図３に示される第１表示領域Ｒ１における画素ユニットの密度は第２表示領域Ｒ２における画素ユニットの密度の４分の１である。すなわち、図３に示される第１表示領域Ｒ１におけるサブ画素の密度は第２表示領域Ｒ２におけるサブ画素の密度の４分の１である。第１表示領域Ｒ１における光透過領域Ｒ０及び画素ユニットの配置形態は図３に示されるものに制限されず、必要に応じて設定されてもよい。例えば、他の実施例では、第１表示領域Ｒ１におけるサブ画素の密度は第２表示領域Ｒ２におけるサブ画素の密度の２分の１、３分の１、６分の１又は８分の１など４分の１とは異なる他の数値であってもよく、本開示の実施例はこれに対して制限しない。
例えば、図１Ａ、及び図３に示すように、表示パネルはさらにゲート線１１３及びデータ線３１３を含む。ゲート線１１３とデータ線３１３とは互いに絶縁されている。各ゲート線１１３は一行のサブ画素を接続し、各データ線３１３は一列のサブ画素を接続する。例えば、ゲート線１１３は一行のサブ画素に走査信号を提供するように構成される。
例えば、図１Ａ、及び図３に示すように、データ線３１３は第１データ線ＤＬ１を含む。第１データ線ＤＬ１は少なくとも第１表示領域Ｒ１に位置する。例えば、第１データ線ＤＬ１は第１表示領域Ｒ１から第２表示領域Ｒ２まで延在する。
例えば、図１Ａ、及び図３に示すように、ゲート線は第１ゲート線ＧＬ１を含み、第１ゲート線ＧＬ１は第２表示領域Ｒ２から第１表示領域Ｒ１まで延在する。図３に示すように、光透過領域Ｒ０は２つの隣接する第１ゲート線ＧＬ１、及び２つの隣接する第１データ線ＤＬ１で囲まれてなり、これに制限されない。
図４は本開示の一実施例に係る表示パネルにおけるサブ画素及びサブ画素に信号を提供する信号線の模式図である。図４に示すように、表示パネルは複数のサブ画素Ｐ０を含み、各サブ画素Ｐ０は発光素子ＥＭＣと、発光素子ＥＭＣに駆動電流を提供する画素回路１０とを含み、発光素子ＥＭＣとは、電界発光素子であってもよく、例えば、有機発光ダイオード（ＯＬＥＤ）であってもよい有機電界発光素子である。
図４に示すように、表示パネルはさらに初期化信号線２１０、発光制御信号線１１０、データ線３１３、第１電源線３１１及び第２電源線３１２を含む。例えば、ゲート線１１３は画素回路１０に走査信号ＳＣＡＮを提供するように構成される。発光制御信号線１１０はサブ画素Ｐ０に発光制御信号ＥＭを提供するように構成される。データ線３１３は画素回路１０にデータ信号ＤＡＴＡを提供するように構成され、第１電源線３１１は画素回路１０に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源線３１２は画素回路１０に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、且つ第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳよりも大きい。初期化信号線２１０は画素回路１０に初期化信号Ｖｉｎｔを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、その値については、例えば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間にあってもよいが、これに制限されず、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下であってもよい。例えば、画素回路１０は走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭなどの信号により制御されて、発光素子ＥＭＣを発光駆動するように、駆動電流を出力する。図４に示すように、発光素子ＥＭＣは画素電極Ｅ１及び共通電極Ｅ２を含む。画素電極Ｅ１は画素回路１０と接続され、共通電極Ｅ２は第２電源線３１２と接続される。
図５は本開示のいくつかの実施例に係る表示パネルの模式図である。ただし、図５において、１つの画素島Ｐ１は２つのサブ画素を含むことを例として説明するが、各画素島Ｐ１は３つ又は４つのサブ画素を含んでもよく、その具体的な接続関係はこれと類似し、ここで詳細な説明は省略し、本開示の実施例はこれに対して制限しない。
図５に示すように、第１電源線３１１は複数の第１導線Ｌ１及び複数の第２導線Ｌ２を含む。例えば、第１電源線３１１はさらに複数の第３導線Ｌ３を含んでもよい。例えば、第１導線Ｌ１は第２表示領域Ｒ２から第１表示領域Ｒ１まで延在し、且つ複数の画素群（すなわち、画素島）Ｐ１と電気的に接続される。複数の第２導線Ｌ２は第１表示領域Ｒ１に位置し、且つ隣接する第１導線Ｌ１の間に位置し、各第２導線Ｌ２は第１方向Ｄ１に沿って延在し、且つ複数の第２導線Ｌ２は複数の画素群Ｐ１と電気的に接続される。例えば、第３導線Ｌ３は少なくとも第１表示領域Ｒ１に位置し、例えば、第３導線Ｌ３は第２表示領域Ｒ２から第１表示領域Ｒ１まで延在し、第３導線Ｌ３は第２方向Ｄ２に沿って延在し、第１方向Ｄ１と第２方向Ｄ２とは交差し、且つ隣接する第２導線Ｌ２は第１方向Ｄ１に沿って互いに間隔をおいて設置され、隣接する第２導線Ｌ２同士は第１導線Ｌ１を介して接続され、且つ第１電圧信号ＥＬＶＤＤを受信するように第３導線Ｌ３と接続される。例えば、第１方向Ｄ１は第２方向Ｄ２に垂直になるが、これに制限されない。例えば、第１導線Ｌ１は第１方向Ｄ１に沿って延在する。例えば、本開示の実施例では、第２導線Ｌ２は第１表示領域Ｒ１にのみ位置する。本開示の実施例では、ある方向に沿って延在する素子は必ずしも直線ではなく、曲線又は折れ線の部分を有してもよく、例えば、ある素子の延在方向とは、該素子の大まかな延在傾向であり、例えば、該素子の各部分は必ずしも該方向に沿って延在するとは限らない。
例えば、図５に示すように、第１導線Ｌ１及び第２導線Ｌ２はそれぞれ隣接する２つの画素島Ｐ１中の、対応する行に位置するサブ画素と接続されるが、これに制限されず、他の実施例では、画素島Ｐ１はさらに２行又は２行以上のサブ画素を含んでもよい。例えば、図６Ａ～図６Ｅに示すように、画素島Ｐ１は少なくとも１行の２つの画素ユニットを含み、第２導線Ｌ２は該１行の２つの画素ユニットと重なっている。例えば、図５に示すように、第１導線Ｌ１は隣接する２つの画素島Ｐ１の間に位置し、隣接する２つの画素島Ｐ１とそれぞれ重なる第２導線Ｌ２は第１導線Ｌ１介して接続される。
例えば、図５に示すように、複数の第２導線Ｌ２は第１方向Ｄ１に沿って順に配置される。例えば、図５に示すように、隣接する第２導線Ｌ２は直接接続せず、例えばジャンパーの方式で接続され、すなわち異なる層に位置する第１導線Ｌ１を介して接続され、それにより、第１電源線の網状構造の安定性が高くなり、第１電源線における電圧降下が減少し、それにより、表示パネルの輝度の均一性がより高くなる。もちろん、隣接する第２導線Ｌ２は直接接続されてもよく、本開示の実施例はこれに対して制限しない。
例えば、図５に示すように、第１表示領域の光透過率を向上させるために、第１導線Ｌ１の第１表示領域Ｒ１に位置する部分の第１方向Ｄ１における長さは第２導線Ｌ２の第１方向Ｄ１における長さよりも長い。
例えば、図５に示すように、第１電源線３１１はさらに第４導線Ｌ４を含み、第４導線Ｌ４は第２方向Ｄ２に沿って延在し、第１電圧信号ＥＬＶＤＤを受信するように、第２導線Ｌ２は第４導線Ｌ４と接続され、第４導線Ｌ４の第２方向Ｄ２における長さは第３導線Ｌ３の第２方向Ｄ２における長さ以下である。図５に示される表示パネルでは、第４導線Ｌ４の第２方向Ｄ２における長さは第３導線Ｌ３の第２方向Ｄ２における長さ未満である。
例えば、図５に示すように、さらに第１表示領域の光透過率を向上させるために、複数の第４導線Ｌ４を提供し、複数の第４導線Ｌ４は第２方向Ｄ２に沿って順に配置され、隣接する第４導線Ｌ４は第２方向Ｄ２に互いに間隔をおいて設置される。例えば、図５に示すように、複数の第４導線Ｌ４１は第３導線Ｌ３１と第３導線Ｌ３２との間に位置し、第３導線Ｌ３１及び第３導線Ｌ３２は隣接する第３導線Ｌ３である。図５は５つの第４導線Ｌ４１を示すが、隣接する第３導線Ｌ３の間に位置する第４導線Ｌ４の数は図に示されるものに制限されず、必要に応じて設定されてもよい。複数の第４導線Ｌ４は第２方向Ｄ２に互いに間隔をおいて設置されるため、一般的な表示パネルにおける一部の第１電源線の、第２方向に沿って設置された部分が除去されることに相当し、それにより、配線が減少し、配線空間が最適化され、光の透過率が向上する。
例えば、図５に示すように、第１電源線３１１はさらに第５導線Ｌ５を含み、第５導線Ｌ５は、第１方向Ｄ１に沿って延在し、第２表示領域Ｒ２に位置し、それに隣接する第２導線Ｌ２と第１方向Ｄ１に沿って互いに間隔をおいて設置される。それにより、第１表示領域と第２表示領域との境界位置では、配線が減少し、光の透過率が向上する。
本開示の実施例では、各画素島に含まれる画素ユニットの数及び画素ユニットの配置態様について限定しない。
図５に示すように、表示パネルにおいて、第１電源線３１１はさらに複数の第６導線Ｌ６を含み、第６導線Ｌ６は、第２表示領域Ｒ２に位置し、第２方向Ｄ２に沿って延在する。第２表示領域Ｒ２において、複数の第５導線Ｌ５と複数の第６導線Ｌ６とは交差して設置される。本開示の実施例では、第５導線Ｌ５及び第６導線Ｌ６はいずれも第２表示領域Ｒ２にのみ位置する。
図５に示すように、同じゲート線１１３は第１表示領域Ｒ１の両側の第２表示領域内に位置するサブ画素と第１表示領域Ｒ１内に位置するサブ画素とを接続して、一行のサブ画素を構成する。本開示の実施例では、第１導線の形態について限定せず、第２表示領域Ｒ２から第１表示領域Ｒ１まで延在すればよい。図５における第１電源線は本開示の他の実施例における第１電源線で置換されてもよい。且つ、ゲート線１１３の延在形態は図５に示されるものに制限されず、ゲート線１１３の配置形態により、第２表示領域Ｒ２における画素と第１表示領域Ｒ１における画素とが接続できればよい。例えば、第１表示領域Ｒ１において、隣接する２つの画素島の対応する行のサブ画素のゲート線は第７導線Ｌ７（すなわちジャンパーの方式）を介して接続され、もちろん、隣接する２つの画素島の対応する行のサブ画素のゲート線は直接接続されてもよく、本開示の実施例はこれに対して制限しない。
例えば、残りの信号線（例えば、初期化信号Ｖｉｎｔを提供する初期化信号線、発光制御信号ＥＭを提供する発光制御信号線）と１つの画素島Ｐ１との対応関係は図５に示すとおりであり、本開示の実施例はこれに対して制限せず、ここで詳細な説明は省略する。
例えば、図５に示される表示パネルでは、第１導線と２つの隣接する第２導線とは、例えば絶縁層を貫通するビアにより接触する。
例えば、本開示の実施例では、一行のサブ画素は同じゲート線１１３に接続されたサブ画素であり、一列のサブ画素は同じデータ線３１３に接続されたサブ画素である。本開示の実施例では、第１導線Ｌ１、第２導線Ｌ２、及び第５導線Ｌ５はいずれも行方向（すなわち第１方向Ｄ１）に沿って延在し、第３導線Ｌ３、第４導線Ｌ４及び第６導線Ｌ６は列方向（すなわち第２方向Ｄ２）に沿って延在することを例として説明するが、これに制限されない。他の実施例では、第１導線Ｌ１、第２導線Ｌ２、及び第５導線Ｌ５はいずれも列方向に沿って延在し、第３導線Ｌ３、第４導線Ｌ４及び第６導線Ｌ６は行方向に沿って延在してもよく、これに対応して、第２方向Ｄ２と第１方向Ｄ１も互いに置き換わる。
図５において、画素島が２つのサブ画素（例えば、一行のサブ画素）を含むことを例とし、他の実施例では、画素島は３つ又は３つ以上（例えば、２行のサブ画素）のサブ画素を含んでもよく、この場合、上記複数の第２導線は１つの画素島における同じ行のサブ画素と接続された第２導線として理解されてもよい。第１導線Ｌ１、第２導線Ｌ２、及び第５導線Ｌ５はいずれも列方向に沿って延在し、第３導線Ｌ３、第４導線Ｌ４及び第６導線Ｌ６は行方向に沿って延在する場合、上記複数の第２導線は１つの画素島における同じ列のサブ画素と接続された第２導線として理解されてもよい。
以下、図６Ａ～図２４を参照しながら、本開示のいくつかの実施例について説明する。図６Ａ～図２４において、７Ｔ１Ｃの画素回路を例として説明する。
図６Ａは本開示の一実施例に係る表示パネルの画素回路の原理図である。図６Ｂは本開示の一実施例に係る表示パネルにおける半導体パターンの平面図である。図６Ｃは本開示の一実施例に係る表示パネルにおける第１導電性パターン層の平面図である。図６Ｄは本開示の一実施例に係る表示パネルにおける第２導電性パターン層の平面図である。図２３は本開示の一実施例に係る表示パネルの断面模式図である。図２４は本開示の一実施例に係る表示パネルの断面模式図である。本開示の実施例では、図示を明確にするために、平面図において、絶縁層はビアの形態で示され、絶縁層自体は透明化処理される。
ただし、図６Ｂ－図６Ｆはそれぞれ２つのサブ画素を含む画素回路の階層構造図であり、ただし、より多い又はより少ないサブ画素を含んでもよく、画素回路の構造は図６Ｂ－図６Ｆに示される画素のうちの１つの画素のレイアウトで設計されてもよく、本開示の実施例はこれに対して制限しない。例えば、図６Ｆにおいて、第１サブ画素１０１の画素構造を例として説明し、第２サブ画素、第３サブ画素及び第４サブ画素のような残りのサブ画素の画素構造はこれと類似し、詳細な説明は省略する。
例えば、図６Ａに示すように、ゲート線１１３は画素回路１０に走査信号ＳＣＡＮを提供するように構成される。発光制御信号線１１０はサブ画素Ｐ０に発光制御信号ＥＭを提供するように構成される。データ線３１３は画素回路１０にデータ信号ＤＡＴＡを提供するように構成され、第１電源線３１１は画素回路１０に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源線３１２は画素回路１０に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、且つ第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳよりも大きい。初期化信号線２１０は画素回路１０に初期化信号Ｖｉｎｔを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、その値については、例えば第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間にあってもよいが、これに制限されず、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下であってもよい。例えば、画素回路は走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭなどの信号により制御されて、発光素子２０を発光駆動するように、駆動電流を出力する。発光素子２０は、対応する画素回路１０の駆動下で、赤色光、緑色光、青色光、又は白色光などを発する。
図６Ａに示すように、該画素回路１０は駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７及びストレージコンデンサＣ１を含む。駆動トランジスタＴ１は発光素子２０と電気的に接続されて、走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳなどの信号により制御されて、発光素子２０を発光駆動するように、駆動電流を出力する。
例えば、本開示の実施例に係る表示パネルはさらにデータ駆動回路及び走査駆動回路を含む。データ駆動回路は制御回路の命令に応じてサブ画素Ｐ０にデータ信号ＤＡＴＡを提供するように構成され、走査駆動回路は制御回路の命令に応じてサブ画素Ｐ０に発光制御信号ＥＭ、走査信号ＳＣＡＮ、第１リセット制御信号ＲＳＴ１及び第２リセット信号ＲＳＴ２などの信号を提供するように構成される。例えば、制御回路は外部集積回路（ＩＣ）を含むが、これに制限されない。例えば、走査駆動回路は該表示パネルに取り付けられたＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）構造であるか、又は該表示パネルとボンディング（Ｂｏｎｄｉｎｇ）された駆動チップ（ＩＣ）構造である。例えば、異なる駆動回路でそれぞれ発光制御信号ＥＭ及び走査信号ＳＣＡＮを提供してもよい。例えば、表示パネルは、上記電圧信号を提供するように、電源（図示せず）をさらに含み、必要に応じて電圧源又は電流源であってもよく、前記電源はそれぞれ第１電源線３１１、第２電源線３１２、及び初期化信号線２１０を介してサブ画素Ｐ０に第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、及び初期化信号Ｖｉｎｔなどを提供するように構成される。
図６Ａに示すように、ストレージコンデンサＣ１の第２極Ｃ１２は第１電源線３１１と電気的に接続され、ストレージコンデンサＣ１の第１極Ｃ１１は閾値補償トランジスタＴ３の第２極Ｔ３２と電気的に接続される。データ書込みトランジスタＴ２のゲートＴ２０はゲート線１１３と電気的に接続され、データ書込みトランジスタＴ２の第１極Ｔ２１及び第２極Ｔ２２はそれぞれデータ線３１３、駆動トランジスタＴ１の第１極Ｔ１１と電気的に接続される。閾値補償トランジスタＴ３のゲートＴ３０はゲート線１１３と電気的に接続され、閾値補償トランジスタＴ３の第１極Ｔ３１は駆動トランジスタＴ１の第２極Ｔ１２と電気的に接続され、閾値補償トランジスタＴ３の第２極Ｔ３２は駆動トランジスタＴ１のゲートＴ１０と電気的に接続される。
例えば、図６Ａに示すように、第１発光制御トランジスタＴ４のゲートＴ４０及び第２発光制御トランジスタＴ５のゲートＴ５０はいずれも発光制御信号線１１０と接続される。
例えば、図６Ａに示すように、第１発光制御トランジスタＴ４の第１極Ｔ４１及び第２極Ｔ４２はそれぞれ第１電源線３１１及び駆動トランジスタＴ１の第１極Ｔ１１と電気的に接続される。第２発光制御トランジスタＴ５の第１極Ｔ５１及び第２極Ｔ５２はそれぞれ駆動トランジスタＴ１の第２極Ｔ１２、発光素子２０の画素電極Ｅ１（ＯＬＥＤの陽極であり得る）と電気的に接続される。発光素子２０の共通電極Ｅ２（陰極のようなＯＬＥＤの共通電極であり得る）は第２電源線３１２と電気的に接続される。
例えば、図６Ａに示すように、第１リセットトランジスタＴ６のゲートＴ６０は第１リセット制御信号線１１１と電気的に接続され、第１リセットトランジスタＴ６の第１極Ｔ６１は初期化信号線２１０（第１初期化信号線２１１）と電気的に接続され、第１リセットトランジスタＴ６の第２極Ｔ６２は駆動トランジスタＴ１のゲートＴ１０と電気的に接続される。第２リセットトランジスタＴ７のゲートＴ７０は第２リセット制御信号線１１２と電気的に接続され、第２リセットトランジスタＴ７の第１極Ｔ７１は初期化信号線２１０（第２初期化信号線２１２）と電気的に接続され、第２リセットトランジスタＴ７の第２極Ｔ７２は発光素子２０の画素電極Ｅ１と電気的に接続される。
図６Ｂは半導体パターンＳＣＰを示し、図６Ｃは第１導電性パターン層ＬＹ１を示し、第１導電性パターン層ＬＹ１と半導体パターンＳＣＰとの間には第１ゲート絶縁層が設置される。第１導電性パターン層ＬＹ１をマスクとして半導体パターンＳＣＰをドーピングすることで、半導体パターンＳＣＰの第１導電性パターン層ＬＹ１に被覆されていない領域が半導体特性を保持して、薄膜トランジスタのチャネルが形成され、半導体パターンＳＣＰの第１導電性パターン層ＬＹ１に被覆された領域が導電化され、薄膜トランジスタのソース又はドレインが形成される。図６Ａは半導体パターンＳＣＰが部分的に導電化された後に形成される活性層ＡＬＴを示す。
図６Ｃに示すように、第１導電性パターン層ＬＹ１は第１リセット制御信号線１１１、第２リセット制御信号線１１２、発光制御信号線１１０、ゲート線１１３及びストレージコンデンサＣ１の第１極Ｃ１１を含む。図６Ｃは第１データ線ＤＬ１の第１部分ＤＬ１１（導線１１４）をさらに示す。例えば、図７に示すように、本開示の実施例では、現在の行のゲート線１１３はさらに同じ行に位置する第２リセット制御信号線１１２と接続される。
図６Ｄは第２導電性パターン層ＬＹ２を示し、第２導電性パターン層ＬＹ２と第１導電性パターン層ＬＹ１との間には第２ゲート絶縁層が設置される。第２導電性パターン層ＬＹ２はストッパＢＫ０、ストッパＢＫ１、初期化信号線２１０及びストレージコンデンサＣ１の第２極Ｃ１２を含む。１つの画素島の２つのサブ画素のストレージコンデンサＣ１の第２極Ｃ１２が一体的に形成されて第２導線Ｌ２として使用される。ストレージコンデンサＣ１の第２極Ｃ１２は開口ＯＰＮがある。層間絶縁層は第２導電性パターン層ＬＹ２と第３導電性パターン層ＬＹ３との間に位置する。第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層、第１導電性パターン層ＬＹ１、第２導電性パターン層ＬＹ２及び第３導電性パターン層ＬＹ３は本分野の説明を参照すればよく、ここで詳細な説明は省略する。
図６Ｅは第３導電性パターン層ＬＹ３を示し、第３導電性パターン層ＬＹ３は第１導線Ｌ１、第３導線Ｌ３（第１電源線３１１の一部）、第４導線Ｌ４（第１電源線３１１の一部）、データ線の第２部分ＤＬ１２（データ線３１３の一部）、第１接続電極３１ａ、第２接続電極３１ｂ、第３接続電極３１ｃ及び第４接続電極３１ｄを含む。
例えば、図６Ｅに示すように、複数の第１導線Ｌ１のうちの少なくとも１つは第１方向Ｄ１に沿って延在する第１サブ配線Ｌ１１１と、第２方向Ｄ２に沿って延在する第２サブ配線Ｌ１１２とを含み、第２サブ配線Ｌ１１２は複数の第２導線Ｌ２のうちの少なくとも１つと電気的に接続される。例えば、図１１に示すように、第２サブ配線Ｌ１１２は隣接する画素島における対応する行の第２導線Ｌ２と電気的に接続される。例えば、図１３、及び図１７に示すように、第２サブ配線Ｌ１１２は１つの画素島における２つの第２導線Ｌ２及び該画素島に隣接する画素島における２つの第２導線Ｌ２と電気的に接続される。本開示の実施例はこれに対して制限しない。
例えば、第２サブ配線Ｌ１１２は層間絶縁層を貫通するビアによりストッパＢＫ０と接続され、層間絶縁層を貫通するビアにより第２導線Ｌ２と接続される。
図６Ｆは図６Ｂ－図６Ｅの積層構造図である。図６Ｂ－図８Ａに示すように、データ線３１３はビアによりデータ書込みトランジスタＴ２の第１極Ｔ２１と電気的に接続され、第１電源線３１１はビアにより第１発光制御トランジスタＴ４の第１極Ｔ４１と電気的に接続され、第１電源線３１１はビアによりストレージコンデンサＣ１の第２極Ｃ１２と電気的に接続され、第１電源線３１１はビアにより導電性ブロックＢＫ１と電気的に接続される。第１接続電極３１ａの一端はビアにより第１初期化信号線２１１と電気的に接続され、第１接続電極３１ａの他端はビアにより第１リセットトランジスタＴ６の第１極Ｔ６１と接続され、さらに第１リセットトランジスタＴ６の第１極Ｔ６１と第１初期化信号線２１１とを電気的に接続する。第２接続電極３１ｂの一端はビアにより第１リセットトランジスタＴ６の第２極Ｔ６２と電気的に接続され、第２接続電極３１ｂの他端はビアにより駆動トランジスタＴ１のゲートＴ１０（すなわちストレージコンデンサＣ１の第１極Ｃ１１）と電気的に接続され、それにより第１リセットトランジスタＴ６の第２極Ｔ６２と駆動トランジスタＴ１のゲートＴ１０（すなわちストレージコンデンサＣ１の第１極Ｃ１１）とが電気的に接続される。第３接続電極３１ｃの一端はビアにより第２初期化信号線２１２と電気的に接続され、第３接続電極３１ｃの他端はビアにより第２リセットトランジスタＴ７の第１極Ｔ７１と接続され、さらに第２リセットトランジスタＴ７の第１極Ｔ７１と第２初期化信号線２１２とを電気的に接続する。第４接続電極３１ｄはビアにより第２発光制御トランジスタＴ５の第２極Ｔ５２と電気的に接続される。第４接続電極３１ｄは後続で形成される発光素子２０の画素電極Ｅ１（図６Ａ参照）と電気的に接続されてもよい。例えば、第１接続電極３１ａと第３接続電極３１ｃとの位置関係は図６Ｅにおける位置を参照することができ、明確で簡潔に示すために、図６Ｆにおいて示されていない。
なお、本開示のいくつかの実施例において使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を有する他のスイッチングデバイスであってもよい。ここで使用されるトランジスタのソース、ドレインは構造的に対称であってもよく、従って、ソース、ドレインは構造的に区別されなくてもよい。本開示の一実施例では、トランジスタのゲート以外の２つの極を区別するために、一方の極は第１極、他方の極は第２極として直接説明され、従って、本開示の実施例において、全て又は一部のトランジスタの第１極と第２極とは必要に応じて交換可能である。例えば、本開示の実施例に記載のトランジスタの第１極はソースであってもよく、第２極はドレインであってもよく、又は、トランジスタの第１極はドレインであり、第２極はソースである。
また、トランジスタの特性に従ってトランジスタをＮ型及びＰ型トランジスタに区別することができる。本開示の実施例では、トランジスタがいずれもＰ型トランジスタを使用することを例として説明する。本開示の該実現形態についての説明及び教示に基づき、当業者であれば、創造的な労働を必要とせずに、本開示の実施例の画素回路における少なくとも一部のトランジスタがＮ型トランジスタを使用し、すなわちＮ型トランジスタ又はＮ型トランジスタとＰ型トランジスタとの組み合わせの実現形態を使用することを容易に想到でき、従って、それらの実現形態も本開示の保護範囲に属する。
図６Ａ～図６Ｆにおいて、７Ｔ１Ｃの画素回路を例として説明し、本開示の実施例はそれを含むがこれに制限されない。なお、本開示の実施例では、画素回路に含まれる薄膜トランジスタの数及びコンデンサの数について限定しない。例えば、他のいくつかの実施例では、表示パネルの画素回路はさらに他の数のトランジスタを含む構造であってもよく、例えば、７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造又は９Ｔ２Ｃ構造であり、本開示の実施例はこれに対して限定しない。
図２３は本開示のいくつかの実施例に係る表示パネルの画素回路の断面模式図である。例えば、図２３に示すように、表示パネルは薄膜トランジスタ５０及びストレージコンデンサＣ１を含む。薄膜トランジスタ５０は、ベース基板ＢＳ上に位置する活性層ＡＴＬ１と、活性層ＡＴＬ１のベース基板ＢＳから離れる側に位置する第１ゲート絶縁層ＧＩ１と、第１ゲート絶縁層ＧＩ１のベース基板ＢＳから離れる側に位置するゲートＧＥとを含む。表示パネルはさらに、ゲートＧＥのベース基板ＢＳから離れる側に位置する第２ゲート絶縁層ＧＩ２と、第２ゲート絶縁層ＧＩ２のベース基板ＢＳから離れる側に位置する層間絶縁層ＩＬＤと、層間絶縁層ＩＬＤのベース基板ＢＳから離れる側に位置するソース又はドレインＣＮＥ１とを含む。例えば、該薄膜トランジスタ５０はＮ型トランジスタとして実現される場合、ＣＮＥ１は該薄膜トランジスタ５０のソースを表し、ＣＮＥ２は該薄膜トランジスタ５０のドレインを表し、該薄膜トランジスタ５０はＰ型トランジスタとして実現される場合、ＣＮＥ１は該薄膜トランジスタ５０のドレインを表し、ＣＮＥ２は該薄膜トランジスタ５０のソースを表す。活性層ＡＴＬ１は、チャネルＣＮ１１と、それぞれチャネルＣＮ１１の両側に位置する第１極ＥＴ１及び第２極ＥＴ２とを含み、接続電極ＣＮＥ１は、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２及び層間絶縁層ＩＬＤを貫通するビアにより第２極ＥＴ２と接続される。ストレージコンデンサＣ１は第１極Ｃ１１及び第２極Ｃ１２を含み、第１極Ｃ１１とゲートＧＥとは同じ層に位置し、いずれも第１導電性パターン層ＬＹ１に位置し、第２極Ｃ１２は第２ゲート絶縁層ＧＩ２と層間絶縁層ＩＬＤとの間に位置し、第２導電性パターン層ＬＹ２に位置する。第１極ＥＴ１及び第２極ＥＴ２のうちの一方はソースであり、他方はドレインである。接続電極ＣＮＥ１は第３導電性パターン層ＬＹ３に位置する。表示パネルはさらにパッシベーション層ＰＶＸ及び平坦化層ＰＬＮを含む。例えば、ソース又はドレインＣＮＥ１は上記図６Ｅ又は６Ｆに示される第４接続電極３１ｄの第１部分であり、薄膜トランジスタ５０は上記第２発光制御トランジスタＴ５であってもよい。
図２３に示すように、表示パネルはさらに発光素子ＥＭＣを含み、発光素子ＥＭＣは画素電極Ｅ１、発光機能層ＥＭＬ及び共通電極Ｅ２を含み、画素電極Ｅ１はパッシベーション層ＰＶＸ及び平坦化層ＰＬＮを貫通するビアにより接続電極ＣＮＥ１と接続される。表示パネルはさらにパッケージ層ＣＰＳを含み、パッケージ層ＣＰＳは第１パッケージ層ＣＰＳ１、第２パッケージ層ＣＰＳ２及び第３パッケージ層ＣＰＳ３を含む。例えば、第１パッケージ層ＣＰＳ１及び第３パッケージ層ＣＰＳ３は無機材料層であり、第２パッケージ層ＣＰＳ２は有機材料層である。例えば、画素電極Ｅ１は陽極であり、共通電極Ｅ２は陰極であるが、これに制限されない。
例えば、発光素子ＥＭＣは有機発光ダイオードを含む。発光機能層は共通電極Ｅ２と画素電極Ｅ１との間に位置する。発光機能層ＥＭＬは少なくとも発光層を含み、正孔輸送層、正孔注入層、電子輸送層、電子注入層のうちの少なくとも１つをさらに含んでもよい。
図２３に示すように、表示パネルはさらに画素定義層ＰＤＬ及びスペーサＰＳを含む。画素定義層ＰＤＬには、画素ユニットの発光面積（出光領域、有効発光面積）を制限するように構成される開口を有し、スペーサＰＳは発光機能層ＥＭＬを形成する時にファインメタルマスクを支持するように構成される。図２３は発光素子の対向する両側にいずれもスペーサＰＳが設置されることを示すが、これに制限されない。
例えば、データ線は画素ユニットにデータ信号を入力するように構成され、第１電源線は駆動トランジスタに第１電圧信号を入力するように構成される。第２電源線はサブ画素に第２電圧信号を入力するように構成される。第１電圧信号は一定の電圧であり、第２電圧信号は一定の電圧であり、例えば、第１電圧信号は正電圧であり、第２電圧信号は負電圧であるが、これに制限されない。例えば、いくつかの実施例では、第１電圧信号は正電圧であり、第２電源線は接地される。
図２３に示すように、本開示の実施例では、第１絶縁層ＩＳＬ１は第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２及び層間絶縁層ＩＬＤのうちの少なくとも１つを含み、第２絶縁層ＩＳＬ２は平坦化層ＰＬＮを含む。
例えば、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、層間絶縁層ＩＬＤ、パッシベーション層ＰＶＸ、平坦化層ＰＬＮ、画素定義層ＰＤＬ及びスペーサＰＳはいずれも絶縁材料で製造される。例えば、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、層間絶縁層ＩＬＤ及びパッシベーション層ＰＶＸの材料はＳｉＯｘ及びＳｉＮｘのうちの少なくとも１つを含むが、これに制限されない。例えば、平坦化層ＰＬＮ、画素定義層ＰＤＬ及びスペーサＰＳは有機絶縁材料で製造されてもよく、例えば、樹脂で製造されてもよいが、これに制限されない。
図６Ｆに示すように、閾値補償トランジスタＴ３は導電部ＣＰを介して接続される第１活性部ＣＮ１及び第２活性部ＣＮ２を含む。図８Ｂ、及び図１０に示すように、第２導線Ｌ２はさらに接続アームＬ２１を含む。閾値補償トランジスタＴ３はダブルゲートトランジスタであり、導電部ＣＰは、閾値補償トランジスタＴ３がオフする時、フローティング（ｆｌｏａｔｉｎｇ）状態であり、周囲の線間電圧に影響されてジャンプしやすく、導電部ＣＰの電圧ジャンプは閾値補償トランジスタＴ３の漏れ電流に影響を与え、さらに画素ユニットの発光輝度にも影響を与え、それにより、導電部ＣＰの電圧を安定させる必要があり、このため、ストッパと導電部ＣＰでコンデンサを形成するように設計し、ストッパは、フローティング状態の導電部ＣＰの電圧も安定させるように、一定の電圧信号を有してもよい。本開示の実施例に言及されたストッパＢＫ０、ストッパＢＫ１及びその後に言及される接続アームはいずれも導電部ＣＰの電圧を安定させる役割を果たす。
図７は本開示の少なくとも１つの実施例に係る表示パネルの模式図である。図８Ａは図７に示される領域Ａ１１の拡大後の模式図である。図８Ｂは図７に示される領域Ａ１２の拡大後の模式図である。図８Ｃは図７に示される表示パネルの半導体パターンの平面図である。図９は図７に示される表示パネルの第１導電性パターン層の平面図である。図１０は図７に示される表示パネルの第２導電性パターン層の平面図である。図１１は図７に示される表示パネルの第３導電性パターン層の平面図である。
例えば、図７に示すように、少なくとも２つのサブ画素は第１方向Ｄ１に沿って配置された第１サブ画素１０１及び第２サブ画素１０２を含む。例えば、図８Ａに示すように、複数の第２導線Ｌ２のうちの少なくとも１つは第１サブ画素１０１と第２サブ画素１０２とを電気的に接続し、第２サブ配線Ｌ１１２と複数の第２導線Ｌ２とは異なる層に位置する。
例えば、図６Ａに示すように、該サブ画素Ｐ０はさらに発光素子２０を含み、画素回路は第１トランジスタ（例えば、閾値補償トランジスタＴ３）及び第２トランジスタ（例えば、図６Ａに示される第２発光制御トランジスタＴ５）を含み、第１トランジスタＴ３は第２トランジスタＴ５と接続され、第２トランジスタＴ５は発光素子２０と接続され、例えば、図６Ｆに示すように、第１トランジスタＴ３は導電部ＣＰを介して接続される第１活性部ＣＮ１及び第２活性部ＣＮ２を含む。
例えば、図８Ｂ、及び図１０に示すように、第２導線Ｌ２はさらに接続アームＬ２１を含み、接続アームＬ２１と、画素群中の、第２導線Ｌ２と重なる１つのサブ画素の導電部ＣＰとは、第３方向Ｄ３に互いに間隔をおいて設置され、且つ第３方向Ｄ３に部分的に重なっており（図２４を参照）、第３方向Ｄ３は第１方向Ｄ１に垂直になり、且つ第２方向Ｄ２に垂直になる。
例えば、図８Ｂ、及び図１０に示すように、接続アームＬ２１の形状はＣ字状を含む。なお、接続アームＬ２１は略Ｃ字状であればよく、もちろん、接続アームＬ２１は他の形状であってもよく、閾値補償トランジスタＴ３を安定させる役割を果たすことができればよい。
図２４に示すように、接続アームＬ２１は閾値補償トランジスタＴ３の導電部ＣＰと部分的に重なっていることでコンデンサＣ０を形成し、接続アームＬ２１と導電部ＣＰとの間には第１ゲート絶縁層ＧＩ１及び第２ゲート絶縁層ＧＩ２が設置される。図２４は第２活性部ＣＮ２をさらに示す。コンデンサＣ０は安定コンデンサと呼ばれてもよく、接続アームＬ２１及び導電部ＣＰはコンデンサＣ０の２つの極板である。図２４に示すように、ゲートＧＥ２と第２活性部ＣＮ２とはベース基板ＢＳに垂直な方向に重なっている。ゲートＧＥ２は閾値補償トランジスタＴ３の１つのゲートである。図２４に示すように、第２接続電極３１ｂ（図６Ｅを参照）の一部は閾値補償トランジスタＴ３の第２極Ｔ３２（例えば、ドレイン）として使用される。
例えば、第３方向Ｄ３は第１方向Ｄ１に垂直になり、且つ第２方向Ｄ２に垂直になり、第３方向Ｄ３はベース基板ＢＳに垂直な方向であり、接続アームＬ２１と導電部ＣＰとの間には第１ゲート絶縁層ＧＩ１及び第２ゲート絶縁層ＧＩ２が設置される。例えば、第１方向Ｄ１及び第２方向Ｄ２はベース基板ＢＳの主表面に平行な方向であり、第３方向Ｄ３はベース基板ＢＳの主表面に垂直な方向である。ベース基板ＢＳの主表面上には様々な素子が製造されている。
図６Ｆ、図８Ａ及び図２４に示すように、ストッパＢＫ０と、画素島中の、第１導線Ｌ１と重なる１つのサブ画素の導電部とは、第３方向Ｄ３に互いに間隔をおいて設置され、且つ第３方向Ｄ３に部分的に重なっている。図６Ｆ、図８Ａ及び図２４に示すように、ストッパＢＫ０と、画素島中の、第１導線Ｌ１と重なる１つのサブ画素（図８Ａにおける右下のサブ画素）の導電部ＣＰとは、第３方向Ｄ３に互いに間隔をおいて設置され、且つ第３方向Ｄ３に部分的に重なっている。
例えば、図６Ａ、図６Ｆ、図８Ｂ及び図２４に示すように、第２導線Ｌ２はさらに接続アームＬ２１を含み、接続アームＬ２１と、画素島中の、第２導線Ｌ２と重なる１つのサブ画素（図７における右上のサブ画素、すなわち図８Ｂにおけるサブ画素）の導電部ＣＰとは、第３方向Ｄ３に互いに間隔をおいて設置され、且つ第３方向Ｄ３に部分的に重なっている。例えば、上記第１トランジスタ及び第２トランジスタはそれぞれ画素回路１０における閾値補償トランジスタＴ３及び発光素子と接続される発光制御トランジスタである。例えば、発光素子と接続される発光制御トランジスタは上記第２発光制御トランジスタＴ５である。もちろん、本開示の他の実施例では、画素島中の第１トランジスタにおける導電部ＣＰとコンデンサを形成するストッパ又は接続アームは他の形態を使用してもよく、ここで限定しない。
例えば、図６Ｄに示すように、初期化信号線２１０は複数の中空領域ＨＰを含み、第２導線Ｌ２は１つの中空領域ＨＰ内に位置し、且つ初期化信号線の該中空領域ＨＰを囲む部分で囲まれ、第２導線Ｌ２は初期化信号線の該中空領域を囲む部分と重なっていない。すなわち、第２導線Ｌ２は初期化信号線の該中空領域ＨＰを囲む部分で完全に囲まれる。本開示の実施例では、中空領域ＨＰは初期化信号線２１０の製造時、除去された薄膜の部分に対応する位置である。
例えば、図８Ａに示すように、第１導線Ｌ１は第１サブ配線Ｌ１１１及び第２サブ配線Ｌ１１２を含み、第１導線Ｌ１の第１サブ配線Ｌ１１１と第２導線Ｌ２とは同じ層に位置せず、第１導線Ｌ１の第２サブ配線Ｌ１１２と第２導線Ｌ２とは同じ層に位置しない。図８Ａ、図１０及び図１１に示すように、第２導線Ｌ２は第２導電性パターン層ＬＹ２に位置し、第１導線Ｌ１は第３導電性パターン層ＬＹ３に位置する。
例えば、図３に示すように、データ線３１３は、第１表示領域Ｒ１から第２表示領域Ｒ２まで延在する第１データ線ＤＬ１を含む。例えば、図８Ａに示すように、第１データ線ＤＬ１の第１部分ＤＬ１１は第３導線Ｌ３のベース基板ＢＳでの正投影と部分的に重なっている。このように設置すると、配線面積の減少、光透過率の向上に有利である。
例えば、図６Ｃ、図６Ｄ、図７及び図８Ａに示すように、第１データ線ＤＬ１は第１部分ＤＬ１１及び第２部分ＤＬ１２を含み、第１データ線ＤＬ１の第１部分ＤＬ１１は第３導線Ｌ３と部分的に重なっており、第１データ線ＤＬ１の第２部分ＤＬ１２は第３導線Ｌ４と重なっておらず、第１データ線ＤＬ１の第１部分ＤＬ１１と第１データ線ＤＬ１の第２部分ＤＬ１２とはそれぞれ異なる層に位置する。例えば、図８Ａにおける左側の第１データ線ＤＬ１の第１部分ＤＬ１１（導線２１４）は第２導電性パターン層に位置し、左側の第１データ線ＤＬ１の第２部分ＤＬ１２は第３導電性パターン層に位置し、図８Ａにおける右側の第１データ線ＤＬ１の第１部分ＤＬ１１（導線１１４）は図９に示される第１導電性パターン層に位置し、図８Ａの右側の第１データ線ＤＬ１の第２部分ＤＬ１２は図１１に示される第３導電性パターン層に位置する。例えば、図３、図１９及び図２３に示すように、第１データ線ＤＬ１の第１部分ＤＬ１１は隣接する画素島Ｐ１の間に位置する。
例えば、図３に示すように、２つの第１データ線ＤＬ１を提供し、２つの第１データ線ＤＬ１はそれぞれ隣接する２列のサブ画素と接続される。例えば、図８Ａに示すように、２つの第１データ線の第１部分ＤＬ１１は同一の第３導線Ｌ３のベース基板ＢＳでの正投影と部分的に重なっている。このように設置すると、隣接する２列のサブ画素中の、画素島の間に位置するデータ線は第３導線の下に隠されることが可能であり、それにより、配線面積が減少し、光の透過率が向上する。
例えば、第１導線Ｌ１と第２導線Ｌ２とは異なる層に位置し、且つ絶縁層を貫通するビアにより接続される。図８Ａ、及び図１１に示すように、第１導線Ｌ１は第３導電性パターン層ＬＹ３に位置し、第２導線は第２導電性パターン層ＬＹ２に位置する。図２３及び図２４に示すように、第２導電性パターン層ＬＹ２と第３導電性パターン層ＬＹ３との間には層間誘電体層ＩＬＤが設置され、すなわち、第１導線Ｌ２の第２サブ配線Ｌ１１２と第２導線Ｌ２とは層間誘電体層ＩＬＤを貫通するビアにより接続される。
例えば、図１１に示すように、第１導線と第３導線Ｌ３とは同じ層に位置し、両方とも第３導電性パターン層ＬＹ３に位置する。第４導線Ｌ４と第３導線Ｌ３とは同じ層に位置し、両方とも第３導電性パターン層ＬＹ３に位置する。
例えば、複数の画素群は間隔をおいて配置された複数の第１画素群（すなわち、画素島）及び複数の第２画素群（すなわち、画素島）を含み、隣接する第１画素群と第２画素群とは複数の配線（例えば、隣接する画素島を接続するゲート線間の配線Ｌ１１、隣接する画素島を接続する初期化信号線間の配線Ｌ１３（すなわち２１０）、隣接する画素島を接続する発光制御信号線間の配線Ｌ１４及び第１導線Ｌ１などを含む）を介して接続される。
例えば、図８Ａ、及び図１０に示すように、表示パネル１は接続導線Ｌｄをさらに含み、隣接する第１画素群と第２画素群との間の複数の配線のうちの少なくとも２つのベース基板での正投影は接続導線Ｌｄのベース基板での正投影内にある。例えば、いくつかの実施例では、複数の配線の間に複数の隙間があり、複数の隙間のうちの少なくとも１つの隙間のベース基板での正投影は接続導線Ｌｄの前記ベース基板での正投影と少なくとも部分的に重なっており、それにより配線間の隙間による光漏れが防止される。
例えば、図６Ａ－図６Ｆに示すように、画素回路１０は、それぞれ前記画素回路に第１リセット信号、第２リセット信号、ゲート走査信号、発光制御信号及び初期化信号を提供するように、第１リセット信号線１１１、第２リセット信号線１１２、ゲート線１１３、発光制御信号線１１０及び初期化信号線２１０を含み、複数の配線は第１リセット信号線１１１、第２リセット信号線１１２、ゲート線１１３、発光制御信号線１１０、初期化信号線２１０及び第１導線のうちの少なくとも２つから選択される。例えば、第１画素群の第１リセット信号線１１１、第２リセット信号線１１２、ゲート線１１３、発光制御信号線１１０、初期化信号線２１及び第２導線は複数の配線を介してそれぞれ第２画素群の第２リセット信号線１１２、ゲート線１１３、発光制御信号線１１０、初期化信号線２１０及び第２導線と接続される。
例えば、図８Ａ、及び図１０に示すように、接続導線Ｌｄのベース基板での正投影の少なくとも一部は隣接する第１画素群及び第２画素群の基板での正投影の間に位置し、接続導線Ｌｄと初期化信号線とは同じ層に位置し且つ一体的に形成される。
図１８は本開示の少なくとも１つの実施例に係る１つの画素島が３つのサブ画素を含む表示パネルの模式図である。例えば、１つの画素島は第１サブ画素１０１、第２サブ画素１０２及び第３サブ画素１０３を含む。図１９は図１８に示される表示パネルの半導体パターンの平面図である。図２０は図１８に示される表示パネルの第１導電性パターン層の平面図である。図２１は図１８に示される表示パネルの第２導電性パターン層の平面図である。図２２は図１８に示される表示パネルの第３導電性パターン層の平面図である。
例えば、図１８に示される表示パネルと図７に示される表示パネルとの接続構造はほぼ同じであり、相違点は、図１８に示される隣接する画素島が同じ行に位置するが、図７に示される隣接する画素島がずれて配置されることにある。図１８の関連説明は図７－図１１の関連説明を参照することができ、ここで詳細な説明は省略する。
例えば、図１８、及び図２１に示すように、接続導線Ｌｄは第２導線Ｌ２と同じ層に位置し且つ一体的に形成される。ただし、接続導線Ｌｄはさらに第１導線Ｌ１と同じ層に位置し且つ一体に設置されてもよく、本開示の実施例はこれに対して制限しない。
例えば、該実施例では、図２１に示すように、接続導線Ｌｄは、接続導線Ｌｄと同じ層に設置され且つ一体的に形成されるストッパＢＫ０を有する。ストッパと、ＢＫ０画素群中の、第１導線Ｌ１と重なる１つの画素ユニットの導電部とは、第３方向Ｄ１に互いに間隔をおいて設置され、且つ第３方向Ｄ３に部分的に重なっており、それにより、閾値補償トランジスタＴ３の安定性が確保され、具体的な説明は上記説明を参照することができ、ここで詳細な説明は省略する。
図１２は本開示の少なくとも１つの実施例に係る１つの画素島が４つのサブ画素を含む表示パネルの模式図である。例えば、１つの画素島は第１サブ画素１０１、第２サブ画素１０２、第３サブ画素１０３及び第４サブ画素１０４を含む。図１３は図１２に示される領域Ａ２１の拡大後の模式図である。図１４は図１２に示される表示パネルの半導体パターンの平面図である。図１５は図１２に示される表示パネルの第１導電性パターン層の平面図である。図１６は図１２に示される表示パネルの第２導電性パターン層の平面図である。図１７は図１２に示される表示パネルの第３導電性パターン層の平面図である。
例えば、本開示のいくつかの実施例では、図１２に示すように、少なくとも２つのサブ画素はさらに第３サブ画素１０３及び第４サブ画素１０４を含み、第３サブ画素１０３及び第４サブ画素１０４は第１方向Ｄ１に沿って配置され且つ第２方向Ｄ２に沿って第１サブ画素１０１及び第２サブ画素１０２の一側に位置し、第３サブ画素１０３及び第４サブ画素１０４は複数の第２導線Ｌ２のうちのもう１つ（例えば、図１６に示されるレイアウトの下方に位置する第２導線Ｌ２１）と電気的に接続され、且つ第２サブ配線Ｌ１１２は複数の第２導線のうちの少なくとも１つと電気的に接続され、例えば、第１行の画素（すなわち第１サブ画素１０１及び第２サブ画素１０２）に位置する第２導線Ｌ２及び／又は第２行の画素（すなわち第３サブ画素１０３及び第４サブ画素１０４）に位置する第２導線Ｌ２１と電気的に接続される。
例えば、図１２に示される表示パネルと図７に示される表示パネルとはほぼ同じであるが、相違点は、接続隣接する２つの画素群の配線が位置する層が異なることにある。具体的には、例えば、図１５に示すように、隣接する２つの画素島を接続するゲート線の配線Ｌ１１は第１導電性パターン層ＬＹ２に位置するが、図７において第３導電性パターン層ＬＹ３に位置し、初期化信号線１１１は第１導電性パターン層において第２表示領域Ｒ２から第１表示領域Ｒ１まで延在し、図１６に示すように、初期化信号線１１１はさらに第２導電性パターン層に位置する配線Ｌｒｅｓｔを介して接続されてもよい。
例えば、図１６、及び図１０に示すように、第２サブ配線Ｌ１１２はストッパＢＫ０を有し、ストッパＢＫ０と第２サブ配線Ｌ１１２とは異なる層に位置し、且つビアにより接続される。例えば、同時に図２４に示すように、ストッパＢＫ０は第２導電性パターン層に位置し、第２サブ配線Ｌ１１２は図１７、及び図１１に示される第３導電性パターン層ＬＹ３に位置し、従って、該実施例では、ストッパＢＫ０は絶縁層を貫通するビアにより第２サブ配線Ｌ１１２と接続され、それにより閾値補償トランジスタＴ３の安定性が確保される。
ただし、該表示パネルの残りの構造（例えば、ストッパＢＫ０）、第１導線Ｌ１などは図７－図１１の説明を参照することができ、ここで詳細な説明は省略する。
本開示の少なくとも１つの実施例はさらに表示装置を提供し、上記いずれかの表示パネルを含む。例えば、表示装置は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）ディスプレイなどの表示デバイス及びそれらの表示デバイスを含むテレビ、デジタルカメラ、携帯電話、腕時計、タブレットＰＣ、ノートパソコン、ナビゲータなど表示機能を備えた任意の製品又は部材であってもよい。
図２５は本開示の少なくとも１つの実施例に係る表示装置の模式図である。図２５に示すように、該表示装置２は表示パネル１及びセンサ３を含む。例えば、センサ３は表示パネル１の一側に設置される。
例えば、図１Ａ－図１Ｃに示すように、センサ３は表示パネル１の第２側に設置され、且つセンサ３は表示パネルの第１側からの光を受光するように構成される。例えば、表示パネル１の第１側は表示するために使用され、第１表示領域Ｒ１は表示パネルの第１側からの光が表示パネルの第２側に少なくとも部分的に透過することを可能にする。
例えば、センサ３のベース基板での正投影は第１表示領域Ｒ１と少なくとも部分的に重なっている。
なお、明確で、簡潔に説明するために、本開示の実施例においては該表示装置のすべての構成ユニットが記載されていない。該表示装置の基本的な機能を実現するために、当業者は具体的な必要に応じて、示されていない他の構造を提供して設置することができ、本開示の実施例はこれに対して制限しない。
上記実施例に係る表示装置２の技術的効果は、本開示の実施例に係る表示パネル１の技術的効果を参照することができ、ここで詳細な説明は省略する。
なお、
（１）特に定義されていない限り、本開示の実施例及び図面において、同じ符号は同じ意味を持っている。
（２）本開示の実施例の図面において、本開示の実施例に関する構造のみに関し、他の構造は一般的な設計を参照すればよい。
（３）明確にするために、本開示の実施例を説明するための図面において、層又は領域の厚さは拡大される。理解できるように、層、膜、領域又は基板のような素子は他の素子の「上」又は「下」に位置すると記載される場合、該素子は他の素子の「上」又は「下」に「直接」位置してもよく、又は中間素子が存在してもよい。
（４）衝突がない場合、本開示の同じ実施例及び異なる実施例の特徴は互いに組み合わせることができる。
以上は、本開示の具体的な実施形態に過ぎないが、本開示の保護範囲はこれに限定されず、当業者が本開示に開示されている技術的範囲内に容易に想到できる変化や置換は、すべて本開示の保護範囲に属すべきである。従って、本開示の保護範囲は特許請求の範囲の保護範囲に準じるべきである。

Claims (26)

  1. 表示パネルであって、
    第１表示領域と、
    少なくとも前記第１表示領域の一側に位置する第２表示領域と、
    前記第１表示領域及び前記第２表示領域に位置する複数のサブ画素であって、前記第１表示領域のサブ画素の密度は前記第２表示領域のサブ画素の密度未満であり、前記サブ画素は画素回路を含む複数のサブ画素と、
    前記第１表示領域に位置する複数の画素群であって、前記複数の画素群のうちの少なくとも１つの画素群は少なくとも２つのサブ画素を含む複数の画素群と、
    前記画素回路に第１電圧信号を提供するように構成される第１電源線と、を含み、
    前記第１電源線は複数の第１導線と、複数の第２導線とを含み、前記複数の第１導線は前記第２表示領域から前記第１表示領域まで延在し、且つ前記複数の画素群と電気的に接続され、前記複数の第２導線は、前記第１表示領域に位置し、且つ隣接する第１導線の間に位置し、前記複数の第２導線は、第１方向に沿って延在し、隣接する第２導線は前記第１方向に沿って互いに間隔をおいて設置され、前記複数の第２導線は前記複数の画素群と電気的に接続され、
    前記複数の第１導線のうちの少なくとも１つは、第１方向に沿って延在する第１サブ配線と、前記第２方向に沿って延在する第２サブ配線とを含み、前記第１方向と前記第２方向とは交差し、前記第２サブ配線は前記複数の第２導線のうちの少なくとも１つと電気的に接続される、表示パネル。
  2. 前記少なくとも２つのサブ画素は、前記第１方向に沿って配置された第１サブ画素及び第２サブ画素を含み、前記複数の第２導線のうちの少なくとも１つは前記第１サブ画素と前記第２サブ画素を電気的に接続し、前記第２サブ配線と前記複数の第２導線は異なる層に位置する、請求項１に記載の表示パネル。
  3. 前記サブ画素はさらに発光素子を含み、前記画素回路は第１トランジスタと、第２トランジスタと、ストレージコンデンサとを含み、前記第１トランジスタはそれぞれ前記第２トランジスタ及び前記ストレージコンデンサと接続され、前記第２トランジスタは前記発光素子と接続され、前記第１トランジスタは導電部を介して接続されている第１活性部及び第２活性部を含む、請求項２に記載の表示パネル。
  4. 前記第２導線は、前記画素群中の、前記第２導線と重なる１つのサブ画素の前記導電部と第３方向に互いに間隔をおいて設置され、且つ前記第３方向に部分的に重なっている接続アームをさらに含み、前記第３方向は前記第１方向に垂直になり、且つ前記第２方向に垂直になる、請求項３に記載の表示パネル。
  5. 前記接続アームの形状はＣ字状を含む、請求項４に記載の表示パネル。
  6. 前記複数の画素群は間隔をおいて配置された複数の第１画素群及び複数の第２画素群を含み、隣接する第１画素群と第２画素群とは複数の配線を介して接続される、請求項１から５のいずれか一項に記載の表示パネル。
  7. 接続導線をさらに含み、前記隣接する第１画素群と第２画素群との間の前記複数の配線のうちの少なくとも２つの前記ベース基板での正投影は前記接続導線の前記ベース基板での正投影内にある、請求項６に記載の表示パネル。
  8. 前記複数の配線の間に複数の隙間があり、前記複数の隙間のうちの少なくとも１つの隙間の前記ベース基板での正投影は前記接続導線の前記ベース基板での正投影と少なくとも部分的に重なっている、請求項６に記載の表示パネル。
  9. 前記画素回路は、それぞれ前記画素回路に第１リセット信号、第２リセット信号、ゲート走査信号、発光制御信号及び初期化信号を提供するように、第１リセット信号線、第２リセット信号線、ゲート線、発光制御信号線及び初期化信号線を含み、
    前記複数の配線は、前記第１リセット信号線、前記第２リセット信号線、前記ゲート線、前記発光制御信号線、前記初期化信号線及び前記第１導線のうちの少なくとも２つから選択される、請求項６から８のいずれか一項に記載の表示パネル。
  10. 前記接続導線は、前記接続導線と同じ層に設置され且つ一体的に形成されるストッパを有し、
    前記サブ画素はさらに発光素子を含み、前記画素回路は第１トランジスタと、第２トランジスタと、ストレージコンデンサとを含み、前記第１トランジスタはそれぞれ前記第２トランジスタ及び前記ストレージコンデンサと接続され、前記第２トランジスタは前記発光素子と接続され、前記第１トランジスタは導電部を介して接続されている第１活性部及び第２活性部を含み、
    前記ストッパと、前記画素群中の、前記第１導線と重なる１つの画素ユニットの前記導電部とは、前記第３方向に互いに間隔をおいて設置され、且つ前記第３方向に部分的に重なっている、請求項７に記載の表示パネル。
  11. 前記接続導線の前記ベース基板での正投影は、前記隣接する第１画素群及び第２画素群の前記ベース基板での正投影の間に少なくとも部分的に位置する、請求項９に記載の表示パネル。
  12. 前記第１画素群の第１リセット信号線、第２リセット信号線、ゲート線、発光制御信号線、初期化信号線及び第２導線は、前記複数の配線を介してそれぞれ前記第２画素群の第１リセット信号線、第２リセット信号線、ゲート線、発光制御信号線、初期化信号線及び第２導線と接続される、請求項１１に記載の表示パネル。
  13. 前記接続導線と前記第２導線とは同じ層に位置し且つ一体的に形成され、又は前記接続導線と前記初期化信号線とは同じ層に位置し且つ一体的に形成され、又は前記接続導線と前記第１導線とは同じ層に位置する、請求項１２に記載の表示パネル。
  14. 前記少なくとも２つのサブ画素はさらに第３サブ画素及び第４サブ画素を含み、前記第３サブ画素及び前記第４サブ画素は、前記第１方向に沿って配置され且つ前記第２方向に沿って前記第１サブ画素及び前記第２サブ画素の一側に位置し、前記複数の第２導線のうちのもう１つと電気的に接続され、且つ前記第２サブ配線は前記複数の第２導線のうちの少なくとも１つと電気的に接続される、請求項３に記載の表示パネル。
  15. 前記第２サブ配線は、前記第２サブ配線とは異なる層に位置し、且つビアにより接続されるストッパを有し、
    前記ストッパと、前記画素群中の、前記第１導線と重なる１つの画素ユニットの前記導電部とは、前記第３方向に互いに間隔をおいて設置され、且つ前記第３方向に部分的に重なっている、請求項３又は１４に記載の表示パネル。
  16. 前記第１方向は前記第２方向に垂直になる、請求項１から１５のいずれか一項に記載の表示パネル。
  17. 前記複数の第２導線は前記第１方向に沿って順に配置される、請求項１から１６のいずれか一項に記載の表示パネル。
  18. 前記隣接する第２導線は直接接続しない、請求項１から１７のいずれか一項に記載の表示パネル。
  19. 前記第１導線と前記第２導線とは絶縁層を貫通するビアにより接続される、請求項１から１８のいずれか一項に記載の表示パネル。
  20. 前記第１電源線はさらに第３導線及び第４導線を含み、
    前記第３導線は、前記第２方向に沿って延在し、前記第２表示領域から前記第１表示領域まで延在し、前記第２導線は前記第３導線と電気的に接続され、
    前記第４導線は、前記第２方向に沿って延在し、前記第２導線は前記第４導線と電気的に接続され、前記第４導線の前記第２方向における長さは前記第３導線の前記第２方向における長さ以下である、請求項１から１９のいずれか一項に記載の表示パネル。
  21. 隣接する第３導線の間に位置し、前記第２方向に沿って順に配置された複数の第４導線を含み、隣接する第４導線は前記第２方向に互いに間隔をおいて設置される、請求項１から２０のいずれか一項に記載の表示パネル。
  22. 前記第１導線と前記第３導線とは同じ層に位置し、前記第４導線と前記第３導線とは同じ層に位置する、請求項２０に記載の表示パネル。
  23. 前記第１表示領域は隣接する画素群の間に位置する複数の光透過領域を含む、請求項１から２２のいずれか一項に記載の表示パネル。
  24. 前記複数の画素群及び隣接する画素群に接続された配線は前記複数の光透過領域を取り囲んでいる、請求項２２に記載の表示パネル。
  25. 請求項１から２４のいずれか一項に記載の表示パネルを含む表示装置。
  26. センサをさらに含み、
    前記センサは、前記表示パネルの一側に設置され、前記センサの前記ベース基板での正投影が前記第１表示領域と少なくとも部分的に重なっている、請求項２５に記載の表示装置。
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