JP2023516865A - パルスバイアスを使用したオーバーハングの低減 - Google Patents
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Abstract
本開示の実施形態は、堆積膜のオーバーハングを低減させることによって、基板特徴の開口幅を拡大する方法に関する。本開示のいくつかの実施形態は、高エネルギーのバイアスパルスを利用して、基板特徴の開口付近の堆積膜をエッチングする。本開示のいくつかの実施形態は、下にある基板を損傷することなく堆積膜をエッチングする。
Description
本開示の実施形態は、一般に、物理的気相堆積の方法に関する。詳細には、本開示の実施形態は、オーバーハングを低減させ、特徴内に堆積されたＰＶＤ膜の開口幅を改善する方法に関する。
半導体回路素子の小型化は、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、およびさらにはそれ以下の特徴サイズが商業規模で製造されるところまできた。寸法が引き続きますます小さくなるにつれて、回路素子間の間隙の充填のようなプロセスステップに関して新しい難題が生じている。素子間の幅が引き続き縮小するにつれて、素子間の間隙はより高くかつより狭くなることが多く、間隙充填材料がボイドおよび弱い継ぎ目を生じることなく間隙を充填するのがより困難になる。
半導体集積回路の製造では、金属および他の材料の堆積のために、物理的気相堆積（ＰＶＤ）とも呼ばれるスパッタリングが使用される。スパッタリングの使用は、ビアまたは他の垂直相互接続構造などの高アスペクト比の孔または間隙の側壁への材料層の堆積にまで及んでいる。
ＰＶＤ技法では、完全に充填される前に、間隙の頂部において材料の過剰成長またはオーバーハングが発生することが多い。このようなオーバーハングが生じると、堆積させた材料がオーバーハングによって切り離された間隙内にボイドまたは継ぎ目が生じる可能性がある。これは時としてブレッドローフィングと呼ばれる問題である。
オーバーハングを低減させる現在の方法では、基板に印加される連続波（ＣＷ）バイアスを利用する。しかしこれらの方法では、電力範囲が制限される。さらに、ＣＷバイアスは、高い電力レベルで動作すると、下にある基板に損傷を引き起こす可能性がある。
それに応じて、下にある基板を損傷することなく基板特徴または間隙の頂部におけるオーバーハングの形成を防止または解消する物理的気相堆積の方法が必要とされている。
本開示の１つまたは複数の実施形態は、物理的気相堆積の方法を対象とする。この方法は、物理的気相堆積（ＰＶＤ）チャンバ内の材料ターゲットをスパッタリングして、頂面から底面まで深さを延ばす特徴を含む基板面に材料層を形成することを含む。特徴は、第１の側壁および第２の側壁によって画定された開口幅を基板面に有する。材料層の頂面における横方向厚さは、特徴内の第１の側壁または第２の側壁上の厚さより大きい。低いエネルギーのＤＣバイアスで基板面にバイアスをかけることによって、基板面に追加の材料層が堆積される。高いエネルギーのＤＣバイアスで基板面にバイアスをかけることによって、材料層は基板面からエッチングされる。低いエネルギーおよび高いエネルギーを所定の周波数で交互に繰り返して、基板面における横方向厚さと特徴内の横方向厚さとの間の差を低減させる。
本開示の追加の実施形態は、オーバーハング低減の方法を対象とする。この方法は、材料ターゲットを有する物理的気相堆積（ＰＶＤ）チャンバ内のＤＣバイアスで材料層を含む基板にバイアスをかけることを含む。基板は、基板面から底面まで深さを延ばす特徴を含む。特徴は、第１の側壁および第２の側壁によって画定された開口幅を基板面に有する。材料層の基板面における横方向厚さは、特徴内の横方向厚さより大きい。低エネルギーのバイアスおよび高エネルギーのバイアスを所定の周波数で交互に繰り返して、基板面における横方向厚さと特徴内の横方向厚さとの間の差を低減させる。
本開示のさらなる実施形態は、銅ライナを堆積させる方法を対象とする。この方法は、物理的気相堆積（ＰＶＤ）チャンバ内の銅ターゲットをスパッタリングして、基板面から底面まで深さを延ばす特徴を含む基板面に銅層を形成することを含む。特徴は、第１の側壁および第２の側壁によって画定された開口幅を基板面に有する。銅層の基板面における横方向厚さは、特徴内の横方向厚さより大きい。約５０Ｗ～約１００Ｗの範囲内の低いエネルギーのＤＣバイアスで基板面にバイアスをかけることによって、基板面に追加の銅層が堆積される。約１０００Ｗ～約１５００Ｗの範囲内の高いエネルギーのＤＣバイアスで基板面にバイアスをかけることによって、銅層は基板面からエッチングされる。低いエネルギーおよび高いエネルギーを約１ｋＨｚの所定の周波数で交互に繰り返して、基板面における横方向厚さと特徴内の横方向厚さとの間の差を低減させる。
本開示の上述した特徴を詳細に理解することができるように、実施形態を参照することによって、上記で簡単に要約した本開示のより具体的な説明を得ることができ、実施形態のいくつかを添付の図面に示す。しかし、本開示は他の等しく有効な実施形態も許容しうるため、添付の図面は、本開示の典型的な実施形態を示すだけであり、したがって本開示の範囲を限定すると見なされるべきではないことに留意されたい。
本開示のいくつかの例示的な実施形態について説明する前に、本開示は、以下の説明に記載の構造またはプロセスステップの詳細に限定されるものではないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実行または実施することが可能である。
本明細書および添付の特許請求の範囲で使用されるとき、「基板」という用語は、プロセスが作用する表面または表面の一部分を指す。文脈上別途明白に指示しない限り、基板への言及は、基板の一部分のみを指す可能性もあることが、当業者には理解されよう。加えて、基板上に堆積させることへの言及は、裸の基板および１つまたは複数の膜または特徴が堆積または形成された基板の両方を意味することができる。
本明細書では、「基板」とは、製造プロセス中に膜処理が実行される任意の基板または基板上に形成された材料表面を指す。たとえば、処理を実行することができる基板面には、その適用分野に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素でドープされた酸化ケイ素、非晶質シリコン、ドープされたシリコン、ゲルマニウム、砒化ガリウム、ガラス、サファイア、ならびに任意の他の材料、たとえば金属、金属窒化物、金属合金、および他の導電性材料などの材料が含まれる。基板には、非限定的であるが、半導体ウエハが含まれる。基板は、基板面の研磨、エッチング、還元、酸化、ヒドロキシル化、アニーリング、ＵＶ硬化、電子ビーム硬化、および／または焼成のために、前処理プロセスに露出させることができる。基板自体の表面に対する直接の膜処理に加えて、本開示では、以下により詳細に開示するように、基板上に形成される下層に対して、開示する膜処理ステップのいずれかを実行することもでき、「基板面」という用語は、文脈が指示するそのような下層も含むことが意図される。したがってたとえば、膜／層または部分的な膜／層が基板面上へ堆積される場合、新しく堆積された膜／層の露出面が基板面になる。
本開示の１つまたは複数の実施形態は、物理的気相堆積によって形成されるオーバーハングを低減させる方法を対象とする。本開示のいくつかの実施形態は、下にある基板を損傷することなくオーバーハングを除去する堆積－エッチングサイクルを提供することが有利である。本開示のいくつかの実施形態は、より大きい特徴開口を提供することによって、後の金属化を容易にすることが有利である。
１つまたは複数の実施形態による処理のための例示的な基板８２が、図１に示されている。いくつかの実施形態では、基板８４は、基板面１８とも呼ばれる露出面を有するベース材料１５を含む。基板面１８は、頂部２２から底面２６まで深さＤを延ばす特徴２０を含む。特徴は、第１の側壁２４および第２の側壁２５によって画定された開口幅ＷOを有する。いくつかの実施形態では、第１の側壁２４および第２の側壁２５は、連続する側壁（たとえば、円形のビア）の対向する面である。
いくつかの実施形態では、開口幅ＷOは、約８ｎｍ～約２５ｎｍの範囲内または約１０ｎｍ～約２０ｎｍの範囲内である。いくつかの実施形態では、開口幅ＷOは、約１０ｎｍ、約１４ｎｍ、約１６ｎｍ、約２０ｎｍ、または約２２ｎｍである。
いくつかの実施形態では、ベース材料１５は誘電体を含む。いくつかの実施形態では、ベース材料１５は、窒化ケイ素、酸窒化ケイ素、炭窒化ケイ素、酸化ケイ素、または酸炭化ケイ素のうちの１つまたは複数を含む。いくつかの実施形態では、ベース材料１５は、本質的に酸化ケイ素からなる。これに関連して使用されるとき、本質的に記載の材料からなる材料は、モルベースで約９５％以上、約９８％以上、約９９％以上、または約９９．５％以上の記載の材料を含む。
図２および図３を参照すると、基板８２を処理する例示的な方法１００は、任意選択の動作１１０から始まり、物理的気相堆積（ＰＶＤ）チャンバ内の材料ターゲットをスパッタリングして、基板面１８にオーバーハング４０を有する材料層３０を形成する。材料層３０の特徴２０の頂部２２における横方向厚さＴ1は、特徴２０内の側壁２４上の厚さＴSより大きい。Ｔ1とＴSとの間の差をオーバーハング４０と呼ぶ。材料層３０が堆積した状態では、特徴の頂部における特徴の開口ＷOが、側壁２４、２５間の特徴の幅より小さくなる。
いくつかの実施形態では、スパッタリングプロセスは、特徴２０の外側の基板面１８上に、約１０ｎｍ～約２０ｎｍの範囲内または約１２ｎｍ～約１８ｎｍの範囲内の厚さを有する材料層３０を形成する。いくつかの実施形態では、スパッタリングプロセスは、特徴２０の外側の基板面１８上に、約１５ｎｍの厚さを有する材料層３０を形成する。
材料ターゲットおよび材料層３０は、同じ材料を含む。いくつかの実施形態では、材料は導体を含む。いくつかの実施形態では、材料は、銅、タングステン、コバルト、ルテニウム、モリブデン、インジウム、イリジウム、またはロジウムのうちの１つまたは複数を含む。いくつかの実施形態では、材料は誘電体を含む。いくつかの実施形態では、材料は、窒化チタン、窒化タンタル、窒化ルテニウム、窒化アルミニウム、酸化ケイ素、酸化アルミニウム、または酸窒化アルミニウムのうちの１つまたは複数を含む。
方法１００は、ｄｅｐ－ｅｔｃｈサイクル１２０とも呼ばれる堆積－エッチングサイクルによって、オーバーハング４０を低減させることで継続される。ｄｅｐ－ｅｔｃｈサイクル１２０は、１つの堆積段階１２２および１つのエッチング段階１２４を含む。図２および図４では、堆積段階１２２がエッチング段階１２４に先行することが示されているが、この順序は限定的ではなく、任意のｄｅｐ－ｅｔｃｈサイクル１２０中にいずれの段階を最初に実行してもよいことが、当業者には理解されよう。ｄｅｐ－ｅｔｃｈサイクル１２０は、堆積段階１２２またはエッチング段階１２４のいずれから始めてもよい。
堆積段階１２２は、低いエネルギーのＤＣバイアスで基板面１８にバイアスをかけることによって、基板面１８に追加の材料層３０を堆積させる。いくつかの実施形態では、低いエネルギーは、約１０Ｗ～約１００Ｗの範囲内、約２０Ｗ～約１００Ｗの範囲内、約５０Ｗ～約１００Ｗの範囲内、または約５０Ｗ～約７５Ｗの範囲内である。いくつかの実施形態では、低いエネルギーは約７０Ｗである。
エッチング段階１２４は、高いエネルギーのＤＣバイアスで基板面１８にバイアスをかけることによって、材料層３０を基板面１８からエッチングする。いくつかの実施形態では、高いエネルギーは、約２００Ｗ～約３０００Ｗの範囲内、約５００Ｗ～約２５００Ｗの範囲内、または約１０００Ｗ～約２０００Ｗの範囲内である。いくつかの実施形態では、高いエネルギーは約１４００Ｗである。
理論に拘束されるものではないが、高エネルギーのバイアスを基板面１８に長期間にわたって印加することはできないと考えられる。高エネルギーのバイアスがあまりにも長く印加された場合、ベース材料１５がバイアスによって損傷される可能性があり、またはこのエネルギーによって基板から処理チャンバの他の部分へ電弧が生じる可能性がある。それに応じて、本発明者らは、驚くべきことに、高エネルギーおよび低エネルギーのバイアスの短いバーストを使用することによって、下にあるベース材料１５を損傷することなく材料層３０をエッチングすることができることを見出した。いくつかの実施形態では、基板は実質的に損傷されない。基板の損傷は、物理的な層の損傷（層の分離、粘着）の場合は物理的に評価することができ、構造上の損傷の場合はＴＥＭによって評価することができ、化学的な損傷の場合はＥＥＬＳ分析によって評価することができ、または複合的な損傷の場合は電気分析によって評価することができる。
ｄｅｐ－ｅｔｃｈサイクル１２０中、堆積段階１２２およびエッチング段階１２４は交互に繰り返される。いくつかの実施形態では、堆積段階１２２とエッチング段階１２４との間の時間は最小化される。図４は、ｄｅｐ－ｅｔｃｈサイクル１２０中の経時的なバイアス電力の波形２００を示す。堆積段階１２２は、期間ｔDを有する領域２１０において、低いエネルギーにあることが示されている。エッチング段階１２４は、期間ｔEを有する領域２２０において、高いエネルギーにあることが示されている。
図４に示す波形２００は、連続波（ＣＷ）波形とは異なる。ＣＷ波形では、バイアスエネルギーは穏やかに増減し、高いエネルギーおよび低いエネルギーにおいて山および谷を有する正弦タイプの波を形成する。本発明者らは、ＣＷタイプのバイアス波形では、高エネルギーのバイアスが、ベース材料１５を損傷することなく基板面１８に印加することができるものよりはるかに低いことを見出した。対照的に、本発明の波形２００は、領域２１０の低エネルギーのバイアスから領域２２０の高エネルギーのバイアスへ迅速に遷移する。
バイアス電力の周波数が制御される。いくつかの実施形態では、この周波数は、約１Ｈｚ～約１０ｋＨｚの範囲内または約１００Ｈｚ～約５ｋＨｚの範囲内である。いくつかの実施形態では、周波数は約１ｋＨｚである。
デューティサイクルは、１サイクルのうち、高エネルギーのバイアスを基板面に印加するために費やされる時間の割合である。いくつかの実施形態では、デューティサイクルは、約５％～約９５％の範囲内、約１０％～約９０％の範囲内、約２０％～約８０％の範囲内、約３０％～約７０％の範囲内、約４０％～約６０％の範囲内、または約４５％～約５５％の範囲内である。いくつかの実施形態では、デューティサイクルは約５０％である。
ｄｅｐ－ｅｔｃｈサイクル１２０は、オーバーハング４０の十分な厚さが除去されるまで繰り返される。図５に示すように、複数のｄｅｐ－ｅｔｃｈサイクル後、基板８２は、低減されたオーバーハング４０を含む材料層３０を有する。言い方を変えれば、特徴２０の頂部２２における低減された横方向厚さＴ2と特徴２０内の側壁２４上の厚さＴSとの間の差が低減される。いくつかの実施形態では、特徴内の厚さＴSは、ｄｅｐ－ｅｔｃｈサイクル１２０によって実質的に変化しない。いくつかの実施形態では、特徴内の厚さＴSは、ｄｅｐ－ｅｔｃｈサイクル１２０によって増大される。
いくつかの実施形態では、ｄｅｐ－ｅｔｃｈサイクル１２０は、特徴２０の外側の基板面１８上に、追加の材料層を堆積させる。いくつかの実施形態では、ｄｅｐ－ｅｔｃｈサイクル１２０は、特徴の外側の基板面１８上に、約２ｎｍ以上、約４ｎｍ以上、約６ｎｍ以上、または約８ｎｍ以上堆積させる。いくつかの実施形態では、ｄｅｐ－ｅｔｃｈサイクル１２０は、特徴２０の外側の基板面１８上に、約６ｎｍの材料層を堆積させる。
決定点１３０において、特徴２０の開口幅ＷOが十分であるかどうかが判定される。開口幅ＷOが十分でない場合、方法１００は戻って追加のｄｅｐ－ｅｔｃｈサイクル１２０を実行する。開口幅ＷOが十分である場合、基板は動作１４０でさらなる処理を受けることができる。
いくつかの実施形態では、動作１４０のさらなる処理は、特徴２０内に導電性充填材料を堆積させることを含む。いくつかの実施形態では、導電性充填材料は、材料層３０とは異なる材料を含む。いくつかの実施形態では、導電性充填材料は、金属または金属合金を含む。いくつかの実施形態では、導電性充填材料は、銅、タングステン、コバルト、ルテニウム、モリブデン、インジウム、イリジウム、またはロジウムのうちの１つまたは複数を含む。
いくつかの実施形態では、材料ターゲットをスパッタリングする前に、特徴２０の開口幅は約１０ｎｍ～約２０ｎｍの範囲内であり、材料ターゲットをスパッタリングすることで、特徴２０の外側の基板面１８上に、約１５ｎｍの厚さを有する材料層３０を形成し、低いエネルギーおよび高いエネルギーを交互に繰り返すことで、特徴２０の外側の基板面１８上に、約６ｎｍの厚さを有する追加の材料層を形成する。この実施形態では、材料ターゲットをスパッタリングし、低いエネルギーおよび高いエネルギーを交互に繰り返した後、特徴２０の開口幅は約７ｎｍ以上である。
１つまたは複数の実施形態の方法に有用な例示的な物理的気相堆積チャンバ５０が、図６に示されている。物理的気相堆積チャンバ５０は、中心軸５４の周りに配置された真空チャンバ５２を含み、真空チャンバ５２上にはターゲット５６が絶縁体５８によって支持されており、絶縁体５８は、ターゲット５６を真空チャンバ５２に真空封止し、電気的に接地された真空チャンバ５２からターゲット５６を電気的に隔離する。真空ポンプシステム（図示せず）が、真空チャンバ５２の内部に低ミリトル範囲の圧力まで空気を送り込む。
１つまたは複数の実施形態では、ターゲット５６の前面の形状は平面とすることができ、または外周縁が内径部分より厚い略凹面とすることができる。ターゲット５６は、真空チャンバ５２の内部に面した材料層を含み、この材料層は典型的に、スパッタリング材料源を提供するために堆積される材料以外の元素を５原子％以下しか含有しない。
ＤＣ電源６０は、プラズマガスをプラズマに励起するために、接地された真空チャンバ５２または接地された側壁シールド（図示せず）に対して負のバイアスをターゲットにかける。いくつかの実施形態では、プラズマガスは、ガス源６２から質量流量コントローラ６４を通って真空チャンバ５２内に供給される。
１つまたは複数の実施形態では、プラズマガスは、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、およびキセノン（Ｘｅ）のうちの１つまたは複数を含む。いくつかの実施形態では、プラズマガスは、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、またはアルゴン（Ａｒ）のうちの１つまたは複数を含む。
１つまたは複数の実施形態では、ＤＣ電源６０によって供給されるターゲット電力は、プラズマ処理ガスをプラズマに励起し、プラズマの正に帯電したイオンが、ターゲット５６の方へ加速され、ターゲット５６から材料をスパッタリングする。プラズマの密度は、ターゲット５６の裏面にマグネトロン６６を配置することによって増大され、１つの磁気極性の内側磁極６８が、反対の磁気極性の外側磁極７０によって取り囲まれている。磁極６８、７０は、ターゲット５６の面に対して平行の磁場を真空チャンバ５２内へ投射して電子を閉じ込め、したがってプラズマ密度およびその結果得られるスパッタリング速度を増大させる。スパッタリングの均一性およびターゲットの利用を改善するために、磁極６８、７０は中心軸５４の周りで非対称であるが、中心軸５４に沿って延びるシャフト７４に接続されたアーム７２に支持される。モータ７６が、シャフト７４、したがってマグネトロン６６を中心軸５４の周りで回転させて、少なくとも方位均一性を提供する。
真空チャンバ５２内のペデスタル８０が、ターゲット５６からスパッタリングされる材料で被覆されるように、ターゲット５６に対向した位置で基板８２を支持する。信号ジェネレータ８６は、ペデスタル８０にバイアスをかけるために、ＤＣ電源８４および波形ジェネレータ６７を含む。ペデスタル８０は導電性を有し、したがって電極として作用する。ＤＣバイアスは、真空チャンバ５２内にプラズマが存在する状態で、負のＤＣ自己バイアスをペデスタル８０上に生じさせ、したがってスパッタリングされた金属イオンが、基板８２の方へ加速され、そのようなイオンの軌道が、基板８２内に形成された高アスペクト比の孔または特徴の奥深くへ入る。
物理的気相堆積チャンバ５０の動作は、コントローラ４０によって制御される。コントローラ４０は、モータ７６、ＤＣ電源６０、信号ジェネレータ８６、または質量流量コントローラ６４のうちの１つまたは複数に結合される。いくつかの実施形態では、個々の構成要素に２つ以上のコントローラ４０が接続され、１次制御プロセッサが、物理的気相堆積チャンバ５０を制御するように、別個のプロセッサの各々に結合される。コントローラ４０は、様々なチャンバおよびサブプロセッサを制御するために工業環境で使用することができる任意の形態の汎用コンピュータプロセッサ、マイクロコントローラ、マイクロプロセッサなどのうちの１つとすることができる。
少なくとも１つのコントローラ４０は、プロセッサ４２、プロセッサ４２に結合されたメモリ４４、プロセッサ４２に結合された入出力デバイス４６、および異なる電子構成要素間の通信のための支持回路４８を有することができる。メモリ４４は、一時的メモリ（たとえば、ランダムアクセスメモリ）および非一時的メモリ（たとえば、ストレージ）のうちの１つまたは複数を含むことができる。
プロセッサのメモリ４４またはコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、または局所もしくは遠隔の任意の他の形態のデジタルストレージなど、容易に利用可能なメモリのうちの１つまたは複数とすることができる。メモリ４４は、物理的気相堆積チャンバ５０のパラメータおよび構成要素を制御するようにプロセッサ４２によって動作可能な命令セットを保持することができる。支持回路４８は、プロセッサを従来どおり支持するようにプロセッサ４２に結合される。回路は、たとえばキャッシュ、電力供給、クロック回路、入出力回路、サブシステムなどを含むことができる。
概して、プロセスをメモリ内にソフトウェアルーチンとして記憶することができ、そのようなソフトウェアルーチンは、プロセッサによって実行されたとき、本開示のプロセスをプロセスチャンバに実行させる。ソフトウェアルーチンはまた、プロセッサによって制御されているハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶および／または実行することができる。本開示の方法のいくつかまたはすべてはまた、ハードウェアで実行することができる。したがって、プロセスをソフトウェアで実装し、ハードウェア内のコンピュータシステムを使用して、たとえば特定用途向け集積回路もしくは他のタイプのハードウェア実装として、またはソフトウェアおよびハードウェアの組合せとして実行することができる。ソフトウェアルーチンは、プロセッサによって実行されたとき、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する特定目的コンピュータ（コントローラ）に変換する。
いくつかの実施形態では、コントローラ４０は、個々のプロセスまたはサブプロセスを実行して方法を実施するための１つまたは複数の構成を有する。コントローラ４０は、中間構成要素に接続することができ、方法の機能を実施するように中間構成要素を動作させるように構成することができる。たとえば、コントローラ４０は、ガスバルブ、アクチュエータ、モータ、スリットバルブ、真空制御装置などのうちの１つまたは複数に接続することができ、これらを制御するように構成することができる。
いくつかの実施形態のコントローラ４０は、シャフト７４を回転させるための構成、ターゲット５６にバイアスをかけるための構成、基板８２にバイアスをかけるための構成、基板バイアスに波形を加えるための構成、またはプラズマガスの流れを制御するための構成から選択された１つまたは複数の構成を有する。
本明細書全体にわたって、「一実施形態」、「特定の実施形態」、「１つまたは複数の実施形態」、または「実施形態」への参照は、その実施形態に関連して説明する特定の特徴、構造、材料、または特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な箇所における「１つまたは複数の実施形態では」、「特定の実施形態では」、「一実施形態では」、または「実施形態では」などの語句の記載は、必ずしも本開示の同じ実施形態を参照するわけではない。さらに、１つまたは複数の実施形態では、特定の特徴、構造、材料、または特性を任意の好適な形で組み合わせることができる。
本明細書の開示について、特定の実施形態を参照して説明したが、記載する実施形態は本開示の原理および応用例の単なる例示であることが、当業者には理解されよう。本開示の精神および範囲から逸脱することなく、本開示の方法および装置に様々な変更および変形を加えることができることが、当業者には明らかであろう。したがって、本開示は、添付の特許請求の範囲およびその均等物の範囲内の変更形態および変形形態を含むことができる。
Claims (20)
- 物理的気相堆積の方法であって、
物理的気相堆積（ＰＶＤ）チャンバ内の材料ターゲットをスパッタリングして、頂面から底面まで深さを延ばす特徴を含む基板面に材料層を形成することであり、前記特徴が、第１の側壁および第２の側壁によって画定された開口幅を前記基板面に有し、前記材料層の前記頂面における横方向厚さが、前記特徴内の前記第１の側壁または前記第２の側壁上の厚さより大きい、形成することと、
低いエネルギーのＤＣバイアスで前記基板面にバイアスをかけることによって、前記基板面に追加の材料層を堆積させることと、
高いエネルギーのＤＣバイアスで前記基板面にバイアスをかけることによって、前記基板面から前記材料層をエッチングすることと、
前記低いエネルギーおよび前記高いエネルギーを所定の周波数で交互に繰り返して、前記基板面における前記横方向厚さと前記特徴内の前記横方向厚さとの間の差を低減させることとを含む、方法。 - 前記基板が実質的に損傷されない、請求項１に記載の方法。
- 前記ＤＣバイアスのデューティサイクルが約５０％である、請求項２に記載の方法。
- 前記材料ターゲットが銅を含む、請求項１に記載の方法。
- 前記低いエネルギーが約５０Ｗ～約１００Ｗの範囲内である、請求項１に記載の方法。
- 前記高いエネルギーが約１０００Ｗ～約３０００Ｗの範囲内である、請求項１に記載の方法。
- 前記所定の周波数が約１Ｈｚ～約１０ｋＨｚの範囲内である、請求項１に記載の方法。
- 前記材料ターゲットをスパッタリングすることが、約１５ｎｍの厚さを有する材料層を前記基板面に形成する、請求項１に記載の方法。
- 前記低いエネルギーおよび前記高いエネルギーを交互に繰り返すことが、約６ｎｍの厚さを有する材料層を前記基板面に形成する、請求項１に記載の方法。
- 前記材料ターゲットをスパッタリングする前に、前記特徴の前記開口幅が約１０ｎｍ～約２０ｎｍの範囲内である、請求項１に記載の方法。
- 前記材料ターゲットをスパッタリングする前に、前記特徴の前記開口幅が約１０ｎｍ～約２０ｎｍの範囲内であり、前記材料ターゲットをスパッタリングする結果、約１５ｎｍの厚さを有する材料層が前記基板面に形成され、前記低いエネルギーおよび前記高いエネルギーを交互に繰り返すことで、約６ｎｍの厚さを有する材料層を前記基板面に形成し、前記材料ターゲットをスパッタリングし、前記低いエネルギーおよび前記高いエネルギーを交互に繰り返した後、前記特徴の前記開口幅が約７ｎｍ以上である、請求項１に記載の方法。
- 前記基板面における前記横方向厚さと前記特徴内の前記横方向厚さとの間の前記差を低減させた後、前記特徴内に導電性充填材料を堆積させることをさらに含む、請求項１に記載の方法。
- オーバーハング低減の方法であって、
材料ターゲットを有する物理的気相堆積（ＰＶＤ）チャンバ内のＤＣバイアスで材料層を含む基板にバイアスをかけることであり、前記基板が、基板面から底面まで深さを延ばす特徴を含み、前記特徴が、第１の側壁および第２の側壁によって画定された開口幅を前記基板面に有し、前記材料層の前記基板面における横方向厚さが、前記特徴内の横方向厚さより大きい、バイアスをかけることと、
低エネルギーのバイアスおよび高エネルギーのバイアスを所定の周波数で交互に繰り返して、前記基板面における前記横方向厚さと前記特徴内の前記横方向厚さとの間の差を低減させることとを含む、方法。 - 前記基板にバイアスをかけ、低エネルギーのバイアスおよび高エネルギーのバイアスを交互にすることによって、前記基板が実質的に損傷されない、請求項１３に記載の方法。
- 前記ＤＣバイアスのデューティサイクルが約５０％である、請求項１４に記載の方法。
- 前記材料層が銅を含む、請求項１３に記載の方法。
- 前記低エネルギーのバイアスが約５０Ｗ～約１００Ｗの範囲内である、請求項１３に記載の方法。
- 前記高エネルギーのバイアスが約１０００Ｗ～約３０００Ｗの範囲内である、請求項１３に記載の方法。
- 前記所定の周波数が約１Ｈｚ～約１０ｋＨｚの範囲内である、請求項１３に記載の方法。
- 銅ライナを堆積させる方法であって、
物理的気相堆積（ＰＶＤ）チャンバ内の銅ターゲットをスパッタリングして、基板面から底面まで深さを延ばす特徴を含む前記基板面に銅層を形成することであり、前記特徴が、第１の側壁および第２の側壁によって画定された開口幅を前記基板面に有し、前記銅層の前記基板面における横方向厚さが、前記特徴内の横方向厚さより大きい、形成することと、
約５０Ｗ～約１００Ｗの範囲内の低いエネルギーのＤＣバイアスで前記基板面にバイアスをかけることによって、前記基板面に追加の銅層を堆積させることと、
約１０００Ｗ～約１５００Ｗの範囲内の高いエネルギーのＤＣバイアスで前記基板面にバイアスをかけることによって、前記基板面から前記銅層をエッチングすることと、
前記低いエネルギーおよび前記高いエネルギーを約１ｋＨｚの所定の周波数で交互に繰り返して、前記基板面における前記横方向厚さと前記特徴内の前記横方向厚さとの間の差を低減させることとを含む、方法。
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