KR20220116251A - 펄스형 바이어스를 사용한 오버행 감소 - Google Patents

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벤체르키 메바르키
코말 에스. 가르드
키쇼르 칼라티파람빌
정주 이
셴민 탕
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 실시예들은 증착된 막들의 오버행을 감소시킴으로써 기판 피처들의 개구 폭을 확대하기 위한 방법들에 관한 것이다. 본 개시내용의 일부 실시예들은 기판 피처의 개구 근처에서 증착된 막을 에칭하기 위해 고 에너지 바이어스 펄스를 이용한다. 본 개시내용의 일부 실시예들은 하부 기판을 손상시키지 않으면서 증착된 막을 에칭한다.

Description

펄스형 바이어스를 사용한 오버행 감소
[0001] 본 개시내용의 실시예들은 일반적으로, 물리 기상 증착 방법들에 관한 것이다. 특히, 본 개시내용의 실시예들은, 피처(feature) 내에 증착된 PVD 막들에 대한 오버행(overhang)을 감소시키고 개구 폭을 개선하기 위한 방법에 관한 것이다.
[0002] 반도체 회로 엘리먼트들의 소형화는 45㎚, 32㎚, 28㎚, 20㎚ 및 심지어 더 작은 피처 크기들이 상업적 규모로 제작되는 지점에 도달하였다. 치수들이 계속해서 작아짐에 따라, 회로 엘리먼트들 사이의 갭을 채우는 것과 같은 프로세스 단계들에 대해 새로운 난제들이 발생한다. 엘리먼트들 사이의 폭이 계속 축소됨에 따라, 엘리먼트들 사이의 갭은 종종 더 커지고 좁아져, 갭 충전(gapfill) 재료가 공극들 및 약한 심(seam)을 생성하지 않으면서 갭을 충전하기 더 어렵게 한다.
[0003] 대안으로 PVD(physical vapor deposition)로 불리는 스퍼터링이 반도체 집적 회로들의 제작에서 금속들 및 다른 재료들의 증착을 위해 사용된다. 스퍼터링의 사용은 비아들 또는 다른 수직 상호 연결 구조들과 같은 고종횡비 홀들 또는 갭들의 측벽들 상에 재료 층들을 증착하는 것으로 확장되었다.
[0004] PVD 기법들은 종종, 재료가 완전히 충전되기 전에 갭의 최상부에서 재료의 과잉 성장(overgrowth) 또는 오버행(overhang)을 겪는다. 이러한 오버행은 증착된 재료가 오버행에 의해 절단된 공극 또는 심을 갭에 생성할 수 있는데; 이는 간혹 브레드로핑(breadloafing)으로 지칭되는 문제이다.
[0005] 오버행을 감소시키는 현재 방법들은 기판에 적용된 CW(continuous wave) 바이어스를 이용한다. 그러나 이러한 방법들은 제한된 전력 범위를 갖는다. 추가로, CW 바이어스는 높은 전력 레벨들에서 동작될 때 하부 기판에 대한 손상을 야기할 수 있다.
[0006] 이에 따라, 하부 기판을 손상시키지 않으면서 기판 피처들 또는 갭들의 최상부에서의 오버행의 형성을 방지 또는 제거하는 물리 기상 증착 방법들에 대한 필요성이 존재한다.
[0007] 본 개시내용의 하나 이상의 실시예들은 물리 기상 증착 방법에 관한 것이다. 이 방법은, 최상부 표면으로부터 최하부 표면까지의 깊이로 연장되는 피처를 포함하는 기판 표면 상에 재료 층을 형성하기 위해 PVD(physical vapor deposition) 챔버에서 재료 타깃을 스퍼터링하는 단계를 포함한다. 피처는 기판 표면에서 제1 측벽 및 제2 측벽에 의해 한정된 개구 폭을 갖는다. 재료 층은 피처 내의 제1 측벽 또는 제2 측벽 상에서의 두께보다 최상부 표면에서 더 큰 측 방향 두께를 갖는다. 저 에너지의 DC 바이어스로 기판 표면을 바이어싱함으로써 기판 표면 상에 추가 재료 층이 증착된다. 고 에너지의 DC 바이어스로 기판 표면을 바이어싱함으로써 기판 표면으로부터 재료 층이 에칭된다. 기판 표면에서의 측 방향 두께와 피처 내에서의 측 방향 두께 사이의 차이를 감소시키기 위해, 저 에너지와 고 에너지가 미리 결정된 주파수로 반복적으로 교번된다.
[0008] 본 개시내용의 추가 실시예들은 오버행 감소 방법에 관한 것이다. 이 방법은, 재료 타깃을 갖는 PVD(physical vapor deposition) 챔버 내에서 재료 층을 포함하는 기판을 DC 바이어스로 바이어싱하는 단계를 포함한다. 기판은 기판 표면으로부터 최하부 표면까지의 깊이로 연장되는 피처를 포함한다. 피처는 기판 표면에서 제1 측벽 및 제2 측벽에 의해 한정된 개구 폭을 갖는다. 재료 층은 피처 내에서보다 기판 표면에서 더 큰 측 방향 두께를 갖는다. 기판 표면에서의 측 방향 두께와 피처 내에서의 측 방향 두께 사이의 차이를 감소시키기 위해, 저 에너지 바이어스와 고 에너지 바이어스가 미리 결정된 주파수로 반복적으로 교번된다.
[0009] 본 개시내용의 추가 실시예들은 구리 라이너(liner)를 증착하는 방법에 관한 것이다. 이 방법은, 기판 표면으로부터 최하부 표면까지의 깊이로 연장되는 피처를 포함하는 기판 표면 상에 구리 층을 형성하기 위해 PVD(physical vapor deposition) 챔버에서 구리 타깃을 스퍼터링하는 단계를 포함한다. 피처는 기판 표면에서 제1 측벽 및 제2 측벽에 의해 한정된 개구 폭을 갖는다. 구리 층은 피처 내에서보다 기판 표면에서 더 큰 측 방향 두께를 갖는다. 약 50W 내지 약 100W 범위 내의 저 에너지의 DC 바이어스로 기판 표면을 바이어싱함으로써 기판 표면 상에 추가 구리 층이 증착된다. 약 1000W 내지 약 1500W 범위 내의 고 에너지의 DC 바이어스로 기판 표면을 바이어싱함으로써 기판 표면으로부터 구리 층이 에칭된다. 기판 표면에서의 측 방향 두께와 피처 내에서의 측 방향 두께 사이의 차이를 감소시키기 위해, 저 에너지와 고 에너지가 약 1㎑의 미리 결정된 주파수로 반복적으로 교번된다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 피처를 갖는 예시적인 기판의 단면도를 예시한다.
[0012] 도 2는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 방법에 대한 예시적인 흐름도를 예시한다.
[0013] 도 3은 본 개시내용의 하나 이상의 실시예에 따른 오버행을 갖는 재료 층이 상부에 있는 예시적인 기판의 단면도를 예시한다.
[0014] 도 4는 본 개시내용의 하나 이상의 실시예에 따른 기판에 적용되는 DC 바이어스에 대한 파형도를 예시한다.
[0015] 도 5는 본 개시내용의 하나 이상의 실시예에 따른 감소된 오버행을 갖는 재료 층이 상부에 있는 예시적인 기판의 단면도를 예시한다.
[0016] 도 6은 본 개시내용의 하나 이상의 실시예들에 따른 PVD(physical vapor deposition) 챔버의 개략적인 단면도를 예시한다.
[0017] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0018] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 의미할 수 있다고 당업자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다.
[0019] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 중에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 의미한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0020] 본 개시내용의 하나 이상의 실시예들은 물리 기상 증착에 의해 형성된 오버행을 감소시키기 위한 방법들에 관한 것이다. 본 개시내용의 일부 실시예들은 유리하게는, 하부 기판을 손상시키지 않으면서 오버행을 제거하는 증착-에칭 사이클들을 제공한다. 본 개시내용의 일부 실시예들은 유리하게는, 더 큰 피처 개구들을 제공함으로써 후속 금속화를 가능하게 한다.
[0021] 하나 이상의 실시예에 따른 프로세싱을 위한 예시적인 기판(82)이 도 1에 도시된다. 일부 실시예들에서, 기판(82)은 기판 표면(18)으로도 또한 지칭되는 노출된 표면을 갖는 베이스 재료(15)를 포함한다. 기판 표면(18)은 최상부(22)로부터 최하부 표면(26)까지의 깊이(D)로 연장되는 피처(20)를 포함한다. 피처는 제1 측벽(24) 및 제2 측벽(25)에 의해 한정된 개구 폭(WO)을 갖는다. 일부 실시예들에서, 제1 측벽(24) 및 제2 측벽(25)은 연속적인 측벽(예컨대, 원형 비아)의 대향면들이다.
[0022] 일부 실시예들에서, 개구 폭(WO)은 약 8㎚ 내지 약 25㎚의 범위 이내 또는 약 10㎚ 내지 약 20㎚의 범위 이내이다. 일부 실시예들에서, 개구 폭(WO)은 약 10㎚, 약 14㎚, 약 16㎚, 약 20㎚ 또는 약 22㎚이다.
[0023] 일부 실시예들에서, 베이스 재료(15)는 유전체를 포함한다. 일부 실시예들에서, 베이스 재료(15)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산화물 또는 실리콘 산탄화물 중 하나 이상을 포함한다. 일부 실시예들에서, 베이스 재료(15)는 실리콘 산화물을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, 명시된 재료를 필수적 요소로 하여 구성되는 재료는 몰 단위로, 언급된 재료의 약 95% 이상, 약 98% 이상, 약 99% 이상, 또는 약 99.5% 이상을 포함한다.
[0024] 도 2 및 도 3을 참조하면, 기판(82)을 프로세싱하기 위한 예시적인 방법(100)은 선택적인 동작(110)에서 시작되며, 여기서 PVD(physical vapor deposition) 챔버 내의 재료 타깃이 스퍼터링되어 기판 표면(18) 상에 오버행(40)을 갖는 재료 층(30)을 형성한다. 재료 층(30)은 피처(20) 내의 측벽(24) 상에서의 두께(TS)보다 피처(20)의 최상부(22)에서 더 큰 측 방향 두께(T1)를 갖는다. T1과 TS 사이의 차이는 오버행(40)으로 지칭된다. 피처의 최상부에 있는 피처의 개구(WO)는 재료 층(30)이 상부에 증착된 측벽들(24, 25) 사이의 피처의 폭보다 작다.
[0025] 일부 실시예들에서, 스퍼터링 프로세스는 약 10㎚ 내지 약 20㎚의 범위 이내 또는 약 12㎚ 내지 약 18㎚의 범위 이내의 두께를 갖는 재료 층(30)을 피처(20) 외부의 기판 표면(18) 상에 형성한다. 일부 실시예들에서, 스퍼터링 프로세스는 피처(20) 외부의 기판 표면(18) 상에 약 15㎚의 두께를 갖는 재료 층(30)을 형성한다.
[0026] 재료 타깃과 재료 층(30)은 동일한 재료를 포함한다. 일부 실시예들에서, 재료는 전도체를 포함한다. 일부 실시예들에서, 재료는 구리, 텅스텐, 코발트, 루테늄, 몰리브덴, 인듐, 이리듐 또는 로듐 중 하나 이상을 포함한다. 일부 실시예들에서, 재료는 유전체를 포함한다. 일부 실시예들에서, 재료는 티타늄 질화물, 탄탈륨 질화물, 루테늄 질화물, 알루미늄 질화물, 실리콘 산화물, 알루미늄 산화물 또는 알루미늄 산질화물 중 하나 이상을 포함한다.
[0027] 이 방법(100)은, 증착-에칭 사이클(dep-etch cycle)(120)로도 또한 지칭되는 증착-에칭 사이클에 의해 오버행(40)을 감소시킴으로써 계속된다. 증착-에칭 사이클(120)은 하나의 증착 단계(122) 및 하나의 에칭 단계(124)를 포함한다. 증착 단계(122)는 에칭 단계(124)에 선행하는 것으로 도 2 및 도 4에 도시되지만, 당업자들은 이러한 순서가 제한적이지 않으며, 임의의 증착-에칭 사이클(120) 동안 어느 단계든 먼저 수행될 수 있다고 이해할 것이다. 증착-에칭 사이클(120)은 증착 단계(122) 또는 에칭 단계(124)로 시작할 수 있다.
[0028] 증착 단계(122)는 저 에너지의 DC 바이어스로 기판 표면(18)을 바이어싱함으로써 기판 표면(18) 상에 추가 재료 층(30)을 증착한다. 일부 실시예들에서, 저 에너지는 약 10W 내지 약 100W의 범위 내, 약 20W 내지 약 100W의 범위 내, 약 50W 내지 약 100W의 범위 내 또는 약 50W 내지 약 75W의 범위 내이다. 일부 실시예들에서, 저 에너지는 약 70W이다.
[0029] 에칭 단계(124)는 고 에너지의 DC 바이어스로 기판 표면(18)을 바이어싱함으로써 기판 표면(18)으로부터 재료 층(30)을 에칭한다. 일부 실시예들에서, 고 에너지는 약 200W 내지 약 3000W의 범위 내, 약 500W 내지 약 2500W의 범위 내 또는 약 1000W 내지 약 2000W의 범위 내이다. 일부 실시예들에서, 고 에너지는 약 1400W이다.
[0030] 이론에 얽매이지 않으면서, 고 에너지 바이어스는 연장된 시간 기간 동안 기판 표면(18)에 인가될 수 없다고 여겨진다. 고 에너지 바이어스가 너무 오래 인가된다면, 베이스 재료(15)는 바이어스에 의해 손상될 수 있거나, 에너지가 기판으로부터 프로세싱 챔버의 다른 부분들로 아크(arc)될 수 있다. 이에 따라, 본 발명자들은 놀랍게도, 고 에너지 및 저 에너지 바이어스의 짧은 버스트들을 사용함으로써, 재료 층(30)이 하부 베이스 재료(15)에 대한 손상 없이 에칭될 수 있다는 것을 발견하였다. 일부 실시예들에서, 기판은 실질적으로 손상되지 않는다. 기판에 대한 손상은 물리적 층 손상(층들의 분리, 접착)의 경우에 물리적으로 평가될 수 있거나; 구조적 손상에 대해 TEM에 의해 평가될 수 있거나; 화학적 손상에 대해 EELS 분석에 의해 평가될 수 있거나; 또는 통합 손상에 대해 전기 분석에 의해 평가될 수 있다.
[0031] 증착-에칭 사이클(120) 동안, 증착 단계(122)와 에칭 단계(124)가 교번 방식으로 반복된다. 일부 실시예들에서, 증착 단계(122)와 에칭 단계(124) 사이의 시간이 최소화된다. 도 4는 증착-에칭 사이클(120) 동안의 시간에 걸친 바이어스 전력의 파형(200)을 예시한다. 증착 단계(122)는 기간(tD)을 갖는 구역(210)에서는 저 에너지로 도시된다. 에칭 단계(124)는 기간(tE)을 갖는 구역(220)에서는 고 에너지로 도시된다.
[0032] 도 4에 예시된 파형(200)은 CW(continuous wave) 파형과 구별된다. CW 파형에서, 바이어스 에너지는 완만하게 증가 및 감소하여 고 에너지 및 저 에너지에서 피크들 및 저점(trough)들을 갖는 사인 타입 파를 형성한다. 본 발명자들은 CW 타입 바이어스 파형이 베이스 재료(15)를 손상시키지 않으면서 기판 표면(18)에 인가될 수 있는 훨씬 더 낮은 고 에너지 바이어스를 갖는다는 것을 발견하였다. 대조적으로, 본 발명의 파형(200)은 구역(210)의 저 에너지 바이어스로부터 구역(220)의 고 에너지 바이어스로 신속하게 전환한다.
[0033] 바이어스 전력의 주파수가 제어된다. 일부 실시예들에서, 주파수는 약 1㎐ 내지 약 10㎑의 범위 이내 또는 약 100㎐ 내지 약 5㎑의 범위 이내이다. 일부 실시예들에서, 주파수는 약 1㎑이다.
[0034] 듀티 사이클은 기판 표면에 고 에너지 바이어스를 인가하는 데 소비된 사이클의 시간 백분율이다. 일부 실시예들에서, 듀티 사이클은 약 5% 내지 약 95%의 범위 이내, 약 10% 내지 약 90%의 범위 이내, 약 20% 내지 약 80%의 범위 이내, 약 30% 내지 약 70%의 범위 이내, 약 40% 내지 약 60%의 범위 이내 또는 약 45% 내지 약 55%의 범위 이내이다. 일부 실시예들에서, 듀티 사이클은 약 50%이다.
[0035] 충분한 두께의 오버행(40)이 제거될 때까지, 증착-에칭 사이클(120)이 반복된다. 도 5에 예시된 바와 같이, 복수의 증착-에칭 사이클들 후에, 기판(82)은 오버행(40)이 감소된 재료 층(30)을 갖는다. 달리 말하면, 피처(20)의 최상부(22)에서의 감소된 측 방향 두께(T2)와 피처(20) 내의 측벽(24) 상에서의 두께(TS) 사이의 차이가 감소된다. 일부 실시예들에서, 피처 내에서의 두께(TS)는 증착-에칭 사이클(120)에 의해 실질적으로 변하지 않는다. 일부 실시예들에서, 피처 내에서의 두께(TS)는 증착-에칭 사이클(120)에 의해 증가된다.
[0036] 일부 실시예들에서, 증착-에칭 사이클(120)은 피처(20) 외부의 기판 표면(18) 상에 추가 재료 층을 증착한다. 일부 실시예들에서, 증착-에칭 사이클(120)은 피처 외부의 기판 표면(18) 상에 약 2㎚ 이상, 약 4㎚ 이상, 약 6㎚ 이상, 또는 약 8㎚ 이상을 증착한다. 일부 실시예들에서, 증착-에칭 사이클(120)은 피처(20) 외부의 기판 표면(18) 상에 약 6㎚의 재료 층을 증착한다.
[0037] 결정 포인트(130)에서, 피처(20)의 개구 폭(WO)이 충분한지 여부가 결정된다. 개구 폭(WO)이 충분하지 않다면, 이 방법(100)은 추가 증착-에칭 사이클들(120)을 수행하도록 돌아간다. 개구 폭(WO)이 충분하다면, 기판은 동작(140)에서 추가 프로세싱을 겪을 수 있다.
[0038] 일부 실시예들에서, 동작(140)에서의 추가의 프로세싱은 피처(20) 내에 전도성 충전 재료를 증착하는 것을 포함한다. 일부 실시예들에서, 전도성 충전 재료는 재료 층(30)과 상이한 재료를 포함한다. 일부 실시예들에서, 전도성 충전 재료는 금속 또는 금속 합금을 포함한다. 일부 실시예들에서, 전도성 충전 재료는 구리, 텅스텐, 코발트, 루테늄, 몰리브덴, 인듐, 이리듐 또는 로듐 중 하나 이상을 포함한다.
[0039] 일부 실시예들에서, 피처(20)의 개구 폭은 재료 타깃을 스퍼터링하기 전에 약 10㎚ 내지 약 20㎚의 범위 이내이며, 재료 타깃을 스퍼터링하는 것은 피처(20) 외부의 기판 표면(18) 상에 약 15㎚의 두께를 갖는 재료 층(30)을 형성하고, 저 에너지와 고 에너지가 반복적으로 교번하는 것은 피처(20) 외부의 기판 표면(18) 상에 약 6㎚의 두께를 갖는 추가 재료 층을 형성한다. 이 실시예에서, 피처(20)의 개구 폭은, 재료 타깃을 스퍼터링하고 저 에너지와 고 에너지가 반복적으로 교번한 이후 약 7㎚ 이상이다.
[0040] 하나 이상의 실시예의 방법들에 유용한 예시적인 물리 기상 증착 챔버(50)가 도 6에 예시된다. 물리 기상 증착 챔버(50)는, 타깃(56)이 절연체(58)를 통해 지지되는 중심 축(54)을 중심으로 배열된 진공 챔버(52)를 포함하며, 이 진공 챔버(52)는 타깃(56)을 진공 챔버(52)에 대해 진공 밀폐하고 전기적으로 접지된 진공 챔버(52)로부터 타깃(56)을 전기적으로 격리시킨다. (도시되지 않은) 진공 펌프 시스템은 진공 챔버(52)의 내부를 낮은 milliTorr 범위의 압력으로 펌핑한다.
[0041] 하나 이상의 실시예들에서, 타깃(56)의 전방 표면의 형상은 평면형일 수 있거나, 내경 부분들보다 더 두꺼운 외주 에지들을 갖고 일반적으로 오목할 수 있다. 타깃(56)은 진공 챔버(52)의 내부를 향하는 재료 층을 포함하며, 그 재료 층은 통상적으로, 스퍼터링된 재료의 소스를 제공하기 위해 증착될 재료 이외의 원소들을 5원자% 이하로 함유한다.
[0042] DC 전원(60)은 접지된 진공 챔버(52) 또는 (도시되지 않은) 접지된 측벽 차폐부에 대해 타깃을 음으로 바이어싱하여 플라즈마 가스를 플라즈마로 여기시킨다. 일부 실시예들에서, 플라즈마 가스는 진공 챔버(52)에서 질량 유동 제어기(64)를 통해 가스 소스(62)로부터 공급된다.
[0043] 하나 이상의 실시예들에서, 플라즈마 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe) 중 하나 이상을 포함한다. 일부 실시예들에서, 플라즈마 가스는 헬륨(He), 네온(Ne) 또는 아르곤(Ar) 중 하나 이상을 포함한다.
[0044] 하나 이상의 실시예들에서, DC 전원(60)에 의해 공급되는 타깃 전력은 플라즈마 프로세싱 가스를 플라즈마로 여기시키고, 플라즈마의 양으로 하전된 이온들은 타깃(56)을 향해 가속되고 타깃(56)으로부터의 재료를 스퍼터링한다. 플라즈마의 밀도는, 하나의 자기 극성의 내부 자극(magnetic pole)(68)을 반대되는 자기 극성의 외부 자극(70)이 둘러싸는 마그네트론(66)을 타깃(56)의 후방에 배치함으로써 증가된다. 극들(68, 70)은 타깃(56)의 면과 평행하게 진공 챔버(52) 내로 자기장을 투사하여 전자들을 포획하고 그에 따라 플라즈마 밀도 및 결과적인 스퍼터링 레이트를 증가시킨다. 스퍼터링 균일성 및 타깃 이용을 개선하기 위해, 자극들(68, 70)은 중심 축(54)을 중심으로 비대칭이지만, 중심 축(54)을 따라 연장되는 샤프트(74)에 연결된 암(72) 상에 지지된다. 모터(76)는 적어도 방위각 균일성을 제공하도록 중심 축(54)을 중심으로 샤프트(74) 및 그에 따라 마그네트론(66)을 회전시킨다.
[0045] 진공 챔버(52) 내의 페디스털(80)은 타깃(56)으로부터 스퍼터링된 재료로 코팅될 기판(82)을 타깃(56)에 대향하게 지지한다. 신호 발생기(86)는 DC 전원(84), 및 페디스털(80)을 바이어싱하기 위한 파형 생성기(67)를 포함한다. 페디스털(80)은 전극으로서 작용하도록 전도성이다. 진공 챔버(52) 내의 플라즈마의 존재 시의 DC 바이어스는, 스퍼터링된 금속 이온들이 기판(82) 쪽으로 가속되고, 이들의 궤적들이 기판(82)에 형성된 임의의 고종횡비 홀들 또는 피처들 내에 깊게 들어가도록, 페디스털(80) 상에 음의 DC 자기 바이어스가 발생되게 한다.
[0046] 물리 기상 증착 챔버(50)의 동작은 제어기(40)에 의해 제어된다. 제어기(40)는 모터(76), DC 전원(60), 신호 발생기(86) 또는 질량 유량 제어기(64) 중 하나 이상에 결합된다. 일부 실시예들에서는, 개개의 컴포넌트들에 연결된 하나보다 많은 제어기(40)가 있으며, 주 제어 프로세서가 개별 프로세서들 각각에 결합되어 물리 기상 증착 챔버(50)를 제어한다. 제어기(40)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 환경에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로컨트롤러, 마이크로프로세서 등 중 하나일 수 있다.
[0047] 적어도 하나의 제어기(40)는 프로세서(42), 프로세서(42)에 결합된 메모리(44), 프로세서(42)에 결합된 입력/출력 디바이스들(46), 및 서로 다른 전자 컴포넌트들 간의 통신을 위한 지원 회로들(48)을 가질 수 있다. 메모리(44)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0048] 프로세서의 메모리(44) 또는 컴퓨터 판독 가능 매체는 쉽게 입수할 수 있는 메모리, 이를테면 RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 메모리(44)는 물리 기상 증착 챔버(50)의 파라미터들 및 컴포넌트들을 제어하도록 프로세서(42)에 의해 동작 가능한 명령 세트를 보유할 수 있다. 종래의 방식으로 프로세서를 지원하기 위해 지원 회로들(48)이 프로세서(42)에 결합된다. 회로들은 예를 들어, 캐시, 전원 공급 장치들, 클록 회로들, 입력/출력 회로, 서브시스템들 등을 포함할 수 있다.
[0049] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되고 있는 하드웨어로부터 원격 위치된 (도시되지 않은) 제2 프로세서에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되고 컴퓨터 시스템을 사용하여 실행되거나, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현과 같은 하드웨어로 구현되거나, 소프트웨어와 하드웨어의 조합으로 구현될 수 있다. 소프트웨어 루틴은 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[0050] 일부 실시예들에서, 제어기(40)는 방법을 수행하도록 개개의 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(40)는 중간 컴포넌트들에 연결될 수 있으며 중간 컴포넌트들을 작동시켜 방법들의 기능들을 수행하도록 구성될 수 있다. 예를 들어, 제어기(40)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결될 수 있으며 이들 중 하나 이상을 제어하도록 구성될 수 있다.
[0051] 일부 실시예들의 제어기(40)는: 샤프트(74)를 회전시키기 위한 구성; 타깃(56)을 바이어싱하기 위한 구성; 기판(82)을 바이어싱하기 위한 구성; 기판 바이어스에 파형을 적용하기 위한 구성; 또는 플라즈마 가스의 유동을 제어하기 위한 구성 중에서 선택된 하나 이상의 구성들을 갖는다.
[0052] 본 명세서 전반에 걸쳐 "일 실시예," "특정 실시예들," "하나 이상의 실시예들" 또는 "한 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서," "특정 실시예들에서," "일 실시예에서" 또는 "한 실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 의미하는 것은 아니다. 게다가, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
[0053] 본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은 설명된 실시예들이 단지 본 개시내용의 원리들 및 적용들의 예시일 뿐이라고 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 명백할 것이다. 따라서 본 개시내용은 첨부된 청구항들 및 그러한 청구항들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 최상부 표면으로부터 최하부 표면까지의 깊이로 연장되는 피처(feature)를 포함하는 기판 표면 상에 재료 층을 형성하기 위해 PVD(physical vapor deposition) 챔버에서 재료 타깃을 스퍼터링하는 단계 ― 상기 피처는 상기 기판 표면에서 제1 측벽 및 제2 측벽에 의해 한정된 개구 폭을 갖고, 상기 재료 층은 상기 피처 내의 제1 측벽 또는 제2 측벽 상에서의 두께보다 상기 최상부 표면에서 더 큰 측 방향 두께를 가짐 ―;
    저 에너지의 DC 바이어스로 상기 기판 표면을 바이어싱함으로써 상기 기판 표면 상에 추가 재료 층을 증착하는 단계;
    고 에너지의 DC 바이어스로 상기 기판 표면을 바이어싱함으로써 상기 기판 표면으로부터 상기 재료 층을 에칭하는 단계; 및
    상기 기판 표면에서의 측 방향 두께와 상기 피처 내에서의 측 방향 두께 사이의 차이를 감소시키기 위해, 상기 저 에너지와 상기 고 에너지가 미리 결정된 주파수로 반복적으로 교번하는 단계를 포함하는,
    물리 기상 증착 방법.
  2. 제1 항에 있어서,
    상기 기판은 실질적으로 손상되지 않는,
    물리 기상 증착 방법.
  3. 제2 항에 있어서,
    상기 DC 바이어스의 듀티 사이클은 약 50%인,
    물리 기상 증착 방법.
  4. 제1 항에 있어서,
    상기 재료 타깃은 구리를 포함하는,
    물리 기상 증착 방법.
  5. 제1 항에 있어서,
    상기 저 에너지는 약 50W 내지 약 100W의 범위 이내인,
    물리 기상 증착 방법.
  6. 제1 항에 있어서,
    상기 고 에너지는 약 1000W 내지 약 3000W의 범위 이내인,
    물리 기상 증착 방법.
  7. 제1 항에 있어서,
    상기 미리 결정된 주파수는 약 1㎐ 내지 약 10㎑의 범위 이내인,
    물리 기상 증착 방법.
  8. 제1 항에 있어서,
    상기 재료 타깃을 스퍼터링하는 단계는 상기 기판 표면 상에 약 15㎚의 두께를 갖는 재료 층을 형성하는,
    물리 기상 증착 방법.
  9. 제1 항에 있어서,
    상기 저 에너지와 상기 고 에너지가 반복적으로 교번하는 단계는 상기 기판 표면 상에 약 6㎚의 두께를 갖는 재료 층을 형성하는,
    물리 기상 증착 방법.
  10. 제1 항에 있어서,
    상기 피처의 개구 폭은 상기 재료 타깃을 스퍼터링하기 전에 약 10㎚ 내지 약 20㎚의 범위 이내인,
    물리 기상 증착 방법.
  11. 제1 항에 있어서,
    상기 피처의 개구 폭은 상기 재료 타깃을 스퍼터링하기 전에 약 10㎚ 내지 약 20㎚의 범위 이내이고, 상기 재료 타깃을 스퍼터링하는 단계는 상기 기판 표면 상에 약 15㎚의 두께를 갖는 재료 층을 야기하고, 상기 저 에너지와 상기 고 에너지가 반복적으로 교번하는 단계는 상기 기판 표면 상에 약 6㎚의 두께를 갖는 재료 층을 형성하고, 그리고 상기 피처의 개구 폭은, 상기 재료 타깃을 스퍼터링하고 상기 저 에너지와 상기 고 에너지가 반복적으로 교번한 이후 약 7㎚ 이상인,
    물리 기상 증착 방법.
  12. 제1 항에 있어서,
    상기 기판 표면에서의 측 방향 두께와 상기 피처 내에서의 측 방향 두께 사이의 차이를 감소시킨 후에 상기 피처 내에 전도성 충전 재료를 증착하는 단계를 더 포함하는,
    물리 기상 증착 방법.
  13. 재료 타깃을 갖는 PVD(physical vapor deposition) 챔버 내에서 재료 층을 포함하는 기판을 DC 바이어스로 바이어싱하는 단계 ― 상기 기판은 기판 표면으로부터 최하부 표면까지의 깊이로 연장되는 피처를 포함하며, 상기 피처는 상기 기판 표면에서 제1 측벽 및 제2 측벽에 의해 한정된 개구 폭을 갖고, 상기 재료 층은 상기 피처 내에서보다 상기 기판 표면에서 더 큰 측 방향 두께를 가짐 ―; 및
    상기 기판 표면에서의 측 방향 두께와 상기 피처 내에서의 측 방향 두께 사이의 차이를 감소시키기 위해, 저 에너지 바이어스와 고 에너지 바이어스가 미리 결정된 주파수로 반복적으로 교번하는 단계를 포함하는,
    오버행(overhang) 감소 방법.
  14. 제13 항에 있어서,
    상기 기판은, 상기 기판을 바이어싱하고 저 에너지 바이어스와 고 에너지 바이어스가 교번함으로써 실질적으로 손상되지 않는,
    오버행 감소 방법.
  15. 제14 항에 있어서,
    상기 DC 바이어스의 듀티 사이클은 약 50%인,
    오버행 감소 방법.
  16. 제13 항에 있어서,
    상기 재료 층은 구리를 포함하는,
    오버행 감소 방법.
  17. 제13 항에 있어서,
    상기 저 에너지 바이어스는 약 50W 내지 약 100W의 범위 이내인,
    오버행 감소 방법.
  18. 제13 항에 있어서,
    상기 고 에너지 바이어스는 약 1000W 내지 약 3000W의 범위 이내인,
    오버행 감소 방법.
  19. 제13 항에 있어서,
    상기 미리 결정된 주파수는 약 1㎐ 내지 약 10㎑의 범위 이내인,
    오버행 감소 방법.
  20. 기판 표면으로부터 최하부 표면까지의 깊이로 연장되는 피처를 포함하는 상기 기판 표면 상에 구리 층을 형성하기 위해 PVD(physical vapor deposition) 챔버에서 재료 타깃을 스퍼터링하는 단계 ― 상기 피처는 상기 기판 표면에서 제1 측벽 및 제2 측벽에 의해 한정된 개구 폭을 갖고, 상기 구리 층은 상기 피처 내에서보다 상기 기판 표면에서 더 큰 측 방향 두께를 가짐 ―;
    약 50W 내지 약 100W 범위 내의 저 에너지의 DC 바이어스로 상기 기판 표면을 바이어싱함으로써 상기 기판 표면 상에 추가 구리 층을 증착하는 단계;
    약 1000W 내지 약 1500W 범위 내의 고 에너지의 DC 바이어스로 상기 기판 표면을 바이어싱함으로써 상기 기판 표면으로부터 상기 구리 층을 에칭하는 단계; 및
    상기 기판 표면에서의 측 방향 두께와 상기 피처 내에서의 측 방향 두께 사이의 차이를 감소시키기 위해, 상기 저 에너지와 상기 고 에너지가 약 1㎑의 미리 결정된 주파수로 반복적으로 교번하는 단계를 포함하는,
    구리 라이너(liner)를 증착하는 방법.
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