JP2023045254A - 半導体装置 - Google Patents

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達也 西脇
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Abstract

【課題】高い降伏電圧を有する半導体装置を提供する。【解決手段】半導体装置は、半導体部と、第１乃至第４電極と、第１および第２絶縁膜と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む。前記第１および第２電極は、前記半導体部の裏面上および表面側にそれぞれ設けられる。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第３および第４電極は、前記半導体部の前記表面側から前記第１半導体層中に延在する。前記第３電極は、相互に離間して配置され、前記第４電極は、前記複数の第３電極が設けられた領域を囲む。前記第１絶縁膜は、前記半導体部と前記第３電極との間に設けられる。前記第２絶縁膜は、前記半導体部と前記第４電極との間に設けられ、前記第１絶縁膜の膜厚よりも厚い膜厚を有する。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力制御用半導体装置には、高い降伏電圧を有することが求められる。
特表２０１５－５１０６９６号公報
実施形態は、高い降伏電圧を有する半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、第１乃至第４電極と、第１および第２絶縁膜と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の表面側に設けられる。前記第１半導体層は、前記第１電極と前記第２電極との間に延在する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。前記第３電極および前記第４電極は、前記半導体部の前記表面側から前記第１半導体層中に延在する。前記第３電極は、前記半導体部の前記裏面沿った方向に相互に離間して配置され、前記第２電極に電気的に接続される。前記第４電極は、前記第３電極が設けられた領域を囲み、前記第２電極に電気的に接続される。前記第１絶縁膜は、前記半導体部と前記第３電極との間に設けられ、前記第３電極を前記半導体部から電気的に絶縁する。前記第２絶縁膜は、前記半導体部と前記第４電極との間に設けられ、前記第４電極を前記半導体部から電気的に絶縁し、前記第１絶縁膜の膜厚よりも厚い膜厚を有する。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 比較例に係る半導体装置の特性を示す模式図である。 実施形態に係る半導体装置の特性を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。図１は、図２（ａ）中に示すＶ－Ｖ線に沿った断面図である。半導体装置１は、例えば、ＭＯＳＦＥＴである。
図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、第４電極５０と、制御電極６０と、を備える。半導体部１０は、例えば、シリコンである。
第１電極２０は、半導体部１０の裏面１０Ｂの上に設けられる。第１電極２０は、例えば、ドレイン電極である。第１電極２０は、例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）などを含む金属層である。
第２電極３０は、半導体部１０の表面１０Ｆの側に設けられる。第２電極３０は、例えば、ソース電極である。第１電極２０は、例えば、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などを含む金属層である。
第３電極４０は、半導体部１０の表面側に設けられたトレンチＴＨの内部に配置される。トレンチＴＨは、例えば、円もしくは多角形の開口を有し、半導体部１０の表面側から裏面に向かう方向（例えば、－Ｚ方向）に延在する穴である。
第３電極４０は、第１絶縁膜４５により半導体部１０から電気的に絶縁される。第１絶縁膜４５は、トレンチＴＨの内面を覆い、半導体部１０と第３電極４０との間に設けられる。第１絶縁膜４５は、例えば、シリコン酸化膜である。
第４電極５０は、半導体部１０の表面側に設けられたトレンチＴＧの内部に配置される。トレンチＴＧは、例えば、半導体部１０の表面側から裏面に向かう方向（例えば、－Ｚ方向）に延在する。また、トレンチＴＧは、複数の第３電極４０が配置された領域を囲む溝状に設けられる（図２（ａ）参照）。第４電極５０は、トレンチＴＧの開口に沿って延在し、複数の第３電極４０が配置された領域を囲むように設けられる。
第４電極５０は、第２絶縁膜５５により半導体部１０から電気的に絶縁される。第２絶縁膜５５は、トレンチＴＧの内面を覆い、半導体部１０と第４電極５０との間に設けられる。第２絶縁膜５５は、例えば、シリコン酸化膜である。第２絶縁膜５５は、第１絶縁膜４５の膜厚ＦＨ１よりも厚い膜厚ＦＴ２を有する。
第２絶縁膜５５は、例えば、第１層５５ａと第２層５５ｂとを含む２層構造を有する。第１層５５ａは、半導体部１０と第４電極５０との間に設けられる。第２層５５ｂは、半導体部１０と第１層５５ａとの間に設けられる。
なお、実施形態は、上記の例に限定される訳ではない。例えば、第１層５５ａは、第２層５５ｂの材料とは異なる材料を含んでも良い。例えば、第１層５５ａは、窒化シリコンを含み、第２層５５ｂは、酸化シリコンを含む構成でも良い。
制御電極６０は、例えば、トレンチＴＨ内において、半導体部１０と第３電極４０との間に設けられる。制御電極６０は、例えば、ゲート電極である。制御電極６０は、トレンチＴＨの上部に設けられる。制御電極６０の上面は、例えば、トレンチＴＨの開口の近傍に位置する。
制御電極６０は、第３絶縁膜６３により半導体部１０から電気的に絶縁される。第３絶縁膜６３は、例えば、ゲート絶縁膜である。第３絶縁膜６３は、トレンチＴＨの内面の上部を覆い、半導体部１０と制御電極６０との間に設けられる。第３絶縁膜６３は、例えば、シリコン酸化膜である。
制御電極６０は、例えば、半導体部１０の表面１０Ｆに平行な平面視において、第３電極４０を囲むように設けられる。制御電極６０は、第４絶縁膜６５により第３電極４０から電気的に絶縁される。第４絶縁膜６５は、第３電極４０と制御電極６０との間に設けられる。第４絶縁膜６５は、例えば、シリコン酸化膜である。
半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第１導電形の第４半導体層１７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、ｎ形ドリフト層である。トレンチＴＨおよびトレンチＴＧは、それぞれ、半導体部１０の表面側から第１半導体層１１中に延在するように設けられる。第３電極３０は、第１絶縁膜４５を介して、第１半導体層１１に向き合う。第４電極５０は、第２絶縁膜５５を介して、第１半導体層１１に向き合う。
第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、例えば、ｐ形拡散層である。第２半導体層１３は、第３絶縁膜６３を介して、制御電極６０に向き合うように設けられる。
第３半導体層１５は、第２半導体層１３と第２電極３０との間に部分的に設けられる。第３半導体層１５は、第３絶縁膜６３に接するように設けられる。第３半導体層１５は、例えば、ｎ形ソース層である。
第４半導体層１７は、例えば、第１半導体層１１と第１電極２０との間に設けられる。第４半導体層１７は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第４半導体層１７は、例えば、ｎ形バッファ層である。第１電極２０は、第４半導体層１７に電気的に接続される。
半導体装置１は、第５絶縁膜３３と、第６絶縁膜３５と、第１配線４７と、第２配線５７と、第３配線６７と、をさらに備える。
第５絶縁膜３３および第６絶縁膜３５は、半導体部１０と第２電極３０との間に設けられる。第５絶縁膜３３は、半導体部１０と第６絶縁膜３５との間に設けられる。第６絶縁膜３５は、第５絶縁膜３３と第２電極３０との間に設けられる。第５絶縁膜３３および第６絶縁膜３５は、例えば、層間絶縁膜である。第５絶縁膜３３および第６絶縁膜３５は、例えば、シリコン酸化膜である。
第５絶縁膜３３は、半導体部１０の表面１０Ｆ、トレンチＴＨおよびトレンチＴＧを覆う。第１配線４７、第２配線５７および第３配線６７は、第５絶縁膜３３と第６絶縁膜３５との間に設けられる。
第１配線４７は、第５絶縁膜３３に設けられたコンタクトホールを介して、第３電極４０に電気的に絶縁される。第２配線５７は、第５絶縁膜３３に設けられた別のコンタクトホールを介して、第４電極５０に電気的に絶縁される。第３配線６７は、第５絶縁膜３３に設けられた更なる別のコンタクトホールを介して、制御電極６０に電気的に絶縁される。第１配線４７は、第３絶縁膜３３に設けられた他のコンタクトホールを介して、第２半導体層１３および第３半導体層１５にも電気的に接続される。
第２電極３０は、第６絶縁膜３５に設けられたコンタクトホールを介して、第１配線４７および第２配線５７にそれぞれ接続される。すなわち、第３電極４０および第４電極５０は、第２電極３０に電気的に接続される。また、第２半導体層１３および第３半導体層１５も第２電極３０に電気的に接続される。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式平面図である。図２（ａ）は、図１中に示すＨ－Ｈ線に沿った断面図である。図２（ｂ）は、図２（ａ）の一部を示す部分断面図である。
図２（ａ）に示すように、トレンチＴＧは、複数の第３電極４０が配置された領域を囲むように設けられる。トレンチＴＧは、例えば、４つのコーナーが面取りされた四角形の外縁を有する。第４電極５０は、トレンチＴＧに沿って延在し、複数の第３電極４０を囲む。
第３電極４０は、例えば、Ｙ方向に並ぶ。第３電極４０のＹ方向に並んだ複数の列は、Ｘ方向に並ぶ。第３電極４０の１つは、例えば、Ｙ方向において隣り合う第３電極４０間のスペースに、Ｘ方向において隣り合うように配置される。
図２（ｂ）は、トレンチＴＧの１つのコーナーを示す平面図である。図２（ｂ）に示すように、トレンチＴＨは、例えば、正六角形の断面形状を有する。第３電極４０は、例えば、正六角形の中央に設けられる。
複数の第３電極４０は、Ｙ方向において隣り合う２つの第１絶縁膜４５の間隔が最小間隔Ｄｍｉｎとなるように配置される。また、複数の第３電極４０は、Ｘ方向およびＹ方向と交差する斜め方向Ｄｄにおいて隣り合う２つの第１絶縁膜４５の間隔が最小間隔Ｄｍｉｎとなるように配置される。
また、トレンチＴＧに沿って配置されるトレンチＴＨは、トレンチＴＧとの間隔Ｄｅが等間隔となるように配置される。間隔Ｄｅは、例えば、最小間隔Ｄｍｉｎと同じである。
次に、図３（ａ）～図５（ｂ）を参照して、半導体装置１の製造方法を説明する。図３（ａ）～図５（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図３（ａ）に示すように、半導体部１０の表面１０Ｆ側に、トレンチＴＨおよびトレンチＴＧを形成した後、絶縁膜１０１を形成する。この場合、半導体部１０は、例えば、ｎ形シリコンウェーハである。
トレンチＴＨおよびＴＧは、例えば、エッチングマスク（図示しない）を用いて、半導体部１０を選択的に除去することにより形成される。トレンチＴＨおよびＴＧは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて形成される。
絶縁膜１０１は、トレンチＴＨおよびＴＧの内部にスペースを残して、トレンチＴＨおよびＴＧの内面を覆うように形成される。絶縁膜１０１は、例えば、半導体部１０を熱酸化することにより形成される。絶縁膜１０１は、例えば、シリコン酸化膜である。
図３（ｂ）に示すように、トレンチＴＧ内のスペースを埋め込み、トレンチＴＧの開口を覆うように、レジストマスク１０３を形成する。トレンチＴＨは、半導体部１０の表面側に露出される。レジストマスク１０３は、例えば、フォトリソグラフィを用いて形成される。
図４（ａ）に示すように、絶縁膜１０１を選択的に除去する。絶縁膜１０１は、レジストマスク１０３を用いて選択的にエッチングされる。絶縁膜１０１は、例えば、ウェットエッチングを用いて除去される。レジストマスク１０３は、絶縁膜１０１を選択的にエッチングした後、除去される。
図４（ｂ）に示すように、絶縁膜１０５を、トレンチＴＨの内面上、および、絶縁膜１０１と半導体部１０との間に形成する。絶縁膜１０５は、半導体部１０を、再度、熱酸化することにより形成される。トレンチＴＧの内部では、絶縁膜１０１を通して、半導体部１０が熱酸化される。絶縁膜１０５は、トレンチＴＨおよびＴＧの内部にスペースを残すように形成される。絶縁膜１０５は、例えば、シリコン酸化膜である。
図５（ａ）に示すように、トレンチＴＨおよびＴＧの内部のスペースを埋め込むように、導電膜１０７を形成する。導電膜１０７は、例えば、導電性を有するポリシリコンである。導電膜１０７は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。
図５（ｂ）に示すように、半導体部１０の表面１０Ｆの上に形成された絶縁膜１０５および導電膜１０７を除去する。絶縁膜１０５および導電膜１０７は、例えば、等方性のドライエッチングもしくはＣＭＰ（Chemical Mechanical Polishing）を用いて除去される。
続いて、半導体部１０の表面側において、第２半導体層１３、第４半導体層１５、制御電極６０、第１～第３配線および第２電極３０を形成する（図１参照）。また、半導体部１０の裏面側に、第４半導体層１７および第１電極２０を形成する（図１参照）ことにより、半導体装置１を完成させる。
図６（ａ）および（ｂ）は、比較例に係る半導体装置２の特性を示す模式図である。図６（ａ）は、半導体装置２を示す断面図である。図６（ｂ）は、半導体装置２のターンオフ時における電界強度分布を示すグラフである。横軸は、水平方向（Ｙ方向）の位置である。縦軸は、電界強度である。
図６（ａ）に示すように、半導体装置２では、第１半導体層１１と第３電極４０との間、および、第１半導体層１１と第４電極５０との間に、第１絶縁膜４５が設けられる。すなわち、第１半導体層と第３電極４０との間の絶縁膜の膜厚は、第１半導体層１１と第４電極５０との間の絶縁膜の膜厚と同じである。
図６（ｂ）に示すように、トレンチＴＨとトレンチＴＧとの平面形状の違いにより、それぞれの内部に設けられる第１絶縁膜４５内の電界分布が異なる。このため、第１半導体層１１と第１絶縁膜４５との界面における電界強度Ｅｍ１およびＥｍ２が異なる。電界強度Ｅｍ１は、例えば、Ｚ方向に延在する穴状のトレンチＴＨと第１半導体層１１との界面における電界値である。電界強度Ｅｍ２は、例えば、溝状のトレンチＴＧと第１半導体層１１との界面における電界値である。
図６（ｂ）に示すように、電界強度Ｅｍ２は、電界強度Ｅｍ１よりも高い。このため、半導体装置２では、複数の第３電極３０が設けられた領域を囲む終端領域の電界強度Ｅｍ２が大きくなり、アバランシェ降伏が生じやすくなる。すなわち、終端領域の降伏電圧が低下する。
図７（ａ）および（ｂ）は、実施形態に係る半導体装置１の特性を示す模式図である。図７（ａ）は、半導体装置１を示す断面図である。図７（ｂ）は、半導体装置１のターンオフ時における電界強度分布を示すグラフである。横軸は、水平方向（Ｙ方向）の位置である。縦軸は、電界強度である。
図６（ａ）に示すように、半導体装置１では、第１半導体層１１と第４電極５０との間に設けられる第２絶縁膜５５の膜厚が、第１半導体層１１と第３電極４０との間に設けられる第１絶縁膜４５の膜厚よりも厚い。このため、第１半導体層１１と第２絶縁膜５５との界面における電界強度Ｅｍ２を、第１半導体層１１と第１絶縁膜４５との界面における電界強度Ｅｍ１と同じ、または、電界強度Ｅｍ１よりも低くすることができる。すなわち、複数の第３電極３０が設けられた領域を囲む終端領域の降伏電圧を高くすることができる。結果として、半導体装置１は、半導体装置２よりも高い降伏電圧を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ…表面、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 ２０…第１電極、 ３０…第２電極、 ３３…第５絶縁膜、 ３５…第６絶縁膜、 ４０…第３電極、 ４５…第１絶縁膜、 ４７…第１配線、 ５０…第４電極、 ５５…第２絶縁膜、 ５５ａ…第１層、 ５５ｂ…第２層、 ５７…第２配線、 ６０…制御電極、 ６３…第３絶縁膜、 ６５…第４絶縁膜、 ６７…第３配線、 １０１、１０５…絶縁膜、 １０３…レジストマスク、 １０７…導電膜、 ＴＧ、ＴＨ…トレンチ

Claims (9)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面側に設けられた第２電極であって、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続されるように構成された、第２電極と、
    前記半導体部の前記表面側から前記第１半導体層中に延在し、前記半導体部の前記裏面に沿った方向に相互に離間して配置され、前記第２電極に電気的に接続される第３電極と、
    前記半導体部の前記表面側から前記第１半導体層中に延在し、前記第３電極が設けられた領域を囲み、前記第２電極に電気的に接続された第４電極と、
    前記半導体部と前記第３電極との間に設けられ、前記第３電極を前記半導体部から電気的に絶縁する第１絶縁膜と、
    前記半導体部と前記第４電極との間に設けられ、前記第４電極を前記半導体部から電気的に絶縁し、前記第１絶縁膜の膜厚よりも厚い膜厚を有する第２絶縁膜と、
    を備えた半導体装置。
  2. 前記第２絶縁膜は、前記半導体部と前記第４電極との間に設けられた第１層と、前記半導体部と前記第１層との間に設けられた第２層を含む請求項１記載の半導体装置。
  3. 前記第２絶縁膜の前記第１層は、前記第１絶縁膜と同じ材料を含む請求項２記載の半導体装置。
  4. 前記第２絶縁膜の前記第１層は、前記第２層と同じ材料を含む請求項２または３に記載の半導体装置。
  5. 前記第２半導体層と前記第３電極との間に設けられた制御電極と、
    前記第２半導体層と、前記制御電極との間に設けられた第３絶縁膜と、
    前記第３電極と前記制御電極との間に設けられた第４絶縁膜と、
    をさらに備え、
    前記第３電極は、前記第１絶縁膜を介して、前記第１半導体層に向き合うように設けられる請求項１乃至４のいずれか１つに記載の半導体装置。
  6. 前記半導体部は、前記第１導電形の第３半導体層をさらに含み、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられ、前記第３絶縁膜に接するように設けられる請求項５記載の半導体装置。
  7. 前記半導体部と前記第２電極との間に設けられた第５絶縁膜と、
    前記第５絶縁膜と前記第２電極との間に設けられた第６絶縁膜と、
    前記第５絶縁膜と前記第６絶縁膜との間に設けられ、前記第２電極および前記第３電極に電気的に接続された第１配線と、
    前記第５絶縁膜と前記第６絶縁膜との間に設けられ、前記第２電極および前記第４電極に電気的に接続された第２配線と、
    前記第５絶縁膜と前記第６絶縁膜との間に設けられ、前記第２電極および前記制御電極に電気的に接続された第３配線と、
    をさらに備えた請求項１乃至６のいずれか１つに記載の半導体装置。
  8. 前記第１配線は、前記第２半導体層および前記第３半導体層にも電気的に接続される請求項７記載の半導体装置。
  9. 前記第３電極は、前記半導体部の前記裏面に平行な平面内の第１方向および第２方向において隣り合う２つの第３電極の間にそれぞれ最小間隔を有するように配置され、前記第２方向は、前記裏面に平行な平面内において、前記第１方向に直交する第３方向および前記第１方向と交差する請求項１乃至８のいずれか１つに記載の半導体装置。
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