JP2022524349A - チップ、信号レベルシフタ回路、及び電子装置 - Google Patents

チップ、信号レベルシフタ回路、及び電子装置 Download PDF

Info

Publication number
JP2022524349A
JP2022524349A JP2021552870A JP2021552870A JP2022524349A JP 2022524349 A JP2022524349 A JP 2022524349A JP 2021552870 A JP2021552870 A JP 2021552870A JP 2021552870 A JP2021552870 A JP 2021552870A JP 2022524349 A JP2022524349 A JP 2022524349A
Authority
JP
Japan
Prior art keywords
mos transistor
voltage
circuit
gallium nitride
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021552870A
Other languages
English (en)
Other versions
JP7381596B2 (ja
Inventor
ジアーン，チイムオン
プオン，シーンチアーン
スゥン，チュヨンハオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of JP2022524349A publication Critical patent/JP2022524349A/ja
Application granted granted Critical
Publication of JP7381596B2 publication Critical patent/JP7381596B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0072—Low side switches, i.e. the lower potential [DC] or neutral wire [AC] being directly connected to the switch and not via the load
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)
  • Logic Circuits (AREA)

Abstract

本願は、充電器又はアダプタのようなモバイル端末上で使用するためのチップ及び信号レベルシフタ回路を開示する。チップは、BCD技術を用いて製造される第１シリコンベースドライバダイ及び第２シリコンベースドライバダイ、並びに窒化ガリウム技術を用いて製造される第１窒化ガリウムダイ及び第２窒化ガリウムダイと共にコパッケージングされる。第１シリコンベースドライバダイは、制御部の２つの出力端子に接続され、第１シリコンベース回路は第１シリコンベースドライバダイに集積され、第２シリコンベース回路は第２シリコンベースドライバダイに集積され、高電圧耐性のある窒化ガリウム回路は第１窒化ガリウムダイに集積される。第１シリコンベース回路は、制御部により出力されるパルス信号HIを受信し、HIを窒化ガリウム回路へ転送する。窒化ガリウム回路は、第２シリコンベース回路の入力電圧VBを共有し、HIを第２シリコンベース回路へ転送する。このように、低電圧BCD技術を用いて製造された第２低電圧シリコンベースドライバダイが、高入力電圧により損傷されないことが保証でき、それによりチップのコストを低減する。

Description

［関連出願］
本願は、参照により全体がここに組み込まれる、中国特許出願番号２０１９１０１７２９日に出願、名称「CHIP, SIGNAL LEVEL SHIFTER CIRCUIT, AND ELECTRONIC DEVICE」の優先権を主張する。
［技術分野］
本願は、電力技術の分野に関し、特に、チップ、信号レベルシフタ回路、及び電子装置に関する。
電力管理の分野で、一般的に使用される技術は、ハーフブリッジ、フルブリッジ、アクティブクランプフライバックコンバータ（active clamp fly－back converter, ACF）、等を含む。ハーフブリッジ構造が一例として使用される。図１に示すように、ハーフブリッジ構造は、制御部、ハイサイドドライバ、ローサイドドライバ、ハイサイドパワートランジスタ、及びローサイドパワートランジスタを含む。ローサイドドライバの一端は接地され、ローサイドドライバの他端は電源VCCに接続される。ハイサイドドライバの一端における入力電圧はVBであり、ハイサイドドライバの他端はスイッチ（switching, SW）に接続され、SWはハイサイドドライバの基準電圧点である。図２に示すように、VBは、高電圧ダイオードを通じてVCCにより送信される電圧であってよい。ローサイドは、ハイサイドに対してである。接地されるサイドは、一般的にローサイドであり、SWに接続されるサイドは、一般的にハイサイドである。SWの電圧は、ハイサイドパワートランジスタの入力電圧VDDに関連する。従って、SWの電圧は、０とVDDとの間で変化する。
ハイサイドドライバの一端がVBに接続され、SWが動的に変化するので、VBの値も変化する。具体的に、VBの値はある期間に数百ボルトに達することがある。従って、ハイサイドドライバは、高電圧耐性である必要がある。高電圧耐性コンポーネントは、通常、高電圧BCD技術を用いて製造された高電圧BCDコンポーネントを採用する。しかしながら、高電圧BCD技術は、比較的高い要件を有し、結果として高電圧BCDコンポーネントの高いコストをもたらす。
従って、制御部のパルス信号をハイサイドドライバへ正常に転送させながら、ハイサイドドライバを、比較的簡単な技術を用いて製造されたコンポーネントにより置き換えるソリューションを提供することが急務である。
本願の実施形態は、チップ及び信号レベルシフタ回路を提供して、低電圧BCD技術を用いて製造された低電圧シリコンベースドライバダイが、ハイサイドドライバとして使用されるとき、高入力電圧により損傷されず、更に制御部により出力されたパルス信号を正常に受信できることを保証し、それにより、チップ及び信号レベルシフタ回路のコストを低減する。本願の実施形態は、対応する電子装置を更に提供する。
本願の第１の態様は、チップであって、前記チップは制御部に接続され、前記チップは、
第１シリコンベースドライバダイ、第２シリコンベースドライバダイ、第１窒化ガリウムダイ、及び第２窒化ガリウムダイを含んでよく、前記第１シリコンベースドライバダイは前記第１窒化ガリウムダイに接続され、前記第２シリコンベースドライバダイは前記第２窒化ガリウムダイに接続され、前記第１窒化ガリウムダイは前記第２シリコンベースドライバダイに接続され、
前記第１シリコンベースドライバダイは前記制御部の第１出力端子及び第２出力端子に接続され、前記第１出力端子により出力されるパルス信号は、ハイサイド窒化ガリウムパワートランジスタを駆動するために使用され、前記第２出力端子により出力されるパルス信号は、ローサイド窒化ガリウムパワートランジスタを駆動するために使用され、
第１シリコンベース回路が前記第１シリコンベースドライバダイに集積され、第２シリコンベース回路が前記第２シリコンベースドライバダイに集積され、窒化ガリウム回路及び前記ローサイド窒化ガリウムパワートランジスタが前記第１窒化ガリウムダイに集積され、前記ハイサイド窒化ガリウムパワートランジスタが前記第２窒化ガリウムダイに集積され、前記窒化ガリウム回路は高電圧耐性があり、
前記第１シリコンベース回路は前記窒化ガリウム回路に接続され、前記窒化ガリウム回路は前記第２シリコンベース回路に接続され、
前記第１シリコンベース回路は、前記第１出力端子により出力された前記パルス信号を受信し、前記パルス信号を前記窒化ガリウム回路へ転送し、
前記窒化ガリウム回路は、前記第２シリコンベース回路の入力電圧VBを共有するよう構成され、
前記窒化ガリウム回路は、前記第２シリコンベース回路へ前記パルス信号を転送する、チップを提供する。
前述の第１の態様から、第１シリコンベース回路は第１シリコンベースドライバダイに集積され、第２シリコンベース回路は第２シリコンベースドライバダイに集積され、高電圧耐性のある窒化ガリウム回路は第１窒化ガリウムダイに集積されることが分かる。このように、高電圧耐性のある窒化ガリウム回路を第２シリコンベース回路に接続し、次に制御部の２つの出力端子の両方を第１シリコンベースドライバダイに接続することにより、制御部のパルス信号HIは、窒化ガリウム回路を介して第２シリコンベース回路へ転送できる。窒化ガリウム回路は第２シリコンベース回路の入力電圧VBを共有できるので、第２シリコンベース回路までも高電圧耐性であることは必要なく、このように、第２シリコンベース回路は低電圧シリコンベース回路であってよく、それにより、チップ製造の複雑さを低減し、コストも低減する。
第１の態様を参照し、第１の可能な実装では、前記第１シリコンベースドライバダイ、前記第２シリコンベースドライバダイ、前記第１窒化ガリウムダイ、及び前記第２窒化ガリウムダイは、コパッケージングされる。
第１の態様の第１の可能な実装から、コパッケージングを通じて、チップの面積が効果的に削減できることが分かる。
第１の態様又は第１の態様の第１の可能な実装を参照して、第２の可能な実装では、前記第１シリコンベース回路は第１低電圧MOSトランジスタを含んでよく、前記窒化ガリウム回路は第１高電圧MOSトランジスタを含んでよく、前記第１低電圧MOSトランジスタのドレインは前記第１高電圧MOSトランジスタのソースに接続され、
前記第１低電圧MOSトランジスタは、前記パルス信号の立ち上がりエッジ信号の影響下で導通され、第１電流が前記第１低電圧MOSトランジスタを通じて流れ、前記第１電流は、前記第２シリコンベース回路から前記第１高電圧MOSトランジスタへ流れ、前記第１高電圧MOSトランジスタの前記ソースから前記第１低電圧MOSトランジスタの前記ドレインへ流れ、前記第１低電圧MOSトランジスタのソースからグランドへ流れ、
前記第１高電圧MOSトランジスタにより共有される第１電圧は、前記第１電流と前記第１高電圧MOSトランジスタの内部抵抗との積である。
第１の態様の第２の可能な実装から、パルス信号HIの立ち上がりエッジ信号の影響下で、入力電圧VBが第１高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第１の態様の第２の可能な実装を参照して、第３の可能な実装では、前記第２シリコンベース回路は第１抵抗器を含んでよく、前記入力電圧VBは前記第１抵抗器の一端から入力され、前記第１抵抗器の他端は前記第２シリコンベース回路の第１出力電圧端子に接続され、
前記第１抵抗器と前記第１電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第１出力電圧であり、前記第１出力電圧は前記第１出力電圧端子を介して出力される。
第１の態様の第３の可能な実装から、第１抵抗器により第１出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
第１の態様の第２又は第３の可能な実装を参照して、第４の可能な実装では、前記第１シリコンベース回路は第２低電圧MOSトランジスタを更に含んでよく、前記窒化ガリウム回路は第２高電圧MOSトランジスタを更に含んでよく、前記第２低電圧MOSトランジスタのドレインは前記第２高電圧MOSトランジスタのソースに接続され、
前記第２低電圧MOSトランジスタは、前記パルス信号の立ち下がりエッジ信号の影響下で導通され、第２電流が前記第２低電圧MOSトランジスタを通じて流れ、前記第２電流は、前記第２シリコンベース回路から前記第２高電圧MOSトランジスタへ流れ、前記第２高電圧MOSトランジスタの前記ソースから前記第２低電圧MOSトランジスタの前記ドレインへ流れ、前記第２低電圧MOSトランジスタのソースからグランドへ流れ、
前記第２高電圧MOSトランジスタにより共有される第２電圧は、前記第２電流と前記第２高電圧MOSトランジスタの内部抵抗との積である。
第１の態様の第４の可能な実装から、パルス信号HIの立ち下がりエッジ信号の影響下で、入力電圧VBが第２高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第１の態様の第４の可能な実装を参照して、第５の可能な実装では、前記第２シリコンベース回路は第２抵抗器を更に含んでよく、前記入力電圧VBは前記第２抵抗器の一端から入力され、前記第２抵抗器の他端は前記第２シリコンベース回路の第２出力電圧端子に接続され、
前記第２抵抗器と前記第２電流との間の積は、前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第２出力電圧であり、前記第２出力電圧は前記第２出力電圧端子を介して出力される。
第１の態様の第５の可能な実装から、第２抵抗器により第２出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
第１の態様又は第１の態様の第１の可能な実装を参照して、第６の可能な実装では、前記第１シリコンベース回路は第１入力電圧端子を含んでよく、前記窒化ガリウム回路は第３高電圧MOSトランジスタを含んでよく、前記第１入力電圧端子は前記第３高電圧MOSトランジスタのゲートに接続され、
前記第１入力電圧端子は、前記パルス信号の立ち上がりエッジ信号を受信し、前記立ち上がりエッジ信号を前記第３高電圧MOSトランジスタの前記ゲートへ転送し、
前記第３高電圧MOSトランジスタは前記立ち上がりエッジ信号の影響下で導通され、第３電流は前記第３高電圧MOSトランジスタを通じて流れ、前記第３電流は、前記第２シリコンベース回路から前記第３高電圧MOSトランジスタへ流れ、前記第３高電圧MOSトランジスタのソースからグランドへ流れ、
前記第３高電圧MOSトランジスタにより共有される第３電圧は、前記第３電流と前記第３高電圧MOSトランジスタの内部抵抗との間の積である。
第１の態様の第６の可能な実装から、パルス信号HIの立ち上がりエッジ信号の影響下で、入力電圧VBが第３高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第１の態様の第６の可能な実装を参照して、第７の可能な実装では、前記第２シリコンベース回路は第３抵抗器を更に含んでよく、前記入力電圧VBは前記第３抵抗器の一端から入力され、前記第３抵抗器の他端は前記第２シリコンベース回路の第３出力電圧端子に接続され、
前記第３抵抗器と前記第３電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第３出力電圧であり、前記第３出力電圧は前記第３出力電圧端子を介して出力される。
第１の態様の第７の可能な実装から、第３抵抗器により第３出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
第１の態様の第６又は第７の可能な実装を参照して、第８の可能な実装では、前記第１シリコンベース回路は第２入力電圧端子を更に含んでよく、前記窒化ガリウム回路は第４高電圧MOSトランジスタを更に含んでよく、前記第２入力電圧端子は前記第４高電圧MOSトランジスタのゲートに接続され、
前記第２入力電圧端子は、前記パルス信号の立ち下がりエッジ信号を受信し、前記立ち下がりエッジ信号を前記第４高電圧MOSトランジスタの前記ゲートへ転送し、
前記第４高電圧MOSトランジスタは前記立ち下がりエッジ信号の影響下で導通され、第４電流は前記第４高電圧MOSトランジスタを通じて流れ、前記第４電流は、前記第２シリコンベース回路から前記第４高電圧MOSトランジスタへ流れ、前記第４高電圧MOSトランジスタのソースからグランドへ流れ、
前記第４高電圧MOSトランジスタにより共有される第４電圧は、前記第４電流と前記第４高電圧MOSトランジスタの内部抵抗との間の積である。
第１の態様の第８の可能な実装から、パルス信号HIの立ち下がりエッジ信号の影響下で、入力電圧VBが第４高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第１の態様の第８の可能な実装を参照して、第９の可能な実装では、前記第２シリコンベース回路は第４抵抗器を更に含んでよく、前記入力電圧VBは前記第４抵抗器の一端から入力され、前記第４抵抗器の他端は前記第２シリコンベース回路の第４出力電圧端子に接続され、
前記第４抵抗器と前記第４電流との間の積は、前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第４出力電圧であり、前記第４出力電圧は前記第４出力電圧端子を介して出力される。
第１の態様の第９の可能な実装から、第４抵抗器により第４出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
本願の第２の態様は、信号レベルシフタ回路であって、
第１シリコンベース回路、第２シリコンベース回路、及び窒化ガリウム回路を含んでよく、前記窒化ガリウム回路は高電圧耐性があり、前記第１シリコンベース回路は前記窒化ガリウム回路に接続され、前記窒化ガリウム回路は前記第２シリコンベース回路に接続され、
前記第１シリコンベース回路は第１シリコンベースドライバダイに集積され、前記第２シリコンベース回路は第２シリコンベースドライバダイに集積され、前記窒化ガリウム回路及びローサイド窒化ガリウムパワートランジスタは第１窒化ガリウムダイに集積され、
前記第１シリコンベースドライバダイは、制御部の第１出力端子及び第２出力端子に接続され、
前記第１出力端子により出力されるパルス信号は、ハイサイド窒化ガリウムパワートランジスタを駆動するために使用され、前記第２出力端子により出力されるパルス信号は、前記ローサイド窒化ガリウムパワートランジスタを駆動するために使用され、前記ハイサイド窒化ガリウムパワートランジスタは、第２窒化ガリウムダイに集積され、前記第２窒化ガリウムダイは前記第２シリコンベースドライバダイに接続され、
前記第１シリコンベース回路は、前記第１出力端子により出力される前記パルス信号を受信し、前記パルス信号を前記窒化ガリウム回路へ転送し、
前記窒化ガリウム回路は、前記第２シリコンベース回路の入力電圧VBを共有するよう構成され、
前記窒化ガリウム回路は、前記第２シリコンベース回路へ前記パルス信号を転送する、信号レベルシフタ回路を提供する。
前述の第２の態様から、第１シリコンベース回路は第１シリコンベースドライバダイに集積され、第２シリコンベース回路は第２シリコンベースドライバダイに集積され、高電圧耐性のある窒化ガリウム回路は第１窒化ガリウムダイに集積されることが分かる。このように、高電圧耐性のある窒化ガリウム回路を第２シリコンベース回路に接続し、次に制御部の２つの出力端子の両方を第１シリコンベースドライバダイに接続することにより、制御部のパルス信号HIは、窒化ガリウム回路を介して第２シリコンベース回路へ転送できる。窒化ガリウム回路は第２シリコンベース回路の入力電圧VBを共有できるので、第２シリコンベース回路までも高電圧耐性であることは必要なく、このように、第２シリコンベース回路は低電圧シリコンベース回路であってよく、それにより、チップ製造の複雑さを低減し、コストも低減する。
第２の態様を参照して、第１の可能な実装では、前記第１シリコンベース回路は第１低電圧MOSトランジスタを含んでよく、前記窒化ガリウム回路は第１高電圧MOSトランジスタを含んでよく、前記第１低電圧MOSトランジスタのドレインは前記第１高電圧MOSトランジスタのソースに接続され、
前記第１低電圧MOSトランジスタは、前記パルス信号の立ち上がりエッジ信号の影響下で導通され、第１電流が前記第１低電圧MOSトランジスタを通じて流れ、前記第１電流は、前記第２シリコンベース回路から前記第１高電圧MOSトランジスタへ流れ、前記第１高電圧MOSトランジスタの前記ソースから前記第１低電圧MOSトランジスタの前記ドレインへ流れ、前記第１低電圧MOSトランジスタのソースからグランドへ流れ、
前記第１高電圧MOSトランジスタにより共有される第１電圧は、前記第１電流と前記第１高電圧MOSトランジスタの内部抵抗との積である。
第２の態様の第１の可能な実装から、パルス信号HIの立ち上がりエッジ信号の影響下で、入力電圧VBが第１高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第２の態様の第１の可能な実装を参照して、第２の可能な実装では、前記第２シリコンベース回路は第１抵抗器を含んでよく、前記入力電圧VBは前記第１抵抗器の一端から入力され、前記第１抵抗器の他端は前記第２シリコンベース回路の第１出力電圧端子に接続され、
前記第１抵抗器と前記第１電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第１出力電圧であり、前記第１出力電圧は前記第１出力電圧端子を介して出力される。
第２の態様の第２の可能な実装から、第１抵抗器により第１出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
第２の態様の第１又は第２の可能な実装を参照して、第３の可能な実装では、前記第１シリコンベース回路は第２低電圧MOSトランジスタを更に含んでよく、前記窒化ガリウム回路は第２高電圧MOSトランジスタを更に含んでよく、前記第２低電圧MOSトランジスタのドレインは前記第２高電圧MOSトランジスタのソースに接続され、
前記第２低電圧MOSトランジスタは、前記パルス信号の立ち下がりエッジ信号の影響下で導通され、第２電流が前記第２低電圧MOSトランジスタを通じて流れ、前記第２電流は、前記第２シリコンベース回路から前記第２高電圧MOSトランジスタへ流れ、前記第２高電圧MOSトランジスタの前記ソースから前記第２低電圧MOSトランジスタの前記ドレインへ流れ、前記第２低電圧MOSトランジスタのソースからグランドへ流れ、
前記第２高電圧MOSトランジスタにより共有される第２電圧は、前記第２電流と前記第２高電圧MOSトランジスタの内部抵抗との積である。
第２の態様の第３の可能な実装から、パルス信号HIの立ち下がりエッジ信号の影響下で、電圧VBが第２高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第２の態様の第３の可能な実装を参照して、第４の可能な実装では、前記第２シリコンベース回路は第２抵抗器を更に含んでよく、前記入力電圧VBは前記第２抵抗器の一端から入力され、前記第２抵抗器の他端は前記第２シリコンベース回路の第２出力電圧端子に接続され、
前記第２抵抗器と前記第２電流との間の積は、前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第２出力電圧であり、前記第２出力電圧は前記第２出力電圧端子を介して出力される。
第２の態様の第４の可能な実装から、第２抵抗器により第２出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
第２の態様を参照して、第５の可能な実装では、前記第１シリコンベース回路は第１入力電圧端子を含んでよく、前記窒化ガリウム回路は第３高電圧MOSトランジスタを含んでよく、前記第１入力電圧端子は前記第３高電圧MOSトランジスタのゲートに接続され、
前記第１入力電圧端子は、前記パルス信号の立ち上がりエッジ信号を受信し、前記立ち上がりエッジ信号を前記第３高電圧MOSトランジスタの前記ゲートへ転送し、
前記第３高電圧MOSトランジスタは前記立ち上がりエッジ信号の影響下で導通され、第３電流は前記第３高電圧MOSトランジスタを通じて流れ、前記第３電流は、前記第２シリコンベース回路から前記第３高電圧MOSトランジスタへ流れ、前記第３高電圧MOSトランジスタのソースからグランドへ流れ、
前記第３高電圧MOSトランジスタにより共有される第３電圧は、前記第３電流と前記第３高電圧MOSトランジスタの内部抵抗との間の積である。
第２の態様の第５の可能な実装から、パルス信号HIの立ち上がりエッジ信号の影響下で、入力電圧VBが第３高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第２の態様の第５の可能な実装を参照して、第６の可能な実装では、前記第２シリコンベース回路は第３抵抗器を更に含んでよく、前記入力電圧VBは前記第３抵抗器の一端から入力され、前記第３抵抗器の他端は前記第２シリコンベース回路の第３出力電圧端子に接続され、
前記第３抵抗器と前記第３電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第３出力電圧であり、前記第３出力電圧は前記第３出力電圧端子を介して出力される。
第２の態様の第６の可能な実装から、第３抵抗器により第３出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
第２の態様の第５又は第６の可能な実装を参照して、第７の可能な実装では、前記第１シリコンベース回路は第２入力電圧端子を更に含んでよく、前記窒化ガリウム回路は第４高電圧MOSトランジスタを更に含んでよく、前記第２入力電圧端子は前記第４高電圧MOSトランジスタのゲートに接続され、
前記第２入力電圧端子は、前記パルス信号の立ち下がりエッジ信号を受信し、前記立ち下がりエッジ信号を前記第４高電圧MOSトランジスタの前記ゲートへ転送し、
前記第４高電圧MOSトランジスタは前記立ち下がりエッジ信号の影響下で導通され、第４電流は前記第４高電圧MOSトランジスタを通じて流れ、前記第４電流は、前記第２シリコンベース回路から前記第４高電圧MOSトランジスタへ流れ、前記第４高電圧MOSトランジスタのソースからグランドへ流れ、
前記第４高電圧MOSトランジスタにより共有される第４電圧は、前記第４電流と前記第４高電圧MOSトランジスタの内部抵抗との間の積である。
第２の態様の第７の可能な実装から、パルス信号HIの立ち下がりエッジ信号の影響下で、入力電圧VBが第４高電圧MOSトランジスタを介して共有され、その結果、第２シリコンベースドライバダイの入力電圧が効果的に共有できることが分かる。
第２の態様の第７の可能な実装を参照して、第８の可能な実装では、前記第２シリコンベース回路は第４抵抗器を更に含んでよく、前記入力電圧VBは前記第４抵抗器の一端から入力され、前記第４抵抗器の他端は前記第２シリコンベース回路の第４出力電圧端子に接続され、
前記第４抵抗器と前記第４電流との間の積は、前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第４出力電圧であり、前記第４出力電圧は前記第４出力電圧端子を介して出力される。
第２の態様の第８の可能な実装から、第４抵抗器により第４出力電圧を生成することにより、第２窒化ガリウムダイ上のハイサイド窒化ガリウムパワートランジスタが、効果的に動作するよう駆動できることが分かる。
本願の第３の態様は、電子装置であって、前記電子装置は充電器又はアダプタであってよく、前記電子装置は、制御部と、整流器と、変圧器と、チップと、キャパシタと、を含んでよく、
前記整流器は、交流電源に接続されるよう構成され、前記変圧器に接続され、前記整流器は、前記キャパシタを介して前記チップにも接続され、
前記変圧器は前記チップに接続され、前記制御部は前記チップに接続され、
前記整流器は、交流を直流に変換し、前記直流を前記変圧器に入力し、前記キャパシタを介して前記チップに電力を供給するよう構成され、
前記変圧器は、前記直流の電圧を下降させるよう構成され、
前記制御部は、前記チップにパルス信号を出力するよう構成され、
前記チップは、第１の態様又は第１の態様のいずれかの可能な実装におけるチップである、電子装置を提供する。
前述のソリューションから、本願の実施形態において提供されるチップでは、第１シリコンベース回路は第１シリコンベースドライバダイに集積され、第２シリコンベース回路は第２シリコンベースドライバダイに集積され、高電圧耐性のある窒化ガリウム回路は第１窒化ガリウムダイに集積されることが分かる。このように、高電圧耐性のある窒化ガリウム回路を第２シリコンベース回路に接続し、次に制御部の２つの出力端子の両方を第１シリコンベースドライバダイに接続することにより、制御部のパルス信号HIは、窒化ガリウム回路を介して第２シリコンベース回路へ転送できる。窒化ガリウム回路は第２シリコンベース回路の入力電圧VBを共有できるので、第２シリコンベース回路もが高電圧耐性である必要はない。このように、第２シリコンベース回路は、低電圧シリコンベース回路であってよく、それによりチップ製造の複雑性を低減し、コストも削減する。
ハーフブリッジ構造の回路トポロジ図である。
ハイサイドのキャパシタを充電するためのブートストラップダイオードの概略図である。
本願の実施形態による電子回路が適用可能なシナリオの概略図である。
本願の実施形態によるチップの概略構造図である。
本願の実施形態による信号レベルシフタ回路の概略図である。
本願の実施形態による信号レベルシフタ回路の別の概略図である。
本願の実施形態によるパルス信号の例の概略図である。
本願の実施形態による信号レベルシフタ回路の別の概略図である。
以下は、添付の図面を参照して、本願の実施形態を説明する。明らかに、記載の実施形態は、本願の実施形態のほんの一部であり、全部ではない。当業者は、技術の発展及び新しいシナリオの出現に伴い、本願の実施形態で提供される技術的ソリューションが同様の技術的問題にも適用されることを理解し得る。
本願の実施形態は、チップを提供して、高電圧動作環境においてハイサイドドライバとして使用される第２シリコンベースドライバダイが損傷されず、更に制御部により出力されるパルス信号HIを正常に受信できることを保証し、それにより、チップ製造の複雑さを低減し、コストも削減する。本願の実施形態は、対応する信号レベルシフタ回路及び電子装置を更に提供する。以下は、個別に詳細に説明を提供する。
本願の実施形態は、信号レベルシフタ回路を提供し、更にチップ及び電子装置を提供する。信号レベルシフタ回路は、チップに集積されてよく、チップは電子装置内に搭載されてよく、電子装置は充電器又はアダプタであってよい。以下は、電子装置が充電器又はアダプタであるシナリオを一例として用いることにより、本願の電子装置を説明する。
図３は、本願の実施形態による電子回路が適用可能なシナリオの概略図である。
図３に示すように、本願の本実施形態で提供される電子装置１０の一端は、交流電源２０に接続されてよく、他端は負荷３０に接続される。交流電源２０は、家庭で使用される２２０V主電源であってよく、又は別の電圧値の交流電源であってよい。負荷３０は、モバイル電話機、タブレットコンピュータ、ノートブックコンピュータ、ウェアラブル装置、又はナビゲーション装置のような、充電される必要のある別の端末装置であってよい。
電子装置１０は、チップ１００、制御部２００、整流器３００、変圧器４００、及びキャパシタ５００を含む。
整流器３００の一端は、交流電源２０に接続される。整流器３００は、交流を直流に変換するよう、例えば２２０V交流を３００V直流に変換するよう構成される。整流器３００の他端は、変圧器４００の第１端に接続される。整流器３００は、変圧器４００に直流を入力し、変圧器４００は、直流の電圧を下降させ、例えば３００V電圧の直流を２０V直流に調整し、調整済みの電圧を用いて、変圧器４００の第２端を介して負荷３０に電力を供給してよい。
変圧器４００の第３端は、チップ１００に接続され、チップ１００に入力電圧VCCを提供する。
整流器３００は、キャパシタ５００を介してチップ１００に更に接続され、チップ１００に別の入力電圧VDDを提供する。
制御部２００は、チップ１００に接続され、チップ１００にパルス信号を出力して、チップを動作するよう制御するよう構成される。制御部２００は負荷３０に更に接続され、その結果、負荷３０が完全に充電されると、制御部２００が通知されてよく、制御部２００は、チップ１００に通知してよく、更に負荷を充電することを停止するよう変圧器４００を制御してよい。それにより、過充電による負荷の損傷を回避する。
チップ１００は、図４を参照して理解され得る。
図４は、本願の本実施形態によるチップ１００の概略構造図である。
図４に示されるように、本願の本実施形態で提供されるチップ１００は、制御部２００に接続される。チップ１００は、第１シリコンベースドライバダイ１０１、第２シリコンベースドライバダイ１０２、第１窒化ガリウムダイ１０３、及び第２窒化ガリウムダイ１０４を含む。第１シリコンベース回路１０１１は、第１シリコンベースドライバダイ１０１に集積され、ローサイドドライバは、第１シリコンベースドライバダイ１０１に更に集積されてよい。第２シリコンベース回路１０２１は、第２シリコンベースドライバダイ１０２に集積され、ハイサイドドライバは、第２シリコンベースドライバダイ１０２に更に集積されてよい。窒化ガリウム回路１０３１及びローサイド窒化ガリウムパワートランジスタ１０３２は、第１窒化ガリウムダイ１０３に集積され、ハイサイド窒化ガリウムパワートランジスタ１０４１は、第２窒化ガリウムダイ１０４に集積される。
制御部２００の２つの出力端子の両方は、第１シリコンベースドライバダイに接続される。制御部２００により出力されたパルス信号LIが第１シリコンベースドライバダイ１０１を通過し、LOになった後に、ローサイド窒化ガリウムパワートランジスタが駆動される。パルス信号のLIからLOへの処理は、通常、信号増幅処理である。制御部２００により出力されたパルス信号HIが第２シリコンベースドライバダイ１０２へ転送され、HOになった後に、ハイサイド窒化ガリウムパワートランジスタが駆動される。パルス信号HIの転送処理が第１シリコンベース回路１０１１から窒化ガリウム回路１０３１へ、次に第２シリコンベース回路１０２１へであり、最後に第２シリコンベースドライバダイ１０２から出力される信号HOが、ハイサイド窒化ガリウムパワートランジスタ１０４１を動作するよう駆動するために使用される。
前述のソリューションから、本願の実施形態において提供されるチップ１００では、第１シリコンベース回路１０１１は、第１シリコンベースドライバダイ１０１に集積され、第２シリコンベース回路１０２１は第２シリコンベースドライバダイ１０２に集積され、高電圧耐性のある窒化ガリウム回路１０３１は第１窒化ガリウムダイ１０３に集積されることが分かる。このように、高電圧耐性のある窒化ガリウム回路１０３１を第２シリコンベース回路１０２１に接続し、次に制御部２００の２つの出力端子の両方を第１シリコンベースドライバダイ１０１に接続することにより、制御部のパルス信号HIは、窒化ガリウム回路を介して第２シリコンベース回路１０２１へ転送できる。窒化ガリウム回路１０３１は第２シリコンベース回路の入力電圧VBを共有できるので、第２シリコンベース回路までも高電圧耐性であることは必要なく、このように、第２シリコンベース回路は低電圧シリコンベース回路であってよく、それにより、チップ製造の複雑さを低減し、コストも低減する。
第１シリコンベースドライバダイ１０１、第２シリコンベースドライバダイ１０２、第１窒化ガリウムダイ１０３、及び第２窒化ガリウムダイ１０４は、コパッケージングされ、その結果、チップの面積が効果的に削減できる。
留意すべき事に、本願の本実施形態では、ローサイド及びハイサイドは相対的であり、グランドサイドは通常ローサイドであり、SWに接続されたサイドは通常ハイサイドである。本願の本実施形態では、高電圧及び低電圧も相対的であり、これらは当分野で通常定義される。窒化ガリウム回路１０３１は、通常、数百ボルト又はキロボルトの高電圧に耐えることができる。
前述の図４の第１シリコンベース回路１０１１、第２シリコンベース回路１０２１、及び窒化ガリウム回路１０３１、並びに３者の間の接続線は信号レベルシフタ回路である。信号レベルシフタ回路は、前述の図４で説明したソリューションに結合されてよく、又は独立した信号レベルシフタ回路であってよい。信号レベルシフタ回路は、１つの装置内に置かれてよく、又は実際の使用要件に基づき異なる装置に別個に集積されてよい。本願の本実施形態における信号レベルシフタ回路１０００は、図５を参照して以下に説明される。
図５は、本願の実施形態による信号レベルシフタ回路１０００の概略構造図である。
図５に示すように、本願の本実施形態における信号レベルシフタ回路１０００は、第１シリコンベース回路１０１１、第２シリコンベース回路１０２１、及び窒化ガリウム回路１０３１を含む。窒化ガリウム回路１０３１は、高電圧耐性がある。第１シリコンベース回路１０１１は、窒化ガリウム回路１０３１に接続される。接続方法は、導線１０６１を介する接続であってよい。窒化ガリウム回路１０３１は、第２シリコンベース回路１０２１に接続される。接続方法は、導線１０７１を介する接続であってよい。導線１０６１又は１０７１は、Bondires又はleadframeのような接続線であってよい。
第１シリコンベース回路１０１１は、制御部２００の第１出力端子２０１に接続される。第１出力端子２０１により出力されるパルス信号は、ハイサイド窒化ガリウムパワートランジスタを駆動するために使用され、第１出力端子２０１により出力されるパルス信号はHIにより表されてよい。制御部２００の第２出力端子は、第１BCDドライバダイに接続される。第２出力端子により出力されるパルス信号は、ローサイド窒化ガリウムパワートランジスタを駆動するために使用され、第２出力端子により出力されるパルス信号はLIにより表されてよい。第２出力端子により出力されるパルス信号LIは、図４の実施形態で説明されており、ここで再び説明されない。
第１出力端子２０１により出力されたパルス信号HIが第１シリコンベース回路１０１１に到達した後に、パルス信号HIは、導線１０６１を介して窒化ガリウム回路１０３１へ転送されてよい。
本願の本実施形態では、制御部の２つの出力端子の両方は、第１シリコンベースドライバダイに接続され、ハイサイドドライバダイに接続される必要がない。
第１シリコンベース回路１０１１は、制御部２００の第１出力端子２０１により出力されたパルス信号HIを受信し、パルス信号HIを、導線１０６１を介して窒化ガリウム回路１０３１へ転送する。窒化ガリウム回路１０３１は、導線１０７１を介して第２シリコンベース回路１０２１と通信して、第２シリコンベース回路１０２１の入力電圧VBを共有してよい。窒化ガリウム回路１０３１は、パルス信号HIを、導線１０７１を介して第２シリコンベース回路１０２１へ転送する。
前述のソリューションから、本願の本実施形態では、窒化ガリウム回路１０３１が第２シリコンベース回路１０２１に接続され、次に制御部２００の２つの出力端子の両方が第１シリコンベースドライバダイに接続されることが分かる。このように、制御部２００のパルス信号HIは、窒化ガリウム回路１０３１を介して第２シリコンベース回路１０２１へ転送できる。窒化ガリウム回路１０３１は第２シリコンベース回路１０２１の入力電圧VBを共有できるので、第２シリコンベース回路１０２１までも高電圧耐性であることは必要なく、このように、第２シリコンベース回路１０２１は低電圧シリコンベース回路であってよく、第２シリコンベースドライバダイも低電圧シリコンベースドライバダイであることが要求されるだけであり、それにより、信号レベルシフタ回路のコストを削減する。
以上は、信号レベルシフタ回路１０００及び制御部２００の動作処理を全体として説明した。本願の本実施形態は、第１シリコンベース回路１０１１及び窒化ガリウム回路１０３１を介して第２シリコンベース回路２０２１へパルス信号をどのように転送するかを説明することに焦点を当てるので、以下は異なる実施形態を用いることにより、この処理を別個に説明する。
図６は、本願の実施形態による信号レベルシフタ回路の概略構造図である。
図６に示すように、本願の本実施形態で提供される信号レベルシフタ回路１０００の別の実施形態では、第１シリコンベース回路１０１１は第１低電圧MOSトランジスタ１０１１１を含み、窒化ガリウム回路１０３１は第１高電圧MOSトランジスタ１０３１１を含み、第１低電圧MOSトランジスタ１０１１１のドレインは第１高電圧MOSトランジスタ１０３１１のソースに接続される。
第１低電圧MOSトランジスタ１０１１１は、パルス信号の立ち上がりエッジ信号SHIの影響下で導通され、第１電流が第１低電圧MOSトランジスタ１０１１１を通じて流れ、ここで第１電流は第２シリコンベース回路１０２１から第１高電圧MOSトランジスタ１０３１１へ流れ、第１高電圧MOSトランジスタ１０３１１のソースから第１低電圧MOSトランジスタ１０１１１のドレインへ流れ、第１低電圧MOSトランジスタ１０１１１のソースからグランドへ流れる。第１高電圧MOSトランジスタ１０３１１により共有される第１電圧は、第１電流と第１高電圧MOSトランジスタの内部抵抗との間の積である。
第２シリコンベース回路１０２１は第１抵抗器１０２１１を含み、入力電圧VBは第１抵抗器１０２１１の一端から入力され、第１抵抗器１０２１１の他端は第２シリコンベース回路１０２１の第１出力電圧端子に接続される。第１出力電圧端子により出力される電圧はSHOである。第１抵抗器１０２１１と第１電流との間の積は、立ち上がりエッジ信号SHIの影響下で生成された第２シリコンベース回路１０２１の第１出力電圧SHOであり、第１出力電圧SHOは第１出力電圧端子を介して出力される。
図６に示すように、第１シリコンベース回路１０１１は、第３低電圧MOSトランジスタ１０１１３を更に含み、窒化ガリウム回路１０３１は第２高電圧MOSトランジスタ１０３１２を更に含み、第２低電圧MOSトランジスタ１０１１３のドレインは第２高電圧MOSトランジスタ１０３２のソースに接続される。
第２低電圧MOSトランジスタ１０１１３は、パルス信号の立ち下がりエッジ信号RHIの影響下で導通され、第２電流が第２低電圧MOSトランジスタ１０１１３を通じて流れ、ここで第２電流は第２シリコンベース回路１０２１から第２高電圧MOSトランジスタ１０３１２へ流れ、第２高電圧MOSトランジスタ１０３１２のソースから第２低電圧MOSトランジスタ１０１１３のドレインへ流れ、第２低電圧MOSトランジスタ１０１１３のソースからグランドへ流れる。第２高電圧MOSトランジスタ１０３１２により共有される第２電圧は、第２電流と第２高電圧MOSトランジスタの内部抵抗との間の積である。
第２シリコンベース回路１０２１は第２抵抗器１０２１２を更に含み、入力電圧VBは第２抵抗器１０２１２の一端から入力され、第２抵抗器１０２１２の他端は第２シリコンベース回路１０２１の第２出力電圧端子に接続され、第２抵抗器と第２電流との間の積は、パルス信号の立ち下がりエッジ信号の影響下で生成された第２シリコンベース回路１０２１の第２出力電圧RHOであり、第２出力電圧RHOは第２出力電圧端子を介して出力される。
以下は、図６及び図７を参照して別の方法の窒化ガリウム回路１０３１の分圧処理、信号のSHIからSHOへ及びRHIからRHOへの処理を説明する。
図６に示すように、第１シリコンベース回路１０１１内のポートは、導線１０６１３を介して第１高電圧MOSトランジスタ１０３１１のゲートに接続され、第１高電圧MOSトランジスタ１０３１１は入力電圧VHを用いて導通される。このように、第１低電圧MOSトランジスタ１０１１１がパルス信号HIの立ち上がりエッジ信号SHIの影響下で導通された後に、入力電圧VBに接続された、第１抵抗器１０２１１の一端から、導線１０７１１を介して第１高電圧MOSトランジスタ１０３１１のドレインへ、次に第１高電圧MOSトランジスタ１０３１１のソースへ、導線１０６１１を介して第１低電圧MOSトランジスタ１０１１１のドレインへ、次に第１低電圧MOSトランジスタ１０１１１のソースへ、次に抵抗器１０１１２へ、次にグランドへのパスが形成される。第１電流は、第１抵抗器１０２１１からグランドへ、前述のパスを通じて流れる。パルス信号HIは、第１低電圧MOSトランジスタ１０１１１が導通可能ならば、通常６Vである。パルス信号HIの電圧値は、実際の状況に基づき決定されてよい。
前述のパスの電圧はVBである。第１電流は、第１抵抗器１０２１１からグランドへ流れ、第１電流のフロー過程で分圧が実施され、第１電流は第１高電圧MOSトランジスタ１０３１１を通じて流れ、第１高電圧MOSトランジスタ１０３１１により共有される電圧は、第１電流と第１高電圧MOSトランジスタ１０３１１の内部抵抗との間の積である。第１高電圧MOSトランジスタ１０３１１の内部抵抗は非常に大きいので、第１高電圧MOSトランジスタ１０３１１も非常の大きな電圧を共有する。第１抵抗器１０２１１の他端は、第２シリコンベース回路１０２１の出力端子に接続される。出力端子により出力された電圧SHOは、第１電流と第１抵抗器１０２１１との間の積である。第１抵抗器の抵抗値は、通常、大きくなく、従ってSHOも大きくない。第２シリコンベース回路は低電圧BCD装置を使用してよい。
同様に、パルス信号HIの立ち下がりエッジ信号RHIの終わりでは、処理も基本的に同じである。第１シリコンベース回路１０１１内のポートは、導線１０６１３を介して第２高電圧MOSトランジスタ１０３１２のゲートに接続され、第２高電圧MOSトランジスタ１０３１２は入力電圧VHを用いて導通される。このように、第２低電圧MOSトランジスタ１０１１３がパルス信号HIの立ち下がりエッジ信号RHIの影響下で導通された後に、入力電圧VBに接続された、第２抵抗器１０２１２の一端から、導線１０７１２を介して第２高電圧MOSトランジスタ１０３１２のドレインへ、次に第２高電圧MOSトランジスタ１０３１２のソースへ、導線１０６１２を介して第２低電圧MOSトランジスタ１０１１３のドレインへ、次に第２低電圧MOSトランジスタ１０１１３のソースへ、次に抵抗器１０１１４へ、次にグランドへのパスが形成される。第２電流は、第２抵抗器１０２１２からグランドへ、前述のパスを通じて流れる。パルス信号HIは、第２低電圧MOSトランジスタ１０１１３が導通可能ならば、通常６Vである。パルス信号HIの電圧値は、実際の状況に基づき決定されてよい。
前述のパスの電圧はVBである。第２電流は、第２抵抗器１０２１２からグランドへ流れ、第２電流のフロー過程で分圧が実施され、第２電流は第２高電圧MOSトランジスタ１０３１２を通じて流れ、第２高電圧MOSトランジスタ１０３１２により共有される電圧は、第２電流と第２高電圧MOSトランジスタ１０３１２の内部抵抗との間の積である。第２高電圧MOSトランジスタ１０３１２の内部抵抗は非常に大きいので、第２高電圧MOSトランジスタ１０３１２も非常の大きな電圧を共有する。第２抵抗器１０２１２の他端は、第２シリコンベース回路１０２１の出力端子に接続される。出力端子により出力された電圧RHOは、第２電流と第２抵抗器１０２１２との間の積である。第２抵抗器の抵抗値は、通常、大きくなく、従ってRHOも大きくない。第２シリコンベース回路は低電圧BCD装置を使用してよい。
図６は実装を説明した。以下は、図８を参照して別の実装を説明する。
図８は、本願の実施形態による信号レベルシフタ回路の別の概略構造図である。
図８に示すように、本願の本実施形態における信号レベルシフタ回路では、第１シリコンベース回路１０１１は第１入力電圧端子１０１１５を含み、窒化ガリウム回路１０３１は第３高電圧MOSトランジスタ１０３１３を含み、第１入力電圧端子１０１１５は第３高電圧MOSトランジスタ１０３１３のゲートに接続される。
第１入力電圧端子は、パルス信号の立ち上がりエッジ信号SHIを受信し、立ち上がりエッジ信号SHIを第３高電圧MOSトランジスタ１０３１３のゲートへ転送する。第３高電圧MOSトランジスタ１０３１３は、立ち上がりエッジ信号の影響下で導通され、第３電流は第３高電圧MOSトランジスタ１０３１３を通じて流れる。第３電流は、第２シリコンベース回路１０２１から第３高電圧MOSトランジスタ１０３１３へ流れ、第３高電圧MOSトランジスタ１０３１３からグランドへ流れる。第３高電圧MOSトランジスタ１０３１３により共有される第３電圧は、第３電流と第３高電圧MOSトランジスタの内部抵抗との間の積である。
第２シリコンベース回路１０２１は、第３抵抗器１０２１３を更に含む。入力電圧VBは第３抵抗器１０２１３の一端から入力され、第３抵抗器１０２１３の他端は第２シリコンベース回路１０２１の第３出力電圧端子に接続される。第３抵抗器１０２１３と第３電流との間の積は、立ち上がりエッジ信号の影響下で生成された第２シリコンベース回路１０２１の第３出力電圧であり、第３出力電圧SHOは第３出力電圧端子を介して出力される。
第１シリコンベース回路１０１１は、第２入力電圧端子１０１１６を更に含み、窒化ガリウム回路１０３１は第４高電圧MOSトランジスタ１０３１５を更に含み、第２入力電圧端子１０１１６は第４高電圧MOSトランジスタ１０３１５のゲートに接続される。第２入力電圧端子１０１１６は、パルス信号の立ち下がりエッジ信号RHIを受信し、立ち下がりエッジ信号RHIを第４高電圧MOSトランジスタ１０３１５のゲートへ転送する。第４高電圧MOSトランジスタ１０３１５は、立ち下がりエッジ信号の影響下で導通され、第４電流は第４高電圧MOSトランジスタ１０３１５を通じて流れ、第４電流は、第２シリコンベース回路１０２１から第４高電圧MOSトランジスタ１０３１５へ流れ、第４高電圧MOSトランジスタ１０３１５からグランドへ流れる。第４高電圧MOSトランジスタ１０３１５により共有される第４電圧は、第４電流と第４高電圧MOSトランジスタ１０３１５の内部抵抗との間の積である。
第２シリコンベース回路１０２１は第４抵抗器１０２１４を更に含み、入力電圧VBは第４抵抗器１０２１４の一端から入力され、第４抵抗器１０２１４の他端は第２シリコンベース回路１０２１の第４出力電圧端子に接続される。第４抵抗器１０２１４と第４電流との間の積は、立ち下がりエッジ信号の影響下で生成された第２シリコンベース回路１０２１の第４出力電圧であり、第４出力電圧RHOは第４出力電圧端子を介して出力される。
以下は、図７及び図８を参照して別の方法の窒化ガリウム回路１０３１の分圧処理、信号のSHIからSHOへ及びRHIからRHOへの処理を説明する。
立ち上がりエッジ信号SHIが第１入力電圧端子１０１１５から入力された後に、立ち上がりエッジ信号SHIは、導線１０６１４を介して第３高電圧MOSトランジスタ１０３１３のゲートへ転送され、第３高電圧MOSトランジスタ１０３１３を更に導通し、それにより、入力電圧VBに接続された、第３抵抗器１０２１３の一端から、導線１０７１３を介して第３高電圧MOSトランジスタ１０３１３のドレインへ、次に第３高電圧MOSトランジスタ１０３１３のソースへ、抵抗器１０３１４を介してグランドへのパスを形成する。
前述のパスの電圧はVBである。第３電流は、第３抵抗器１０２１３からグランドへ流れ、第３電流のフロー過程で分圧が実施され、第３電流は第３高電圧MOSトランジスタ１０３１３を通じて流れ、第３高電圧MOSトランジスタ１０３１３により共有される電圧は、第３電流と第３高電圧MOSトランジスタ１０３１３の内部抵抗との間の積である。第３高電圧MOSトランジスタ１０３１３の内部抵抗は非常に大きいので、第３高電圧MOSトランジスタ１０３１３も非常の大きな電圧を共有する。第３抵抗器１０２１３の他端は、第２シリコンベース回路１０２１の出力端子に接続される。出力端子により出力された電圧SHOは、第３電流と第３抵抗器１０２１３との間の積である。第３抵抗器１０２１３の抵抗値は、通常、大きくなく、従ってSHOも大きくない。第２シリコンベース回路１０２１は低電圧BCD装置を使用する。
同様に、パルス信号HIの立ち下がりエッジ信号RHIの終わりでは、処理も基本的に同じである。立ち下がりエッジ信号RHIが第２入力電圧端子１０１１６から入力された後に、立ち下がりエッジ信号RHIは、導線１０６１５を介して第４高電圧MOSトランジスタ１０３１５のゲートへ転送され、第４高電圧MOSトランジスタ１０３１５を更に導通し、それにより、入力電圧VBに接続された、第４抵抗器１０２１４の一端から、導線１０７１４を介して第４高電圧MOSトランジスタ１０３１５のドレインへ、次に第４高電圧MOSトランジスタ１０３１５のソースへ、抵抗器１０３１６を介してグランドへのパスを形成する。
前述のパスの電圧はVBである。第４電流は、第４抵抗器１０２１４からグランドへ流れ、第４電流のフロー過程で分圧が実施され、第４電流は第４高電圧MOSトランジスタ１０３１５を通じて流れ、第４高電圧MOSトランジスタ１０３１５により共有される電圧は、第４電流と第４高電圧MOSトランジスタ１０３１５の内部抵抗との間の積である。第４高電圧MOSトランジスタ１０３１５の内部抵抗は非常に大きいので、第４高電圧MOSトランジスタ１０３１５も非常の大きな電圧を共有する。第４抵抗器１０２１４の他端は、第２シリコンベース回路１０２１の出力端子に接続される。出力端子により出力された電圧RHOは、第４電流と第４抵抗器１０２１４との間の積である。第４抵抗器１０２１４の抵抗値は、通常、大きくなく、従ってＲHOも大きくない。第２シリコンベース回路１０２１は低電圧BCD装置を使用し、その結果、信号レベルシフタ回路のコストが削減される。
留意すべきことに、前述の実施形態では、ハーフブリッジは単に説明のための例として使用された。実際に、別の構造の回路も、本願の実施形態で提供された信号レベルシフタ回路の思想を使用してよい。
本願の実施形態で提供された信号レベルシフタ回路、チップ、及び電子装置は、以上に詳細に説明された。本願の原理及び実装は、特定の例を通じてここに説明される。実施形態に関する説明は、単に本願の方法及び核である思想を理解するのを助けるために提供される。更に、当業者は、本願の思想に従い特定の実装及び本願の範囲の観点で、本願に変形及び変更を行うことができる。従って、明細書の内容は、本願に対する限定として考えられるべきではない。

Claims (20)

  1. チップであって、前記チップは制御部に接続され、前記チップは、
    第１シリコンベースドライバダイ、第２シリコンベースドライバダイ、第１窒化ガリウムダイ、及び第２窒化ガリウムダイを含み、前記第１シリコンベースドライバダイは前記第１窒化ガリウムダイに接続され、前記第２シリコンベースドライバダイは前記第２窒化ガリウムダイに接続され、前記第１窒化ガリウムダイは前記第２シリコンベースドライバダイに接続され、
    前記第１シリコンベースドライバダイは前記制御部の第１出力端子及び第２出力端子に接続され、前記第１出力端子により出力されるパルス信号は、ハイサイド窒化ガリウムパワートランジスタを駆動するために使用され、前記第２出力端子により出力されるパルス信号は、ローサイド窒化ガリウムパワートランジスタを駆動するために使用され、
    第１シリコンベース回路が前記第１シリコンベースドライバダイに集積され、第２シリコンベース回路が前記第２シリコンベースドライバダイに集積され、窒化ガリウム回路及び前記ローサイド窒化ガリウムパワートランジスタが前記第１窒化ガリウムダイに集積され、前記ハイサイド窒化ガリウムパワートランジスタが前記第２窒化ガリウムダイに集積され、前記窒化ガリウム回路は高電圧耐性があり、
    前記第１シリコンベース回路は前記窒化ガリウム回路に接続され、前記窒化ガリウム回路は前記第２シリコンベース回路に接続され、
    前記第１シリコンベース回路は、前記第１出力端子により出力された前記パルス信号を受信し、前記パルス信号を前記窒化ガリウム回路へ転送し、
    前記窒化ガリウム回路は、前記第２シリコンベース回路の入力電圧VBを共有するよう構成され、
    前記窒化ガリウム回路は、前記第２シリコンベース回路へ前記パルス信号を転送する、チップ。
  2. 前記第１シリコンベースドライバダイ、前記第２シリコンベースドライバダイ、前記第１窒化ガリウムダイ、及び前記第２窒化ガリウムダイは、コパッケージングされる、請求項１に記載のチップ。
  3. 前記第１シリコンベース回路は第１低電圧MOSトランジスタを含み、前記窒化ガリウム回路は第１高電圧MOSトランジスタを含み、前記第１低電圧MOSトランジスタのドレインは前記第１高電圧MOSトランジスタのソースに接続され、
    前記第１低電圧MOSトランジスタは、前記パルス信号の立ち上がりエッジ信号の影響下で導通され、第１電流が前記第１低電圧MOSトランジスタを通じて流れ、前記第１電流は、前記第２シリコンベース回路から前記第１高電圧MOSトランジスタへ流れ、前記第１高電圧MOSトランジスタの前記ソースから前記第１低電圧MOSトランジスタの前記ドレインへ流れ、前記第１低電圧MOSトランジスタのソースからグランドへ流れ、
    前記第１高電圧MOSトランジスタにより共有される第１電圧は、前記第１電流と前記第１高電圧MOSトランジスタの内部抵抗との間の積である、請求項１又は２に記載のチップ。
  4. 前記第２シリコンベース回路は第１抵抗器を含み、前記入力電圧VBは前記第１抵抗器の一端から入力され、前記第１抵抗器の他端は前記第２シリコンベース回路の第１出力電圧端子に接続され、
    前記第１抵抗器と前記第１電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第１出力電圧であり、前記第１出力電圧は前記第１出力電圧端子を介して出力される、請求項３に記載のチップ。
  5. 前記第１シリコンベース回路は第２低電圧MOSトランジスタを更に含み、前記窒化ガリウム回路は第２高電圧MOSトランジスタを更に含み、前記第２低電圧MOSトランジスタのドレインは前記第２高電圧MOSトランジスタのソースに接続され、
    前記第２低電圧MOSトランジスタは、前記パルス信号の立ち下がりエッジ信号の影響下で導通され、第２電流が前記第２低電圧MOSトランジスタを通じて流れ、前記第２電流は、前記第２シリコンベース回路から前記第２高電圧MOSトランジスタへ流れ、前記第２高電圧MOSトランジスタの前記ソースから前記第２低電圧MOSトランジスタの前記ドレインへ流れ、前記第２低電圧MOSトランジスタのソースからグランドへ流れ、
    前記第２高電圧MOSトランジスタにより共有される第２電圧は、前記第２電流と前記第２高電圧MOSトランジスタの内部抵抗との積である、請求項３又は４に記載のチップ。
  6. 前記第２シリコンベース回路は第２抵抗器を更に含み、前記入力電圧VBは前記第２抵抗器の一端から入力され、前記第２抵抗器の他端は前記第２シリコンベース回路の第２出力電圧端子に接続され、
    前記第２抵抗器と前記第２電流との間の積は、前記パルス信号の前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第２出力電圧であり、前記第２出力電圧は前記第２出力電圧端子を介して出力される、請求項５に記載のチップ。
  7. 前記第１シリコンベース回路は第１入力電圧端子を含み、前記窒化ガリウム回路は第３高電圧MOSトランジスタを含み、前記第１入力電圧端子は前記第３高電圧MOSトランジスタのゲートに接続され、
    前記第１入力電圧端子は、前記パルス信号の立ち上がりエッジ信号を受信し、前記立ち上がりエッジ信号を前記第３高電圧MOSトランジスタの前記ゲートへ転送し、
    前記第３高電圧MOSトランジスタは前記立ち上がりエッジ信号の影響下で導通され、第３電流は前記第３高電圧MOSトランジスタを通じて流れ、前記第３電流は、前記第２シリコンベース回路から前記第３高電圧MOSトランジスタへ流れ、前記第３高電圧MOSトランジスタのソースからグランドへ流れ、
    前記第３高電圧MOSトランジスタにより共有される第３電圧は、前記第３電流と前記第３高電圧MOSトランジスタの内部抵抗との間の積である、請求項１又は２に記載のチップ。
  8. 前記第２シリコンベース回路は第３抵抗器を更に含み、前記入力電圧VBは前記第３抵抗器の一端から入力され、前記第３抵抗器の他端は前記第２シリコンベース回路の第３出力電圧端子に接続され、
    前記第３抵抗器と前記第３電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第３出力電圧であり、前記第３出力電圧は前記第３出力電圧端子を介して出力される、請求項７に記載のチップ。
  9. 前記第１シリコンベース回路は第２入力電圧端子を更に含み、前記窒化ガリウム回路は第４高電圧MOSトランジスタを更に含み、前記第２入力電圧端子は前記第４高電圧MOSトランジスタのゲートに接続され、
    前記第２入力電圧端子は、前記パルス信号の立ち下がりエッジ信号を受信し、前記立ち下がりエッジ信号を前記第４高電圧MOSトランジスタの前記ゲートへ転送し、
    前記第４高電圧MOSトランジスタは前記立ち下がりエッジ信号の影響下で導通され、第４電流は前記第４高電圧MOSトランジスタを通じて流れ、前記第４電流は、前記第２シリコンベース回路から前記第４高電圧MOSトランジスタへ流れ、前記第４高電圧MOSトランジスタのソースからグランドへ流れ、
    前記第４高電圧MOSトランジスタにより共有される第４電圧は、前記第４電流と前記第４高電圧MOSトランジスタの内部抵抗との間の積である、請求項７又は８に記載のチップ。
  10. 前記第２シリコンベース回路は第４抵抗器を更に含み、前記入力電圧VBは前記第４抵抗器の一端から入力され、前記第４抵抗器の他端は前記第２シリコンベース回路の第４出力電圧端子に接続され、
    前記第４抵抗器と前記第４電流との間の積は、前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第４出力電圧であり、前記第４出力電圧は前記第４出力電圧端子を介して出力される、請求項９に記載のチップ。
  11. 信号レベルシフタ回路であって、
    第１シリコンベース回路、第２シリコンベース回路、及び窒化ガリウム回路を含み、前記窒化ガリウム回路は高電圧耐性があり、前記第１シリコンベース回路は前記窒化ガリウム回路に接続され、前記窒化ガリウム回路は前記第２シリコンベース回路に接続され、
    前記第１シリコンベース回路は第１シリコンベースドライバダイに集積され、前記第２シリコンベース回路は第２シリコンベースドライバダイに集積され、前記窒化ガリウム回路及びローサイド窒化ガリウムパワートランジスタは第１窒化ガリウムダイに集積され、
    前記第１シリコンベースドライバダイは、制御部の第１出力端子及び第２出力端子に接続され、
    前記第１出力端子により出力されるパルス信号は、ハイサイド窒化ガリウムパワートランジスタを駆動するために使用され、前記第２出力端子により出力されるパルス信号は、前記ローサイド窒化ガリウムパワートランジスタを駆動するために使用され、前記ハイサイド窒化ガリウムパワートランジスタは、第２窒化ガリウムダイに集積され、前記第２窒化ガリウムダイは前記第２シリコンベースドライバダイに接続され、
    前記第１シリコンベース回路は、前記第１出力端子により出力される前記パルス信号を受信し、前記パルス信号を前記窒化ガリウム回路へ転送し、
    前記窒化ガリウム回路は、前記第２シリコンベース回路の入力電圧VBを共有するよう構成され、
    前記窒化ガリウム回路は、前記第２シリコンベース回路へ前記パルス信号を転送する、信号レベルシフタ回路。
  12. 前記第１シリコンベース回路は第１低電圧MOSトランジスタを含み、前記窒化ガリウム回路は第１高電圧MOSトランジスタを含み、前記第１低電圧MOSトランジスタのドレインは前記第１高電圧MOSトランジスタのソースに接続され、
    前記第１低電圧MOSトランジスタは、前記パルス信号の立ち上がりエッジ信号の影響下で導通され、第１電流が前記第１低電圧MOSトランジスタを通じて流れ、前記第１電流は、前記第２シリコンベース回路から前記第１高電圧MOSトランジスタへ流れ、前記第１高電圧MOSトランジスタの前記ソースから前記第１低電圧MOSトランジスタの前記ドレインへ流れ、前記第１低電圧MOSトランジスタのソースからグランドへ流れ、
    前記第１高電圧MOSトランジスタにより共有される第１電圧は、前記第１電流と前記第１高電圧MOSトランジスタの内部抵抗との積である、請求項１１に記載の信号レベルシフタ回路。
  13. 前記第２シリコンベース回路は第１抵抗器を含み、前記入力電圧VBは前記第１抵抗器の一端から入力され、前記第１抵抗器の他端は前記第２シリコンベース回路の第１出力電圧端子に接続され、
    前記第１抵抗器と前記第１電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第１出力電圧であり、前記第１出力電圧は前記第１出力電圧端子を介して出力される、請求項１２に記載の信号レベルシフタ回路。
  14. 前記第１シリコンベース回路は第２低電圧MOSトランジスタを更に含み、前記窒化ガリウム回路は第２高電圧MOSトランジスタを更に含み、前記第２低電圧MOSトランジスタのドレインは前記第２高電圧MOSトランジスタのソースに接続され、
    前記第２低電圧MOSトランジスタは、前記パルス信号の立ち下がりエッジ信号の影響下で導通され、第２電流が前記第２低電圧MOSトランジスタを通じて流れ、前記第２電流は、前記第２シリコンベース回路から前記第２高電圧MOSトランジスタへ流れ、前記第２高電圧MOSトランジスタの前記ソースから前記第２低電圧MOSトランジスタの前記ドレインへ流れ、前記第２低電圧MOSトランジスタのソースからグランドへ流れ、
    前記第２高電圧MOSトランジスタにより共有される第２電圧は、前記第２電流と前記第２高電圧MOSトランジスタの内部抵抗との積である、請求項１２又は１３に記載の信号レベルシフタ回路。
  15. 前記第２シリコンベース回路は第２抵抗器を更に含み、前記入力電圧VBは前記第２抵抗器の一端から入力され、前記第２抵抗器の他端は前記第２シリコンベース回路の第２出力電圧端子に接続され、
    前記第２抵抗器と前記第２電流との間の積は、前記パルス信号の前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第２出力電圧であり、前記第２出力電圧は前記第２出力電圧端子を介して出力される、請求項１４に記載の信号レベルシフタ回路。
  16. 前記第１シリコンベース回路は第１入力電圧端子を含み、前記窒化ガリウム回路は第３高電圧MOSトランジスタを含み、前記第１入力電圧端子は前記第３高電圧MOSトランジスタのゲートに接続され、
    前記第１入力電圧端子は、前記パルス信号の立ち上がりエッジ信号を受信し、前記立ち上がりエッジ信号を前記第３高電圧MOSトランジスタの前記ゲートへ転送し、
    前記第３高電圧MOSトランジスタは前記立ち上がりエッジ信号の影響下で導通され、第３電流は前記第３高電圧MOSトランジスタを通じて流れ、前記第３電流は、前記第２シリコンベース回路から前記第３高電圧MOSトランジスタへ流れ、前記第３高電圧MOSトランジスタのソースからグランドへ流れ、
    前記第３高電圧MOSトランジスタにより共有される第３電圧は、前記第３電流と前記第３高電圧MOSトランジスタの内部抵抗との間の積である、請求項１１に記載の信号レベルシフタ回路。
  17. 前記第２シリコンベース回路は第３抵抗器を更に含み、前記入力電圧VBは前記第３抵抗器の一端から入力され、前記第３抵抗器の他端は前記第２シリコンベース回路の第３出力電圧端子に接続され、
    前記第３抵抗器と前記第３電流との間の積は、前記立ち上がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第３出力電圧であり、前記第３出力電圧は前記第３出力電圧端子を介して出力される、請求項１６に記載の信号レベルシフタ回路。
  18. 前記第１シリコンベース回路は第２入力電圧端子を更に含み、前記窒化ガリウム回路は第４高電圧MOSトランジスタを更に含み、前記第２入力電圧端子は前記第４高電圧MOSトランジスタのゲートに接続され、
    前記第２入力電圧端子は、前記パルス信号の立ち下がりエッジ信号を受信し、前記立ち下がりエッジ信号を前記第４高電圧MOSトランジスタの前記ゲートへ転送し、
    前記第４高電圧MOSトランジスタは前記立ち下がりエッジ信号の影響下で導通され、第４電流は前記第４高電圧MOSトランジスタを通じて流れ、前記第４電流は、前記第２シリコンベース回路から前記第４高電圧MOSトランジスタへ流れ、前記第４高電圧MOSトランジスタのソースからグランドへ流れ、
    前記第４高電圧MOSトランジスタにより共有される第４電圧は、前記第４電流と前記第４高電圧MOSトランジスタの内部抵抗との間の積である、請求項１６又は１７に記載の信号レベルシフタ回路。
  19. 前記第２シリコンベース回路は第４抵抗器を更に含み、前記入力電圧VBは前記第４抵抗器の一端から入力され、前記第４抵抗器の他端は前記第２シリコンベース回路の第４出力電圧端子に接続され、
    前記第４抵抗器と前記第４電流との間の積は、前記立ち下がりエッジ信号の影響下で生成された前記第２シリコンベース回路の第４出力電圧であり、前記第４出力電圧は前記第４出力電圧端子を介して出力される、請求項１８に記載の信号レベルシフタ回路。
  20. 電子装置であって、制御部と、整流器と、変圧器と、チップと、キャパシタと、を含み、
    前記整流器は、交流電源に接続されるよう構成され、前記変圧器に接続され、前記整流器は、前記キャパシタを介して前記チップにも接続され、
    前記変圧器は前記チップに接続され、前記制御部は前記チップに接続され、
    前記整流器は、交流を直流に変換し、前記直流を前記変圧器に入力し、前記キャパシタを介して前記チップに電力を供給するよう構成され、
    前記変圧器は、前記直流の電圧を下降させるよう構成され、
    前記制御部は、前記チップにパルス信号を出力するよう構成され、
    前記チップは、請求項１～１０のいずれか一項に記載のチップである、電子装置。
JP2021552870A 2019-03-07 2019-12-30 チップ、信号レベルシフタ回路、及び電子装置 Active JP7381596B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201910172026.7A CN109951183B (zh) 2019-03-07 2019-03-07 一种芯片、信号位移电路及电子设备
CN201910172026.7 2019-03-07
PCT/CN2019/129783 WO2020177466A1 (zh) 2019-03-07 2019-12-30 一种芯片、信号位移电路及电子设备

Publications (2)

Publication Number Publication Date
JP2022524349A true JP2022524349A (ja) 2022-05-02
JP7381596B2 JP7381596B2 (ja) 2023-11-15

Family

ID=67008625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021552870A Active JP7381596B2 (ja) 2019-03-07 2019-12-30 チップ、信号レベルシフタ回路、及び電子装置

Country Status (6)

Country Link
US (1) US11522527B2 (ja)
EP (1) EP3926830B1 (ja)
JP (1) JP7381596B2 (ja)
KR (1) KR102579207B1 (ja)
CN (2) CN109951183B (ja)
WO (1) WO2020177466A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备
CN114783993A (zh) * 2022-05-18 2022-07-22 东科半导体(安徽)股份有限公司 合封氮化镓功率器件的半桥拓扑集成方法和芯片

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006191741A (ja) * 2005-01-06 2006-07-20 Sanken Electric Co Ltd 直流変換装置
JP2008288802A (ja) * 2007-05-16 2008-11-27 Hitachi Ltd 半導体回路
JP2011049741A (ja) * 2009-08-26 2011-03-10 Sharp Corp 半導体装置および電子機器
US20140015586A1 (en) * 2012-07-13 2014-01-16 Infineon Technologies Ag Integrated Semiconductor Device and a Bridge Circuit with the Integrated Semiconductor Device
US20140049293A1 (en) * 2012-08-17 2014-02-20 Alpha & Omega Semiconductor, Inc. Three-Dimensional High Voltage Gate Driver Integrated Circuit
JP2015181229A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
US20160247751A1 (en) * 2015-02-24 2016-08-25 Navitas Semiconductor Inc. Leadless electronic packages for gan devices
JP2017175368A (ja) * 2016-03-23 2017-09-28 エスアイアイ・セミコンダクタ株式会社 レベルシフト回路
JP2018510605A (ja) * 2015-03-18 2018-04-12 ペレグリン セミコンダクター コーポレイション レベルシフタ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013046898A1 (ja) * 2011-09-30 2013-04-04 シャープ株式会社 レベルシフト回路
US8593211B2 (en) * 2012-03-16 2013-11-26 Texas Instruments Incorporated System and apparatus for driver circuit for protection of gates of GaN FETs
US9680380B2 (en) * 2013-08-01 2017-06-13 Hitachi, Ltd. Semiconductor device and power conversion device
JP6088936B2 (ja) * 2013-08-07 2017-03-01 ルネサスエレクトロニクス株式会社 レベルシフタ
JP6320875B2 (ja) * 2014-08-25 2018-05-09 ルネサスエレクトロニクス株式会社 半導体装置、電力制御装置および電子システム
US9571093B2 (en) * 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9647476B2 (en) * 2014-09-16 2017-05-09 Navitas Semiconductor Inc. Integrated bias supply, reference and bias current circuits for GaN devices
JP6882976B2 (ja) * 2015-05-13 2021-06-02 ヌヴォトンテクノロジージャパン株式会社 スイッチング制御回路
US10601300B2 (en) * 2017-05-19 2020-03-24 Efficient Power Conversion Corporation Integrated gallium nitride based DC-DC converter
CN108736702A (zh) * 2018-06-08 2018-11-02 邯郸美的制冷设备有限公司 图腾柱无桥pfc电路、电源转换装置及空调器
CN108616269B (zh) * 2018-07-27 2023-12-29 无锡安趋电子有限公司 一种低工作电压的下行电平移位电路
CN109004820B (zh) * 2018-08-08 2020-02-04 电子科技大学 适用于GaN功率器件高速栅驱动的开关自举充电电路
CN109088532B (zh) * 2018-09-14 2020-02-18 电子科技大学 一种带有源钳位的电流型分段栅极驱动电路
CN109193601B (zh) * 2018-09-25 2020-04-21 华为技术有限公司 一种esd保护电路
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006191741A (ja) * 2005-01-06 2006-07-20 Sanken Electric Co Ltd 直流変換装置
JP2008288802A (ja) * 2007-05-16 2008-11-27 Hitachi Ltd 半導体回路
JP2011049741A (ja) * 2009-08-26 2011-03-10 Sharp Corp 半導体装置および電子機器
US20140015586A1 (en) * 2012-07-13 2014-01-16 Infineon Technologies Ag Integrated Semiconductor Device and a Bridge Circuit with the Integrated Semiconductor Device
US20140049293A1 (en) * 2012-08-17 2014-02-20 Alpha & Omega Semiconductor, Inc. Three-Dimensional High Voltage Gate Driver Integrated Circuit
JP2015181229A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
US20160247751A1 (en) * 2015-02-24 2016-08-25 Navitas Semiconductor Inc. Leadless electronic packages for gan devices
JP2018510605A (ja) * 2015-03-18 2018-04-12 ペレグリン セミコンダクター コーポレイション レベルシフタ
JP2017175368A (ja) * 2016-03-23 2017-09-28 エスアイアイ・セミコンダクタ株式会社 レベルシフト回路

Also Published As

Publication number Publication date
WO2020177466A1 (zh) 2020-09-10
EP3926830B1 (en) 2023-04-26
KR102579207B1 (ko) 2023-09-14
CN109951183A (zh) 2019-06-28
KR20210131420A (ko) 2021-11-02
JP7381596B2 (ja) 2023-11-15
EP3926830A4 (en) 2022-04-06
US20210409005A1 (en) 2021-12-30
CN113508528A (zh) 2021-10-15
EP3926830A1 (en) 2021-12-22
US11522527B2 (en) 2022-12-06
CN109951183B (zh) 2020-12-25

Similar Documents

Publication Publication Date Title
TWI793498B (zh) 電子電路及操作一電子電路之方法
US7193866B1 (en) Half-bridge LLC resonant converter with a synchronous rectification function
US8587973B2 (en) Internal high-voltage current source in an AC/DC power converter
TW201813263A (zh) 用於電荷泵的平衡技術及電路
CN108206634B (zh) 绝缘同步整流dc/dc转换器及控制器、适配器、设备
CN104170254A (zh) 用于保护氮化镓场效应晶体管的栅极的驱动器电路的系统和设备
TW201301758A (zh) 包含常關型及常開型裝置的疊接開關以及包括該等開關的電路
CN105391280A (zh) 用于生成备用电压的系统和方法
CN107294366B (zh) 预充电电路、直流-直流转换器和混合动力汽车
US11632055B2 (en) ACF converter, voltage conversion method, and electronic device
US7030680B2 (en) On chip power supply
US11522527B2 (en) Chip, signal level shifter circuit, and electronic device
US8264861B2 (en) Device and method for limiting drain-source voltage of transformer-coupled push pull power conversion circuit
TWI649947B (zh) 具有主動式突波吸收器的控制模組及相關的返馳式電源轉換裝置
EP4274050A1 (en) Charger
CN111865086A (zh) 自供电控制电路及控制方法以及开关电源电路
TWI767535B (zh) 用於在次級同步整流器中產生控制訊號和充電直流電源的方法與裝置
CN110932528B (zh) 自供电控制电路及控制方法以及开关电源电路
KR20190014374A (ko) 액티브 클램프 포워드 컨버터 및 그 구동방법
TW200525849A (en) Snubber circuit
KR101645886B1 (ko) 출력 피드백 제어 음의 문턱전압 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
JP2022182787A (ja) 立ち上がり遅延回路
TW202137679A (zh) 降壓轉換器
CN117728687A (zh) 电源装置
TW201947861A (zh) 電源轉換裝置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211011

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231102

R150 Certificate of patent or registration of utility model

Ref document number: 7381596

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150