KR102579207B1 - 칩, 신호 레벨 시프터 회로 및 전자 기기 - Google Patents

칩, 신호 레벨 시프터 회로 및 전자 기기 Download PDF

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Abstract

본 출원은 충전기 또는 어댑터와 같은, 이동 단말기에서 사용하기 위한 칩 및 신호 레벨 시프터 회로를 개시한다. 상기 칩은 BCD 기술을 사용하여 제조된 제1 실리콘 기반 구동기 다이 및 제2 실리콘 기반 구동기 다이, 그리고 질화갈륨 기술을 사용하여 제조된 제1 질화갈륨 다이 및 제2 질화갈륨 다이와 함께 패키징된다. 상기 제1 실리콘 기반 구동기 다이는 제어기의 두 개의 출력 단자에 연결되고, 상기 제1 실리콘 기반 구동기 다이 상에 제1 실리콘 기반 회로가 집적되고, 상기 제2 실리콘 기반 구동기 다이 상에 제2 실리콘 기반 회로가 집적되고, 상기 제1 질화갈륨 다이 상에 내고전압성 질화갈륨 회로가 집적된다. 사이 제1 실리콘 기반 회로는 상기 제어기에 의해 출력된 펄스 신호(HI)를 수신하고, 상기 HI를 상기 질화갈륨 회로에 전달한다. 상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로의 입력 전압(VB)을 공유하고 상기 HI를 상기 제2 실리콘 기반 회로에 전달한다. 이러한 방식으로, 저전압 BCD 기술을 사용하여 제조된 제2 저전압 실리콘 기반 구동기 다이가 높은 입력 전압에 의해 손상되지 않음을 보장할 수 있어, 칩의 비용을 절감할 수 있다.

Description

칩, 신호 레벨 시프터 회로 및 전자 기기
삭제
본 출원은 전력 기술 분야에 관한 것으로, 특히 칩, 신호 레벨 시프터 회로 및 전자 기기에 관한 것이다.
전력 관리 분야에서, 일반적으로 사용되는 토폴로지로는 하프 브리지(half-bridge), 풀 브리지(full-bridge), 능동 클램프 플라이백 변환기(active clamp fly-back converter, ACF) 등을 포함한다. 하프 브리지 구조가 예로 사용된다. 도 1에 도시된 바와 같이. 도 1에 도시된 바와 같이, 하프 브리지 구조는 제어기, 고측(high-side) 구동기, 저측(low-side) 구동기, 고측 전력 트랜지스터, 저측 전력 트랜지스터를 포함한다. 저측 구동기의 일단(one end)은 접지되고, 저측 구동기의 타단(other end)은 전원(VCC)에 연결된다. 고측 구동기의 일단의 입력 전압은 VB이고 고측 구동기의 타단은 스위칭(switching, SW)에 연결된다. 여기서 SW는 고측 구동기의 참조 전압점(reference voltage point)이다. 도 2에 도시된 바와 같이, VB는 VCC에 의해 고전압 다이오드를 통해 전송되는 전압일 수 있다. 저측은 고측과 과 관련이 있다. 접지된 측은 일반적으로 저측이고, SW에 연결된 측은 일반적으로 고측이다. SW의 전압은 고측 전력 트랜지스터의 입력 전압(VDD)과 관련된다. 따라서, SW의 전압은 0과 VDD 사이에서 변한다.
고측 구동기의 일단이 VB에 연결되고 SW가 동적으로 변화하기 때문에, VB의 값도 변화한다. 구체적으로, VB의 값은 한 주기 내에 수백 볼트에 이를 수 있다. 따라서, 고측 구동기는 내고전압성(high-voltage resistant)일 필요가 있다. 고내전압성 부품은 일반적으로 고전압 BCD 기술을 사용하여 제조된 고전압 BCD 부품을 채택한다. 그러나 고전압 BCD 기술은 요건이 비교적 높아서, 고전압 BCD 부품의 비용이 높다.
따라서, 제어기의 펄스 신호가 정상적으로 고측 구동기로 전달될 수 있도록 하면서도 비교적 간단한 기술을 사용하여 제조된 부품으로 고측 구동기를 대체할 수 있는 방안을 제공하는 것이 시급하다.
본 출원의 실시예는 저전압 BCD 기술을 사용하여 제조된 저전압 실리콘 기반 구동기 다이가 고측 구동기로서 사용될 때, 높은 입력 전압에 의해 손상되지 않고, 제어기에 의해 출력되는 펄스 신호도 정상적으로 수신하는 것을 보장하기 위해, 칩 및 신호 레벨 시프터 회로를 제공함으로써, 칩 및 신호 레벨 시프터 회로의 비용을 절감할 수 있다. 본 출원의 실시예는 대응하는 전자 기기를 더 제공한다.
본 출원의 제1 측면은 칩을 제공하며, 상기 칩은 제어기에 연결되고, 상기 칩은,
제1 실리콘 기반 구동기 다이, 제2 실리콘 기반 구동기 다이, 제1 질화갈륨 다이, 및 제2 질화갈륨 다이 - 상기 제1 실리콘 기반 구동기 다이는 상기 제1 질화갈륨 다이에 연결되고, 상기 제2 실리콘 기반 구동기 다이는 상기 제2 질화갈륨 다이에 연결되고, 상기 제1 질화갈륨 다이는 상기 제2 실리콘 기반 구동기 다이에 연결됨 -를 포함하고;
상기 제1 실리콘 기반 구동기 다이는 상기 제어기의 제1 출력 단자 및 제2 출력 단자에 연결되고, 상기 제1 출력 단자에 의해 출력되는 펄스 신호는 고측(high-side) 질화갈륨 전력 트랜지스터를 구동하는 데 사용되고, 상기 제2 출력 단자에 의해 출력되는 펄스 신호는 저측(low-side) 질화갈륨 전력 트랜지스터를 구동하는 데 사용되며;
상기 제1 실리콘 기반 구동기 다이 상에 제1 실리콘 기반 회로가 집적되고, 상기 제2 실리콘 기반 구동기 다이 상에 제2 실리콘 기반 회로가 집적되고, 상기 제1 질화갈륨 다이 상에 질화갈륨 회로 및 상기 저측 질화갈륨 전력 트랜지스터가 집적되고, 상기 제1 질화갈륨 다이 상에 상기 고측 질화갈륨 전력 트랜지스터가 집적되고, 상기 질화갈륨 회로는 내고전압성(high-voltage resistant)이며;
상기 제1 실리콘 기반 회로는 상기 질화갈륨 회로에 연결되고, 상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로에 연결되며;
상기 제1 실리콘 기반 회로는 상기 제1 출력 단자에 의해 출력되는 펄스 신호를 수신하고, 상기 펄스 신호를 상기 질화갈륨 회로에 전달하며;
상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로의 입력 전압(VB)을 공유하도록 구성되고;
상기 질화갈륨 회로는 상기 펄스 신호를 상기 제2 실리콘 기반 회로에 전달한다.
전술한 제1 측면으로부터, 제1 실리콘 기반 회로가 제1 실리콘 기반 구동기 다이 상에 집적되고, 제2 실리콘 기반 회로가 제2 실리콘 기반 구동기 다이 상에 집적되고, 및 내고전압성 질화갈륨 회로가 제1 질화갈륨 다이에 집적됨을 알 수 있다. 이러한 방식으로, 내고전압성 질화갈륨 회로를 제2 실리콘 기반 회로에 연결한 다음, 제어기의 두 출력 단자 모두를 제1 실리콘 기반 구동기 다이에 연결함으로써, 제어기의 펄스 신호(HI)가 질화갈륨 회로를 통해 제2 실리콘 기반 회로에 전달될 수 있다. 질화갈륨 회로는 제2 실리콘 기반 회로의 입력 전압(VB)을 공유할 수 있기 때문에, 제2 실리콘 기반 회로는 내고전압성일 필요도 없으며, 이러한 방식으로, 제2 실리콘 기반 회로는 저전압 실리콘 기반 회로일 수 있어, 칩 제조 복잡도를 줄이고 비용도 절감한다.
제1 측면을 참조하여, 제1 가능한 구현예에서, 상기 제1 실리콘 기반 구동기 다이, 상기 제2 실리콘 기반 구동기 다이, 상기 제1 질화갈륨 다이 및 상기 제2 질화갈륨 다이는 함께 패키징된다.
제1 측면의 제1 가능한 구현예로부터, 함께 패키징함으로써 칩의 면적을 효과적으로 감소시킬 수 있음을 알 수 있다.
제1 측면 또는 제1 측면의 제1 가능한 구현예을 참조하여, 제2 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제1 저전압 MOS 트랜지스터를 포함할 수 있고, 상기 질화갈륨 회로는 제1 고전압 MOS 트랜지스터을 포함할 수 있고, 상기 제1 저전압 MOS 트랜지스터의 드레인은 상기 제1 고전압 MOS 트랜지스터의 소스에 연결되며;
상기 제1 저전압 MOS 트랜지스터는 상기 펄스 신호의 상승 에지 신호의 영향하에 도통되고, 상기 제1 저전압 MOS 트랜지스터를 통해 제1 전류가 흐르며, 상기 제1 전류는, 상기 제2 실리콘 기반 회로에서 상기 제1 고전압 MOS 트랜지스터로 흐르고, 상기 제1 고전압 MOS 트랜지스터의 소스에서 상기 제1 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제1 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제1 고전압 MOS 트랜지스터에 의해 공유되는 제1 전압은 상기 제1 전류와 상기 제1 고전압 MOS 트랜지스터의 내부 저항(internal resistance)의 곱이다.
제1 측면의 제2 가능한 구현예로부터, 펄스 신호(HI)의 상승 에지 신호의 영향하에서, 입력 전압(VB)이 제1 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제1 측면의 제2 가능한 구현예를 참조하여, 제3 가능한 구현예에서, 상기 제2 실리콘 기반 회로는 제1 저항(resistor)을 포함할 수 있고, 상기 입력 전압(VB)은 상기 제1 저항의 일단으로부터 입력되고, 상기 제1 저항의 타단은 상기 제2 실리콘 기반 회로의 제1 출력 전압 단자에 연결되며;
상기 제1 저항과 상기 제1 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제1 출력 전압이고, 상기 제1 출력 전압은 상기 제1 출력 전압 단자를 통해 출력된다.
제1 측면의 제3 가능한 구현예로부터, 제1 저항에 의해 제1 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
제1 측면의 제2 또는 제3 가능한 구현예를 참조하여, 제4 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제2 저전압 MOS 트랜지스터를 더 포함할 수 있고, 상기 질화갈륨 회로는 제2 고전압 MOS 트랜지스터를 더 포함할 수 있고, 상기 제2 저전압 MOS 트랜지스터의 드레인은 상기 제2 고전압 MOS 트랜지스터의 소스에 연결되며;
상기 제2 저전압 MOS 트랜지스터는 상기 펄스 신호의 하강 에지 신호의 영향하에 도통되고, 상기 제2 저전압 MOS 트랜지스터를 통해 제2 전류가 흐르며, 상기 제2 전류는, 상기 제2 실리콘 기반 회로에서 상기 제2 고전압 MOS 트랜지스터로 흐르고, 상기 고전압 MOS 트랜지스터의 소스에서 상기 제2 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제2 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제2 고전압 MOS 트랜지스터에 의해 공유되는 제2 전압은 상기 제2 전류와 상기 제2 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제1 측면의 제4 가능한 구현예로부터, 펄스 신호(HI)의 하강 에지 신호의 영향하에, 입력 전압(VB)이 제2 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제1 측면의 제4 가능한 구현예를 참조하여, 제5 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제2 저항을 더 포함할 수 있고, 상기 입력 전압(VB)은 상기 제2 저항의 일단으로부터 입력되고, 상기 제2 저항의 타단은 상기 제2 실리콘 기반 회로의 제2 출력 전압 단자에 연결되며;
상기 제2 저항과 상기 제2 전류의 곱이 상기 펄스 신호의 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제2 출력 전압이며, 상기 제2 출력 전압은 상기 제2 출력 전압 단자를 통해 출력된다.
제1 측면의 제5 가능한 구현예로부터, 제2 저항에 의해 제2 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
제1 측면 또는 제1 측면의 제1 가능한 구현예를 참조하여, 제6 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제1 입력 전압 단자를 포함할 수 있고, 상기 질화갈륨 회로는 제3 고전압 MOS 트랜지스터를 포함할 수 있고, 상기 제1 입력 전압 단자는 상기 제3 고전압 MOS 트랜지스터의 게이트에 연결되며;
상기 제1 입력 전압 단자는 상기 펄스 신호의 상승 에지 신호를 수신하고, 상기 상승 에지 신호를 상기 제3 고전압 MOS 트랜지스터의 게이트에 전달하며;
상기 제3 고전압 MOS 트랜지스터는 상기 상승 에지 신호의 영향하에 도통되고, 상기 제3 고전압 MOS 트랜지스터를 통해 제3 전류가 흐르며, 상기 제3 전류는, 상기 제2 실리콘 기반 회로에서 상기 제3 고전압 MOS 트랜지스터로 흐르고, 상기 제3 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제3 고전압 MOS 트랜지스터에 의해 공유되는 제3 전압은 상기 제3 전류와 상기 제3 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제1 측면의 제6 가능한 구현예로부터, 펄스 신호(HI)의 상승 에지 신호의 영향하에서, 입력 전압(VB)이 제3 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제1 측면의 제6 가능한 구현예를 참조하여, 제7 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제3 저항을 더 포함할 수 있고, 상기 입력 전압(VB)은 상기 제3 저항의 일단으로부터 입력되고, 상기 제3 저항의 타단은 상기 제2 실리콘 기반 회로의 제3 출력 전압 단자에 연결되며;
상기 제3 저항과 상기 제3 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제3 출력 전압이고, 상기 제3 출력 전압은 상기 제3 출력 전압 단자를 통해 출력된다.
제1 측면의 제7 가능한 구현예로부터, 제3 저항에 의해 제3 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
제1 측면의 제6 또는 제7 가능한 구현예를 참조하여, 제8 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제2 입력 전압 단자를 더 포함할 수 있고, 상기 질화갈륨 회로는 제4 고전압 MOS 트랜지스터를 더 포함할 수 있고, 상기 제2 입력 전압 단자는 상기 제4 고전압 MOS 트랜지스터의 게이트에 연결되며;
상기 제2 입력 전압 단자는 상기 펄스 신호의 하강 에지 신호를 수신하고, 상기 하강 에지 신호를 상기 제4 고전압 MOS 트랜지스터의 게이트에 전달하며;
상기 제4 고전압 MOS 트랜지스터는 상기 하강 에지 신호의 영향하에 도통되고, 상기 제4 고전압 MOS 트랜지스터를 통해 제4 전류가 흐르며, 상기 제4 전류는, 상기 제2 실리콘 기반 회로에서 상기 제4 고전압 MOS 트랜지스터로 흐르고, 상기 제4 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제4 고전압 MOS 트랜지스터에 의해 공유되는 제4 전압은 상기 제4 전류와 상기 제4 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제1 측면의 제8 가능한 구현예로부터, 펄스 신호(HI)의 하강 에지 신호의 영향하에서, 입력 전압(VB)이 제4 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제1 측면의 제8 가능한 구현예를 참조하여, 제9 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제4 저항을 더 포함할 수 있고, 상기 입력 전압(VB)은 상기 제4 저항의 일단으로부터 입력되고, 상기 제4 저항의 타단은 상기 제2 실리콘 기반 회로의 제4 출력 전압 단자에 연결되며;
상기 제4 저항과 상기 제4 전류의 곱은 상기 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제4 출력 전압이고, 상기 제4 출력 전압은 상기 제4 출력 전압 단자를 통해 출력된다.
제1 측면의 제9 가능한 구현예로부터, 제4 저항에 의해 제4 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
본 출원의 제2 측면은 신호 레벨 시프터 회로를 제공하며, 상기 신호 레벨 시프터 회로는,
제1 실리콘 기반 회로, 제2 실리콘 기반 회로, 및 질화갈륨 회로 - 상기 질화갈륨 회로는 내고전압성이고, 상기 제1 실리콘 기반 회로는 상기 질화갈륨 회로에 연결되고, 상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로에 연결됨 -를 포함하고;
상기 제1 실리콘 기반 회로는 제1 실리콘 기반 구동기 다이 상에 집적되고, 상기 제2 실리콘 기반 회로는 제2 실리콘 기반 구동기 다이 상에 집적되고, 상기 질화갈륨 회로 및 저측 질화갈륨 전력 트랜지스터는 제1 질화갈륨 다이 상에 직접되며;
상기 제1 실리콘 기반 구동기 다이는 제어기의 제1 출력 단자 및 제2 출력 단자에 연결되고, 상기 제1 출력 단자에 의해 출력되는 펄스 신호는 고측 질화갈륨 전력 트랜지스터를 구동하는 데 사용되고, 상기 제2 출력 단자에 의해 출력되는 펄스 신호는 상기 저측 질화갈륨 전력 트랜지스터를 구동하는 데 사용되고, 상기 고측 질화갈륨 전력 트랜지스터는 제2 질화갈륨 다이 상에 집적되고, 상기 제2 질화갈륨 다이는 상기 제2 실리콘 기반 구동기 다이에 연결되며;
상기 제1 실리콘 기반 회로는 상기 제1 출력 단자에 의해 출력되는 펄스 신호를 수신하고, 상기 펄스 신호를 상기 질화갈륨 회로에 전달하고;
상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로의 입력 전압(VB)을 공유하도록 구성되고;
상기 질화갈륨 회로는 상기 펄스 신호를 상기 제2 실리콘 기반 회로에 전달한다.
전술한 제3 측면으로부터, 제1 실리콘 기반 회로가 제1 실리콘 기반 구동기 다이 상에 집적되고, 제2 실리콘 기반 회로가 제2 실리콘 기반 구동기 다이 상에 집적되고, 및 내고전압성 질화갈륨 회로가 제1 질화갈륨 다이에 집적됨을 알 수 있다. 이러한 방식으로, 내고전압성 질화갈륨 회로를 제2 실리콘 기반 회로에 연결한 다음, 제어기의 두 출력 단자 모두를 제1 실리콘 기반 구동기 다이에 연결함으로써, 제어기의 펄스 신호(HI)가 질화갈륨 회로를 통해 제2 실리콘 기반 회로에 전달될 수 있다. 질화갈륨 회로는 제2 실리콘 기반 회로의 입력 전압(VB)을 공유할 수 있기 때문에, 제2 실리콘 기반 회로는 내고전압성일 필요도 없으며, 이러한 방식으로, 제2 실리콘 기반 회로는 저전압 실리콘 기반 회로일 수 있어, 칩 제조 복잡도를 줄이고 비용도 절감한다.
제2 측면을 참조하여, 제1 가능한 구현예에서, 상기 제1 실리콘 기반 회로는 제1 저전압 MOS 트랜지스터를 포함하고, 상기 질화갈륨 회로는 제1 고전압 MOS 트랜지스터을 포함하고, 상기 제1 저전압 MOS 트랜지스터의 드레인은 상기 제1 고전압 MOS 트랜지스터의 소스에 연결되며;
상기 제1 저전압 MOS 트랜지스터는 상기 펄스 신호의 상승 에지 신호의 영향하에 도통되고, 상기 제1 저전압 MOS 트랜지스터를 통해 제1 전류가 흐르며, 상기 제1 전류는, 상기 제2 실리콘 기반 회로에서 상기 제1 고전압 MOS 트랜지스터로 흐르고, 상기 제1 고전압 MOS 트랜지스터의 소스에서 상기 제1 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제1 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제1 고전압 MOS 트랜지스터에 의해 공유되는 제1 전압은 상기 제1 전류와 상기 제1 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 측면의 제1 가능한 구현예로부터, 펄스 신호(HI)의 상승 에지 신호의 영향하에서, 입력 전압(VB)이 제1 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제2 측면의 제1 가능한 구현예를 참조하여, 제2 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제1 저항을 포함할 수 있고, 상기 입력 전압(VB)은 상기 제1 저항의 일단으로부터 입력되고, 상기 제1 저항의 타단은 상기 제2 실리콘 기반 회로의 제1 출력 전압 단자에 연결되며;
상기 제1 저항과 상기 제1 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제1 출력 전압이고, 상기 제1 출력 전압은 상기 제1 출력 전압 단자를 통해 출력된다.
제2 측면의 제2 가능한 구현예로부터, 제1 저항에 의해 제1 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
제2 측면의 제1 또는 제2 가능한 구현예를 참조하여, 제3 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제2 저전압 MOS 트랜지스터를 더 포함할 수 있고, 상기 질화갈륨 회로는 제2 고전압 MOS 트랜지스터를 더 포함할 수 있고, 상기 제2 저전압 MOS 트랜지스터의 드레인은 상기 제2 고전압 MOS 트랜지스터의 소스에 연결되며;
상기 제2 저전압 MOS 트랜지스터는 상기 펄스 신호의 하강 에지 신호의 영향하에 도통되고, 상기 제2 저전압 MOS 트랜지스터를 통해 제2 전류가 흐르며, 상기 제2 전류는, 상기 제2 실리콘 기반 회로에서 상기 제2 고전압 MOS 트랜지스터로 흐르고, 상기 고전압 MOS 트랜지스터의 소스에서 상기 제2 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제2 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제2 고전압 MOS 트랜지스터에 의해 공유되는 제2 전압은 상기 제2 전류와 상기 제2 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 측면의 제3 가능한 구현예로부터, 펄스 신호(HI)의 하강 에지 신호의 영향하에, 전압(VB)이 제2 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제2 측면의 제3 가능한 구현예를 참조하여, 제4 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제2 저항을 더 포함할 수 있고, 상기 입력 전압(VB)은 상기 제2 저항의 일단으로부터 입력되고, 상기 제2 저항의 타단은 상기 제2 실리콘 기반 회로의 제2 출력 전압 단자에 연결되며;
상기 제2 저항과 상기 제2 전류의 곱이 상기 펄스 신호의 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제2 출력 전압이며, 상기 제2 출력 전압은 상기 제2 출력 전압 단자를 통해 출력된다.
제2 측면의 제4 가능한 구현예로부터, 제2 저항에 의해 제2 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
제2 측면을 참조하여, 제5 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제1 입력 전압 단자를 포함할 수 있고, 상기 질화갈륨 회로는 제3 고전압 MOS 트랜지스터를 포함할 수 있고, 상기 제1 입력 전압 단자는 상기 제3 고전압 MOS 트랜지스터의 게이트에 연결되며;
상기 제1 입력 전압 단자는 상기 펄스 신호의 상승 에지 신호를 수신하고, 상기 상승 에지 신호를 상기 제3 고전압 MOS 트랜지스터의 게이트에 전달하며;
상기 제3 고전압 MOS 트랜지스터는 상기 상승 에지 신호의 영향하에 도통되고, 상기 제3 고전압 MOS 트랜지스터를 통해 제3 전류가 흐르며, 상기 제3 전류는, 상기 제2 실리콘 기반 회로에서 상기 제3 고전압 MOS 트랜지스터로 흐르고, 상기 제3 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제3 고전압 MOS 트랜지스터에 의해 공유되는 제3 전압은 상기 제3 전류와 상기 제3 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 측면의 제5 가능한 구현예로부터, 펄스 신호(HI)의 상승 에지 신호의 영향하에서, 입력 전압(VB)이 제3 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제2 측면의 제5 가능한 구현예를 참조하여, 제6 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제3 저항을 더 포함할 수 있고, 상기 입력 전압(VB)은 상기 제3 저항의 일단으로부터 입력되고, 상기 제3 저항의 타단은 상기 제2 실리콘 기반 회로의 제3 출력 전압 단자에 연결되며;
상기 제3 저항과 상기 제3 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제3 출력 전압이고, 상기 제3 출력 전압은 상기 제3 출력 전압 단자를 통해 출력된다.
제2 측면의 제6 가능한 구현예로부터, 제3 저항에 의해 제3 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
제2 측면의 제6 가능한 구현예를 참조하여, 제7 가능한 구현예에서,
상기 제1 실리콘 기반 회로는 제2 입력 전압 단자를 더 포함할 수 있고, 상기 질화갈륨 회로는 제4 고전압 MOS 트랜지스터를 더 포함할 수 있고, 상기 제2 입력 전압 단자는 상기 제4 고전압 MOS 트랜지스터의 게이트에 연결되며;
상기 제2 입력 전압 단자는 상기 펄스 신호의 하강 에지 신호를 수신하고, 상기 하강 에지 신호를 상기 제4 고전압 MOS 트랜지스터의 게이트에 전달하며;
상기 제4 고전압 MOS 트랜지스터는 상기 하강 에지 신호의 영향하에 도통되고, 상기 제4 고전압 MOS 트랜지스터를 통해 제4 전류가 흐르며, 상기 제4 전류는, 상기 제2 실리콘 기반 회로에서 상기 제4 고전압 MOS 트랜지스터로 흐르고, 상기 제4 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
상기 제4 고전압 MOS 트랜지스터에 의해 공유되는 제4 전압은 상기 제4 전류와 상기 제4 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 측면의 제7 가능한 구현예로부터, 펄스 신호(HI)의 하강 에지 신호의 영향하에서, 입력 전압(VB)이 제4 고전압 MOS 트랜지스터를 통해 공유되므로, 제2 실리콘 기반 구동기 다이의 입력 전압이 효과적으로 공유될 수 있음을 알 수 있다.
제2 측면의 제7 가능한 구현예를 참조하여, 제8 가능한 구현예에서,
상기 제2 실리콘 기반 회로는 제4 저항을 더 포함할 수 있고, 상기 입력 전압(VB)은 상기 제4 저항의 일단으로부터 입력되고, 상기 제4 저항의 타단은 상기 제2 실리콘 기반 회로의 제4 출력 전압 단자에 연결되며;
상기 제4 저항과 상기 제4 전류의 곱은 상기 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제4 출력 전압이고, 상기 제4 출력 전압은 상기 제4 출력 전압 단자를 통해 출력된다.
제2 측면의 제8 가능한 구현예로부터, 제4 저항에 의해 제4 출력 전압을 생성함으로써, 제2 질화갈륨 다이 상의 고측 질화갈륨 전력 트랜지스터가 작동하도록 효과적으로 구동될 수 있음을 알 수 있다.
본 출원의 제3 측면은 전자 기기를 제공하며, 상기 전자 기기는 충전기(charger) 또는 어댑터(adapter)일 수 있고; 상기 전자 기기는 제어기, 정류기, 변압기, 칩, 및 커패시터를 포함할 수 있으며;
상기 정류기는 교류 전원에 연결하도록 구성되고 상기 변압기에 연결되고, 상기 정류기는 상기 커패시터를 통해 상기 칩에도 연결되며; 상기 변압기는 상기 칩에 연결되고, 상기 제어기는 상기 칩에 연결되며;
상기 정류기는 교류를 직류로 변환하고, 상기 직류를 상기 변압기에 입력하고, 상기 커패시터를 통해 상기 칩에 전력을 공급하도록 구성되며;
상기 변압기는 상기 직류의 전압을 줄이도록(scale down) 구성되고;
상기 제어기는 펄스 신호를 상기 칩에 출력하도록 구성되고;
상기 칩은 제1 측면 또는 제1 측면의 임의의 가능한 구현예에서의 칩이다.
전술한 방안으로부터, 본 출원의 실시예에서 제공되는 칩에서, 제1 실리콘 기반 회로가 제1 실리콘 기반 구동기 다이 상에 집적되고, 제2 실리콘 기반 회로가 제2 실리콘 기반 구동기 다이 상에 집적되고, 및 내고전압성 질화갈륨 회로가 제1 질화갈륨 다이에 집적됨을 알 수 있다. 이러한 방식으로, 내고전압성 질화갈륨 회로를 제2 실리콘 기반 회로에 연결한 다음, 제어기의 두 출력 단자 모두를 제1 실리콘 기반 구동기 다이에 연결함으로써, 제어기의 펄스 신호(HI)가 질화갈륨 회로를 통해 제2 실리콘 기반 회로에 전달될 수 있다. 질화갈륨 회로는 제2 실리콘 기반 회로의 입력 전압(VB)을 공유할 수 있기 때문에, 제2 실리콘 기반 회로는 내고전압성일 필요도 없다. 이러한 방식으로, 제2 실리콘 기반 회로는 저전압 실리콘 기반 회로일 수 있어, 칩 제조 복잡도를 줄이고 비용도 절감한다.
도 1은 하프 브리지 구조의 회로 토폴로지 도면이다.
도 2는 고측의 커패시터를 충전하기 위한 부트스트랩 다이오드의 개략도이다.
도 3은 본 출원의 일 실시예에 따른 전자 기기가 적용될 수 있는 시나리오의 개략도이다.
도 4는 본 출원의 일 실시예에 따른 칩의 개략적인 구성도이다.
도 5는 본 출원의 일 실시예에 따른 신호 레벨 시프터 회로의 개략도이다.
도 6은 본 출원의 일 실시예에 따른 신호 레벨 시프터 회로의 다른 개략도이다.
도 7은 본 출원의 일 실시예에 따른 일례의 펄스 신호의 개략도이다.
도 8은 본 출원의 일 실시예에 따른 신호 레벨 시프터 회로의 다른 개략도이다.
이하에서는 첨부 도면을 참조하여 본 출원의 실시예를 설명한다. 명백하게, 설명된 실시예는 본 출원의 모든 실시예가 아니라 단지 일부에 불과하다. 당업자는 기술의 발전과 새로운 시나리오의 출현과 함께, 본 출원의 실시예에서 제공되는 기술적 방안이 유사한 기술적 문제에도 적용될 수 있음을 알 것이다.
본 출원의 실시예는 고전압 작업 환경에서 고측 구동기로 사용되는 제2 실리콘 기반 구동기 다이가 손상되지 않고, 또한 제어기에 의해 출력되는 펄스 신호(HI)도 정상적으로 수신할 수 있도록 보장하기 위해, 칩 및 신호 레벨 시프터 회로를 제공함으로써 칩 제조 복잡도를 줄이고 비용도 절감한다. 본 출원의 실시예는 대응하는 신호 레벨 시프터 회로 및 전자 기기를 더 제공한다. 이하에서 개별적으로 상세히 설명한다.
본 출원의 실시예는 신호 레벨 시프터 회로를 제공하고, 칩 및 전자 기기를 더 제공한다. 신호 레벨 시프터 회로는 칩에 집적될 수 있고, 칩은 전자 기기에 장착될 수 있으며, 전자 기기는 충전기 또는 어댑터일 수 있다. 이하에서는 전자 기기가 충전기 또는 어댑터인 시나리오를 예로 사용하여, 본 출원의 전자 기기에 대해 설명한다.
도 3은 본 출원의 일 실시예에 따른 전자 기기가 적용될 수 있는 시나리오의 개략도이다.
도 3에 도시된 바와 같이, 본 출원의 이 실시예에서 제공되는 전자 기기(10)의 일단은 교류 전원(20)에 연결되고, 타단은 부하(30)에 연결될 수 있다. 교류 전원(20)은 가정에서 사용하는 220V 주전원일 수 있거나 다른 전압 값의 교류 전원일 수 있습니다. 부하(30)는 이동전화, 태블릿 컴퓨터, 노트북 컴퓨터, 웨어러블 기기, 내비게이션 기기 등과 같은, 충전이 필요한 다른 단말 기기일 수 있다.
전자 기기(10)는 칩(100), 제어기(200), 정류기(300), 변압기(400) 및 커패시터(500)를 포함한다.
정류기(300)의 일단은 교류 전원(20)에 연결된다. 정류기(300)는 교류를 직류로, 예를 들어 220V의 교류를 300V의 직류로 변환하도록 구성된다. 정류기(300)의 타단은 변압기(400)의 일단에 연결된다. 정류기(300)는 변압기(400)에 직류를 입력하고, 변압기(400)는 직류의 전압을 낮추고, 예를 들어, 300V 전압의 직류를 20V 직류로 조절하고, 조절된 전압을 사용하여 변압기(400)의 타단을 통해 부하(30)에 전력을 공급할 수 있다.
변압기(400)의 제3 단부는 칩(100)에 연결되고, 칩(100)에 입력 전압(VCC)을 제공한다.
정류기(300)는 커패시터(500)를 통해 칩(100)에 더 연결되고, 칩(100)에 다른 입력 전압(VDD)을 제공한다.
제어기(200)는 칩(100)에 연결되고, 칩(100)이 작동하도록 제어하기 위해, 칩(100)에 펄스 신호를 출력하도록 구성된다. 제어기(200)는 부하(30)에 더 연결되어, 부하(30)가 완전 충전되는 경우, 제어기(200)는 통지를 받을 수 있으며, 제어기(200)는 칩(100)에 통지할 수 있고, 추가로 부하 충전을 중지하도록 변압기(400)를 제어할 수 있고, 따라서 과충전으로 인한 부하 손상을 방지할 수 있다.
칩(100)은 도 4를 참조하여 이해될 수 있다.
도 4는 본 출원의 실시예에 따른 칩(100)의 개략 구성도이다.
도 4에 도시된 바와 같이, 본 출원의 이 실시예에서 제공된 칩(100)은 제어기(200)에 연결된다. 칩(100)은 제1 실리콘 기반 구동기 다이(101), 제2 실리콘 기반 구동기 다이(102), 제1 질화갈륨 다이(103) 및 제2 질화갈륨 다이(104)를 포함한다. 제1 실리콘 기반 구동기 다이(101) 상에 제1 실리콘 기반 회로(1011)가 집적되고, 제1 실리콘 기반 구동기 다이(101) 상에 저측 구동기가 추가로 집적될 수 있다. 제2 실리콘 기반 구동기 다이(102) 상에 제2 실리콘 기반 회로(1021)가 집적되고, 제2 실리콘 기반 구동기 다이(102) 상에 고측 구동기가 추가로 집적될 수 있다. 제1 질화갈륨 다이(103) 상에 질화갈륨 회로(1031) 및 저측 질화갈륨 전력 트랜지스터(1032)가 집적되고, 제2 질화갈륨 다이(104) 상에 고측 질화갈륨 전력 트랜지스터(1041)가 집적된다.
제어기(200)의 두 개의 출력 단자 모두는 제1 실리콘 기반 구동기 다이에 연결된다. 제어기(200)에 의해 출력되는 펄스 신호(LI)가 제1 실리콘 기반 구동기 다이(101)를 통과하여 LO가 된 후, 저측 질화갈륨 전력 트랜지스터가 구동된다. 펄스 신호의 LI에서 LO까지의 과정은 일반적으로 신호 증폭 과정이다. 제어기(200)에 의해 출력된 펄스 신호(HI)가 제2 실리콘 기반 구동기 다이(102)에 전달되어 HO가 된 후, 고측 질화갈륨 전력 트랜지스터가 구동된다. 펄스 신호(HI)의 전달 과정은 제1 실리콘 기반 회로(1011)에서, 갈륨 질화물 회로(1031)로, 그런 다음 제2 실리콘 기반 회로(1021)로 이며, 마지막으로 제2 실리콘 기반 구동기 다이(102)로부터 출력된 신호(HO)가 고측 질화갈륨 전력 트랜지스터(1041)가 작동하도록 구동하는 데 사용된다.
전술한 방안으로부터, 본 출원의 이 실시예에서 제공된 칩(100)에서, 제1 실리콘 기반 회로(1011)가 제1 실리콘 기반 구동기 다이(101) 상에 집적되고, 제2 실리콘 기반 회로(1021)가 제2 실리콘 기반 구동기 다이(102) 상에 집적되고, 내고전압성 질화갈륨 회로(1031)가 제1 질화갈륨 다이(103) 상에 집적됨을 알 수 있다. 이러한 방식으로, 내고전압성 질화갈륨 회로(1031)를 제2 실리콘 기반 회로(1021)에 연결한 다음, 제어기(200)의 두 출력 단자 모두를 제1 실리콘 기반 구동기 다이(101)에 연결함으로써, 제어기의 펄스 신호(HI)가 질화갈륨 회로를 통해 제2 실리콘 기반 회로(1021)에 전달될 수 있다. 질화갈륨 회로(1031)는 제2 실리콘 기반 회로의 입력 전압(VB)을 공유할 수 있기 때문에, 제2 실리콘 기반 회로도 내고전압성일 필요는 없으며, 이러한 방식으로 제2 실리콘 기반 회로는 저전압 실리콘 기반 회로일 수 있어, 칩 제조 복잡도를 줄이고 비용도 절감할 수 있다.
제1 실리콘 기반 구동기 다이(101), 제2 실리콘 기반 구동기 다이(102), 제1 질화갈륨 다이(103) 및 제2 질화갈륨 다이(104)가 함께 패키징되므로, 칩의 면적을 효과적으로 줄일 수 있다.
본 출원의 이 실시예에서, 저측과 고측은 상대적이며, 접지된 측이 일반적으로 저측이고, SW에 연결된 측이 일반적으로 고측이라는 점에 유의해야 한다. 본 출원의 이 실시예에서, 고전압 및 저전압 또한 상대적이며, 이는 일반적으로 이 분야에서 정의된다. 질화갈륨 회로(1031)는 일반적으로 수백 볼트 또는 킬로볼트의 고전압을 견딜 수 있다.
전술한 도 4에서의 제1 실리콘 기반 회로(1011), 제2 실리콘 기반 회로(1021) 및 질화갈륨 회로(1031) 및 이 셋 사이의 연결선(connection line)이 신호 레벨 시프터 회로이다. 신호 레벨 시프터 회로는 전술한 도 4에서 설명된 방안에 결합될 수 있거나, 독립적인 신호 레벨 시프터 회로일 수 있다. 신호 레벨 시프터 회로는 하나의 기기에 위치할 수 있거나, 실제 요건에 기초하여 다른 기기에 개별적으로 집적될 수 있다. 아래에서는 도 1을 참조하여 본 출원의 이 실시예의 신호 레벨 시프터 회로(1000)를 설명한다.
도 5는 본 출원의 실시예에 따른 신호 레벨 시프터 회로(1000)의 개략 구성도이다.
도 5에 도시된 바와 같이, 본 출원의 이 실시예에서 신호 레벨 시프터 회로(1000)는 제1 실리콘 기반 회로(1011), 제2 실리콘 기반 회로(1021), 및 질화갈륨 회로(1031)를 포함한다. 질화갈륨 회로(1031)는 내고전압성이다. 제1 실리콘 기반 회로(1011)는 질화갈륨 회로(1031)에 연결된다. 연결 방식은 도선(conducting wire)(1061)을 통한 연결일 수 있다. 질화갈륨 회로(1031)는 제2 실리콘 기반 회로(1021)에 연결된다. 연결 방식은 도선(1071)을 통한 연결일 수 있다. 도선(1061, 1071)은 본다이어(Bondires) 또는 리드프레임(leadframe)과 같은, 연결선일 수 있다.
제1 실리콘 기반 회로(1011)는 제어기(200)의 제1 출력 단자(201)에 연결된다. 제1 출력 단자(201)에 의해 출력되는 펄스 신호는 고측 질화갈륨 전력 트랜지스터를 구동하는 데 사용되며, 제1 출력 단자(201)에 의해 출력되는 펄스 신호는 HI로 나타낼 수 있다. 제어기(200)의 제2 출력 단자는 제1 BCD 구동기 다이에 연결된다. 제2 출력 단자에 의해 출력되는 펄스 신호는 저측 질화갈륨 전력 트랜지스터를 구동하는 데 사용되며, 제2 출력 단자에 의해 출력되는 펄스 신호는 LI로 나타낼 수 있다. 제2 출력 단자에 의해 출력되는 펄스 신호(LI)는 도 4의 실시예에서 설명되었으며, 여기에서는 다시 설명하지 않는다.
제1 출력 단자(201)에 의해 출력된 펄스 신호(HI)가 제1 실리콘 기반 회로(1011)에 도달한 후, 펄스 신호(HI)는 도선(1061)을 통해 질화갈륨 회로(1031)에 전달될 수 있다.
본 출원의 이 실시예에서, 제어기의 두 개의 출력 단자 모두가 제1 실리콘 기반 구동기 다이에 연결되며, 고측 구동기 다이에 연결될 필요가 없다.
제1 실리콘 기반 회로(1011)는 제어기(200)의 제1 출력 단자(201)에 의해 출력되는 펄스 신호(HI)를 수신하고, 펄스 신호(HI)를 도선(1061)을 통해 질화갈륨 회로(1031)에 전달한다. 질화갈륨 회로(1031)는 도선(1071)을 통해 제2 실리콘 기반 회로(1021)와 통신하여, 제2 실리콘 기반 회로(1021)의 입력 전압(VB)을 공유할 수 있다. 질화갈륨 회로(1031)는 펄스 신호(HI)를 도선(1071)을 통해 제2 실리콘 기반 회로(1021)에 전달한다.
전술한 방안으로부터, 본 출원의 이 실시예에서, 질화갈륨 회로(1031)가 제2 실리콘 기반 회로(1021)에 연결되고, 그 다음 제어기(200)의 두 개의 출력 단자 모두가 제1 실리콘 기반 구동기 다이에 연결됨을 알 수 있다. 이러한 방식으로, 제어기(200)의 펄스 신호(HI)는 질화갈륨 회로(1031)를 통해 제2 실리콘 기반 회로(1021)에 전달될 수 있다. 질화갈륨 회로(1031)는 제2 실리콘 기반 회로(1021)의 입력 전압(VB)을 공유할 수 있기 때문에, 제2 실리콘 기반 회로(1021)는 내고전압성일 필요도 없으며, 이러한 방식으로, 제2 실리콘 기반 회로(1021)는 저전압 실리콘 기반 회로일 수 있고, 제2 실리콘 기반 구동기 다이 또한 저전압 실리콘 기반 구동기 다이만 필요로 하므로, 신호 레벨 시프터 회로의 비용을 절감할 수 있다.
이상에서는 신호 레벨 시프터 회로(1000) 및 제어기(200) 전체의 작동 과정을 설명하였다. 본 출원의 이 실시예는 펄스 신호를 제1 실리콘 기반 회로(1011) 및 질화갈륨 회로(1031)를 통해 제2 실리콘 기반 회로(1021)에 전달하는 방법을 설명하는 데 초점을 맞추기 때문에, 이하에서는 다른 실시예를 사용하여 이 과정을 개별적으로 설명한다.
도 6은 본 출원의 이 실시예에 따른 신호 레벨 시프터 회로의 개략 구성도이다.
도 6에 도시된 바와 같이, 본 출원의 이 실시예에 제공되는 신호 레벨 시프터 회로(1000)의 다른 실시예에서, 제1 실리콘 기반 회로(1011)는 제1 저전압 MOS 트랜지스터(10111)를 포함하고, 질화갈륨 회로(1031)는 제1 고전압 MOS 트랜지스터(10311)를 포함하며, 제1 저전압 MOS 트랜지스터(10111)의 드레인은 제1 고전압 MOS 트랜지스터(10311)의 소스에 연결된다.
제1 저전압 MOS 트랜지스터(10111)는 펄스 신호의 상승 에지 신호(SHI)의 영향하에 도통되고, 제1 저전압 MOS 트랜지스터(10111)를 통해 제1 전류가 흐르며, 여기서 제1 전류는 제2 실리콘 기반 회로(1021)에서 제1 고전압 MOS 트랜지스터(10311)로 흐르고, 제1 고전압 MOS 트랜지스터(10311)의 소스에서 제1 저전압 MOS 트랜지스터(10111)의 드레인으로 흐르고, 제1 저전압 MOS 트랜지스터(10311)의 소스에서 접지로 흐른다. 제1 고전압 MOS 트랜지스터(10311)에 의해 공유되는 제1 전압은 제1 전류와 제1 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 실리콘 기반 회로(1021)는 제1 저항(10211)을 포함하고, 입력 전압(VB)은 제1 저항(10211)의 일단으로부터 입력되며, 제1 저항(10211)의 타단은 제2 실리콘 기반 회로(1021)의 제1 출력 전압 단자에 연결된다. 제1 출력 전압 단자에 의해 출력되는 전압은 SHO이다. 제1 저항(10211)과 제1 전류의 곱이 상승 에지 신호(SHI)의 영향하에 생성된 제2 실리콘 기반 회로(1021)의 제1 출력 전압(SHO)이며, 제1 출력 전압(SHO)은 제1 출력 전압 단자를 통해 출력된다. .
도 6에 도시된 바와 같이, 제1 실리콘 기반 회로(1011)는 제2 저전압 MOS 트랜지스터(10113)를 더 포함하고, 질화갈륨 회로(1031)는 제2 고전압 MOS 트랜지스터(10312)를 더 포함하며, 제2 저전압 MOS 트랜지스터(10113)의 드레인은 제2 고전압 MOS 트랜지스터(10312)의 소스에 연결된다.
제2 저전압 MOS 트랜지스터(10113)는 펄스 신호의 하강 에지 신호(RHI)의 영향하에 도통되고, 제2 저전압 MOS 트랜지스터(10113)를 통해 제2 전류가 흐르며, 여기서 제2 전류는 제2 실리콘 기반 회로(1021)에서 제2 고전압 MOS 트랜지스터(10312)로 흐르고, 제2 고전압 MOS 트랜지스터(10312)의 소스에서 제2 저전압 MOS 트랜지스터(10113)의 드레인으로 흐르고, 제2 저전압 MOS 트랜지스터(10113)의 소스에서 접지로 흐른다. 제2 고전압 MOS 트랜지스터(10312)에 의해 공유되는 제2 전압은 제2 전류와 제2 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 실리콘 기반 회로(1021)는 제2 저항(10212)을 더 포함하고, 입력 전압(VB)은 제2 저항(10212)의 일단으로부터 입력되고, 제2 저항(10212)의 타단은 제2 실리콘 기반 회로(1021)의 제2 출력 전압 단자에 연결되며; 제2 저항과 제2 전류의 곱이 펄스 신호의 하강 에지 신호의 영향하에 생성되는 제2 실리콘 기반 회로(1021)의 제2 출력 전압(RHO)이고, 제2 출력 전압(RHO)은 제2 출력 전압 단자를 통해 출력된다.
이하에서는 도 6 및 도 7을 참조하여 질화갈륨 회로(1031)의 분압 과정 및 신호의 SHI에서 SHO로, RHI에서 RHO로의 과정을 다른 방식으로 설명한다.
도 6에 도시된 바와 같이, 제1 실리콘 기반 회로(1011)의 포트는 도선(10613)을 통해 제1 고전압 MOS 트랜지스터(10311)의 게이트에 연결되고, 제1 고전압 MOS 트랜지스터(10311)는 입력 전압(VH)을 사용하여 도통된다. 이러한 방식으로, 제1 저전압 MOS 트랜지스터(10111)가 펄스 신호(HI)의 상승 에지 신호(SHI)의 영향하에 도통된 후, 입력 전압(VB)에 연결되는 제1 저항(10211)의 일단에서 도선(10711)을 통해 제1 고전압 MOS 트랜지스터(10311)의 드레인으로, 그 다음에 제1 고전압 MOS 트랜지스터(10311)의 소스로, 도선(10611)을 통해 제1 저전압 MOS 트랜지스터(10111)의 드레인으로, 그 다음에 제1 저전압 MOS 트랜지스터(10111)의 소스로, 그 다음에 저항(10112)으로, 그 다음에 접지로 경로가 형성된다. 제1 전류는 전술한 경로를 통해 제1 저항(10211)에서 접지로 흐른다. 펄스 신호(HI)는 제1 저전압 MOS 트랜지스터(10111)가 도통될 수 있는 한, 일반적으로 6V이다. 펄스 신호(HI)의 전압 값은 실제 상황에 기초하여 결정될 수 있다.
전술한 경로의 전압은 VB이다. 제1 전류는 제1 저항(10211)에서 접지로 흐르고, 분압은 제1 전류의 흐름 과정에서 구현되고, 제1 전류는 제1 고전압 MOS 트랜지스터(10311)를 통해 흐르고, 제1 고전압 MOS 트랜지스터(10311)에 의해 공유되는 전압은 제1 전류와 제1 고전압 MOS 트랜지스터(10311)의 내부 저항의 곱이다. 제1 고전압 MOS 트랜지스터(10311)의 내부 저항이 매우 크기 때문에, 제1 고전압 MOS 트랜지스터(10311)도 매우 큰 전압을 공유한다. 제1 저항(10211)의 타단은 제2 실리콘 기반 회로(1021)의 출력 단자에 연결된다. 출력 단자에 의해 출력되는 전압(SHO)은 제1 전류와 제1 저항(10211)의 곱이다. 제1 저항의 저항 값은 일반적으로 크지 않으므로, SHO도 크지 않다. 제2 실리콘 기반 회로는 저전압 BCD 소자(device)를 사용할 수 있다.
유사하게, 펄스 신호(HI)의 하강 에지 신호(RHI)의 끝 부분에 대해서도 기본적으로 과정은 동일하다. 제1 실리콘 기반 회로(1011)의 포트는 도선(10613)을 통해 제2 고전압 MOS 트랜지스터(10312)의 게이트에 연결되고, 제2 고전압 MOS 트랜지스터(10312)는 입력 전압(VH)을 사용함으로써 도통된다. 이러한 방식으로, 제2 저전압 MOS 트랜지스터(10113)가 펄스 신호(HI)의 하강 에지 신호(RHI)의 영향하에 도통된 후, 제2 저항의, 입력 전압(VB)에 연결되는 일단으로부터 도선(10712)을 통해 제2 고전압 MOS 트랜지스터(10312)의 드레인으로, 그 다음에 제2 고전압 MOS 트랜지스터(10312)의 소스로, 도선(10612)을 통해 제2 저전압 MOS 트랜지스터(10113)의 드레인으로, 그 다음에 제2 저전압 MOS 트랜지스터(10113)의 소스로, 그 다음 저항기(10114)로, 그 다음에 접지로 경로가 형성된다. 제2 전류는 전술한 경로를 통해 제2 저항(10212)에서 접지로 흐른다. 펄스 신호(HI)는 제2 저전압 MOS 트랜지스터(10113)가 도통될 수 있는 한, 일반적으로 6V이다. 펄스 신호(HI)의 전압 값은 실제 상황에 기초하여 결정될 수 있다.
전술한 경로의 전압은 VB이다. 제2 전류는 제2 저항(10212)에서 접지로 흐르고, 분압은 제2 전류의 흐름 과정에서 구현되며, 제2 전류는 제2 고전압 MOS 트랜지스터(10312)를 통해 흐르고, 제2 고전압 MOS 트랜지스터(10312)에 의해 공유되는 전압은 제2 전류와 제2 고전압 MOS 트랜지스터(10312)의 내부 저항의 곱이다. 제2 고전압 MOS 트랜지스터(10312)의 내부 저항이 매우 크기 때문에, 제2 고전압 MOS 트랜지스터(10312)도 매우 큰 전압을 공유한다. 제2 저항(10212)의 타단은 제2 실리콘 기반 회로(1021)의 출력 단자에 연결된다. 이 출력 단자에 의해 출력되는 전압(RHO)은 제2 전류와 제2 저항(10212)의 곱이다. 제2 저항의 저항 값은 일반적으로 크지 않으므로, RHO도 크지 않다. 제2 실리콘 기반 회로는 저전압 BCD 소자를 사용할 수 있다.
도 6은 일 구현예를 설명하며, 이하에서는 도 8을 참조하여 다른 구현예를 설명한다.
도 8은 본 출원의 이 실시예에 따른 신호 레벨 시프터 회로의 다른 개략 구성도이다.
도 8에 도시된 바와 같이, 본 출원의 이 실시예에서의 신호 레벨 시프터 회로에서, 제1 실리콘 기반 회로(1011)는 제1 입력 전압 단자(10115)를 포함하고, 질화갈륨 회로(1031)는 제3 고전압 MOS 트랜지스터(10313)를 포함하고, 제1 입력 전압 단자(10115)는 제3 고전압 MOS 트랜지스터(10313)의 게이트에 연결된다.
제1 입력 전압 단자는 펄스 신호의 상승 에지 신호(SHI)를 수신하고, 상승 에지 신호(SHI)를 제3 고전압 MOS 트랜지스터(10313)의 게이트로 전달한다. 제3 고전압 MOS 트랜지스터(10313)는 상승 에지 신호의 영향하에 도통되고 제3 고전압 MOS 트랜지스터(10313)를 통해 제3 전류가 흐른다. 제3 전류는, 제2 실리콘 기반 회로(1021)에서 제3 고전압 MOS 트랜지스터(10313)로 흐르고, 제3 고전압 MOS 트랜지스터(10313)의 소스에서 접지로 흐른다. 제3 고전압 MOS 트랜지스터(10313)에 의해 공유되는 제3 전압은 제3 전류와 제3 고전압 MOS 트랜지스터의 내부 저항의 곱이다.
제2 실리콘 기반 회로(1021)는 제3 저항(10213)을 더 포함한다. 입력 전압(VB)은 제3 저항(10213)의 일단으로부터 입력되고, 제3 저항(10213)의 타단은 제2 실리콘 기반 회로(1021)의 제3 출력 전압 단자에 연결된다. 제3 저항(10213)과 제3 전류의 곱이 상승 에지 신호의 영향하에 생성된 제2 실리콘 기반 회로(1021)의 제3 출력 전압이고, 제3 출력 전압(SHO)은 제3 출력 전압 단자를 통해 출력된다.
제1 실리콘 기반 회로(1011)는 제2 입력 전압 단자(10116)를 더 포함하고, 질화갈륨 회로(1031)는 제4 고전압 MOS 트랜지스터(10315)를 더 포함하고, 제2 입력 전압 단자(10116)는 제4 입력 전압 단자(10116)의 게이트에 연결된다. 제2 입력 전압 단자(10116)는 펄스 신호의 하강 에지 신호(RHI)를 수신하고, 하강 에지 신호(RHI)를 제4 고전압 MOS 트랜지스터(10315)의 게이트에 전달한다. 제4 고전압 MOS 트랜지스터(10315)는 하강 에지 신호의 영향하에 도통되며, 여기서 제4 전류는 제2 실리콘 기반 회로(1021)에서 제4 고전압 MOS 트랜지스터(10315)로 흐르고, 제4 고전압 MOS 트랜지스터(10315)의 소스에서 접지로 흐른다. 고전압 MOS 트랜지스터(10315)에 의해 공유되는 제4 전압은 제4 전류와 제4 고전압 MOS 트랜지스터(10315)의 내부 저항의 곱이다.
제2 실리콘 기반 회로(1021)는 제4 저항(10214)을 더 포함하고, 입력 전압(VB)은 제4 저항(10214)의 일단으로부터 입력되고, 제4 저항(10214)의 타단은 제2 실리콘 기반 회로(1021)의 제4 출력 전압 단자에 연결된다. 제4 저항(10214)과 제4 전류의 곱이 하강 에지 신호의 영향하에 생성된 제2 실리콘 기반 회로(1021)의 제4 출력 전압이고, 제4 출력 전압(RHO)은 제4 출력 전압 단자를 통해 출력된다.
이하에서는 질화갈륨 회로(1031)의 분압 과정 및 신호의 SHI에서 SHO로 및 RHI에서 RHO로의 과정을 도 7 및 도 8을 참조하여 다른 방식으로 설명한다.
상승 에지 신호(SHI)가 제1 입력 전압 단자(10115)로부터 입력된 후, 상승 에지 신호(SHI)는 도선(10614)을 통해 제3 고전압 MOS 트랜지스터(10313)의 게이트로 전달되어, 더 나아가 제3 고전압 MOS를 도통시켜, 제3 트랜지스터(10313)의, 입력 전압(VB)에 연결되는 일단에서 도선(10713)을 통해 제3 고전압 MOS 트랜지스터(10313)의 드레인으로, 그 다음에 제3 고전압 MOS 트랜지스터(10313)의 드레인으로, 그 다음에 저항(10314)을 통해 접지로 경로를 형성한다.
전술한 경로의 전압은 VB이다. 제3 전류는 제3 저항(10213)에서 접지로 흐르고, 분압은 제3 전류의 흐름 과정에서 구현되며, 제3 전류는 제3 고전압 MOS 트랜지스터(10313)를 통해 흐르고, 제3 고전압 MOS 트랜지스터(10313)에 의해 공유되는 전압은 제3 전류와 제3 고전압 MOS 트랜지스터(10313)의 내부 저항의 곱이다. 제3 고전압 MOS 트랜지스터(10313)의 내부 저항이 매우 크기 때문에, 제3 고전압 MOS 트랜지스터(10313)도 매우 큰 전압을 공유한다. 제3 저항(10213)의 타단은 제2 실리콘 기반 회로(1021)의 출력 단자에 연결된다. 출력 단자에 의해 출력되는 전압(SHO)은 제3 전류와 제3 저항(10213)의 곱이다. 제3 저항(10213)의 저항 값은 일반적으로 크지 않으므로, SHO도 크지 않다. 제2 실리콘 기반 회로(1021)는 저전압 BCD 소자를 사용한다.
유사하게, 펄스 신호(HI)의 하강 에지 신호(RHI)의 끝 부분에 대해, 과정이 또한 기본적으로 동일하다. 하강 에지 신호(RHI)가 제2 입력 전압 단자(10116)로부터 입력된 후, 하강 에지 신호(RHI)는 도선(10615)을 통해 제4 고전압 MOS 트랜지스터(10315)의 게이트에 전달되고, 더 나아가 제4 고전압 MOS 트랜지스터(10315)를 도통시켜, 제4 저항(10214)의, 입력 전압(VB)에 연결되는 일단에서 도선(10714)을 통해 제4 고전압 MOS 트랜지스터(10315)의 드레인으로, 그 다음에 제4 고전압 MOS 트랜지스터(10315)의 소스로, 그 다음에 저항(10316)을 통해 접지로 경로를 형성한다.
전술한 경로의 전압은 VB이다. 제4 전류는 제4 저항(10214)에서 접지로 흐르고, 분압은 제4 전류의 흐름 과정에서 구현되며, 제4 전류는 제4 고전압 MOS 트랜지스터(10315)를 통해 흐르고, 제4 고전압 MOS 트랜지스터(10315)에 의해 공유되는 전압은 제4 전류와 제4 고전압 MOS 트랜지스터(10315)의 내부 저항의 곱이다. 제4 고전압 MOS 트랜지스터(10315)의 내부 저항이 매우 크기 때문에, 제4 고전압 MOS 트랜지스터(10315)도 매우 큰 전압을 공유한다. 제4 저항(10214)의 타단은 제2 실리콘 기반 회로(1021)의 출력 단자에 연결된다. 이 출력 단자에 의해 출력되는 전압(RHO)은 제4 전류와 제4 저항(10214)의 곱이다. 제4 저항(10214)의 저항 값은 일반적으로 크지 않으므로, RHO도 크지 않다. 제2 실리콘 기반 회로(1021)는 저전압 BCD 소자를 사용하므로, 신호 레벨 시프터 회로의 비용이 절감된다.
전술한 실시예에서, 하프 브리지는 단지 설명을 위한 예로서 사용된다는 점에 유의해야 한다. 실제로는, 다른 구조의 회로도 본 출원의 실시예에서 제공된 신호 레벨 시프터 회로의 개념을 사용할 수 있다.
이상에서는 본 출원의 실시예에서 제공되는 신호 레벨 시프터 회로, 칩, 및 전자 기기를 상세히 설명하였다. 여기서는 본 출원의 원리와 구현을 구체적인 예를통해 설명하였다. 실시예에 관한 설명은 본 출원의 방법 및 핵심 아이디어를 이해하는 데 도움을 줄 뿐이다. 또한, 당업자는 본 출원의 아이디어에 따라 특정 구현 및 적용 범위의 관점에서 본 출원을 변형 및 수정할 수 있다. 따라서 명세서의 내용은 본 출원에 대한 한정으로 해석되어서는 안 된다.

Claims (20)

  1. 칩으로서,
    상기 칩은 제어기에 연결되고, 상기 칩은,
    제1 실리콘 기반 구동기 다이, 제2 실리콘 기반 구동기 다이, 제1 질화갈륨 다이, 및 제2 질화갈륨 다이 - 상기 제1 실리콘 기반 구동기 다이는 상기 제1 질화갈륨 다이에 연결되고, 상기 제2 실리콘 기반 구동기 다이는 상기 제2 질화갈륨 다이에 연결되고, 상기 제1 질화갈륨 다이는 상기 제2 실리콘 기반 구동기 다이에 연결됨 -를 포함하고;
    상기 제1 실리콘 기반 구동기 다이는 상기 제어기의 제1 출력 단자 및 제2 출력 단자에 연결되고, 상기 제1 출력 단자에 의해 출력되는 펄스 신호는 고측(high-side) 질화갈륨 전력 트랜지스터를 구동하는 데 사용되고, 상기 제2 출력 단자에 의해 출력되는 펄스 신호는 저측(low-side) 질화갈륨 전력 트랜지스터를 구동하는 데 사용되며;
    상기 제1 실리콘 기반 구동기 다이 상에 제1 실리콘 기반 회로가 집적되고, 상기 제2 실리콘 기반 구동기 다이 상에 제2 실리콘 기반 회로가 집적되고, 상기 제1 질화갈륨 다이 상에 질화갈륨 회로 및 상기 저측 질화갈륨 전력 트랜지스터가 집적되고, 상기 제2 질화갈륨 다이 상에 상기 고측 질화갈륨 전력 트랜지스터가 집적되고, 상기 질화갈륨 회로는 내고전압성(high-voltage resistant)이며;
    상기 제1 실리콘 기반 회로는 상기 질화갈륨 회로에 연결되고, 상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로에 연결되며;
    상기 제1 실리콘 기반 회로는 상기 제1 출력 단자에 의해 출력되는 펄스 신호를 수신하고, 상기 펄스 신호를 상기 질화갈륨 회로에 전달하며;
    상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로의 입력 전압(VB)을 공유하도록 구성되고;
    상기 질화갈륨 회로는 상기 펄스 신호를 상기 제2 실리콘 기반 회로에 전달하는,
    칩.
  2. 제1항에 있어서,
    상기 제1 실리콘 기반 구동기 다이, 상기 제2 실리콘 기반 구동기 다이, 상기 제1 질화갈륨 다이 및 상기 제2 질화갈륨 다이는 함께 패키징되는, 칩.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 실리콘 기반 회로는 제1 저전압 MOS 트랜지스터를 포함하고, 상기 질화갈륨 회로는 제1 고전압 MOS 트랜지스터를 포함하고, 상기 제1 저전압 MOS 트랜지스터의 드레인은 상기 제1 고전압 MOS 트랜지스터의 소스에 연결되며;
    상기 제1 저전압 MOS 트랜지스터는 상기 펄스 신호의 상승 에지 신호의 영향하에 도통되고, 상기 제1 저전압 MOS 트랜지스터를 통해 제1 전류가 흐르며, 상기 제1 전류는, 상기 제2 실리콘 기반 회로에서 상기 제1 고전압 MOS 트랜지스터로 흐르고, 상기 제1 고전압 MOS 트랜지스터의 소스에서 상기 제1 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제1 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제1 고전압 MOS 트랜지스터에 의해 공유되는 제1 전압은 상기 제1 전류와 상기 제1 고전압 MOS 트랜지스터의 내부 저항의 곱인, 칩.
  4. 제3항에 있어서,
    상기 제2 실리콘 기반 회로는 제1 저항을 포함하고, 상기 입력 전압(VB)은 상기 제1 저항의 일단으로부터 입력되고, 상기 제1 저항의 타단은 상기 제2 실리콘 기반 회로의 제1 출력 전압 단자에 연결되며;
    상기 제1 저항과 상기 제1 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제1 출력 전압이고, 상기 제1 출력 전압은 상기 제1 출력 전압 단자를 통해 출력되는, 칩.
  5. 제3항에 있어서,
    상기 제1 실리콘 기반 회로는 제2 저전압 MOS 트랜지스터를 더 포함하고, 상기 질화갈륨 회로는 제2 고전압 MOS 트랜지스터를 더 포함하고, 상기 제2 저전압 MOS 트랜지스터의 드레인은 상기 제2 고전압 MOS 트랜지스터의 소스에 연결되며;
    상기 제2 저전압 MOS 트랜지스터는 상기 펄스 신호의 하강 에지 신호의 영향하에 도통되고, 상기 제2 저전압 MOS 트랜지스터를 통해 제2 전류가 흐르며, 상기 제2 전류는, 상기 제2 실리콘 기반 회로에서 상기 제2 고전압 MOS 트랜지스터로 흐르고, 상기 고전압 MOS 트랜지스터의 소스에서 상기 제2 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제2 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제2 고전압 MOS 트랜지스터에 의해 공유되는 제2 전압은 상기 제2 전류와 상기 제2 고전압 MOS 트랜지스터의 내부 저항의 곱인, 칩.
  6. 제5항에 있어서,
    상기 제2 실리콘 기반 회로는 제2 저항을 더 포함하고, 상기 입력 전압(VB)은 상기 제2 저항의 일단으로부터 입력되고, 상기 제2 저항의 타단은 상기 제2 실리콘 기반 회로의 제2 출력 전압 단자에 연결되며;
    상기 제2 저항과 상기 제2 전류의 곱이 상기 펄스 신호의 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제2 출력 전압이며, 상기 제2 출력 전압은 상기 제2 출력 전압 단자를 통해 출력되는, 칩.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 실리콘 기반 회로는 제1 입력 전압 단자를 포함하고, 상기 질화갈륨 회로는 제3 고전압 MOS 트랜지스터를 포함하고, 상기 제1 입력 전압 단자는 상기 제3 고전압 MOS 트랜지스터의 게이트에 연결되며;
    상기 제1 입력 전압 단자는 상기 펄스 신호의 상승 에지 신호를 수신하고, 상기 상승 에지 신호를 상기 제3 고전압 MOS 트랜지스터의 게이트에 전달하며;
    상기 제3 고전압 MOS 트랜지스터는 상기 상승 에지 신호의 영향하에 도통되고, 상기 제3 고전압 MOS 트랜지스터를 통해 제3 전류가 흐르며, 상기 제3 전류는, 상기 제2 실리콘 기반 회로에서 상기 제3 고전압 MOS 트랜지스터로 흐르고, 상기 제3 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제3 고전압 MOS 트랜지스터에 의해 공유되는 제3 전압은 상기 제3 전류와 상기 제3 고전압 MOS 트랜지스터의 내부 저항의 곱인, 칩.
  8. 제7항에 있어서,
    상기 제2 실리콘 기반 회로는 제3 저항을 더 포함하고, 상기 입력 전압(VB)은 상기 제3 저항의 일단으로부터 입력되고, 상기 제3 저항의 타단은 상기 제2 실리콘 기반 회로의 제3 출력 전압 단자에 연결되며;
    상기 제3 저항과 상기 제3 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제3 출력 전압이고, 상기 제3 출력 전압은 상기 제3 출력 전압 단자를 통해 출력되는, 칩.
  9. 제7항에 있어서,
    상기 제1 실리콘 기반 회로는 제2 입력 전압 단자를 더 포함하고, 상기 질화갈륨 회로는 제4 고전압 MOS 트랜지스터를 더 포함하고, 상기 제2 입력 전압 단자는 상기 제4 고전압 MOS 트랜지스터의 게이트에 연결되며;
    상기 제2 입력 전압 단자는 상기 펄스 신호의 하강 에지 신호를 수신하고, 상기 하강 에지 신호를 상기 제4 고전압 MOS 트랜지스터의 게이트에 전달하며;
    상기 제4 고전압 MOS 트랜지스터는 상기 하강 에지 신호의 영향하에 도통되고, 상기 제4 고전압 MOS 트랜지스터를 통해 제4 전류가 흐르며, 상기 제4 전류는, 상기 제2 실리콘 기반 회로에서 상기 제4 고전압 MOS 트랜지스터로 흐르고, 상기 제4 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제4 고전압 MOS 트랜지스터에 의해 공유되는 제4 전압은 상기 제4 전류와 상기 제4 고전압 MOS 트랜지스터의 내부 저항의 곱인, 칩.
  10. 제9항에 있어서,
    상기 제2 실리콘 기반 회로는 제4 저항을 더 포함하고, 상기 입력 전압(VB)은 상기 제4 저항의 일단으로부터 입력되고, 상기 제4 저항의 타단은 상기 제2 실리콘 기반 회로의 제4 출력 전압 단자에 연결되며;
    상기 제4 저항과 상기 제4 전류의 곱은 상기 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제4 출력 전압이고, 상기 제4 출력 전압은 상기 제4 출력 전압 단자를 통해 출력되는, 칩.
  11. 신호 레벨 시프터 회로로서,
    제1 실리콘 기반 회로, 제2 실리콘 기반 회로, 및 질화갈륨 회로 - 상기 질화갈륨 회로는 내고전압성이고, 상기 제1 실리콘 기반 회로는 상기 질화갈륨 회로에 연결되고, 상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로에 연결됨 -를 포함하고;
    상기 제1 실리콘 기반 회로는 제1 실리콘 기반 구동기 다이 상에 집적되고, 상기 제2 실리콘 기반 회로는 제2 실리콘 기반 구동기 다이 상에 집적되고, 상기 질화갈륨 회로 및 저측 질화갈륨 전력 트랜지스터는 제1 질화갈륨 다이 상에 직접되며;
    상기 제1 실리콘 기반 구동기 다이는 제어기의 제1 출력 단자 및 제2 출력 단자에 연결되고, 상기 제1 출력 단자에 의해 출력되는 펄스 신호는 고측 질화갈륨 전력 트랜지스터를 구동하는 데 사용되고, 상기 제2 출력 단자에 의해 출력되는 펄스 신호는 상기 저측 질화갈륨 전력 트랜지스터를 구동하는 데 사용되고, 상기 고측 질화갈륨 전력 트랜지스터는 제2 질화갈륨 다이 상에 집적되고, 상기 제2 질화갈륨 다이는 상기 제2 실리콘 기반 구동기 다이에 연결되며;
    상기 제1 실리콘 기반 회로는 상기 제1 출력 단자에 의해 출력되는 펄스 신호를 수신하고, 상기 펄스 신호를 상기 질화갈륨 회로에 전달하고;
    상기 질화갈륨 회로는 상기 제2 실리콘 기반 회로의 입력 전압(VB)을 공유하도록 구성되고;
    상기 질화갈륨 회로는 상기 펄스 신호를 상기 제2 실리콘 기반 회로에 전달하는,
    신호 레벨 시프터 회로.
  12. 제11항에 있어서,
    상기 제1 실리콘 기반 회로는 제1 저전압 MOS 트랜지스터를 포함하고, 상기 질화갈륨 회로는 제1 고전압 MOS 트랜지스터을 포함하고, 상기 제1 저전압 MOS 트랜지스터의 드레인은 상기 제1 고전압 MOS 트랜지스터의 소스에 연결되며;
    상기 제1 저전압 MOS 트랜지스터는 상기 펄스 신호의 상승 에지 신호의 영향하에 도통되고, 상기 제1 저전압 MOS 트랜지스터를 통해 제1 전류가 흐르며, 상기 제1 전류는, 상기 제2 실리콘 기반 회로에서 상기 제1 고전압 MOS 트랜지스터로 흐르고, 상기 제1 고전압 MOS 트랜지스터의 소스에서 상기 제1 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제1 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제1 고전압 MOS 트랜지스터에 의해 공유되는 제1 전압은 상기 제1 전류와 상기 제1 고전압 MOS 트랜지스터의 내부 저항의 곱인, 신호 레벨 시프터 회로.
  13. 제12항에 있어서,
    상기 제2 실리콘 기반 회로는 제1 저항을 포함하고, 상기 입력 전압(VB)은 상기 제1 저항의 일단으로부터 입력되고, 상기 제1 저항의 타단은 상기 제2 실리콘 기반 회로의 제1 출력 전압 단자에 연결되며;
    상기 제1 저항과 상기 제1 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제1 출력 전압이고, 상기 제1 출력 전압은 상기 제1 출력 전압 단자를 통해 출력되는, 신호 레벨 시프터 회로.
  14. 제12항 또는 제13항에 있어서,
    상기 제1 실리콘 기반 회로는 제2 저전압 MOS 트랜지스터를 더 포함하고, 상기 질화갈륨 회로는 제2 고전압 MOS 트랜지스터를 더 포함하고, 상기 제2 저전압 MOS 트랜지스터의 드레인은 상기 제2 고전압 MOS 트랜지스터의 소스에 연결되며;
    상기 제2 저전압 MOS 트랜지스터는 상기 펄스 신호의 하강 에지 신호의 영향하에 도통되고, 상기 제2 저전압 MOS 트랜지스터를 통해 제2 전류가 흐르며, 상기 제2 전류는, 상기 제2 실리콘 기반 회로에서 상기 제2 고전압 MOS 트랜지스터로 흐르고, 상기 고전압 MOS 트랜지스터의 소스에서 상기 제2 저전압 MOS 트랜지스터의 드레인으로 흐르고, 상기 제2 저전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제2 고전압 MOS 트랜지스터에 의해 공유되는 제2 전압은 상기 제2 전류와 상기 제2 고전압 MOS 트랜지스터의 내부 저항의 곱인, 신호 레벨 시프터 회로.
  15. 제14항에 있어서,
    상기 제2 실리콘 기반 회로는 제2 저항을 더 포함하고, 상기 입력 전압(VB)은 상기 제2 저항의 일단으로부터 입력되고, 상기 제2 저항의 타단은 상기 제2 실리콘 기반 회로의 제2 출력 전압 단자에 연결되며;
    상기 제2 저항과 상기 제2 전류의 곱이 상기 펄스 신호의 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제2 출력 전압이며, 상기 제2 출력 전압은 상기 제2 출력 전압 단자를 통해 출력되는, 신호 레벨 시프터 회로.
  16. 제11항에 있어서,
    상기 제1 실리콘 기반 회로는 제1 입력 전압 단자를 포함하고, 상기 질화갈륨 회로는 제3 고전압 MOS 트랜지스터를 포함하고, 상기 제1 입력 전압 단자는 상기 제3 고전압 MOS 트랜지스터의 게이트에 연결되며;
    상기 제1 입력 전압 단자는 상기 펄스 신호의 상승 에지 신호를 수신하고, 상기 상승 에지 신호를 상기 제3 고전압 MOS 트랜지스터의 게이트에 전달하며;
    상기 제3 고전압 MOS 트랜지스터는 상기 상승 에지 신호의 영향하에 도통되고, 상기 제3 고전압 MOS 트랜지스터를 통해 제3 전류가 흐르며, 상기 제3 전류는, 상기 제2 실리콘 기반 회로에서 상기 제3 고전압 MOS 트랜지스터로 흐르고, 상기 제3 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제3 고전압 MOS 트랜지스터에 의해 공유되는 제3 전압은 상기 제3 전류와 상기 제3 고전압 MOS 트랜지스터의 내부 저항의 곱인, 신호 레벨 시프터 회로.
  17. 제16항에 있어서,
    상기 제2 실리콘 기반 회로는 제3 저항을 더 포함하고, 상기 입력 전압(VB)은 상기 제3 저항의 일단으로부터 입력되고, 상기 제3 저항의 타단은 상기 제2 실리콘 기반 회로의 제3 출력 전압 단자에 연결되며;
    상기 제3 저항과 상기 제3 전류의 곱은 상기 상승 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제3 출력 전압이고, 상기 제3 출력 전압은 상기 제3 출력 전압 단자를 통해 출력되는, 신호 레벨 시프터 회로.
  18. 제16항 또는 제17항에 있어서,
    상기 제1 실리콘 기반 회로는 제2 입력 전압 단자를 더 포함하고, 상기 질화갈륨 회로는 제4 고전압 MOS 트랜지스터를 더 포함하고, 상기 제2 입력 전압 단자는 상기 제4 고전압 MOS 트랜지스터의 게이트에 연결되며;
    상기 제2 입력 전압 단자는 상기 펄스 신호의 하강 에지 신호를 수신하고, 상기 하강 에지 신호를 상기 제4 고전압 MOS 트랜지스터의 게이트에 전달하며;
    상기 제4 고전압 MOS 트랜지스터는 상기 하강 에지 신호의 영향하에 도통되고, 상기 제4 고전압 MOS 트랜지스터를 통해 제4 전류가 흐르며, 상기 제4 전류는, 상기 제2 실리콘 기반 회로에서 상기 제4 고전압 MOS 트랜지스터로 흐르고, 상기 제4 고전압 MOS 트랜지스터의 소스에서 접지로 흐르며;
    상기 제4 고전압 MOS 트랜지스터에 의해 공유되는 제4 전압은 상기 제4 전류와 상기 제4 고전압 MOS 트랜지스터의 내부 저항의 곱인, 신호 레벨 시프터 회로.
  19. 제18항에 있어서,
    상기 제2 실리콘 기반 회로는 제4 저항을 더 포함하고, 상기 입력 전압(VB)은 상기 제4 저항의 일단으로부터 입력되고, 상기 제4 저항의 타단은 상기 제2 실리콘 기반 회로의 제4 출력 전압 단자에 연결되며;
    상기 제4 저항과 상기 제4 전류의 곱은 상기 하강 에지 신호의 영향하에 생성된 상기 제2 실리콘 기반 회로의 제4 출력 전압이고, 상기 제4 출력 전압은 상기 제4 출력 전압 단자를 통해 출력되는, 신호 레벨 시프터 회로.
  20. 제어기, 정류기, 변압기, 제1항 또는 제2항에 따른 칩, 및 커패시터를 포함하는 전자 기기로서,
    상기 정류기는 교류 전원에 연결하도록 구성되고 상기 변압기에 연결되고, 상기 정류기는 또한 상기 커패시터를 통해 상기 칩에 연결되며; 상기 변압기는 상기 칩에 연결되고, 상기 제어기는 상기 칩에 연결되며;
    상기 정류기는 교류를 직류로 변환하고, 상기 직류를 상기 변압기에 입력하고, 상기 커패시터를 통해 상기 칩에 전력을 공급하도록 구성되며;
    상기 변압기는 상기 직류의 전압을 줄이도록(scale down) 구성되고;
    상기 제어기는 펄스 신호를 상기 칩에 출력하도록 구성되는,
    전자 기기.
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