KR101645886B1 - 출력 피드백 제어 음의 문턱전압 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 - Google Patents

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교류 및 직류 전원의 고 전압에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에서, 별도의 통상 변압 회로의 구성과 제너 다이오드(Zener diode) 소자의 구성이 없으며, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 한다. 따라서, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하고, 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하고, 고 전압 공급 전원 영역까지 프리 전압(free voltage) 동작 구현을 특징으로 하는 전력 공급 장치이다.
또한, 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현을 특징으로 하는 전력 공급 장치이다

Description

출력 피드백 제어 음의 문턱전압 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 {A power supply circuit system using a negative threshold NMOS FET device with output feedback control}
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현과 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하게 하는 것을 특징으로 하고, 음의 문턱전압 엔모스 트랜지스터 소자를 이용하여 프리 전압(free voltage) 동작 구현이 가능하게 하는 전력 공급 회로 장치에 관한 기술이다.
고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
이러한 문제점을 해결하여 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구성이 필요하게 된다. 특히 에너지 절약 측면에서 대기 상태에서 전력 손실이 없는 회로의 구성이 절실하게 필요하게 된다.
또한, 자동차 전원과 같은 직류 전원의 전압을 저 전압으로 변환시에도 상기와 같은 동일한 특성의 회로가 요구된다.
최근에는 휴대폰 충전용 장치에서 5V에서 1A 이상의 전류 공급 능력을 요구하게 된다. 이러한 고 전류 출력 특성을 만족시킬 수 있는 전원 공급 장치가 필요하다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다.
둘째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 하는 특징을 갖는다.
셋째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.
넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다.
다섯째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능하게 하는 특징을 갖는다.
여섯째 고 전류 출력 특성을 만족시킬 수 있는 전원 공급 장치 기능의 구현이 가능하게 하는 특징을 갖는다.
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적과 전력 소모를 절약 하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. 또한, 제너 다이오드(Zener diode)(104) 회로 영역의 구성을 제거하여 제너 다이오드(Zener diode)(104) 회로 영역에서 차지하는 면적과 대기 및 동작 전력 소모를 차단하여 저 비용의 회로를 구성할 수 있도록 하는 것과 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구현이 가능하게 하는 것을 특징으로 한다.
또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.
교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다. 게이트(gate:G)와 P-기판(P-substrate:P-sub)는 접지 단자, 드레인(drain:D)은 전압 변환 전의 전원이 입력되는 단자, 소스(source:S)은 전압 변환 후의 전력 공급 단자로 각각 연결되어 사용된다.
이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다.
둘째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 한다.
셋째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다.
넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.
다섯째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능함을 특징으로 하는 효과를 제공한다.
여섯째 고 전류 출력 특성을 만족시킬 수 있는 전원 공급 장치 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전압 변환 회로의 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전압 변환 회로의 동작 파형도.
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 평활 콘덴서 용량 소자 병렬 추가 전압 변환 회로의 구성도.
도 7은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 다중 출력 전압 변환 회로의 구성도.
도 8은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 다중 출력 선택 전압 변환 회로의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.
교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다.
정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.
한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다.
정류 회로(102)의 출력 단자(103)는 최종 출력 전력 공급 단자(105)로 사용된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다.
음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기의 상기 바디(body:B) 단자는 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.
좀더 상세 설명하면,
첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 바디(body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 바디(body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.
상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.
상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
또한, 상기 드레인(drain:D) 단자 영역은 상기 바디(body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.
상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.
게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전압 변환 회로의 구성도이다.
정류 회로(401)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 또한, 직류 전원을 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.
즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.
정류 회로(401)는 전파 정류 다이오드 회로의 구성을 나타낸 것으로 입력 단자에는 입력 전원(400)이 연결되고, 정류 출력 단자(1)은 정류회로(401) 정류 출력 단자(402)가 연결되고 정류 접지 단자(0)은 공통 접지 단자(GND)에 연결된다.
정류회로(401) 정류 출력 단자(402)는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 연결된다.
음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)는 피드백(feedback) 제어 회로(409)의 출력 단자의 제어를 받는다.
피드백(feedback) 제어 회로(409)의 입력 단자는 전력 공급 단자(408)의 입력 받는다. 피드백(feedback) 제어 회로(409)의 동작 특성은 다음과 같다. 전력 공급 단자(408)의 목표 출력 전압 이상에서는 피드백(feedback) 제어 회로(409)의 출력 전압은 0V로써 게이트(gate:G) 단자(405)의 입력 제어 신호로 사용된다. 전력 공급 단자(408)의 목표 출력 전압 이하에서는 피드백(feedback) 제어 회로(409)의 출력 전압은 0V 이상의 양(positive)의 값으로 게이트(gate:G) 단자(405)의 입력 제어 신호로 사용된다.
따라서 전력 공급 단자(408)의 목표 출력 전압에 따라 공급되는 전력의 양을 제어하게 된다.
즉, 출력 전압이 떨어져 출력 전력이 더 필요할 경우 게이트(gate:G) 단자(405)의 입력 전압을 상승시켜 출력 전류 공급 능력을 더 크게 한다.
반대로, 출력 전압이 높아져 출력 전력의 줄임이 필요할 경우 게이트(gate:G) 단자(405)의 입력 전압을 하강시켜 출력 전류 공급 능력을 작게 한다.
음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 전력 공급 단자(408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(407)는 도 2의 상기 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 전력 공급 단자(408)로 사용됨을 특징으로 한다.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전압 변환 회로의 동작 파형도이다.
상기 입력전원(500)은 정류 회로를 통과하여 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 입력된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 게이트(gate:G) 단자와 상기 P-기판(P-substrate:P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 소스(source:S) 단자의 전력 공급 단자(508)의 전압은 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)에 대응하여 각각, +1V, +2V, +3V, +4V 등의 양의 출력 공급 전압 값을 갖는 것을 특징으로 한다
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 평활 콘덴서 용량 소자 병렬 추가 전압 변환 회로의 구성도이다.
상기 도 4의 출력 단자인 전력 공급 단자(408)에 평활 콘덴서 용량 소자(609)를 추가함으로써, 전력 공급 단자(408)의 평활 특성을 제공해 주기 위하여 평활 콘덴서 용량 소자(609)가 추가로 구성됨을 특징으로 한다.
도 7은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 다중 출력 전압 변환 회로의 구성도이다.
정류 회로(701)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 또한, 직류 전원을 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.
즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.
정류 회로(701)는 전파 정류 다이오드 회로의 구성을 나타낸 것으로 입력 단자에는 입력 전원(700)이 연결되고, 정류 출력 단자(1)은 정류회로(701) 출력 단자(702)가 연결되고 정류 접지 단자(0)은 공통 접지 단자(GND)에 연결된다.
정류회로(701) 출력 단자(702)는 복수개의 다중 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 드레인(drain:D) 단자(704) 및 드레인(drain:D) 단자(710)에 각각 연결된다.
상기 다중 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 게이트(gate:G) 단자(705)와 P-기판(P-substrate:P-sub)(706) 및 P-기판(P-substrate:P-sub)(712)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 다중 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 게이트(gate:G) 단자(711)는 피드백(feedback) 제어 회로(715)의 출력 단자의 제어를 받는다.
피드백(feedback) 제어 회로(715)의 입력 단자는 전력 공급 단자(708)의 입력 받는다. 피드백(feedback) 제어 회로(715)의 동작 특성은 다음과 같다. 전력 공급 단자(708)의 목표 출력 전압 이상에서는 피드백(feedback) 제어 회로(715)의 출력 전압은 0V로써 게이트(gate:G) 단자(711)의 입력 제어 신호로 사용된다. 전력 공급 단자(708)의 목표 출력 전압 이하에서는 피드백(feedback) 제어 회로(715)의 출력 전압은 0V 이상의 양(positive)의 값으로 게이트(gate:G) 단자(711)의 입력 제어 신호로 사용된다.
따라서 전력 공급 단자(708)의 목표 출력 전압에 따라 공급되는 전력의 양을 제어하게 된다.
즉, 출력 전압이 떨어져 출력 전력이 더 필요할 경우 게이트(gate:G) 단자(711)의 입력 전압을 상승시켜 출력 전류 공급 능력을 더 크게 한다.
반대로, 출력 전압이 높아져 출력 전력의 줄임이 필요할 경우 게이트(gate:G) 단자(711)의 입력 전압을 하강시켜 출력 전류 공급 능력을 작게 한다.
상기 다중 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 전력 공급 단자(708) 및 전력 공급 단자(714)로 각각 사용됨을 특징으로 한다.
상기 다중 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 다중 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기 다중 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 전력 공급 단자(708) 및 전력 공급 단자(714)로 각각 다중으로 사용됨을 특징으로 한다.
도 8은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 다중 출력 선택 전압 변환 회로의 구성도이다.
상기 다중 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 각각의 게이트(gate:G) 단자(805) 및 게이트(gate:G) 단자(811)는 각각의 피드백(feedback) 제어 회로(817) 및 피드백(feedback) 제어 회로(818)의 출력 단자의 제어를 받는다.
상기 도면 7의 다중 소스(source:S) 출력 단자인 출력 공급 단자(807) 및 출력 공급 단자(817)는 다중 출력 선택 스위치(815)의 입력으로 사용되어 그 중 한 개의 출력 공급 단자를 선택하여 연결하게 되므로 단일의 전력 공급 단자(816)의 출력 전력 공급을 특징으로 한다.
100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 전력 공급 단자
400 입력 전원
401 정류 회로
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 전력 공급 단자
609 평활 콘덴서 용량 소자
815 다중 출력 선택 스위치

Claims (7)

  1. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 전력 공급 장치에 있어서,
    교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
    음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
    상기 정류 회로(401)의 입력 단에 연결되는 입력 전원(400) 단자; 및
    상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    피드백(feedback) 제어 회로(409)의 출력 단자의 제어를 받는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 바디(body:B) 단자로 구성됨을 특징으로 하는 전력 공급 장치.
  2. 제 1항에 있어서,
    상기 전력 공급 단자(408)와 상기 접지 단자 사이에 평활 콘덴서 용량 소자(609)가 추가로 구성됨을 특징으로 하는 전력 공급 장치.
  3. 제 1항에 있어서,
    병렬로 피드백(feedback) 제어 회로(818)의 출력 단자의 제어를 받는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(809)가 추가 구성되어 다중 출력 전압 변환 회로로 구성됨을 특징으로 하는 전력 공급 장치.
  4. 제 3항에 있어서,
    상기 다중 출력 전압 변환 회로에 다중 출력 선택 스위치(815)가 추가로 구성됨을 특징으로 하는 전력 공급 장치.
  5. 제 1항에 있어서,
    인접 전력 공급 단자(708)의 출력 신호의 입력을 받아 피드백(feedback) 제어 회로(715)의 출력 단자의 제어를 받는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(709)가 추가 구성되어 다중 출력 전압 변환 회로로 구성됨을 특징으로 하는 전력 공급 장치
  6. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 전력 공급 장치에 있어서,
    교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
    음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
    상기 정류 회로(401)의 입력 단에 연결되는 입력 전원(400) 단자; 및
    상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    피드백(feedback) 제어 회로(409)의 출력 단자의 제어를 받는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 바디(body:B) 단자로 구성되어 동작됨을 특징으로 하는 전력 공급 방법.
  7. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 전력 공급 장치에 있어서,
    교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
    음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
    상기 정류 회로(401)의 입력 단에 연결되는 입력 전원(400) 단자; 및
    상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
    상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    피드백(feedback) 제어 회로(409)의 출력 단자의 제어를 받는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 바디(body:B) 단자로 구성되어 반도체 집적회로로 구현됨을 특징으로 하는 반도체 집적회로 칩(Chip) 소자.
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* Cited by examiner, † Cited by third party
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JP2000060110A (ja) * 1998-08-11 2000-02-25 Oki Electric Ind Co Ltd チャージポンプ回路の駆動制御回路
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KR101985373B1 (ko) * 2019-01-04 2019-06-04 김진경 폐합성 수지 재생 압출 성형 시스템 및 이를 이용한 수지 재생 방법

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