JP2022508285A

JP2022508285A - メモリシステムをプログラミングするための方法。

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Publication number: JP2022508285A
Application number: JP2021530966A
Authority: JP
Inventors: ケ・リャン; チュン・ユアン・ホウ; チャン・タン
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-01-23
Filing date: 2019-01-23
Publication date: 2022-01-19
Anticipated expiration: 2039-01-23
Also published as: CN109863557A; JP7250133B2; TW202029197A; EP3853854A1; US20210151100A1; US11145362B2; KR20210072818A; TWI719423B; EP3853854A4; US20200234759A1; WO2020150935A1; KR102649963B1; US10943650B2

Abstract

メモリシステムは、それぞれが第１の端子及び制御端子を有する記憶素子を含む複数のメモリセルを含む。メモリシステムを動作させるための方法は、記憶素子の制御端子に第１のプログラム電圧を印加する段階と、第１のプログラム動作において記憶素子の第１の端子にベーシック参照電圧を印加する段階と、記憶素子の閾値電圧を中間電圧と比較することによってグループ検証を実行する段階と、記憶素子の閾値電圧が第１のプログラミング閾値電圧よりも高いか否かをチェックするための第１のプログラム試験を実行する段階と、グループ検証の結果及び第１のプログラム試験の結果に従って第２のプログラム動作を実行する段階と、を含む。中間電圧は、第１のプログラミング閾値電圧よりも低い。

Description

本発明は、メモリシステムをプログラミングするための方法に関し、より具体的には、複数レベルのセルでメモリシステムをプログラミングするための方法に関する。

ソリッドステートドライブ（ＳＳＤ）メモリセル、特にＮＡＮＤフラッシュの複数レベルのセルをプログラミングする際には、段階的ステップパルスプログラミングが通常採用されている。段階的ステップパルスプログラミングは、電子捕獲層または記憶素子などの電荷蓄積素子に、段階的な電圧パルスで電子を注入することができる。メモリセルのプログラムが成功すれば、メモリセルの閾値電圧は所定の値よりも高くなるように昇圧される。しかし、メモリが完全にプログラムされなかった場合、メモリセルの閾値電圧は依然として閾値よりも低く、メモリセルは段階的電圧パルスで再びプログラムされることとなる。

製造プロセス中に生じる制御できない変動により、メモリセルのいくつかはプログラムされやすく、メモリセルのいくつかはプログラムがより困難であり、より回数の多いプログラム動作を必要とする。したがって、プログラムがより難しいメモリセルは、プログラムプロセス全体のボトルネックとなり、プログラムプロセス全体の速度を低下させることとなる。

本発明の１つの実施形態は、メモリシステムをプログラムするための方法を開示する。メモリシステムは、複数のメモリセルを含み、メモリセルのそれぞれが第１の端子及び制御端子を有する記憶素子を含む。

本方法は、複数のメモリセルの記憶素子の制御端子に第１のプログラム電圧を印加する段階と、複数のメモリセルの第１のプログラム動作において複数のメモリセルの記憶素子の第１の端子にベーシック参照電圧を印加する段階と、記憶素子の閾値電圧を中間電圧と比較することによってグループ検証を実行する段階と、記憶素子の閾値電圧が第１のプログラミング閾値電圧よりも高いか否かをチェックするための第１のプログラム試験を実行する段階と、グループ検証の結果及び第１のプログラム試験の結果に従って第２のプログラム動作を実行する段階と、を含む。中間電圧は、第１のプログラミング閾値電圧よりも低い。

本発明のこれらの、及び他の対象は、様々な図に示された好適な実施形態の以下の詳細な説明を読めば、疑いもなく当業者には明らかになるであろう。

本発明の１つの実施形態に従うメモリシステムを示す。本発明の１つの実施形態に従うプログラム動作の後のメモリセルの閾値電圧分布を示す。本発明の１つの実施形態に従う図１におけるメモリシステムをプログラムするための方法のフローチャートを示す。図３の方法のプログラム動作で使用される電圧を示す。本発明の１つの実施形態に従う異なるプログラム動作の後で試験されるプログラミング閾値電圧の表を示す。先行技術に従う異なるプログラミング動作の後で試験されるプログラミング閾値電圧の表を示す。

図１は、本発明の１つの実施形態に従うメモリシステム１００を示す。メモリシステム１００は、複数のメモリセルＭＣ１からＭＣＮを含む。いくつかの実施形態において、メモリシステム１００は、ＮＡＮＤ型フラッシュメモリであってもよく、メモリセルＭＣ１からＭＣＮは、４レベルセル（ＱＬＣ）及び３レベルセル（ＴＬＣ）を含む複数レベルセル（ＭＬＣ）であってもよい。すなわち、メモリセルＭＣ１からＭＣＮのそれぞれは、複数のビット状態のデータを保存可能である。

図１において、メモリセルＭＣ１からＭＣＮは、同じワード線ＷＬに結合されてもよく、ページとして同時に動作してもよい。図１は説明を短くするために１つのページのメモリセルのみを示しているが、メモリセル１００はさらに、いくつかの他の実施形態において、より多くのページのメモリセルを含みうる。メモリセルＭＣ１からＭＣＮは、同じ構造を有してもよく、同じ原理で動作してもよい。例えば、メモリセルＭＣ１は記憶素子ＦＴを含んでもよい。記憶素子ＦＴは、フラッシュメモリに採用されるフローティングゲートトランジスタまたは電子捕獲ユニットであってもよい。図１において、記憶素子ＦＴは、第１の端子及び制御端子を有してもよい。

記憶素子ＦＴの第１の端子は、記憶素子ＦＴのソース端子またはドレイン端子であってもよく、記憶素子ＦＴの制御端子は、記憶素子ＦＴのフローティングゲートまたは電子捕獲構造であってもよい。いくつかの実施形態において、記憶素子ＦＴの第２の端子は、フローティングであるか、記憶素子ＦＴの第１の端子に結合されてもよい。

メモリセルＭＣ１のプログラム動作の間、メモリセルＭＣ１の記憶素子ＦＴの制御端子はプログラム電圧を受信することができ、メモリセルＭＣ１の記憶素子ＦＴの第１の端子はベーシック参照電圧を受信することができる。この場合、記憶素子ＦＴの制御端子の下のチャネルは、記憶素子ＦＴの第１の端子を介してベーシック参照電圧と結合されることとなり、メモリセルＭＣ１の記憶素子ＦＴの制御端子とチャネルとの間の高い交差電圧は、記憶素子ＦＴのゲート構造に電子注入を生じさせ、記憶素子ＦＴの閾値電圧を上昇させる。

記憶素子ＦＴのゲート構造に十分な電子を注入することによって、記憶素子ＦＴの閾値電圧は所望のレベルまで上昇する。したがって、メモリセルＭＣ１に記憶されたデータの状態は、メモリセルＭＣ１の記憶素子ＦＴの閾値電圧のレベルに従って識別可能である。

しかし、製造プロセスにおいて生じた制御不可能な変動に起因して、メモリセルのいくつかは、他のメモリセルよりもプログラムが容易であり、プログラム動作に必要な回数が少なくなりうる。図２は、本発明の１つの実施形態に従うプログラム動作の後のメモリセルＭＣ１からＭＣＮの閾値電圧の分布を示す。図２において、プログラム動作が実行された後、メモリセルＭＣ１からＭＣＮの閾値電圧はＶＴ１からＶＴ２に変動しうる。

例えば、プログラム動作の後、図２に示されるようにグループ１のメモリセルは、閾値電圧を中間電圧ＶＴＭよりも大きくしうる。また、図２に示されるようにグループ２のメモリセルは、その閾値電圧を中間電圧ＶＴＭよりも低い状態に保ちうる。すなわち、グループ１のメモリセルは、その閾値電圧がプログラム動作によってより顕著に上昇されうるため、プログラムがより容易なメモリセルとして識別されうる。さらに、グループ１において、その閾値電圧が、メモリセルがプログラムされたか否かを示すための目標閾値電圧である第１のプログラミング閾値電圧ＶＴＰ１よりも高いいくつかのメモリセルが存在する。すなわち、これらのメモリセルは、１回のプログラム動作のみでプログラムを成功させることができる。対照的に、グループ２のメモリセルは、その閾値電圧の変化が相対的に小さいため、プログラムがより困難なメモリセルとして識別可能である。

プログラムがより困難なこれらのメモリセルをより高い効率でプログラムするために、メモリシステム１００は、記憶素子ＦＴの制御端子と第１の端子との間により高い交差電圧を印加しうる。

図３は、本発明の１つの実施形態に従うメモリシステム１００をプログラムするための方法３００のフローチャートを示す。図４は、本発明の方法３００のプログラム動作で使用される電圧を示す。方法３００はステップＳ３１０からＳ３９０を含むが、図３に示された順序に限定されない。
Ｓ３１０：複数のメモリセルＭＣ１からＭＣＮの記憶素子ＦＴの制御端子に、第１のプログラム電圧ＶＰ１を印加する。
Ｓ３１２：複数のメモリセルＭＣ１からＭＣＮの記憶素子ＦＴの第１の端子に、ベーシック参照電圧ＶＢ０を印加する。
Ｓ３２０：記憶素子ＦＴの閾値電圧を中間電圧ＶＴＭと比較することによって、グループ検証を実行する。
Ｓ３３０：記憶素子ＦＴの閾値電圧が第１のプログラミング閾値電圧ＶＴＰ１よりも高いか否かをチェックするための第１のプログラム試験を実行する。
Ｓ３４０：グループ検証の結果及び第１のプログラム試験の結果に従って、第２のプログラム動作を実行する。
Ｓ３５０：第２のプログラム動作が実行された後に、記憶素子ＦＴの閾値電圧が、第１のプログラミング閾値電圧ＶＴＰ１よりも高いか否かをチェックするための第２のプログラム試験を実行する。
Ｓ３６０：グループ検証の結果及び第２のプログラム試験の結果に従って、第３のプログラム動作を実行する。
Ｓ３７０：第３のプログラム動作が実行された後に、記憶素子ＦＴの閾値電圧が、第２のプログラミング閾値電圧よりも高いか否かをチェックするための第３のプログラム試験を実行する。
Ｓ３８０：グループ検証の結果及び第３のプログラム試験の結果に従って、第４のプログラム動作を実行する。

いくつかの実施形態において、ステップＳ３１０及びＳ３１２は、メモリセルＭＣ１からＭＣＮの記憶素子ＦＴのゲート構造に電子を注入し、プログラムされることとなるメモリセルＭＣ１からＭＣＮの記憶素子ＦＴの閾値電圧を上昇させるために、複数のメモリセルＭＣ１からＭＣＮの第１のプログラム動作の間に実行可能である。

例えば、図４において、メモリセルＭＣ１からＭＣＮの記憶素子ＦＴの制御端子に第１のプログラム電圧ＶＰ１を印加し、メモリセルＭＣ１からＭＣＮの記憶素子ＦＴの第１の端子にベーシック参照電圧ＶＢ０を印加することによって、メモリセルＭＣ１からＭＣＮは、ステップＳ３１０及びＳ３１２でプログラム可能である。

第１のプログラム動作の後、メモリシステム１００は、どのメモリセルがよりプログラムされやすいか、及びどのメモリセルがよりプログラムが困難であるかを決定するためにグループ検証を実行可能である。ステップＳ３２０において、グループ検証は、記憶素子ＦＴの閾値電圧を中間電圧ＶＴＭと比較することによって実行可能である。

また、メモリセルのプログラミングが成功したか否かをチェックするために、記憶素子ＦＴの閾値電圧が第１のプログラミング閾値電圧ＶＴＰ１よりも高いか否かをチェックするための第１のプログラム試験が、ステップＳ３３０において実行可能である。第１のプログラミング閾値電圧ＶＴＰ１は、メモリセルがデータの第１の状態を有するようにプログラムされたことを示すための目標閾値電圧であってもよい。

例えば、しかし限定されず、メモリセルＭＣ１からＭＣＮは、「１１」、「１０」、「０１」及び「００」で表されるデータの４つの異なる状態を記憶可能でありうる。この場合において、メモリセルＭＣ１の閾値電圧が第１のプログラミング閾値電圧ＶＴＰ１よりも低い場合、メモリセルＭＣ１はプログラムされないものと考えられ、メモリセルＭＣ１に記憶されたデータの状態は「１１」として表されうる。しかし、メモリセルＭＣ１の閾値電圧が第１のプログラミング閾値電圧ＶＴＰ１よりも高い場合、メモリセルＭＣ１は、プログラムされるものと考えられ、メモリセルＭＣ１に記憶されたデータの状態は「１０」として表されうる。また、メモリセルＭＣ１がその閾値電圧が、第１のプログラミング閾値電圧ＶＴＰ１よりも高い第２のプログラミング閾値電圧よりも高いようにプログラムされた状態に維持される場合、メモリセルＭＣ１は、「０１」を表すデータの状態でプログラムされると考えられる。同様に、メモリセルＭＣ１が、第２のプログラミング閾値電圧よりも高い第３のプログラミング閾値電圧よりも高い閾値電圧を有するようにプログラムされた状態に維持される場合、メモリセルＭＣ１は、「００」を表すデータの状態でプログラムされると考えられる。しかし、いくつかの他の実施形態において、メモリセルＭＣ１からＭＣＮは、さらにより多くのデータの状態を記憶可能であり、データの状態は、用途の必要性に従って、異なる順序を有する閾値電圧によって表されうる。

さらに、いくつかの実施形態において、中間電圧ＶＴＭがメモリセルＭＣ１からＭＣＮのプログラミング傾向を検証するのに使用されるため、中間電圧ＶＴＭは、第１のプログラミング閾値電圧ＶＴＰ１より低くてもよい。例えば、メモリセルＭＣ１からＭＣＮの閾値電圧が図２に示されるようにやや対称的な分布を有する場合において、中間電圧ＶＴＭは、ＶＴ１とＶＴ２との間の閾値電圧の中心値とすることができる。

グループ検証及び第１のプログラム試験の後、第２のプログラム動作が、グループ検証の結果及び第１のプログラム試験の結果に従って実行可能である。すなわち、メモリシステム１００は、ステップＳ３４０において、メモリセルＭＣ１からＭＣＮをそれらのプログラム傾向に従って異なる交差電圧でプログラム可能である。

例えば、メモリセルＭＣ１の閾値電圧がグループ検証において中間電圧ＶＴＭよりも高いと決定されるが、第１のプログラム試験において第１のプログラミング閾値電圧ＶＴＰ１よりも低いと決定される場合、これは、メモリセルＭＣ１がグループ１に属し、メモリセルＭＣ１がより容易にプログラムされることを意味し、メモリセルＭＣ１のプログラミングがまだ成功していないことを意味しうる。メモリセルＭＣ２の閾値電圧がグループ検証において中間電圧ＶＴＭよりも低いと決定される場合、これは、メモリセルＭＣ２がグループ２に属し、メモリセルＭＣ２がよりプログラムが困難であることを意味し、メモリセルＭＣ２のプログラミングがまだ成功していないことを意味しうる。

この場合、メモリシステム１００は、メモリセルＭＣ１の記憶素子の制御端子と第１の端子との間に第１の交差電圧を印加し、メモリセルＭＣ２の記憶素子の制御端子と第１の端子との間に第２の交差電圧を印加しうる。メモリセルＭＣ２はプログラムがより困難であるため、第２の交差電圧は、第１の交差電圧よりも高くすることができる。すなわち、第２のプログラム動作において、メモリセルＭＣ２は、より高い交差電圧でプログラム可能であり、それによってメモリセルＭＣ２の閾値電圧がより高速かつより顕著に変化されうる。

図４において、メモリセルＭＣ１の記憶素子ＦＴの制御端子と第１の端子との間の第１の交差電圧ＶＣ１は、ワード線ドライバー１２０で、第２のプログラム電圧ＶＰ２をメモリセルＭＣ１の記憶素子ＦＴの制御端子に印加し、電圧コントローラー１１０１で、エンハンスド参照電圧ＶＥ０をメモリセルＭＣ１の記憶素子ＦＴの第１の端子に印加することによって、提供可能である。本実施形態において、第２のプログラム電圧ＶＰ２は、段階的ステップパルスプログラミングの原理に従い、プログラム効率を改善するために、第１のプログラム電圧ＶＰ１よりも高くすることができる。

また、メモリセルＭＣ１の記憶素子ＦＴの制御端子と第１の端子との間の第２の交差電圧ＶＣ２は、ワード線ドライバー１２０で、第２のプログラム電圧ＶＰ２をメモリセルＭＣ２の記憶素子ＦＴの制御端子に印加し、電圧コントローラー１１０２で、ベーシック参照電圧ＶＢ０をメモリセルＭＣ２の記憶素子ＦＴの第１の端子に印加することによって提供可能である。メモリセルＭＣ１及びＭＣ２の記憶素子ＦＴの制御端子は同じ第２のプログラム電圧ＶＰ２を受信することとなる一方、エンハンスド参照電圧ＶＥ０はベーシック参照電圧ＶＢ０よりも高くすることができ、第２の交差電圧ＶＣ２は第１の交差電圧ＶＣ１よりも高くなる。

いくつかの実施形態において、ステップＳ３１０及びＳ３１２を有する第１のプログラム動作においてメモリセルのプログラムが成功した場合、プログラムされたメモリセルは、ステップＳ４０の第２のプログラム動作において抑制されうる。例えば、メモリセルＭＣ３の閾値電圧が第１のプログラム試験において第１のプログラミング閾値電圧ＶＴＰ１よりも高いと決定される場合、これは、メモリセルＭＣ３が現在のレベルでプログラムが成功したことを意味しうる。この場合、第２のプログラム動作において、メモリシステム１００は、ワード線ドライバー１２０で、第２のプログラム電圧ＶＰ２をメモリセルＭＣ３の記憶素子ＦＴの制御端子に印加し、電圧コントローラー１１０３で、抑制参照電圧ＶＩ０をメモリセルＭＣ３の記憶素子ＦＴの第１の端子に印加することができる。この場合、抑制参照電圧ＶＩ０はエンハンスド参照電圧ＶＥ０よりも高くすることができ、そのためメモリセルＭＣ３の記憶素子ＦＴの制御端子と第１の端子との間の第３の交差電圧ＶＣ３は、むしろ低くなる。したがって、電子は第２のプログラム動作においてメモリセルＭＣ３の記憶素子ＦＴに注入されず、メモリセルＭＣ３はステップＳ３４０において抑制可能である。いくつかの実施形態において、第１のプログラム動作および後続のプログラム動作においてプログラムされることを意図されないこれらのメモリセルを抑制するために類似の手法が使用可能である。

また、本発明のいくつかの実施形態において、第１のプログラム試験がさらに、メモリセルのプログラムがほとんど成功したか否かを決定することができ、ほとんどプログラムが成功したと決定されたメモリセルは、第２のプログラム動作において、比較的小さい交差電圧でプログラム可能であり、メモリセルが過度にプログラムされることを抑制し、メモリセルの閾値電圧分布を集中させるのに役立つ。

例えば、メモリセルＭＣ４の閾値電圧がグループ検証において中間電圧ＶＴＭよりも高いと決定され、第１のプログラム試験において第１のプログラミング閾値電圧ＶＴＰ１よりもわずかに低いと決定される場合、メモリセルＭＣ４はプログラムがほとんど成功したと決定されうる。この場合、メモリシステム１００は、第２のプログラム動作において、ワード線ドライバー１２０で第２のプログラム電圧ＶＰ２をメモリセルＭＣ４の記憶素子ＦＴの制御端子に印加し、電圧コントローラー１１０４で、第１の中間参照電圧ＶＢ１をメモリセルＭＣ４の記憶素子ＦＴの第１の端子に印加することができる。第１の中間参照電圧ＶＢ１は図４に示されるようにエンハンスド参照電圧ＶＥ０よりも高くできるため、メモリセルＭＣ４は、ステップＳ３４０の第２のプログラム動作において、より低い交差電圧でプログラム可能である。しかし、第１の中間参照電圧ＶＢ１は抑制参照電圧ＶＩ０よりも低くできるため、電子は抑制されることなく依然としてメモリセルＭＣ４の記憶素子ＦＴに注入されうる。

同様に、メモリセルＭＣ５の閾値電圧がグループ検証において中間電圧ＶＴＭよりも低いと決定され、第１のプログラム試験において第１のプログラミング閾値電圧ＶＴＰ１よりもわずかに低いと決定される場合、メモリシステム１００は、第２のプログラム動作において、ワード線ドライバー１２０で、第２のプログラム電圧ＶＰ２をメモリセルＭＣ５の記憶素子ＦＴの制御端子に印加し、電圧コントローラー１１０５で、第２の中間参照電圧ＶＢ２をメモリセルＭＣ５の記憶素子ＦＴの第１の端子に印加することができる。この場合、第２の中間参照電圧ＶＢ２がベーシック参照電圧ＶＢ０よりも高くすることができ、エンハンスド参照電圧ＶＥ０よりも低くすることができるため、メモリセルＭＣ５は、ステップＳ３４０の第２のプログラム動作において、より低い交差電圧でプログラム可能である。さらに、メモリセルＭＣ５はグループ２に属し、グループ検証に従ってメモリセルＭＣ４よりもプログラムが困難であると決定されるため、第２の中間参照電圧ＶＢ２は、第１の中間参照電圧ＶＢ１よりも低くすることができ、そのためメモリセルＭＣ５は、メモリセルＭＣ４よりも高い交差電圧でプログラム可能である。

前述の実施形態において、第２のプログラム動作において、異なる条件でメモリセルをプログラムするために異なる交差電圧を印加するために、メモリセルＭＣ１からＭＣ５は、記憶素子ＦＴのそれらの制御端子から同じプログラム電圧を受信し、記憶素子ＦＴのそれらの第１の端子から異なる参照電圧を受信しうる。この場合、メモリセルＭＣ１からＭＣＮは、同じワード線ＷＬに結合可能であり、ページとして同時に動作可能である。図１に示されるようにいくつかの実施形態において、メモリシステム１００はさらに、プログラム電圧をワード線ＷＬを介して記憶素子ＦＴの制御端子に印加するために、ワード線ＷＬに結合されたワード線ドライバー１２０を含むことができる。

ワード線を介して記憶素子ＦＴの制御端子に提供するのではなく、ビット線を介して記憶素子ＦＴの第１の端子に異なる電圧を提供する別の理由は、プログラム電圧ＶＰ１及びＶＰ２が通常電荷ポンプによって生成された高い電圧であり、異なるレベルのプログラム電圧を提供するためにより多くの電荷ポンプ回路を必要としうることである。図１において、メモリシステム１００はさらに、参照電圧をそれぞれメモリセルＭＣ１からＭＣＮの記憶素子ＦＴの第１の端子に提供するためにＮ個の電圧コントローラー１１０１から１１０Ｎを含むことができる。電圧コントローラー１１０１から１１０Ｎは、メモリセルＭＣ１からＭＣＮの状態にしたがって、ベーシック参照電圧ＶＢ０、エンハンスド参照電圧ＶＥ０、抑制参照電圧ＶＩ０、第１の中間参照電圧ＶＢ１及び第２の中間参照電圧ＶＢ２を含む、異なる参照電圧を提供することができる。しかし、本発明のいくつかの他の実施形態において、交差電圧は、システムの必要性に従って他の異なる構造によって提供されうる。

さらに、ステップＳ３４０の第２のプログラム動作の後、記憶素子ＦＴの閾値電圧がステップＳ３５０の第１のプログラミング閾値電圧ＶＴＰ１よりも高いか否かをチェックするために、第２のプログラム試験が実行可能である。そのため、グループ検証の結果及び第２のプログラム試験の結果に従って、第３のプログラム動作が、ステップＳ３６０において実行される。

第３のプログラム動作において、ステップＳ３２０で生成されたグループ検証の結果は、依然としてプログラム動作のための交差電圧を決定するために使用されることとなる。例えば、メモリセルＭＣ６の閾値電圧が、グループ検証において中間電圧ＶＴＭよりも高いと決定され、第２のプログラム試験において第１のプログラミング閾値電圧ＶＴＰ１よりも低いと決定され、メモリセルＭＣ７の閾値電圧が、グループ検証において中間電圧ＶＴＭよりも低いと決定され、第２のプログラム試験において第１のプログラミング閾値電圧ＶＴＰ１よりも低いと決定される場合、メモリシステム１００は、メモリセルＭＣ６の記憶素子ＦＴの制御端子と第１の端子との間に、メモリセルＭＣ７の記憶素子ＦＴの制御端子と第１の端子との間に印加される第４の交差電圧よりも低い第３の交差電圧を印加可能である。すなわち、メモリセルＭＣ７は、メモリセルＭＣ６よりも高い交差電圧でプログラムされ、そのため、メモリセルＭＣ７はその閾値電圧をより高速に上昇させ、メモリセルＭＣ６の進行に追いつきうる。

いくつかの実施形態において、第３の交差電圧は、第３のプログラム電圧ＶＰ３をメモリセルＭＣ６の記憶素子ＦＴの制御端子に印加し、エンハンスド参照電圧ＶＥ０をメモリセルＭＣ６の記憶素子ＦＴの第１の端子に印加することによって印加可能である。また、第３のプログラム電圧ＶＰ３は、段階的ステップパルスプログラミングを達成するために、第２のプログラム電圧ＶＰ２よりも高くすることができる。

同様に、第４の交差電圧は、第３のプログラム電圧ＶＰ３をメモリセルＭＣ７の記憶素子ＦＴの制御端子に印加し、ベーシック参照電圧ＶＢ０をメモリセルＭＣ７の記憶素子ＦＴの第１の端子に印加することによって印加可能である。

さらに、ステップＳ３５０の第２のプログラム試験においてプログラムが成功したと決定されるメモリセルは、抑制参照電圧ＶＩ０を記憶素子ＦＴの第１の端子に印加することによって抑制可能である。

いくつかの実施形態において、プログラムするのがより困難であるメモリセルをより高い交差電圧でプログラムし、プログラムがより容易であるメモリセルをより低い電圧でプログラムすることによって、メモリセルＭＣ１からＭＣＮの閾値電圧の分布がより集中され、プログラム効率が改善されうる。そのため、ステップＳ３６０の第３のプログラム動作の後、「０１」のデータを有するようにプログラムされること（すなわち、第２のプログラミング閾値電圧よりも高いが第３のプログラミング閾値電圧よりも低い閾値電圧を有するようにプログラムされること）を意図されるメモリセルのいくつかは、既に第２のプログラミング閾値電圧よりも高い閾値電圧、すなわち、次の目標プログラミング閾値電圧を有するようにプログラムされうる。この場合、第３のプログラム動作が実行された後に、記憶素子ＦＴの閾値電圧がステップＳ３７０の「０１」のデータでプログラムされることを意図されるこれらのメモリセルのための第２のプログラミング閾値電圧よりも高いか否かをチェックするために、第３のプログラム試験が実行可能である。また、第４のプログラム動作が、グループ検証の結果及びステップＳ３８０の第３のプログラム試験の結果に従って実行されることとなる。

例えば、メモリセルＭＣ８及びＭＣ９は、「０１」のデータでプログラムされることを意図される。メモリセルＭＣ８の閾値電圧がグループ検証において中間電圧ＶＴＭよりも高いと決定され、第３のプログラム試験において第２のプログラミング閾値電圧よりも低いと決定され、メモリセルＭＣ９の閾値電圧がグループ検証において中間電圧ＶＴＭよりも低いと決定され、第３のプログラム試験において第２のプログラミング閾値電圧よりも低いと決定される場合、メモリシステム１００は、メモリセルＭＣ８の記憶素子ＦＴの制御端子と第１の端子との間に、メモリセルＭＣ９の記憶素子の制御端子と第１の端子との間に印加される第６の交差電圧よりも低い第５の交差電圧を印加可能である。

すなわち、メモリセルＭＣ９は、メモリセルＭＣ８よりも高い交差電圧でプログラムされ、そのためメモリセルＭＣ９はその閾値電圧をより高速に上昇させ、メモリセルＭＣ８の進行に追いつきうる。

いくつかの実施形態において、第５の交差電圧は、第４のプログラム電圧ＶＰ４をメモリセルＭＣ８の記憶素子ＦＴの制御端子に印加し、エンハンスド参照電圧ＶＥ０をメモリセルＭＣ８の記憶素子ＦＴの第１の端子に印加することによって印加可能である。また、第４のプログラム電圧ＶＰ４は、段階的ステップパルスプログラミングを達成するために、第３のプログラム電圧ＶＰ３よりも高くすることができる。

同様に、第６の交差電圧は、第４のプログラム電圧ＶＰ４をメモリセルＭＣ９の記憶素子ＦＴの制御端子に印加し、ベーシック参照電圧ＶＢ０をメモリセルＭＣ９の記憶素子ＦＴの第１の端子に印加することによって印加可能である。

従来技術において、プログラムがより困難なメモリセルのためにより高い交差電圧を印加することなく、メモリセルＭＣ１からＭＣＮは、データの所望の状態を記憶するためのプログラムプロセスを完了するためにより多い回数のプログラム動作を必要としうる。

図５は、本発明の１つの実施形態に従う異なるプログラム動作の後に試験されることとなるプログラミング閾値電圧ＶＴＰ１からＶＴＰ４の表を示し、図６は、従来技術に従う異なるプログラム動作の後に試験されることとなるプログラミング閾値電圧ＶＴＰ１からＶＴＰ４の表を示す。

図５において、第３のプログラム動作の後、ほとんどすべてのメモリセルＭＣ１からＭＣＮが、第１のプログラミング閾値電圧ＶＴＰ１よりも高い閾値電圧を有するようにプログラム可能であり、そのため第２のプログラミング閾値電圧ＶＴＰ２が、第３のプログラム動作の後に試験可能である。しかし、グループ検証の結果に従って異なる交差電圧を印加しない従来技術では、全てのメモリセルの閾値電圧が第１のプログラミング閾値電圧ＶＴＰ１よりも高くなるまでに５回を超えるプログラム動作を必要としうる。したがって、データの４つの異なる状態を記憶するためのプログラムプロセスを完了するために、本方法３００で動作するメモリシステム１００は９回のプログラム動作を必要としうる一方、従来技術は１１回のプログラム動作を必要とする。

さらに、プログラム動作はプログラム試験およびグループ検証の両方の結果に従って実行可能であるため、メモリセルＭＣ１からＭＣＮの閾値電圧は、従来技術よりも集中されうる。すなわち、プログラムがより困難なメモリセルはより高い交差電圧でプログラムされるため、これらのメモリセルはより高速にプログラム可能である。したがって、メモリシステム１００で必要なプログラム試験の数は、従来技術のそれよりも少なくなる。例えば、図５において、各プログラム動作の後、プログラム試験は２回を超えない。

しかし、メモリセルが分類されることなく同じ交差電圧でプログラムされる場合、メモリセルの閾値電圧は、より幅広い分布を有することとなり、各プログラム動作についてより多くのプログラム試験を必要とする。例えば、第５のプログラム動作の後、３回の異なるプログラム試験が、図６で実行されなければならない。結果として、プログラム試験の合計回数は図５では１２回なのに対し、プログラム試験の合計回数は図６では２１回である。より多くのプログラム動作およびより多くのプログラム試験は、より多くの電力を消費することとなるため、本方法３００では、メモリシステム１００はプログラムプロセスの効率を向上するとともに電力消費も低減可能である。

まとめると、本発明の実施形態によって提供されるメモリシステム及びメモリシステムをプログラミングするための方法は、プログラム試験およびグループ検証の両方の結果に従ってプログラム動作を実行することが可能である。そのため、プログラムがより困難なメモリセルはプログラムプロセスを増大させるためにより高い交差電圧でプログラム可能であり、メモリセルＭＣ１からＭＣＮの閾値電圧は集中化されうる。結果として、プログラムプロセスの効率は改善され、プログラムプロセスを完了するために必要な電力は顕著に低減されうる。

当業者は容易に、デバイス及び方法の多数の改変および変更が、本発明の教示を維持しつつなされうることを理解するであろう。したがって、上記開示は、添付された特許請求の範囲によってのみ限定されると解釈されるべきである。

１００メモリシステム
１２０ワード線ドライバー
１１０１から１１０Ｎ電圧コントローラー
ＭＣ１からＭＣＮメモリセル
ＷＬワード線
ＦＴ記憶素子
ＶＴ１、ＶＴ２閾値電圧
ＶＴＭ中間電圧
ＶＴＰ１からＶＴＰ４プログラミング閾値電圧
ＶＰ１からＶＰ４プログラム電圧
ＶＢ０ベーシック参照電圧
ＶＢ１、ＶＢ２中間参照電圧
ＶＥ０エンハンスド参照電圧
ＶＩ０抑制参照電圧
ＶＣ１からＶＣ３交差電圧

Claims

メモリシステムをプログラミングするための方法であって、前記メモリシステムが、それぞれが第１の端子及び制御端子を有する記憶素子を含む複数のメモリセルを含み、前記方法が、
前記複数のメモリセルの第１のプログラム動作において、
前記複数のメモリセルの記憶素子の制御端子に第１のプログラム電圧を印加する段階と、
前記複数のメモリセルの前記記憶素子の第１の端子にベーシック参照電圧を印加する段階と、
前記記憶素子の閾値電圧を中間電圧と比較することによってグループ検証を実行する段階と、
前記記憶素子の前記閾値電圧が第１のプログラミング閾値電圧よりも高いか否かをチェックするための第１のプログラム試験を実行する段階と、
前記グループ検証の結果及び前記第１のプログラム試験の結果に従って第２のプログラム動作を実行する段階と、を含み、
前記中間電圧が前記第１のプログラミング閾値電圧よりも低い、方法。
前記中間電圧が、前記第１のプログラム動作後に、前記記憶素子の前記閾値電圧の中心値である、請求項１に記載の方法。
前記複数のメモリセルの第１のメモリセル及び第２のメモリセルが、前記グループ検証において異なるグループにあると決定される場合、前記グループ検証の結果及び前記第１のプログラム試験の結果に従って前記第２のプログラム動作を実行する段階が、
前記第１のメモリセルの記憶素子の制御端子及び前記第２のメモリセルの記憶素子の制御端子に同じプログラム電圧を印加する段階と、
前記第１のメモリセルの前記記憶素子の第１の端子及び前記第２のメモリセルの前記記憶素子の第１の端子に異なる参照電圧を印加する段階と、を含む、請求項１に記載の方法。
第１のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも高いと決定されるが、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりも低いと決定され、第２のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも低いと決定される場合、前記グループ検証の結果及び前記第１のプログラム試験の結果に従って前記第２のプログラム動作を実行する段階が、
前記第１のメモリセルの記憶素子の制御端子と第１の端子との間に第１の交差電圧を印加する段階と、
前記第２のメモリセルの制御端子と第１の端子との間に第２の交差電圧を印加する段階と、を含み、
前記第２の交差電圧が前記第１の交差電圧よりも高い、請求項１に記載の方法。
前記第１のメモリセルの前記記憶素子の前記制御端子と前記第１の端子との間に前記第１の交差電圧を印加する段階が、
前記第１のメモリセルの前記記憶素子の前記制御端子に第２のプログラム電圧を印加する段階と、
前記第１のメモリセルの前記記憶素子の前記第１の端子にエンハンスド参照電圧を印加する段階と、を含み、
前記第２のプログラム電圧が前記第１のプログラム電圧よりも高く、
前記エンハンスド参照電圧が前記ベーシック参照電圧よりも高い、請求項４に記載の方法。
前記第２のメモリセルの前記記憶素子の前記制御端子と前記第１の端子との間に前記第２の交差電圧を印加する段階が、
前記第２のメモリセルの前記記憶素子の前記制御端子に前記第２のプログラム電圧を印加する段階と、
前記第２のメモリセルの前記記憶素子の前記第１の端子に前記ベーシック参照電圧を印加する段階と、を含む、請求項５に記載の方法。
第３のメモリセルの閾値電圧が、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりも高いと決定される場合、前記グループ検証の結果及び前記第１のプログラム試験の結果に従って前記第２のプログラム動作を実行する段階がさらに、
前記第３のメモリセルの記憶素子の記憶素子の制御端子に前記第２のプログラム電圧を印加する段階と、
前記第３のメモリセルの前記記憶素子の第１の端子に抑制参照電圧を印加する段階と、を含み、
前記抑制参照電圧が、前記エンハンスド参照電圧よりも高い、請求項５に記載の方法。
第４のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも高いと決定され、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記グループ検証の結果及び前記第１のプログラム試験の結果に従って前記第２のプログラム動作を実行する段階が、
前記第４のメモリセルの記憶素子の制御端子に前記第２のプログラム電圧を印加する段階と、
前記第４のメモリセルの前記記憶素子の第１の端子に第１の中間参照電圧を印加する段階と、を含み、
前記第１の中間参照電圧が前記エンハンスド参照電圧よりも高く、前記抑制参照電圧よりも低い、請求項７に記載の方法。
第５のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも低いと決定され、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記グループ検証の結果及び前記第１のプログラム試験の結果に従って前記第２のプログラム動作を実行する段階がさらに、
前記第５のメモリセルの記憶素子の制御端子に前記第２のプログラム電圧を印加する段階と、
前記第５のメモリセルの前記記憶素子の第１の端子に第２の中間参照電圧を印加する段階と、を含み、
前記第２の中間参照電圧が前記ベーシック参照電圧よりも高く、前記エンハンスド参照電圧よりも低い、請求項５に記載の方法。
前記第２のプログラム動作が実行された後に、前記記憶素子の前記閾値電圧が前記第１のプログラミング閾値電圧よりも高いか否かをチェックするための第２のプログラム試験を実行する段階と、
前記グループ検証の結果及び前記第２のプログラム試験の結果に従って第３のプログラム動作を実行する段階と、をさらに含む、請求項１に記載の方法。
第６のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定され、前記第２のプログラム試験において前記第１のプログラミング閾値電圧よりも低いと決定され、第７のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも低いと決定され、前記第２のプログラム試験において前記第１のプログラミング閾値電圧よりも低いと決定される場合、前記グループ検証の結果及び前記第２のプログラム試験の結果に従って前記第３のプログラム動作を実行する段階が、
前記第６のメモリセルの記憶素子の制御端子と第１の端子との間に第３の交差電圧を印加する段階と、
前記第７のメモリセルの記憶素子の制御端子と第１の端子との間に第４の交差電圧を印加する段階とを、含み、
前記第４の交差電圧が前記第３の交差電圧よりも高い、請求項１０に記載の方法。
前記第６のメモリセルの前記記憶素子の前記制御端子と前記第１の端子との間に前記第３の交差電圧を印加する段階が、
前記第６のメモリセルの前記記憶素子の前記制御端子に第３のプログラム電圧を印加する段階と、
前記第６のメモリセルの前記記憶素子の前記第１の端子に前記エンハンスド参照電圧を印加する段階と、を含み、
前記第３のプログラム電圧が前記第２のプログラム電圧よりも高い、請求項１１に記載の方法。
前記第７のメモリセルの前記記憶素子の前記制御端子と前記第１の端子との間に前記第４の交差電圧を印加する段階が、
前記第７のメモリセルの前記記憶素子の前記制御端子に前記第３のプログラム電圧を印加する段階と、
前記第７のメモリセルの前記記憶素子の前記第１の端子に前記ベーシック参照電圧を印加する段階と、を含む、請求項１２に記載の方法。
前記第３のプログラム動作が実行された後に、前記記憶素子の前記閾値電圧が第２のプログラミング閾値電圧よりも高いか否かをチェックするための第３のプログラム試験を実行する段階と、
前記グループ検証の結果及び前記第３のプログラム試験の結果に従って、第４のプログラム動作を実行する段階と、をさらに含む、請求項１０に記載の方法。
第８のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定され、前記第３のプログラム試験において前記第２のプログラミング閾値電圧よりも低いと決定され、第９のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも低いと決定され、前記第３のプログラム試験において前記第２のプログラミング閾値電圧よりも低いと決定される場合、前記グループ検証の結果及び前記第３のプログラム試験の結果に従って前記第４のプログラム動作を実行する段階が、
前記第８のメモリセルの記憶素子の制御端子と第１の端子との間に第５の交差電圧を印加する段階と、
前記第９のメモリセルの記憶素子の制御端子と第１の端子との間に第６の交差電圧を印加する段階と、を含み、
前記第６の交差電圧が前記第５の交差電圧よりも高い、請求項１０に記載の方法。
前記第８のメモリセルの前記記憶素子の前記制御端子と前記第１の端子との間に前記第５の交差電圧を印加する段階が、
前記第８のメモリセルの前記記憶素子の前記制御端子に第４のプログラム電圧を印加する段階と、
前記第８のメモリセルの前記記憶素子の前記第１の端子に前記エンハンスド参照電圧を印加する段階と、を含み、
前記第４のプログラム電圧が前記第３のプログラム電圧よりも高い、請求項１５に記載の方法。
前記第９のメモリセルの前記記憶素子の前記制御端子と前記第１の端子との間に前記第６の交差電圧を印加する段階が、
前記第９のメモリセルの前記記憶素子の前記制御端子に前記第４のプログラム電圧を印加する段階と、
前記第９のメモリセルの前記記憶素子の前記第１の端子に前記ベーシック参照電圧を印加する段階と、を含む、請求項１６に記載の方法。
第１の端子及びワード線に結合された制御端子を有する記憶素子をそれぞれ含む複数のメモリセルと、
前記ワード線に結合されたワード線ドライバーと、
前記複数のメモリセルのうち対応するメモリセルの記憶素子の第１の端子にそれぞれ結合された複数の電圧コントローラーと、を含む、メモリシステムであって、
前記メモリシステムが、前記複数のメモリセルの第１のプログラム動作を実行するように構成され、前記第１のプログラム動作において、
前記複数の電圧コントローラーが、前記複数のメモリセルの記憶素子の制御端子に第１のプログラム電圧を印加するように構成され、
前記ワード線ドライバーが、前記複数のメモリセルの前記記憶素子の第１の端子にベーシック参照電圧を伝送するように構成され、
前記メモリシステムがさらに、前記第１のプログラム動作の後、前記記憶素子の閾値電圧を中間電圧と比較することによってグループ検証を実行するように構成され、
前記メモリシステムがさらに、前記第１のプログラム動作の後、前記記憶素子の前記閾値電圧が第１のプログラミング閾値電圧よりも高いか否かをチェックするための第１のプログラム試験を実行するように構成され、
前記メモリシステムがさらに、前記グループ検証の結果及び前記第１のプログラム試験の結果に従って第２のプログラム動作を実行するように構成され、
前記中間電圧が前記第１のプログラミング閾値電圧よりも低い、メモリシステム。
前記第１のプログラム動作の後、前記中間電圧が前記記憶素子の前記閾値電圧の中心値である、請求項１８に記載のメモリシステム。
前記複数のメモリセルのうち第１のメモリセル及び第２のメモリセルが、前記グループ検証において異なるグループにあると決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第１のメモリセルの記憶素子の制御端子及び前記第２のメモリセルの記憶素子の制御端子に同じプログラム電圧を印加させ、
第１の電圧コントローラー及び第２の電圧コントローラーに、前記第１のメモリセルの前記記憶素子の第１の端子及び前記第２のメモリセルの前記記憶素子の第１の端子に２つの異なる参照電圧をそれぞれ印加させることによって、前記第２のプログラム動作を実行する、請求項１８に記載のメモリシステム。
第１のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定されるが、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりも低いと決定され、前記グループ検証において第２のメモリセルの閾値電圧が前記中間電圧よりも低いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第１のメモリセルの前記記憶素子の前記制御端子及び前記第２のメモリセルの前記記憶素子の前記制御端子に第２のプログラム電圧を印加させ、
第１の電圧コントローラーに、前記第１のメモリセルの前記記憶素子の前記第１の端子にエンハンスド参照電圧を印加させ、
第２の電圧コントローラーに、前記第２のメモリセルの前記記憶素子の前記第１の端子に前記ベーシック参照電圧を印加させることによって、前記第２のプログラム動作を実行し、
前記第２のプログラム電圧が前記第１のプログラム電圧よりも高く、
前記エンハンスド参照電圧が前記ベーシック参照電圧よりも高い、請求項１８に記載のメモリシステム。
第３のメモリセルの閾値電圧が、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりも高いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに前記第３のメモリセルの記憶素子の制御端子に前記第２のプログラム電圧を印加させ、
第３の電圧コントローラーに前記第３のメモリセルの前記記憶素子の第１の端子に抑制参照電圧を印加させることによって、前記第２のプログラム動作を実行し、
前記抑制参照電圧が前記エンハンスド参照電圧よりも高い、請求項２１に記載のメモリシステム。
第４のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定され、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第４のメモリセルの記憶素子の制御端子に前記第２のプログラム電圧を印加させ、
第４の電圧コントローラーに、前記第４のメモリセルの前記記憶素子の第１の端子に第１の中間参照電圧を印加させることによって、前記第２のプログラム動作を実行し、
前記第１の中間参照電圧が、前記エンハンスド参照電圧よりも高く、前記抑制参照電圧よりも低い、請求項２１に記載のメモリシステム。
第５のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも低いと決定され、前記第１のプログラム試験において前記第１のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第５のメモリセルの記憶素子の制御端子に前記第２のプログラム電圧を印加させ、
第５の電圧コントローラーに、前記第５のメモリセルの前記記憶素子の第１の端子に第２の中間参照電圧を印加させることによって、前記第２のプログラム動作を実行し、
前記第２の中間参照電圧が、前記ベーシック参照電圧より高く、前記エンハンスド参照電圧よりも低い、請求項２１に記載のメモリシステム。