TWI719423B - 記憶體系統及對其進行程式化的方法 - Google Patents
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Abstract
一種記憶體系統包含多個儲存單元,每一儲存單元包含具有第一端及控制端的儲存元件。用於操作該記憶體系統的方法包含:向儲存元件的控制端施加第一程式化電壓,並在第一程式化操作期間向儲存元件的第一端施加基本參考電壓,藉由比較儲存元件的臨界電壓與中間電壓來執行組驗證,執行第一程式化測試以檢查儲存元件的臨界電壓是否大於第一程式化臨界電壓;以及根據組驗證的結果及第一程式化測試的結果執行第二程式化操作。中間電壓小於第一程式化臨界電壓。
Description
本發明係有關於一種記憶體系統及對其進行程式化的方法,尤指一種具有多電平單元的記憶體系統及對其進行程式化的方法。
在對固態硬碟(SSD)的儲存單元進行程式化時,尤其對於NAND快閃記憶體的多電平單元而言,常常採用增量步進脈衝程式化(incremental step pulse programming)。增量步進脈衝程式化能夠藉由遞增電壓脈衝向電荷儲存元件(例如電子捕獲層或儲存元件)注入電子。如果儲存單元被成功程式化,則儲存單元的臨界電壓將被提升到比預定值更高。不過,如果儲存裝置尚未被完全程式化,則儲存單元的臨界電壓將仍然比該預定值更低,並且將藉由遞增的電壓脈衝再次對儲存單元進行程式化。
由於在製造過程期間導致的不可控的變化,部分的儲存單元較易於被程式化,而另外部分的儲存單元則較難以被程式化,且需要更多的程式化操作時間。因此,較難被程式化的儲存單元將成為總體程式化過程的瓶頸,並且將減慢總體程式化過程。
本發明的一個實施例公開了一種用於對記憶體系統進行程式化的方
法。記憶體系統包含多個儲存單元,並且每一儲存單元包含具有第一端及控制端的儲存元件。
該方法包含:向多個儲存單元的儲存元件的控制端施加第一程式化電壓,並且在多個儲存單元的第一程式化操作期間向多個儲存單元的儲存元件的第一端施加基本參考電壓,藉由對儲存元件的臨界電壓與中間電壓進行比較來執行組驗證,執行第一程式化測試以檢查儲存元件的臨界電壓是否大於第一程式化臨界電壓;以及根據組驗證的結果及第一程式化測試的結果執行第二程式化操作。中間電壓小於第一程式化臨界電壓。
100:記憶體系統
120:字線驅動器
1110至110N:電壓控制器
300:方法
310至380:步驟
FT:儲存元件
MC1至MCN:儲存單元
VI0:禁止參考電壓
VB0:基本參考電壓
VB1:第一中間參考電壓
VB2:第二中間參考電壓
VC1:第一跨越電壓
VC2:第二跨越電壓
VE0:增強參考電壓
VP1:第一程式化電壓
VP2:第二程式化電壓
VP3:第三程式化電壓
VP4:第四程式化電壓
VT1、VT2:臨界電壓
VTP1:第一程式化臨界電壓
VTP2:第二程式化臨界電壓
VTP3、VTP4:程式化臨界電壓
VTM:中間電壓
WL:字線
第1圖繪示了本發明一個實施例的記憶體系統。
第2圖繪示了本發明一個實施例在程式化操作之後的儲存單元之臨界電壓的分布。
第3圖繪示了本發明一個實施例用於對第1圖中的記憶體系統進行程式化的方法之流程圖。
第4圖繪示了在第3圖的方法的程式化操作中所使用的電壓。
第5圖繪示了在本發明一個實施例,於不同程式化操作之後,要被測試的程式化臨界電壓之表格。
第6圖繪示了在先前技術中,於不同程式化操作之後,要被測試的程式化臨界電壓之表格。
第1圖繪示了本發明一實施例的記憶體系統100。記憶體系統100包含
多個儲存單元MC1到MCN。在一些實施例中,記憶體系統100可以是NAND型快閃記憶體儲存裝置,儲存單元MC1到MCN可以是包含了四電平單元(quad-level cell;QLC)和三電平單元(triple-level cell;TLC)的多電平單元(multiple-level cell;MLC)。亦即,儲存單元MC1到MCN中的每個儲存單元都可以儲存多個位元狀態的數據。
在第1圖中,儲存單元MC1到MCN可以耦合到同一字線WL,並且可以作為一頁而被同時地操作。儘管為了簡化說明,第1圖僅繪示了一頁的儲存單元,但在其他實施例中,記憶體系統100可包含更多頁的儲存單元。儲存單元MC1到MCN可具有相同的結構,並且可藉由相同的原理進行操作。例如,儲存單元MC1可包含儲存元件FT。儲存元件FT可以是快閃記憶體儲存裝置所採用的浮動閘極電晶體或電子捕獲單元。在第1圖中,儲存元件FT可具有第一端和控制端。
儲存元件FT的第一端可以是儲存元件FT的源極或汲極,儲存元件FT的控制端可以是儲存元件FT的浮動閘極或電子捕獲結構。在一些實施例中,儲存元件FT的第二端可以是浮接的或耦合到儲存元件FT的第一端。
在儲存單元MC1的程式化操作期間,儲存單元MC1的儲存元件FT的控制端可以接收程式化電壓,儲存單元MC1的儲存元件FT的第一端可以接收基本參考電壓。在這種情況下,儲存元件FT的控制端下方的通道將藉由儲存元件FT的第一端被耦合到基本參考電壓,儲存單元MC1的儲存元件FT的控制端和通道之間的高跨越電壓將導致電子被注入儲存元件FT的閘極結構,增大了儲存元件FT的臨界電壓。
藉由向儲存元件FT的閘極結構注入足夠的電子,儲存元件FT的臨界電壓將被提升到期望電平。因此,可以根據儲存單元MC1的儲存元件FT的臨界電壓的電平來識別儲存單元MC1中儲存的數據的狀態。
不過,由於製造過程期間所造成的不可控變化,部分的儲存單元可
能比其他儲存單元較易於被程式化,並且需要更少的程式化操作時間。第2圖繪示了本發明一實施例在程式化操作之後的儲存單元MC1到MCN之臨界電壓的分布。在第2圖中,在執行程式化操作之後,儲存單元MC1到MCN的臨界電壓可以從VT1變為VT2。
例如,在程式化操作之後,第2圖中標記為第1組的儲存單元可以讓其臨界電壓變得大於中間電壓VTM。而且,第2圖中標記為第2組的儲存單元可以讓其臨界電壓保持為低於中間電壓VTM。亦即,第1組中的儲存單元可以被識別為較易於被程式化的儲存單元,因為可以藉由程式化操作更顯著地提升它們的臨界電壓。此外,在第1組中,有一些儲存單元的臨界電壓大於第一程式化臨界電壓VTP1,這是用於指示儲存單元是否已經被程式化的目標臨界電壓。亦即,可以僅藉由一次程式化操作就對這些儲存單元成功程式化。相反,第2組的儲存單元可以被識別為較難以被程式化的儲存單元,因為它們的臨界電壓變化相對更小。
為了以更好的效率對較難以被程式化的儲存單元進行程式化,記憶體系統100可以在儲存元件FT的控制端和第一端之間施加更高的跨越電壓。
第3圖繪示了本發明一實施例用於對記憶體系統100進行程式化的方法300之流程圖。第4圖繪示了在方法300的程式化操作中使用的電壓。方法300包含步驟310到380,但不限於第3圖中所示的順序。
310:向多個儲存單元MC1到MCN的儲存元件FT的控制端施加第一程式化電壓VP1;312:向多個儲存單元MC1到MCN的儲存元件FT的第一端施加基本參考電壓VB0;320:藉由對儲存元件FT的臨界電壓與中間電壓VTM進行比較來執行組驗證;
330:執行第一程式化測試,以檢查儲存元件FT的臨界電壓是否大於第一程式化臨界電壓VTP1;340:根據組驗證的結果和第一程式化測試的結果,執行第二程式化操作;350:在執行第二程式化操作之後,執行第二程式化測試,以檢查儲存元件FT的臨界電壓是否大於第一程式化臨界電壓VTP1;360:根據組驗證的結果和第二程式化測試的結果,執行第三程式化操作;370:在執行第三程式化操作之後,執行第三程式化測試,以檢查儲存元件FT的臨界電壓是否大於第二程式化臨界電壓;380:根據組驗證的結果和第三程式化測試的結果,執行第四程式化操作。
在一些實施例中,可以在多個儲存單元MC1到MCN的第一程式化操作期間執行步驟310和312,以向儲存單元MC1到MCN中的儲存元件FT的閘極結構注入電子,並提升待程式化的儲存單元MC1到MCN中儲存元件FT的臨界電壓。
例如,在第4圖中,藉由向儲存單元MC1到MCN的儲存元件FT的控制端施加第一程式化電壓VP1,並向儲存單元MC1到MCN的儲存元件FT的第一端施加基本參考電壓VB0,可以藉由步驟310和312對儲存單元MC1到MCN進行程式化。
在第一程式化操作之後,記憶體系統100可以執行組驗證,以判斷哪些儲存單元較易於被程式化,哪些儲存單元較難以被程式化。在步驟320中,藉由比較儲存元件FT的臨界電壓與中間電壓VTM,可以執行組驗證。
而且,為了檢查儲存單元是否已經被成功程式化,可以在步驟330中
執行第一程式化測試,以檢查儲存元件FT的臨界電壓是否大於第一程式化臨界電壓VTP1。第一程式化臨界電壓VTP1可以是用於指示儲存單元已經被程式化而具有第一數據狀態的目標臨界電壓。
例如,但不作為限制,儲存單元MC1到MCN能夠儲存四種不同的數據狀態,表示為“11”、“10”、“01”和“00”。在這種情況下,如果儲存單元MC1的臨界電壓小於第一程式化臨界電壓VTP1,那麽儲存單元MC1可以被視為未被程式化,並且儲存單元MC1中儲存的數據狀態可以表示為“11”。不過,如果儲存單元MC1的臨界電壓大於第一程式化臨界電壓VTP1,那麽儲存單元MC1可以被視為被程式化,並且儲存單元MC1中儲存的數據狀態可以表示為“10”。而且,如果儲存單元MC1保持被程式化為使其臨界電壓大於第二程式化臨界電壓,而第二程式化臨界電壓大於第一程式化臨界電壓VTP1,那麽儲存單元MC1將被視為被程式化而具有表示“01”的數據狀態。類似地,如果儲存單元MC1保持被程式化而使其臨界電壓大於第三程式化臨界電壓,第三程式化臨界電壓大於第二程式化臨界電壓,那麽儲存單元MC1將被視為被程式化而具有表示“00”的數據狀態。不過,在一些其他實施例中,儲存單元MC1到MCN可根據應用需要而能夠儲存更多的數據狀態,其中上述的數據狀態可以由具有不同量級的臨界電壓表示。
此外,在一些實施例中,由於使用中間電壓VTM驗證儲存單元MC1到MCN的程式化趨勢,中間電壓VTM可以比第一程式化臨界電壓VTP1更小。例如,在儲存單元MC1到MCN的臨界電壓如第2圖所示具有相當對稱分布的情況下,中間電壓VTM可以是臨界電壓VT1和VT2之間的中心值。
在組驗證和第一程式化測試之後,可以根據組驗證的結果和第一程式化測試的結果,執行第二程式化操作。亦即,記憶體系統100可以在步驟340中根據其程式化趨勢,藉由不同的跨越電壓對儲存單元MC1到MCN進行程式化。
例如,如果在組驗證期間判定儲存單元MC1的臨界電壓大於中間電壓VTM,但在第一程式化測試期間判定其小於第一程式化臨界電壓VTP1,這可能暗示儲存單元MC1屬第1組,表示儲存單元MC1較易於被程式化,儲存單元MC1尚未被成功程式化。如果在組驗證期間判定儲存單元MC2的臨界電壓小於中間電壓VTM,這可能暗示儲存單元MC2屬第2組,表示儲存單元MC2較難以被程式化,並且儲存單元MC2尚未被成功程式化。
在這種情況下,記憶體系統100可以在儲存單元MC1的儲存元件的控制端和第一端之間施加第一跨越電壓,並在儲存單元MC2的儲存元件的控制端和第一端之間施加第二跨越電壓。由於儲存單元MC2較難以被程式化,所以第二跨越電壓可以比第一跨越電壓更大。亦即,在第二程式化操作期間,可以藉由更高跨越電壓對儲存單元MC2進行程式化,使得儲存單元MC2的臨界電壓可以改變得更快且更顯著。
在第4圖中,可以藉由字線驅動器120向儲存單元MC1的儲存元件FT的控制端施加第二程式化電壓VP2,並藉由電壓控制器1101向儲存單元MC1的儲存元件FT的第一端施加增強參考電壓VE0,從而提供儲存單元MC1的儲存元件FT的控制端和第一端之間的第一跨越電壓VC1。在本實施例中,第二程式化電壓VP2可以大於第一程式化電壓VP1,以遵循增量步進脈衝程式化的原理並改善程式化效率。
而且,可以藉由字線驅動器120向儲存單元MC2的儲存元件FT的控制端施加第二程式化電壓VP2,並藉由電壓控制器1102向儲存單元MC2的儲存元件FT的第一端施加基本參考電壓VB0,從而提供儲存單元MC1的儲存元件FT的控制端和第一端之間的第二跨越電壓VC2。由於儲存單元MC1和MC2的儲存元件FT的控制端將接收相同的第二程式化電壓VP2,而增強參考電壓VE0能夠大於基本參考電壓VB0,所以第二跨越電壓VC2將大於第一跨越電壓VC1。
在一些實施例中,如果儲存單元已藉由步驟310和312在第一程式化操作期間被成功地程式化,則在步驟340中在第二程式化操作期間可以禁止被程式化的儲存單元。例如,在判定儲存單元MC3的臨界電壓在第一程式化測試期間大於第一程式化臨界電壓VTP1時,可能暗示儲存單元MC3已經在當前電平下被成功程式化。在這種情況下,在第二程式化操作期間,記憶體系統100可以藉由字線驅動器120向儲存單元MC3的儲存元件FT的控制端施加第二程式化電壓VP2,並藉由電壓控制器1103向儲存單元MC3的儲存元件FT的第一端施加禁止參考電壓VI0。在這種情況下,禁止參考電壓VI0可以大於增強參考電壓VE0,因此儲存單元MC3的儲存元件FT的控制端和第一端之間的第三跨越電壓VC3將相當小。因此,在第二程式化操作期間將不會有電子被注入儲存單元MC3的儲存元件FT中,儲存單元MC3在步驟340中將能夠被禁止。在一些實施例中,可以使用類似方式禁止並未打算在第一程式化操作和後續程式化操作期間被程式化的那些儲存單元。
此外,在本發明的部分實施例中,第一程式化測試可以進一步判斷儲存單元是否幾乎被成功程式化,並可以在第二程式化操作期間藉由較小的跨越電壓對幾乎被成功程式化的儲存單元進行程式化,防止了儲存單元被過度程式化,並有助於使儲存單元的臨界電壓分布集中。
例如,如果在組驗證期間判定儲存單元MC4的臨界電壓大於中間電壓VTM,並在第一程式化測試期間判定其稍小於第一程式化臨界電壓VTP1,那麽可以判定儲存單元MC4幾乎被成功程式化。在這種情況下,記憶體系統100可以在第二程式化操作期間藉由字線驅動器120向儲存單元MC4的儲存元件FT的控制端施加第二程式化電壓VP2,並藉由電壓控制器1104向儲存單元MC4的儲存元件FT的第一端施加第一中間參考電壓VB1。由於如第4圖所示,第一中間參考電壓VB1可以大於增強參考電壓VE0,所以可以在步驟340中在第二程式化操作
期間藉由更小的跨越電壓對儲存單元MC4進行程式化。不過,由於第一中間參考電壓VB1可以小於禁止參考電壓VI0,所以仍然可以向儲存單元MC4的儲存元件FT注入電子而不加以禁止。
類似地,如果判定儲存單元MC5的臨界電壓在組驗證期間小於中間電壓VTM,並判定其在第一程式化測試期間稍小於第一程式化臨界電壓VTP1,那麽記憶體系統100可以在第二程式化操作期間,藉由字線驅動器120向儲存單元MC5的儲存元件FT的控制端施加第二程式化電壓VP2,並藉由電壓控制器1105向儲存單元MC5的儲存元件FT的第一端施加第二中間參考電壓VB2。在這種情況下,由於第二中間參考電壓VB2可以大於基本參考電壓VB0並且可以小於增強參考電壓VE0,所以可以在步驟340中在第二程式化操作期間藉由更小的跨越電壓對儲存單元MC5進行程式化。此外,由於儲存單元MC5屬第2組,並根據組驗證被判定比儲存單元MC4較難以被程式化,所以第二中間參考電壓VB2可以小於第一中間參考電壓VB1,因此可以藉由大於儲存單元MC4的跨越電壓對儲存單元MC5進行程式化。
在前述實施例中,為了在第二程式化操作期間施加不同的跨越電壓以在不同條件下對儲存單元進行程式化,儲存單元MC1到MC5可以從其儲存元件FT的控制端接收相同的程式化電壓,並可以從其儲存元件FT的第一端接收不同的參考電壓。在這種情況下,儲存單元MC1到MCN可以被耦合到同一字線WL,並且可以作為一頁被同時操作。在第1圖所示的實施例中,記憶體系統100還可以包含耦合到字線WL的字線驅動器120,以用於藉由字線WL向儲存元件FT的控制端施加程式化電壓。
藉由電壓控制器向儲存元件FT的第一端,而不是藉由字線向儲存元件FT的控制端提供不同電壓的另一個原因在於,程式化電壓VP1和VP2通常是由電荷泵產生的高電壓,可能需要更多電荷泵電路提供不同電平的程式化電壓。
在第1圖中,記憶體系統100還可以包含N個電壓控制器1101到110N,分別用於向儲存單元MC1到MCN的儲存元件FT的第一端提供參考電壓。根據儲存單元MC1到MCN的條件,電壓控制器1101到110N可以提供不同的參考電壓,包含基本參考電壓VB0、增強參考電壓VE0、禁止參考電壓VI0、第一中間參考電壓VB1和第二中間參考電壓VB2。不過,在本發明的其他實施例中,可以根據系統要求由其他不同結構提供跨越電壓。
此外,在步驟340中的第二程式化操作之後,可以在步驟350中執行第二程式化測試,以檢查儲存元件FT的臨界電壓是否大於第一程式化臨界電壓VTP1。因此,根據組驗證的結果和第二程式化測試的結果,將在步驟360中執行第三程式化操作。
在第三程式化操作期間,在步驟320中產生的組驗證的結果將仍用於確定用於程式化操作的跨越電壓。例如,如果判定儲存單元MC6的臨界電壓在組驗證期間大於中間電壓VTM且判定其在第二程式化測試期間小於第一程式化臨界電壓VTP1,且判定儲存單元MC7的臨界電壓在組驗證期間小於中間電壓VTM並在第二程式化測試期間小於第一程式化臨界電壓VTP1,那麽記憶體系統100能夠在儲存單元MC6的儲存元件FT的控制端和第一端之間施加第三跨越電壓,此第三跨越電壓小於在儲存單元MC7的儲存元件FT的控制端和第一端之間施加的第四跨越電壓。亦即,將藉由比儲存單元MC6更大的跨越電壓對儲存單元MC7進行程式化,使得儲存單元MC7可以更快地提升其臨界電壓並且跟上儲存單元MC6的進度。
在一些實施例中,可以藉由向儲存單元MC6的儲存元件FT的控制端施加第三程式化電壓VP3,並向儲存單元MC6的儲存元件FT的第一端施加增強參考電壓VE0,從而施加第三跨越電壓。而且,第三程式化電壓VP3可以大於第二程式化電壓VP2以實現增量步進脈衝程式化。
類似地,可以藉由向儲存單元MC7的儲存元件FT的控制端施加第三程式化電壓VP3,並向儲存單元MC7的儲存元件FT的第一端施加基本參考電壓VB0,從而施加第四跨越電壓。
此外,可以藉由向儲存元件FT的第一端施加禁止參考電壓VI0,禁止在步驟350中判定在第二程式化測試期間被成功程式化的儲存單元。
在一些實施例中,藉由使用更高的跨越電壓對較難以被程式化的儲存單元進行程式化並且藉由更低的跨越電壓對較易於被程式化的儲存單元進行程式化,可以使儲存單元MC1到MCN的臨界電壓的分布更加集中,並可以改善程式化效率。因此,在步驟360中的第三程式化操作之後,打算依據數據“01”進行程式化的一些儲存單元(亦即,將要被程式化而使其臨界電壓大於第二程式化臨界電壓但小於第三程式化臨界電壓)可能已經被程式化而具有大於第二程式化臨界電壓(亦即,下一目標程式化臨界電壓的臨界電壓)。在這種情況下,可以執行第三程式化測試,以針對要在執行第三程式化操作之後而在步驟370中依據數據“01”程式化的那些儲存單元,以檢查儲存元件FT的臨界電壓是否大於第二程式化臨界電壓。此外,根據組驗證的結果和步驟380中第三程式化測試的結果,第四程式化操作將被執行。
例如,儲存單元MC8和MC9將依據數據“01”進行程式化。如果判定儲存單元MC8的臨界電壓在組驗證期間大於中間電壓VTM且判定其在第三程式化測試期間小於第二程式化臨界電壓,且判定儲存單元MC9的臨界電壓在組驗證期間小於中間電壓VTM並在第三程式化測試期間小於第二程式化臨界電壓,那麽記憶體系統100能夠在儲存單元MC8的儲存元件FT的控制端及第一端之間施加第五跨越電壓,而此第五跨越電壓小於施加在儲存單元MC9的儲存元件之控制端及第一端之間的第六跨越電壓。
亦即,將藉由比儲存單元MC8更大的跨越電壓對儲存單元MC9進行
程式化,因此儲存單元MC9可以更快地提升其臨界電壓並且跟上儲存單元MC8的進度。
在一些實施例中,可以藉由向儲存單元MC8的儲存元件FT的控制端施加第四程式化電壓VP4,並向儲存單元MC8的儲存元件FT的第一端施加增強參考電壓VE0,從而施加第五跨越電壓。而且,第四程式化電壓VP4可以大於第三程式化電壓VP3以實現增量步進脈衝程式化。
類似地,可以藉由向儲存單元MC9的儲存元件FT的控制端施加第四程式化電壓VP4,並向儲存單元MC9的儲存元件FT的第一端施加基本參考電壓VB0,從而施加第六跨越電壓。
在先前技術中,不對較難以被程式化的儲存單元施加更高的跨越電壓,儲存單元MC1到MCN可能需要更多次的程式化操作以完成程式化過程,用於儲存期望的數據狀態。
第5圖繪示了歐在本發明一個實施例中,於不同程式化操作之後,要被測試的程式化臨界電壓VTP1到VTP4之表格。第6圖繪示了在先前技術中,於不同程式化操作之後,要被測試的程式化臨界電壓VTP1到VTP4之表格。
在第5圖中,在第三程式化操作之後,儲存單元MC1到MCN幾乎全部都可以被程式化而具有大於第一程式化臨界電壓VTP1的臨界電壓,從而可以在第三程式化操作之後測試第二程式化臨界電壓VTP2。不過,在先前技術中,不會根據組驗證結果施加不同的跨越電壓,在所有儲存單元的臨界電壓變得大於第一程式化臨界電壓VTP1之前,可能需要超過五次的程式化操作。因此,為了完成程式化過程,以用於儲存四種不同數據狀態,藉由方法300操作的記憶體系統100可能需要9次程式化操作,而先前技術會需要11次程式化操作。
此外,由於可以根據程式化測試和組驗證兩者的結果來執行程式化操作,所以儲存單元MC1到MCN的臨界電壓可以比先前技術更集中。亦即,由
於將藉由更高的跨越電壓對較難以被程式化的儲存單元進行程式化,所以可以更快地對這些儲存單元進行程式化。因此,記憶體系統100需要的程式化測試的次數將比先前技術更少。例如,在第5圖中,在每次程式化操作之後,有不超過兩次的程式化測試。
不過,如果藉由相同的跨越電壓對儲存單元進行程式化而沒有分類,則儲存單元的臨界電壓將具有更寬的分布,這需要針對每次程式化操作的更多程式化測試。例如,在第五程式化操作之後,在第6圖中將必須執行三次不同的程式化測試。結果,在第5圖中程式化測試總次數為12,而在第6圖中,程式化測試總次數為21。由於更多程式化操作和更多的程式化測試將消耗更多功率,所以藉由方法300,記憶體系統100既可以改善程式化過程的效率,又可以降低功耗。
綜上所述,本發明的實施例所提供的記憶體系統以及用以對記憶體系統進行程式化的方法,可以根據程式化測試和組驗證兩者的結果,執行程式化操作。因此,可以藉由更高的跨越電壓,對較難以被程式化的儲存單元進行程式化,以加速程式化的過程,並可以使儲存單元MC1到MCN的臨界電壓集中化。因此,可以改善程式化的效率,並可以顯著減少完成程式化過程所需的功率。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
300:方法
310至380:步驟
Claims (24)
- 一種用於對一記憶體系統進行程式化的方法,該記憶體系統包含多個儲存單元,每一儲存單元包含一儲存元件,該儲存元件具有一第一端、一第二端和一控制端,而該第二端浮接或耦合到該第一端,該方法包含:在該些儲存單元的一第一程式化操作期間,向該些儲存單元的儲存元件的控制端施加一第一程式化電壓;在該第一程式化操作期間,向該些儲存單元的儲存元件的第一端施加一基本參考電壓;藉由比較該儲存元件的一臨界電壓與一中間電壓,執行一組驗證;執行一第一程式化測試,以檢查該儲存元件的該臨界電壓是否大於一第一程式化臨界電壓;以及根據該組驗證的結果和該第一程式化測試的結果執行一第二程式化操作;其中該中間電壓小於該第一程式化臨界電壓。
- 如請求項1所述的方法,其中該中間電壓是在該第一程式化操作之後該儲存元件的該臨界電壓的中心值。
- 如請求項1所述的方法,其中:當判定該些儲存單元中的一第一儲存單元和一第二儲存單元在該組驗證期間處於不同組中時,根據該組驗證的結果及該第一程式化測試的結果執行該第二程式化操作包含:向該第一儲存單元的儲存元件的控制端及該第二儲存單元的儲存元件的控制端施加相同的程式化電壓;以及向該第一儲存單元的該儲存元件的第一端及該第二儲存單元的該儲存 元件的第一端施加不同的參考電壓。
- 如請求項1所述的方法,其中:當判定一第一儲存單元的臨界電壓在該組驗證期間大於該中間電壓,但判定該第一儲存單元的臨界電壓在該第一程式化測試期間小於該第一程式化臨界電壓,並且判定一第二儲存單元的臨界電壓在該組驗證期間小於該中間電壓時,根據該組驗證的結果及該第一程式化測試的結果執行該第二程式化操作包含:在該第一儲存單元的儲存元件的控制端及第一端之間施加一第一跨越電壓;以及在該第二儲存單元的儲存元件的控制端及第一端之間施加一第二跨越電壓;其中該第二跨越電壓大於該第一跨越電壓。
- 如請求項4所述的方法,其中:在該第一儲存單元的該儲存元件的該控制端及該第一端之間施加該第一跨越電壓包含:向該第一儲存單元的該儲存元件的該控制端施加一第二程式化電壓;以及向該第一儲存單元的該儲存元件的該第一端施加一增強參考電壓;其中該第二程式化電壓大於該第一程式化電壓;且其中該增強參考電壓大於該基本參考電壓。
- 如請求項5所述的方法,其中: 在該第二儲存單元的該儲存元件的該控制端及該第一端之間施加該第二跨越電壓包含:向該第二儲存單元的該儲存元件的該控制端施加該第二程式化電壓;以及向該第二儲存單元的該儲存元件的該第一端施加該基本參考電壓。
- 如請求項5所述的方法,其中:當判定一第三儲存單元的臨界電壓在該第一程式化測試期間大於該第一程式化臨界電壓時,根據該組驗證的結果及該第一程式化測試的結果執行該第二程式化操作另包含:向該第三儲存單元的儲存元件的控制端施加該第二程式化電壓;以及向該第三儲存單元的該儲存元件的第一端施加一禁止參考電壓;其中該禁止參考電壓大於該增強參考電壓。
- 如請求項7所述的方法,其中:當判定第四儲存單元的臨界電壓在該組驗證期間大於該中間電壓並且判定該第四儲存單元的臨界電壓在該第一程式化測試期間稍小於該第一程式化臨界電壓時,根據該組驗證的結果及該第一程式化測試的結果執行該第二程式化操作包含:向該第四儲存單元的儲存元件的控制端施加該第二程式化電壓;以及向該第四儲存單元的該儲存元件的第一端施加一第一中間參考電壓;其中該第一中間參考電壓大於該增強參考電壓並且小於該禁止參考電壓。
- 如請求項5所述的方法,其中: 當判定一第五儲存單元的臨界電壓在該組驗證期間小於該中間電壓並且判定該第五儲存單元的臨界電壓在該第一程式化測試期間稍小於該第一程式化臨界電壓時,根據該組驗證的結果及該第一程式化測試的結果執行該第二程式化操作另包含:向該第五儲存單元的儲存元件的控制端施加該第二程式化電壓;以及向該第五儲存單元的該儲存元件的第一端施加一第二中間參考電壓;其中該第二中間參考電壓大於該基本參考電壓並且小於該增強參考電壓。
- 如請求項1所述的方法,另包含:執行一第二程式化測試,以檢查該儲存元件的該臨界電壓在執行該第二程式化操作之後是否大於該第一程式化臨界電壓;以及根據該組驗證的結果及該第二程式化測試的結果,執行一第三程式化操作。
- 如請求項10所述的方法,其中:當判定一第六儲存單元的臨界電壓在該組驗證期間大於該中間電壓並且判定該第六儲存單元的臨界電壓在該第二程式化測試期間小於該第一程式化臨界電壓,並且判定一第七儲存單元的臨界電壓在該組驗證期間小於該中間電壓並且判定該第七儲存單元的臨界電壓在該第二程式化測試期間小於該第一程式化臨界電壓時,根據該組驗證的結果及該第二程式化測試的結果執行該第三程式化操作包含:在該第六儲存單元的儲存元件的控制端及第一端之間施加一第三跨越電壓;以及在該第七儲存單元的儲存元件的控制端及第一端之間施加一第四跨越電壓; 其中該第四跨越電壓大於該第三跨越電壓。
- 如請求項11所述的方法,其中:在該第六儲存單元的該儲存元件的該控制端及該第一端之間施加該第三跨越電壓包含:向該第六儲存單元的該儲存元件的該控制端施加一第三程式化電壓;以及向該第六儲存單元的該儲存元件的該第一端施加該增強參考電壓;其中該第三程式化電壓大於該第二程式化電壓。
- 如請求項12所述的方法,其中:在該第七儲存單元的該儲存元件的該控制端及該第一端之間施加該第四跨越電壓包含:向該第七儲存單元的該儲存元件的該控制端施加該第三程式化電壓;以及向該第七儲存單元的該儲存元件的該第一端施加該基本參考電壓。
- 如請求項10所述的方法,另包含:執行一第三程式化測試,以檢查該儲存元件的該臨界電壓在執行該第三程式化操作之後是否大於一第二程式化臨界電壓;以及根據該組驗證的結果及該第三程式化測試的結果,執行一第四程式化操作。
- 如請求項10所述的方法,其中:當判定一第八儲存單元的臨界電壓在該組驗證期間大於該中間電壓且判定 該第八儲存單元的臨界電壓在該第三程式化測試期間小於該第二程式化臨界電壓,並且判定一第九儲存單元的臨界電壓在該組驗證期間小於該中間電壓並且判定該第九儲存單元的臨界電壓在該第三程式化測試期間小於該第二程式化臨界電壓時,根據該組驗證的結果及該第三程式化測試的結果執行該第四程式化操作包含:在該第八儲存單元的儲存元件的控制端及第一端之間施加一第五跨越電壓;以及在該第九儲存單元的儲存元件的控制端及第一端之間施加一第六跨越電壓;其中該第六跨越電壓大於該第五跨越電壓。
- 如請求項15所述的方法,其中:在該第八儲存單元的該儲存元件的該控制端及該第一端之間施加該第五跨越電壓包含:向該第八儲存單元的該儲存元件的該控制端施加一第四程式化電壓;以及向該第八儲存單元的該儲存元件的該第一端施加該增強參考電壓;其中該第四程式化電壓大於該第三程式化電壓。
- 如請求項16所述的方法,其中:在該第九儲存單元的該儲存元件的該控制端及該第一端之間施加該第六跨越電壓包含:向該第九儲存單元的該儲存元件的該控制端施加該第四程式化電壓;以及 向該第九儲存單元的該儲存元件的該第一端施加該基本參考電壓。
- 一種記憶體系統,包含:多個儲存單元,每一儲存單元包含一儲存元件,該儲存元件具有一第一端、一第二端以及耦合到一字線的一控制端,而該第二端浮接或耦合到該第一端;耦合到該字線的一字線驅動器;以及多個電壓控制器,每一電壓控制器耦合到該些儲存單元中的對應儲存單元的儲存元件的第一端;其中該記憶體系統被配置為執行該些儲存單元的一第一程式化操作;其中該些電壓控制器在該第一程式化操作期間被配置為向該些儲存單元的儲存元件的控制端施加一第一程式化電壓;其中該字線驅動器在該第一程式化操作期間被配置為向該些儲存單元的該儲存元件的第一端傳輸一基本參考電壓;其中該記憶體系統還被配置為在該第一程式化操作之後,藉由對該儲存元件的臨界電壓與中間電壓進行比較來執行一組驗證;其中該記憶體系統還被配置為執行一第一程式化測試,以檢查在該第一程式化操作之後,該儲存元件的該臨界電壓是否大於一第一程式化臨界電壓;其中該記憶體系統還被配置為根據該組驗證的結果及該第一程式化測試的結果來執行一第二程式化操作;以及其中該中間電壓小於該第一程式化臨界電壓。
- 如請求項18所述的記憶體系統,其中該中間電壓是在該第一程式化 操作之後該儲存元件的該臨界電壓的中心值。
- 如請求項18所述的記憶體系統,其中:當判定該些儲存單元的第一儲存單元及第二儲存單元在該組驗證期間處於不同組中時,該記憶體系統藉由如下方式執行該第二程式化操作:該字線驅動器向該第一儲存單元的儲存元件的控制端及該第二儲存單元的儲存元件的控制端施加相同的程式化電壓;以及一第一電壓控制器及一第二電壓控制器向該第一儲存單元的該儲存元件的第一端及該第二儲存單元的該儲存元件的第一端分別施加兩個不同的參考電壓。
- 如請求項18所述的記憶體系統,其中:當判定一第一儲存單元的臨界電壓在該組驗證期間大於該中間電壓但判定該第一儲存單元的臨界電壓在該第一程式化測試期間小於該第一程式化臨界電壓,並且判定一第二儲存單元的臨界電壓在該組驗證期間小於該中間電壓時,該記憶體系統藉由如下方式執行該第二程式化操作:該字線驅動器向該第一儲存單元的該儲存元件的該控制端及該第二儲存單元的該儲存元件的該控制端施加一第二程式化電壓;一第一電壓控制器向該第一儲存單元的該儲存元件的該第一端施加一增強參考電壓;以及一第二電壓控制器向該第二儲存單元的該儲存元件的該第一端施加該基本參考電壓;其中該第二程式化電壓大於該第一程式化電壓;以及其中該增強參考電壓大於該基本參考電壓。
- 如請求項21所述的記憶體系統,其中:當判定一第三儲存單元的臨界電壓在該第一程式化測試期間大於該第一程式化臨界電壓時,該記憶體系統藉由如下方式執行該第二程式化操作:該字線驅動器向該第三儲存單元的儲存元件的控制端施加該第二程式化電壓;以及一第三電壓控制器向該第三儲存單元的該儲存元件的第一端施加一禁止參考電壓;其中該禁止參考電壓大於該增強參考電壓。
- 如請求項21所述的記憶體系統,其中:當判定一第四儲存單元的臨界電壓在該組驗證期間大於該中間電壓並且判定該第四儲存單元的臨界電壓在該第一程式化測試期間稍小於該第一程式化臨界電壓時,該記憶體系統藉由如下方式執行該第二程式化操作:該字線驅動器向該第四儲存單元的儲存元件的控制端施加該第二程式化電壓;以及一第四電壓控制器向該第四儲存單元的該儲存元件的第一端施加一第一中間參考電壓;其中該第一中間參考電壓大於該增強參考電壓並且小於該禁止參考電壓。
- 如請求項21所述的記憶體系統,其中:當判定一第五儲存單元的臨界電壓在該組驗證期間小於該中間電壓並且判定該第五儲存單元的臨界電壓在該第一程式化測試期間稍小於該第一 程式化臨界電壓時,該記憶體系統藉由如下方式執行該第二程式化操作:該字線驅動器向該第五儲存單元的儲存元件的控制端施加該第二程式化電壓;以及一第五電壓控制器向該第五儲存單元的該儲存元件的第一端施加一第二中間參考電壓;其中該第二中間參考電壓大於該基本參考電壓並且小於該增強參考電壓。
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CN114913906A (zh) * | 2021-06-17 | 2022-08-16 | 长江存储科技有限责任公司 | 存储器系统及其编程方法 |
CN113646843B (zh) * | 2021-06-25 | 2023-12-15 | 长江存储科技有限责任公司 | 存储装置及其多遍编程操作 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050157552A1 (en) * | 2004-01-21 | 2005-07-21 | Gertjan Hemink | Programming non-volatile memory |
US20060285392A1 (en) * | 2005-06-15 | 2006-12-21 | Micron Technology, Inc. | Selective slow programming convergence in a flash memory device |
US20070121383A1 (en) * | 2003-10-20 | 2007-05-31 | Jian Chen | Behavior based programming of non-volatile memory |
US20090129168A1 (en) * | 2007-11-21 | 2009-05-21 | Hynix Semiconductor Inc. | Method of operating a flash memeory device |
US20090268516A1 (en) * | 2008-04-29 | 2009-10-29 | Mark Murin | Method for adaptive setting of state voltage levels in non-volatile memory |
US20130329493A1 (en) * | 2010-08-03 | 2013-12-12 | Sandisk Technologies Inc. | Natural Threshold Voltage Distribution Compaction In Non-Volatile Memory |
US20160314844A1 (en) * | 2015-04-22 | 2016-10-27 | Sandisk Technologies Inc. | Natural threshold voltage compaction with dual pulse program for non-volatile memory |
US9842657B1 (en) * | 2017-05-18 | 2017-12-12 | Sandisk Technologies Llc | Multi-state program using controlled weak boosting for non-volatile memory |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4282636B2 (ja) * | 2005-06-22 | 2009-06-24 | 株式会社東芝 | 不揮発性半導体記憶装置とそのデータ書き込み方法 |
JP2008130182A (ja) * | 2006-11-22 | 2008-06-05 | Sharp Corp | 不揮発性半導体記憶装置 |
US8472256B2 (en) * | 2010-05-12 | 2013-06-25 | Micron Technology, Inc. | Non-volatile memory programming |
KR20110131648A (ko) * | 2010-05-31 | 2011-12-07 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법 |
US8385123B2 (en) * | 2010-08-18 | 2013-02-26 | Micron Technology, Inc. | Programming to mitigate memory cell performance differences |
KR20120119533A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 프로그램 방법 |
JP2013077362A (ja) * | 2011-09-30 | 2013-04-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20130139598A (ko) * | 2012-06-13 | 2013-12-23 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
US9224494B2 (en) * | 2014-01-10 | 2015-12-29 | Sandisk Technologies Inc. | Erase speed adjustment for endurance of non-volatile storage |
KR20160108770A (ko) * | 2015-03-06 | 2016-09-20 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
WO2020150935A1 (en) * | 2019-01-23 | 2020-07-30 | Yangtze Memory Technologies Co., Ltd. | Method for programming memory system |
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-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070121383A1 (en) * | 2003-10-20 | 2007-05-31 | Jian Chen | Behavior based programming of non-volatile memory |
US20050157552A1 (en) * | 2004-01-21 | 2005-07-21 | Gertjan Hemink | Programming non-volatile memory |
US20060285392A1 (en) * | 2005-06-15 | 2006-12-21 | Micron Technology, Inc. | Selective slow programming convergence in a flash memory device |
US20090129168A1 (en) * | 2007-11-21 | 2009-05-21 | Hynix Semiconductor Inc. | Method of operating a flash memeory device |
US20090268516A1 (en) * | 2008-04-29 | 2009-10-29 | Mark Murin | Method for adaptive setting of state voltage levels in non-volatile memory |
US20130329493A1 (en) * | 2010-08-03 | 2013-12-12 | Sandisk Technologies Inc. | Natural Threshold Voltage Distribution Compaction In Non-Volatile Memory |
US20160314844A1 (en) * | 2015-04-22 | 2016-10-27 | Sandisk Technologies Inc. | Natural threshold voltage compaction with dual pulse program for non-volatile memory |
US9842657B1 (en) * | 2017-05-18 | 2017-12-12 | Sandisk Technologies Llc | Multi-state program using controlled weak boosting for non-volatile memory |
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