JP2022500694A - 画素内メモリディスプレイの欠陥メモリのための補正 - Google Patents

Abstract

電子ディスプレイは、画素回路を含むことができる。画素回路は、画素回路を介して描画されることになる画像データを表すデータ値を記憶するためのメモリ記憶装置を含むことができる。メモリ記憶装置はまた、データ値のビットを記憶するためのメモリ構成要素を含むことができる。画素回路はまた、データ値及びコントローラに少なくとも部分的に基づいて光を放出するための発光デバイスを含むことができる。コントローラは、データ値を受信し、ビットとメモリ構成要素との間のマッピングに基づいてビットを記憶することができる。マッピングは、メモリ構成要素の１つ以上の欠陥メモリ構成要素に関連付けられたビットの１つ以上を、メモリ構成要素の１つ以上の他のメモリ構成要素にルーティングすることに基づいて判定することができる。コントローラはまた、マッピングに従って記憶されたビットに基づいて、発光デバイスを駆動して光を放出することができる。

Description

本発明は、画素内メモリディスプレイの欠陥メモリのための補正に関する。
（関連出願の相互参照）
本出願は、２０１８年９月１７日に出願された「Ｃｏｒｒｅｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｄｅｆｅｃｔｉｖｅ Ｍｅｍｏｒｙ ｏｆ ａ Ｍｅｍｏｒｙ ｉｎ−Ｐｉｘｅｌ Ｄｉｓｐｌａｙ」と題する米国仮特許出願第Ｎｏ．６２／７３２，３２１号の利益を主張するものであり、全ての目的のために、その全体が参照により本明細書に組み込まれる。

本明細書に開示される特定の実施形態の要約を以下に示す。これらの態様が、これらの特定の実施形態の概要を読者に提供するためだけに提示され、これらの態様が、この開示の範囲を限定するものではないことを理解されたい。実際に、本開示は、以下に記載されない種々の態様を包含し得る。

画素内メモリ電子ディスプレイの欠陥メモリ回路によって生じる視覚的アーチファクトを低減するための方法及びシステムは、莫大な価値を提供することができる。本明細書に記載される技術は、画素を駆動して光を放出するために使用される前に、画素内メモリ電子ディスプレイのメモリ内に画像データをどのように記憶するかを調整するための様々な再ルーティングスキームを提供することができる。すなわち、画像データは、それぞれの画素を駆動するために使用される前に、画素内メモリ内のデータ値として最初に記憶されてもよい。これを念頭に置いて、画素内メモリのメモリ構成要素がアクセス不可能である（例えば、欠陥である）ことに応じて、他のメモリ回路を使用して欠陥メモリ構成要素の影響を低減することができる。例えば、欠陥メモリ回路に対応するメモリ構成要素は、画素内メモリのバックアップメモリ構成要素などの別のメモリ構成要素によって置き換えられてもよく、画像データは、置換メモリ構成要素を介してそれぞれの画素に再ルーティングされてもよい。

場合によっては、画素データは、データのそれぞれのビットとしてメモリ構成要素に記憶されてもよい。このようにして、メモリ構成要素ごとに１ビットを記憶することができる。各メモリ構成要素は１ビットを記憶するので、メモリ構成要素のいずれかが欠陥である場合、置換メモリ構成要素は、性能の観察可能な損失なしに、欠陥メモリ構成要素の代用ビット記憶装置として機能することができる。例えば、画素の最下位ビットのメモリ構成要素を欠陥メモリ構成要素にマッピングして、欠陥メモリ構成要素を置き換えることができ、それにより、欠陥メモリ構成要素の効果を低減することができる。他の実施形態では、予備のメモリ構成要素を使用して欠陥メモリ構成要素を置き換えることができ、それにより、欠陥メモリ構成要素を介して画像データを表示するための画素の不能が原因による視覚的アーチファクトの出現を低減することができる。

したがって、本開示は、メモリを含む１つ以上の画素を有する電子ディスプレイ、すなわち画素内メモリ電子ディスプレイ、及び電子ディスプレイの欠陥メモリに基づいて１つ以上の画素の画像データを再ルーティングするための技術を説明する。再ルーティングを含めることにより、画素内メモリ電子ディスプレイ内に欠陥メモリが残っていながらも、画素内メモリ電子ディスプレイの使用を可能にすることができる。このようにして、再ルーティングは、画素内メモリ電子ディスプレイの欠陥メモリによって生じる視覚的アーチファクトを低減又は排除することができる。

以下の「発明を実施するための形態」を読了し、かつ以下の図面を参照することにより、本開示の様々な態様を、より良好に理解することができる。

一実施形態に係る、電子デバイスの概略ブロック図である。 一実施形態に係る、図１の電子デバイスの一実施形態を表すフィットネスバンドの斜視図である。 一実施形態に係る、図１の電子デバイスの一実施形態を表すスレートの正面図である。 一実施形態に係る、図１の電子デバイスの一実施形態を表すノートブックコンピュータの正面図である。 一実施形態に係る、図１の電子デバイスのディスプレイシステムのブロック図である。 一実施形態に係る、パルス幅発光スキームに従って光を放出する図５のディスプレイシステムの画素の一実施形態のブロック図である。 一実施形態に係る、図６の例示的なメモリ回路の回路図である。 一実施形態に係る、予備のビットストアを含む図６のメモリ回路の図表示である。 一実施形態に係る、欠陥ビットストアを有する図６のメモリ回路の図表示である。 一実施形態に係る、欠陥ビットストアから予備のビットストアへデータを再ルーティングするための、再ルーティング技術を実装する図６のメモリ回路の図表示である。 一実施形態に係る、図６のメモリ回路の第１の実施形態に関連付けられた図８Ｃの図表示のブロック図である。 一実施形態に係る、図６のメモリ回路の別の図表示である。 一実施形態に係る、欠陥ビットストアを有する図６のメモリ回路の図表示である。 一実施形態に係る、欠陥ビットストアから既存の最下位ビットにデータを再ルーティングするための、再ルーティング技術を実装する図６のメモリ回路の図表示である。 一実施形態に係る、図６のメモリ回路に関連付けられた図１０Ｃの図表示のブロック図である。 一実施形態に係る、予備のビットストアを含む、図６のメモリ回路の第３の図表示である。 一実施形態に係る、第１の欠陥ビットストア及び第２の欠陥ビットストアを有する図６のメモリ回路の図表示である。 一実施形態に係る、第１の欠陥ビットストアのデータを予備のビットストアに再ルーティングし、かつ、最下位ビットに対応するビットストアに第２の欠陥ビットストアのデータを再ルーティングするための再ルーティング技術を実装する、図６のメモリ回路の図表示である。 一実施形態に係る、画素内メモリ電子ディスプレイの欠陥ビットストアのマップを生成するための方法のフローチャートである。 一実施形態に係る、欠陥ビットストアのマップに従って、画素内メモリ電子ディスプレイを介して画像を表示する方法のフローチャートである。

以下において、１つ以上の特定の実施形態を説明する。これらの実施形態の簡潔な説明を提供するために、本明細書には実際の実施態様の全ての特徴は示されていない。いずれの工学プロジェクト又は設計プロジェクトの場合とも同様に、いずれのそのような実際的な実装の開発に際しても、実装ごとに異なり得る、システム関連及びビジネス関連の制約の準拠などの、開発者の具体的な目的を達成するために、実装に固有の多数の決定が行われることを理解するべきである。更には、そのような開発努力は、複雑で時間を要する場合もあるが、それにもかかわらず、本開示の利益を有する当業者にとっては、設計、製作、及び製造の慣例的な仕事であることを理解するべきである。

本開示の様々な実施形態の要素を紹介するときに、冠詞「ａ」、「ａｎ」、及び「ｔｈｅ」は、１つ以上の要素があることを意味する。用語「を備える、を含む（comprising）」、「を含む（including）」、及び「を有する（having）」は、包括的であることを意図し、列挙した要素以外の付加的な要素がある可能性があることを意味する。更に、本開示の「一実施形態」又は「実施形態」の参照は、列挙した特徴を組み込む追加の実施形態の存在を除外するように解釈されることを意図したものではないことを理解されたい。

本開示は、概して、電子ディスプレイの画素内にメモリを実装するための技術に関し、より具体的には、欠陥メモリ回路の補正技術に関する。電子ディスプレイは、携帯電話からコンピュータ、テレビ、自動車のダッシュボードなどにわたる多くの電子デバイスに搭載されている。電子ディスプレイは、個々の画素サイズを減少させることによってますます高い解像度を達成しているが、同じ画像でもより高い電子ディスプレイ解像度で通信するにはより多くの画像データを使用するので、こうした高い解像度は、が画像の提示のために処理回路から画素アレイへ画像データを通信するのに使用される帯域幅を増加させることがある。

これを補正するために、メモリは、例えば、電子ディスプレイの画素内といったように、電子ディスプレイ内に含まれてもよく、これにより、電子ディスプレイは、画素を介して描画されることになる画像データを記憶するフレームバッファへの依存を低減することができる。画素にメモリを有することにより、電子ディスプレイの設計の複雑さを低減することができるだけでなく、電子ディスプレイの画素アレイに同時に送信される画像データが少ないので、電子ディスプレイをより簡単に設計することができる。しかしながら、画素内メモリの使用は、特定の画素のメモリ構成要素が欠陥、破損、又はアクセス不可能になることにより、知覚可能な視覚的アーチファクトのリスクを増大させることがある。したがって、本開示の実施形態は、画素内メモリ電子ディスプレイの欠陥メモリ回路の影響を最小限にするための補正技術に関する。

画素内メモリ電子ディスプレイは、複数の画素、及び、画素を駆動するための画像データを使用する前に画像データを一時的に記憶する複数のメモリ回路を含むことができる。画素内にメモリを含むことは、画素がそれぞれのメモリに画像データを記憶することができるので、表示のための画素アレイへの画像データの送信帯域幅を低減することができる。このようにして、画素が、画像データを表示する前に自身の画像データを記憶する独自のメモリを有することから、画素の外部に画像データを一時的に記憶するフレームバッファへの依存が低減される。

メモリは、発光ダイオード（ＬＥＤ）を含む画素回路内に実装することができる。有機発光ダイオード（organic light-emitting diode、ＯＬＥＤ）は、画素に見られ得る１つの種類の発光デバイスを表すが、他の種類のＬＥＤ、又は他の発光、若しくは変調構成要素、例えば、液晶ディスプレイ（liquid crystal display、ＬＣＤ）、プラズマディスプレイパネル、ドットマトリックスディスプレイをサポートする構成要素などを、発光デバイスとして画素回路で使用してもよい。

欠陥のあるメモリ回路を回避するために再ルーティング技術を使用し、ＬＥＤ（例えば、ＯＬＥＤ）ディスプレイなどの発光型構成要素からの光の放出を通して、又は反射型液晶（liquid-crystal on silicon、ＬＣＯＳ）デバイス若しくはデジタルマイクロミラー（digital micro-mirror、ＤＭＤ）デバイスなどの光変調構成要素からの光の放出を通して画像を表示する画素内メモリディスプレイを含むことができる、好適な電子デバイスの一般的な説明、及び、対応する回路が、本開示において提供される。様々な電子デバイス、電子ディスプレイ、及び電子ディスプレイ技術を使用して、本明細書に記載される技術を実施することができることを理解されたい。好適な電子デバイスの一例が図１（例えば、電子デバイス１０）に示されており、とりわけ、処理コア複合体１２などのプロセッサ（単数又は複数）、記憶装置（単数又は複数）１４、通信インタフェース（単数又は複数）１６、電子ディスプレイ１８、入力構造体２０、及び電源２２を含んでもよい。図１に示すブロックは、それぞれ、ハードウェア、ソフトウェア、又はハードウェア及びソフトウェアの両方の組み合わせを表すことができる。電子デバイス１０は、より多い又はより少ない要素を含んでもよい。図１は、電子デバイス１０の特定の実装の一例を単に提供することを理解されたい。

電子デバイス１０の処理コア複合体１２は、電子ディスプレイ１８上に表示するための画像データを生成及び処理することを含む様々なデータ処理動作を、記憶装置（単数又は複数）１４と組み合わせて実行することができる。例えば、処理コア複合体１２によって実行される命令は、記憶装置（単数又は複数）１４上に記憶されてもよい。記憶装置（単数又は複数）１４は、揮発性メモリ、不揮発性メモリ、又はこれらの組み合わせを含んでもよい。例として、記憶装置（単数又は複数）１４は、ランダムアクセスメモリ、読み出し専用メモリ、フラッシュメモリ、ハードドライブなどを含んでもよい。

電子デバイス１０は、通信インタフェース１６を使用して、様々な他の電子デバイス又は要素と通信してもよい。通信インタフェース（単数又は複数）１６は、入出力（Ｉ／Ｏ）インタフェース及び／又はネットワークインタフェースを含んでもよい。そのようなネットワークインタフェースには、Ｂｌｕｅｔｏｏｔｈなどのパーソナルエリアネットワーク（personal area network、ＰＡＮ）用、ローカルエリアネットワーク（local area network、ＬＡＮ）用、若しくはＷｉ−Ｆｉなどの無線ローカルエリアネットワーク（wireless local area network、ＷＬＡＮ）用、及び／又はセルラネットワークなどの広域ネットワーク（wide area network、ＷＡＮ）用のものが含まれてもよい。

発光型構成要素（例えば、ＬＥＤ、ＯＬＥＤ）を含む画素を使用して、電子ディスプレイ１８は、処理コア複合体１２によって生成された画像を表示することができる。電子ディスプレイ１８は、ユーザが、電子ディスプレイ１８上に見えるユーザインタフェースと対話するためのタッチスクリーン機能を含むことができる。入力構造体２０もまた、ユーザが電子デバイス１０と対話することを可能にし得る。いくつかの実施例では、入力構造体２０は、ボリュームボタン又はハードウェアキーパッドを含み得るハードウェアボタンを表してもよい。電源２２は、電子デバイス１０の任意の好適な電源を含んでもよい。これは、電子デバイス１０内のバッテリ、及び／又は電力コンセントから交流（ＡＣ）電力を受容する電力変換装置を含んでもよい。

理解され得るように、電子デバイス１０は、いくつかの異なる形態をとることができる。図２に示すように、電子デバイス１０は、ウォッチ３０の形態をとることができる。説明の目的で、ウォッチ３０は、アップル社から入手可能な任意のＡｐｐｌｅ Ｗａｔｃｈ（登録商標）モデルであってもよい。ウォッチ３０は、ウォッチ３０の電子デバイス１０要素を収容するエンクロージャ３２を含んでもよい。ストラップ３４により、ウォッチ３０を腕又は手首に着用することができる。電子ディスプレイ１８は、ウォッチ３０の動作に関する情報、例えば時間を表示することができる。入力構造体２０により、ウォッチ３０を着用している人物は、電子ディスプレイ１８上のグラフィカルユーザインタフェース（graphical user interface、ＧＵＩ）をナビゲートすることができる。

電子デバイス１０はまた、図３に示すように、タブレット装置４０の形態をとることができる。説明の目的で、タブレット装置４０は、アップル社から入手可能な任意のｉＰａｄ（登録商標）モデルであってもよい。タブレット装置４０のサイズに依存して、タブレット装置４０は、携帯電話などのハンドヘルド装置として機能し得る。タブレット装置４０は、入力構造体２０が通して突出し得るエンクロージャ４２を含む。特定の実施例では、入力構造体２０は、ハードウェアキーパッド（図示せず）を含んでもよい。エンクロージャ４２はまた、電子ディスプレイ１８を握持し得る。入力構造体２０により、ユーザはタブレット装置４０のＧＵＩと対話することができる。例えば、入力構造体２０により、ユーザは、ショートメッセージサービス（Short Message Service、ＳＭＳ）テキストメッセージ、リッチ通信サービス（Rich Communications Service、ＲＣＳ）テキストメッセージをタイプすること、又は電話をかけることができる。スピーカ４４は、受信したオーディオ信号を出力することができ、マイクロフォン４６は、ユーザの音声をキャプチャすることができる。タブレット装置４０はまた、タブレット装置４０が別の電子デバイスへの有線接続を介して接続することを可能にする通信インタフェース１６を含んでもよい。

コンピュータ４８は、電子デバイス１０がとり得る別の形態を表す。説明の目的で、タブレット装置４０は、アップル社から入手可能な任意のＭａｃＢｏｏｋ（登録商標）であってもよい。電子デバイス１０はまた、デスクトップコンピュータを含む任意の他のコンピュータの形態をとることができることを理解されたい。図４に示すコンピュータ４８は、電子ディスプレイ１８と、キーボード及びトラックパッドを含む入力構造体２０とを含む。コンピュータ４８の通信インタフェース１６は、例えば、ユニバーサルサービスバス（ＵＳＢ）接続を含み得る。

いずれの場合も、上述のように、電子デバイス１０を動作させて、その電子ディスプレイ１８上に画像を表示することによって情報を通信することは、一般に電力を消費する。更に、上述のように、電子デバイス１０は、多くの場合、有限量の電気エネルギを蓄積する。したがって、電力消費効率の向上を促進するために、いくつかの実施形態では、電子デバイス１０は、画像を表示する際の外部フレームバッファの使用を低減又は排除し、したがって、画像を表示する際にフレームバッファを使用することによって消費される電力を低減し、及び／又は電子ディスプレイ１８に受信される画像データの帯域幅を低減する方法として画素内メモリを実装する電子ディスプレイ１８を含み得る。場合によっては、内部フレームバッファ（例えば、電子ディスプレイ１８のディスプレイドライバ集積回路などの電子ディスプレイ１８内に位置する）は、画素内メモリ技術の代わりに、又は画素内メモリ技術に加えて使用されてもよい。画素内メモリ又は関連技術を実装することにより、電子ディスプレイ１８は、より小さい帯域幅の画像データを用いてプログラムされてもよく、電力消費の節約を更に可能にする。更に、画素内又はオンボードフレームバッファ内のメモリを使用する電子ディスプレイ１８は、画素内のメモリなし又はオンボードフレームバッファなしの電子ディスプレイ１８よりも複雑でない設計を有することができる。これらの利点は、新しい画像データがメモリに書き込まれるまで、画素がメモリに送信されたデータを保持するために実現され得る。

同様に、画像データの部分は、電子ディスプレイ１８に関連付けられた画素のサブセットをプログラムすることができる。表示されることになる画像は、典型的には数値データ又は画像データに変換され、その結果、電子ディスプレイ１８の構成要素によって画像が解釈可能となる。このようにして、画像データ自体は小さな「画素」部分に分割することができ、各部分は、電子ディスプレイ１８の画素部分、又は電子ディスプレイ１８に対応するディスプレイパネルの画素部分に対応することができる。いくつかの実施形態では、画像データは、赤、緑、青の光の組み合わせによって表され、単一の色を有するように見える１つの画素は、実際には、それぞれ、赤、緑、及び青の光をある割合で放出して単一の色を作り出す３つのサブ画素である。このようにして、赤−緑−青の光の組み合わせを定量化する数値又は画像データは、それらの特定のサブ画素に関する画像データの色のルミナンス強度（例えば、輝度）を関連付けるデジタルルミナンスレベル又はグレイレベルに対応することができる。

理解されるように、画像内のグレイレベルの数は、通常、特定の電子ディスプレイ１８内のグレイレベルを表すために使用されるビット数に依存し、２^Nと表され、Ｎはグレイレベルを表すために使用されるビット数に対応する。例として、電子ディスプレイ１８がグレイレベルを表すために８ビットを使用する実施形態では、グレイレベルは、黒又は無光の場合の０から、最大光及び／又は全光の場合の２５５までの範囲であり、合計で２５６の潜在的なグレイレベルがある。同様に、６ビットを使用する電子ディスプレイ１８は、各サブ画素のルミナンス強度を表すために６４グレイレベルを使用することができる。

電子ディスプレイ１８の画素内にメモリを有することにより、画像データを第２の色に関連付けられた追加のサブ画素に同時に送信する必要なしに、画像データを１つの色に関連付けられたサブ画素に送信することが可能になる。本開示の目的のために、サブ画素は、赤−緑−青の色チャネルに関して論じられ、色チャネルは単一の色のグレイレベルを含む画像データのレイヤであり、追加の色チャネルと組み合わされると真の又は所望の色の画像が作成され、色チャネルの画像データは、色チャネルのサブ画素に送信された画像データに対応する。しかし、青−緑−赤、シアン−マゼンタ−黄、及び／又はシアン−マゼンタ−黄−黒など、色チャネル及び／又はサブ画素の任意の組み合わせを使用してもよいことを理解されたい。

図５は、画素内メモリを実装しない電子ディスプレイ１８に関連付けられたディスプレイシステム５０、及び、画素内メモリを実装する電子ディスプレイ１８に関連付けられたディスプレイシステム５２のブロック図であり、それぞれが電子デバイス１０に実装され得る。ディスプレイシステム５０は、画像データ５６を受信するためのタイミングコントローラ５４と、フレームバッファ５８と、通信リンク６４を介してタイミングコントローラ５４に通信可能に結合された行ドライバ６０及び列ドライバ６２と、列ドライバ６２及び行ドライバ６０から制御信号を受信して、電子ディスプレイ１８上に画像を作成する画素アレイ６６と、を含む。更に、ディスプレイシステム５２は、画像データ５６を受信するためのタイミングコントローラ５４と、通信リンク６８を介してタイミングコントローラ５４に通信可能に結合された行ドライバ６０及び列ドライバ６２と、列ドライバ６２及び行ドライバ６０から制御信号を受信して、電子ディスプレイ１８上に画像を作成する画素内メモリ技術を実装する画素アレイ６９と、を含む。

画像を表示する準備において、ディスプレイシステム５０は、タイミングコントローラ５４において画像データ５６を受信してもよい。タイミングコントローラ５４は、画像データ５６を受信及び使用してクロック信号及び制御信号を判定し、列ドライバ６２及び行ドライバ６０を介する、画像データ５６の画素アレイ６６への供給を制御することができる。加えて又は代わりに、いくつかの実施形態では、画像データ５６は、フレームバッファ５８によって受信される。

いずれの場合も、フレームバッファ５８は、列ドライバ６２及び／又は行ドライバ６０に出力される前に画像データ５６を記憶するためのタイミングコントローラ５４の外部記憶装置として機能することができる。タイミングコントローラ５４は、通信リンク６４を介して、フレームバッファ５８から列ドライバ６２及び／又は行ドライバ６０に画像データ５６を送信することができる。

いくつかの実施形態では、通信リンク６４は、全てのチャネルに関連付けられた画像データ５６、例えば、赤のチャネル、緑のチャネル、及び青のチャネルに関連付けられた画像データ５６を、行ドライバ６０及び／又は列ドライバ６２に同時に送信するのに十分な大きさである（例えば、画像データの送信帯域幅によって決定される）。このようにして、通信リンク６４は、赤色チャネル、緑色チャネル、及び青色チャネルの画素アレイ６６のそれぞれの画素に関連付けられた画像データ５６を通信する。列ドライバ６２及び行ドライバ６０は、画像データ５６に基づく制御信号を画素アレイ６６に送信することができる。制御信号に応じて、画素アレイ６６は、画像を通信するために、グレイレベル（例えば、０〜２５５）を通して示されるように、様々な光度又は輝度レベルで光を放出する。

ディスプレイシステム５２は、タイミングコントローラ５４において画像データ５６を受信する。タイミングコントローラ５４は、画像データ５６を使用して、画像データ５６を画素内メモリ画素アレイ６９に供給するために使用されるクロック信号を決定することができる。タイミングコントローラ５４は、画像データ５６を行ドライバ６０及び／又は列ドライバ６２に送信して、画像データ５６に関連付けられたデジタルデータ信号を用いて画素アレイ６９のメモリをプログラムし、デジタルデータ信号は画素アレイ６９の画素の発光輝度／グレイレベルを示す。

画素内メモリシステム及び方法を実装することにより、画素内メモリ技術がフレームバッファ５８内のデータの記憶及び取得をバイパスできるので、電子デバイス１０の電力消費を減少させることができる。いくつかの実施形態では、画素内メモリ回路は、提示された画像間で変化しないデータを保持することができ、したがって、画素データ読み込みサイクルの全体数を低減することができるため、電力消費を更に低減することができる。図６は、メモリ７８、ドライバ８０、電流源１０２、ＬＥＤ１０３、スイッチ１０４（例えば、スイッチング回路）、コンパレータ１３２（例えば、比較回路）、及びカウンタ１３０（例えばカウント回路）を含む、サブ画素７２の一例のブロック図である。ドライバ８０は、電流源１０２及びスイッチ１０４を含み得る。サブ画素７２は、画像データ９８、グレイレベルクロック１３４、共通電圧１１０、第１の基準電圧１１２、第２の基準電圧１１４、及びデータクロック１１６を含む様々な信号を、サブ画素７２の外部回路から受信する。図示したサブ画素７２は、単に例示することを意図しているに過ぎず、限定するものではないことを理解されたい。例えば、メモリ７８は、８ビットレジスタとして本明細書に記載されるが、任意の好適な数のビットを記憶する任意の好適なメモリ回路を使用してもよいことを理解されたい。また、スイッチ１０４、カウンタ１３０、及び／又はコンパレータ１３２などの構成要素は、本明細書に記載される同様の又は同じ機能を提供する様々な好適な形態をとり得ることも理解されたい。いくつかの実施形態では、タイミングコントローラ５４又は本明細書に記載される方法を実行する他の好適なコントローラ回路は、サブ画素７２の一部であってもよい。

図示されたサブ画素７２は、パルス幅発光スキームに従って発光することができる。画像データ９８は、記憶のために、例えば、列ドライバ６２からメモリ７８に送信する。加えて又は代わりに、画像データ９８、画像データ５６、又は任意の好適な画像データは、記憶のためにメモリ７８に送信されてもよい。いくつかの実施形態では、画像データ９８は、データクロック１１６によって、例えば、データクロック１１６の立ち上がりエッジでメモリ７８にクロックインされてもよい。サブ画素７２に通信される画像データ９８は、それぞれのサブ画素７２が光を放出する所望のグレイレベルに対応し得る。

メモリ７８に記憶された画像データ９８を使用して、コンパレータ１３２は、カウンタ１３０によって生成されたビットのシーケンスによって表される現在の数が、メモリ７８内の画像データ９８以下であるかどうかを判定する。換言すれば、カウンタ１３０は、画像データ９８によって示される数（例えば、数値グレイレベル）までカウントし、カウンタ１３０によって表される数が、条件（例えば、画像データ９８によって示される数以下）を満たしたことに応じて、コンパレータ１３２は、スイッチ１０４を閉じる制御信号（ＭＴＣＨ）を出力する。条件が満たされない場合、コンパレータ１３２は制御信号を出力せず、スイッチ１０４を開く。加えて又は代わりに、コンパレータ１３２は、非アクティブ化制御信号を有効化して、スイッチ１０４を開くことも可能である。例えば、メモリ７８が、数１８１に対応する１０１１０１０１のバイナリシーケンスを記憶する場合、コンパレータ１３２は、カウンタ１３０が数１８１までカウントしたかどうかをチェックすることができ、カウンタ１３０が数１８１を超えると、コンパレータ１３２は、スイッチ１０４を開く制御信号（ＭＴＣＨ）を送信して、ＬＥＤ１０３が光を放出するのを防止する。

スイッチ１０４が閉じると、共通電圧１１０と第１の基準電圧１１２との間に電気的接続が作成される。これにより、電流源１０２からの電流がＬＥＤ１０３を通って送信され、サブ画素７２から光が放出される。したがって、サブ画素７２の発光期間は、画像データ９８によって示される数を変更することにより、サブ画素７２から放出された知覚光を制御するために変更することができる。加えて又は代わりに、いくつかの実施形態では、第２の基準電圧１１４は、ＬＥＤ１０３から放出される光を制御するために使用される全体的な電流値を変更するために含まれる。例えば、第２の基準電圧１１４は、より低い電流値を使用してＬＥＤ１０３から光を放出させることができるように、電流変化に対するＬＥＤ１０３の感度を高めることができる。

カウンタ１３０は、最小値から最大値までカウントし、グレイレベルクロック１３４に基づいて範囲をインクリメントする。したがって、グレイレベルクロック１３４の期間は、グレイレベルのインクリメント間の時間差を生じさせ得る。サブ画素７２は、パルス幅発光スキームに従うことができる。パルス幅発光スキームに従うサブ画素７２からの光の放出の表現が、グラフ１３６に示されている。グラフ１３６は、実際の発光期間１３８、及び全発光期間１４０を含み、実際の発光期間１３８の持続時間は、カウンタ１３０からの画像データ９８の値に基づくことができる。全発光期間１４０は、発光の全長、したがって、サブ画素７２から放出され得る光の最大輝度に対応する。コンパレータ１３２により、実際の発光期間１３８の持続時間の発光が可能となり、このようにして、サブ画素７２は、様々な知覚輝度の光を放出することができる。

図６に記載されるように、画素内メモリ技術及びコンパレータを使用することにより、行ドライバがパルス幅発光スキームを生成することが可能になり得る。図７は、コンパレータ１７０、メモリ回路１７２、及びメモリ回路１７４を含むサブ画素７２の一実施形態の部分１６８のブロック図である。サブ画素７２は、例示することを意図するものであり、限定するものではないことを理解されたい。例えば、メモリ回路１７４は、ＬＥＤドライバ回路、及びサブ画素７２の発光回路に結合されているものとして示されているが、メモリ回路１７４は、任意の好適な発光回路及び／又は駆動回路に結合してもよい。

図示されたサブ画素７２では、サイズＮビット（例えば画像データ９８）の画像データ（データ）が、前述のような同様のプロセスに従って、メモリ回路１７２に受信される。すなわち、行ドライバ６０が動作して、それぞれの制御信号（ｗｒｉｔｅ＿ｅｎ）がそれぞれのトランジスタ１７６をアクティブ化し、画像データをビットストア１７８に送信することが可能になる。図示したように、ビットストア１７８は、ビット値（ここで、これらビットのグループがグレイレベルを表す）を示す送信電圧値を、次の電圧値が送信されてラッチする（例えば、記憶装置）までラッチするために、メモリセル（例えば、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）セル）において使用される、インバータ対である。しかしながら、ビットを示す電圧を記憶するために、様々な構成要素が使用され得ることを理解されたい。

いくつかの実施形態では、行ドライバ６０は、列ドライバ６２と協働して動作し、トランジスタ１７６の１つ以上を同時にアクティブにすることによって、画像データに関連付けられた全てのビットをビットストア１７８に並列送信させる。追加的に又は代わりに、行ドライバ６０は、各トランジスタ１７６を選択的にアクティブにすることによって、例えば、トランジスタ１７６Ａを選択的にアクティブにして画像データの最下位ビットを送信させることによって、ビットストア１７８Ａにビットをロードして、画像データをビット単位で送信させることができる。

画像データに対応するグレイレベルのビットがビットストア１７８記憶された後、コンパレータ１７０は、記憶されたビットをカウンタ１３０から送信されたビットと比較する。リマインダとして、パルス幅発光スキームでは、カウンタ１３０は、グレイレベルクロック１３４の立ち上がりエッジなどで最大グレイレベルまでインクリメントし、カウンタ１３０が、画像データの記憶されたビットによって表される数に等しい、及び／又はそれを超える数（例えば、カウンタ１３０から出力されるビットによって表される）までカウントするまで、サブ画素７２から発光する。したがって、コンパレータ１７０は、全ての受信されたビットを、記憶されたグレイレベルがカウンタ１３０から送信されたカウントに等しいかどうかを示す単一のビットに圧縮することを、実行することができる。このようにして、コンパレータ１７０は、全てのビットが一致しない限り、コンパレータ１７０からの出力が論理ロー（例えば、「０」）値である単一ビットに対してビット単位のＸＮＯＲ圧縮を実行する。全てのビットが一致する場合、コンパレータ１７０は論理ハイ値を出力する。コンパレータ１７０からの出力は、メモリ回路１７４に記憶され、値は、行ドライバ６０がコンパレータ１７０の出力をドライバ及び発光回路（例えば、ＬＥＤ、ＯＬＥＤ）に送信させて前述のように発光を駆動するまで、ビットストア１８０に保持される。行ドライバ６０は、制御信号（ｅｍｉｔ＿ｅｎ、及びｅｍｉｔ＿ｅｎｂ）によって２つのトランジスタをアクティブにし、ビットストア１８０に記憶された出力を送信することができる。ＣＮＴ＿ｂ［Ｘ］は、ＣＮＴ［Ｘ］の逆数に対応し得ること、及びｅｍｉｔ＿ｅｎｂは、ｅｍｉｔ＿ｅｎの逆数に対応することに留意されたい。

いくつかの実施形態では、カウンタ１３０がデクリメントすることがあり、コンパレータ１７０は、全てのビットが一致する場合に論理ロー値を出力することができ、又はそれらの任意の組み合わせがあることを理解されたい。換言すれば、様々な有効な実施形態は、記載された画素内メモリ技術を適用することができる。更に、任意選択のトランジスタ１８２がサブ画素７２の部分１６８に含まれて、コンパレータ１７０の共通出力（例えば、ＭＴＣＨ）ノードをプリチャージすることから省電力効果を提供することができる。いくつかの実施形態では、カウンタ１３０からの出力がサブ画素７２に送信されるように、カウント回路（カウンタ）１３０は、行ドライバ６０又は任意の好適な構成要素内に配置されてもよいことに留意されたい。

上述したように、サブ画素７２のメモリ回路は、パルス幅発光スキームを提供するように動作し、ビットストア１７８に記憶されたビットによって表されるグレイレベルに従って発光を可能にする。ビットストア１７８が製造後に欠陥となった場合には、個々のビットストア１７８を修復するための容易な又は便利な方法（例えば、ビットストア１７８を直接置き換える）が存在し得ず、したがって、再ルーティング技術が非常に望ましい。

これらの再ルーティング技術の説明を助けるために、図８Ａ〜８Ｃ、図１０Ａ〜１０Ｃ、及び図１２Ａ〜１２Ｃはそれぞれ、８つのビットストア１７８を有する例示的な８ビットメモリの図表示を示す。図８Ａ〜図８Ｃは、欠陥ビットストア１７８に送信されたデータが、どのようにして予備のビットストア１７８に再ルーティングされ得るかを示す。図１０Ａ〜図１０Ｃは、欠陥ビットストア１７８に送信されたデータが、どのようにして最下位ビット（例えば、ビット０）に対応するビットストア１７８に再ルーティングされ得るかを示す。更に、図１２Ａ〜図１２Ｃは、欠陥ビットストア欠陥ビットストア１７８に送信された２ビットのデータが、どのようにして予備のビットストア１７８に再ルーティングされ、最下位ビットに対応するビットストア１７８に再ルーティングされ得るかを示す。これらの様々な図のシーケンスは、サブ画素７２に再ルーティング技術を適用する際の柔軟性を示す。

上述したように、図８Ａは、サブ画素７２に送信された８ビットの画像データを記憶するための予備のビットストア１７８Ｓ及び追加のビットストア１７８Ａ〜１７８Ｈを含む、メモリ回路１７２の第１の実施形態メモリ回路１７２Ａの図表示である。ビットストア１７８Ａは、送信された画像データの最下位ビット（ＬＳＢ）に対応する一方で、ビットストア１７８Ｈは、送信された画像データの最上位ビット（ＭＳＢ）に対応する。予備のビットストア１７８Ｓは、ビットストア１７８Ａ〜１７８Ｈが欠陥であることが判明した場合に使用されるが、メモリ回路１７２Ａの各メモリ構成要素が動作しているときには使用されない、専用の予備のビットストアとしてメモリ回路１７２内に含まれてもよい。したがって、スペアビットストア１７８Ｓは、メモリ回路１７２Ａ内の他のメモリ構成要素に対応するビットの位置関連性からは独立しているが、これは、任意のビットストアに対する任意のデータが、代わりに予備のビットストア１７８Ｓにルーティングされてもよいためである。

図８Ｂは、欠陥ビットストア１７８Ｈを有するメモリ回路１７２Ａの図表示である。ビットストア１７８Ｈが欠陥であることが判明した場合、マッピングを使用して、欠陥ビットストア１７８Ｈに送信されるビットを、欠陥ビットストア１７８Ｈから予備のビットストア１７８Ｓに再ルーティングすることができる。

再ルーティングの効果を説明するために、図８Ｃでは、欠陥ビットストア１７８Ｈから予備のビットストア１７８Ｓにデータを再ルーティングするための、再ルーティング技術を実装するメモリ回路１７２Ａの図表示を行う。いくつかの実施形態では、欠陥ビットストア１７８Ｈに送信される最上位ビットは、予備のビットストア１７８Ｓに記憶されるように再ルーティングされる。この再ルーティングは、ビットストア１７８Ａが最下位ビット（例えば、ビット０）を受信し続け、ビットストア１７８Ｂが最下位から２番目のビット（例えば、ビット１）を受信するなどのように、元々のビットストアへの他のビットのルーティングを維持しながら行われてもよい。ビットを予備のビットストア１７８Ｓに再ルーティングした後、欠陥ビットストア１７８Ｈは使用されず、画像データに関連付けられたビットにルーティングされない。メモリ回路１７２Ａは、８つのビットストア１７８及び１つの割り当てなしの予備のビットストア１７８Ｓを含むものとして示されているが、任意の好適な数のビットストア及び任意の好適な数の予備のビットストアをメモリ回路１７２に含めて、本開示の利点を提供することができることを理解されたい。

本明細書に記載される再ルーティング動作の説明を助けるために、図９は、ビットストア１７８Ａ〜Ｈ及び予備のビットストア１７８Ｓを含むメモリ回路１７２Ａを実装する画素内メモリディスプレイシステム５２のブロック図である。図示したように、ビットストア１７８Ｇは欠陥である。ビットストア１７８Ｇが欠陥であると判定したことに応じて、タイミングコントローラ５４は、欠陥ビットストア１７８Ｂに対するカウンタ１３０の出力を０（例えば、ＣＮＴ［Ｘ］＝０、及びＣＮＴ＿ｂ［Ｘ］＝０）に設定することによって、欠陥ビットストア１７８Ｇを予備ビットストア１７８Ｓに置き換えるように動作し、欠陥ビットストア１７８Ｇを効果的に無効にすることができる。欠陥ビットストア１７８Ｇに対するカウンタ１３０の出力は、欠陥ビットストア１７８Ｇに対応するデータ線に加えて、無効にされる。この無効化はまた、使用されないビットストア１７８Ｇがもはや電力を消費しないか、又は無視できる量の電力しか消費しないため、ディスプレイシステム５２の電力消費を低減するのに役立ち得る。冗長制御回路２００は、画像データルーティングの動作論理を管理することで行ドライバ６０及び列ドライバ６２を容易にするためのメモリ及び論理構成要素を含むことができる。このようにして、タイミングコントローラ５４は、マルチプレクサ２０２Ｓを介して、欠陥ビットストア１７８Ｇから予備のビットストア１７８Ｓへの画像データのルーティング又は再ルーティングを調停することができる。タイミングコントローラはまた、行ドライバ６０を動作させて、マルチプレクサ２０４Ｓを介してカウンタ１３０の出力（ＣＮＴ［Ｘ］）をビットストア１７８Ｇから予備のビットストア１７８Ｓに再ルーティングすることができる。冗長制御回路２００は、マルチプレクサ２０２及びマルチプレクサ２０４を選択的に制御することができる。行ドライバ６０及び列ドライバ６２は、タイミングコントローラ５４からの制御信号に基づいてビットを動作及び／又は再ルーティングすることができる。冗長制御回路２００、行ドライバ６０、及び列ドライバ６２との通信を介して、タイミングコントローラ５４は、ディスプレイシステム５２の欠陥ビットストア１７８のマップに基づいて、欠陥ビットストア１７８Ｇを予備のビットストア１７８Ｓに再ルーティングすることができる。いくつかの実施形態では、タイミングコントローラ５４は、追加の欠陥ビットストア１７８を、追加的に含まれる予備のビットストア１７８と置き換えるように動作することができる。タイミングコントローラ５４は、少なくとも部分的に、ビットストア１７８からの、サブ画素７２に関連付けられた内部デジタル論理及びアナログ駆動回路を使用するドライバ８０への出力画像データを、ＬＥＤ１０３から光を放出させて、画像の提示を容易にすることができる。

図１０Ａは、サブ画素７２に送信された画像データの８ビットを記憶するために使用されるビットストア１７８Ａ〜１７８Ｈを含む、メモリ回路１７２の第２の実施形態メモリ回路１７２Ｂの図表示である。ビットストア１７８Ａは、送信された画像データの最下位ビット（ＬＳＢ）に対応する一方で、ビットストア１７８Ｈは、送信された画像データの最上位ビット（ＭＳＢ）に対応する。メモリ回路１７２Ｂは予備のビットストア１７８Ｓを含まず、このようにして、ビットストア１７８Ａ〜１７８Ｈに欠陥があることが判明した場合、欠陥ビットストア１７８のビットは、最下位ビットに対応するビットストア１７８、この例ではビットストア１７８Ａに再ルーティングされる。この特定の再ルーティングは、メモリ回路１７２に追加回路を導入せず、予備のビットストア１７８Ｓ再ルーティング技術と同様の方法で欠陥ビットストア１７８を補正することができるので、有用である。概念を詳細に述べると、サブ画素７２から放出される全体的な光に対する最下位ビットの寄与は小さく、放出される全体的な光に対しての寄与が大きい、より上位のビットに置き換えられてもよい。例えば、第１の８ビットの２進数「１００１１１１１」が、グレイレベルの１５９に対応する一方で、２進数「１００１１１１０」は、グレイレベルの１５８（最下位ビットの状態を変更することによって作成される）に対応し、かつ、２進数「０００１１１１１」は、グレイレベルの３１（最上位のビットの状態を変更することによって作成される）に対応するが、これは、最下位ビットに対応するビットストア１７８Ａを使用して最上位ビットに対応する欠陥ビットストア１７８Ｈを置き換える方が、発光に使用される最終グレイレベルで最上位ビットを未使用にしておくよりも、全体のグレイレベルに与える影響が小さいことを示す。

説明を助けるために、図１０Ｂでは、欠陥ビットストア１７８Ｈを含むメモリ回路１７２Ｂの図表示を行う。ビットストア１７８Ｈに欠陥があると判明した（例えば、製造後、顧客への出荷前に発見された）場合、マッピングを使用して、欠陥ビットストア１７８Ｈに送信されるビットを、欠陥ビットストア１７８Ｈから、送信された画像データの最下位ビットに対応するビットストア１７８Ａに、再ルーティングすることができる。

図１０Ｃは、欠陥ビットストア１７８Ｈから最下位ビット（例えば、ビット０）用のビットストア１７８Ａにデータを再ルーティングするための、再ルーティング技術を実装するメモリ回路１７２Ｂの図表示である。図示されるように、欠陥ビットストア１７８Ｈに送信される最上位ビット（例えば、ビット７）は、ビットストア１７８Ａに記憶されるように再ルーティングされる。この再ルーティングは、ビットストア１７８Ｂが最下位から２番目のビットを受信し続け、ビットストア１７８Ｃが３番目のビットを受信し続けるなどのように、元々のビットストアにルーティングされた（例えば、マップされた）他のビットを維持しながら行われてもよい。ビットをビットストア１７８Ａに再ルーティングした後、欠陥ビットストア１７８Ｈは、最上位ビット（例えば、ビット７）の代わりに、最下位ビット（例えば、ビット０）に再ルーティングされる。メモリ回路１７２Ｂは、８つのビットストアを含むものとして示されているが、任意の数のビットストアが含まれてもよく、任意の数の再ルーティングをメモリ回路１７２内で使用して、本開示の利点を提供することができることを理解されたい。

更に図示するために、図１１では、ビットストア１７８Ａ〜Ｈを含むメモリ回路１７２Ｂを実装する画素内メモリディスプレイシステム５２のブロック図を示す。図示したように、ビットストア１７８Ｃは欠陥である。ビットストア１７８Ｆが欠陥であると判定したことに応じて、タイミングコントローラ５４は、マルチプレクサ２０２Ａを介して、欠陥ビットストア１７８Ｆから最下位ビットストア１７８Ａへの画像データのルーティング又は再ルーティングを調停することができる。上述のように、冗長制御回路２００は、例えば、１つ以上のマルチプレクサ２０２及び／又はマルチプレクサ２０４を動作させることによって、画像データルーティングの動作論理を管理することで行ドライバ６０及び列ドライバ６２を容易にするためのメモリ及び論理構成要素を含むことができる。このようにして、欠陥ビットストア１７８Ｆに元々対応するビットが、発光に影響を与えることが可能となる一方で、ビットストア１７８Ａに元々対応する最下位ビットデータは、発光に影響を与えることが可能とならない（例えば、欠陥ビットストア１７８Ｆに再ルーティングされることによって）。

このＬＳＢ再ルーティングを実行するために、冗長制御回路２００は、マルチプレクサ２０２及びマルチプレクサ２０４を選択的に制御することができる。行ドライバ６０及び列ドライバ６２は、タイミングコントローラ５４から受信した制御信号に基づいて、信号を再ルーティングすることができる。冗長制御回路２００、行ドライバ６０、及び列ドライバ６２との通信を介して、タイミングコントローラ５４は、ディスプレイシステム５２に関連付けられた欠陥ビットストア１７８のマップに少なくとも部分的に基づいて、欠陥ビットストア１７８Ｆのデータをビットストア１７８Ａに再ルーティングすることができる。いくつかの実施形態では、タイミングコントローラ５４は、追加の欠陥ビットストア１７８に対応するビットを、再ルーティングでまだ使用されていない他のビットストア１７８に再ルーティングするように動作することができる。したがって、タイミングコントローラ５４は、特定のディスプレイシステム５２の実施形態に基づいて、再ルーティングを２回、３回、４回、又はそれより多く、実行してもよい。タイミングコントローラ５４は、サブ画素７２を動作させて、ビットストア１７８に記憶されたビットをドライバ８０に送信して、表示されることになる画像に対応するＬＥＤ１０３から光を放出することができる。

いくつかの実施形態では、予備のビットストア１７８及びＬＳＢ再ルーティング技術を組み合わせることができる。説明を助けるために、図１２Ａでは、予備のビットストア１７８Ｓ及びＬＳＢ再ルーティング技術の両方を使用して欠陥ビットストア１７８を補正する、メモリ回路１７２の第３の実施形態メモリ回路１７２Ｃの図表示を行う。メモリ回路１７２Ｃは、サブ画素７２に送信される８ビットの画像データを記憶するために使用される、ビットストア１７８Ａ〜１７８Ｈ及び予備のビットストア１７８Ｓを含む。ビットストア１７８Ａは、送信された画像データの最下位ビット（ＬＳＢ）に対応する一方で、ビットストア１７８Ｈは、送信された画像データの最上位ビット（ＭＳＢ）に対応する。この実施形態では、グレイレベル上の最も影響力の強い欠陥ビットストア１７８Ｈ（例えば、最上位ビット位置）は、予備のビットストア１７８Ｓによって置き換えられ、２番目に影響力の強い欠陥ビットストア１７８Ｃに対応するビットは、最下位ビット（又は、下位ビット）に対応するビットストア１７８Ａに再ルーティングされる。追加の欠陥ビットストア１７８が存在する場合、ＬＳＢ再ルーティングを繰り返して、各影響力の強いビットを、機能的な欠陥のないビットストア１７８に再ルーティングすることができる。この組み合わせ技術を介して、２つ以上の欠陥ビットストアによって生じる、表示された画像品質に対する知覚可能な影響が、最小化され、かつ／又は排除される。

図１２Ｂは、第１の欠陥ビットストア１７８Ｈ及び第２の欠陥ビットストア１７８Ｃを有するメモリ回路１７４Ｃの図表示である。複数のビットストア１７８が欠陥である場合（例えば、製造後、顧客への出荷前に発見された）、マッピングを使用して、欠陥ビットストア１７８に送信されるビットを、欠陥ビットストア１７８から、送信された画像データの最下位ビットに対応するビットストア１７８Ａ及び／又は予備のビットストア１７８Ｓに、再ルーティングすることができる。この実施形態では、１つの予備のビットストア１７８Ｓが含まれるが、いくつかの実施形態では、複数の予備のビットストア１７８Ｓが含まれてもよい。加えて、この実施形態では、１つのＬＳＢ再ルーティングが実行されるが、上述のように、複数のＬＳＢ再ルーティングが実行されてもよく、すなわち、最下位ビット及び最下位から２番目のビットが、欠陥ビットストア１７８Ｃ及び１７８Ｈを補正するために使用されてもよい。

図１２Ｃは、第１の欠陥ビットストア１７８Ｈのデータを予備のビットストア１７８Ｓに再ルーティングし、かつ、第２の欠陥ビットストア１７８Ｃのデータを最下位ビットに対応するビットストア１７８Ａに再ルーティングするための再ルーティング技術を実装する、メモリ回路１７２Ｃの図表示である。この再ルーティングは、ビットストア１７８Ｂが最下位から２番目のビットを受信し続け、ビットストア１７８Ｄが最下位から４番目のビットを受信し続けるなどのように、元々のビットストア１７８にルーティングされた他のビットを維持しながら行われてもよい。第１のビットを予備のビットストア１７８Ｓに再ルーティングし、第２のビットをビットストア１７８Ａに再ルーティングした後、欠陥ビットストア１７８Ｈは使用されなくなり、表示するための画像データがルーティングされない一方で、欠陥ビットストア１７８Ｃは、ビットストア１７８Ａに元々ルーティングされていた画像データをルーティングする。メモリ回路１７２Ｂは、画像データを記憶するための８つのビットストア１７８Ａ〜１７８Ｈ及び予備のビットストア１７８Ｓを含むように示されているが、本開示の利点を提供するために任意の数のビットストア１７８が含まれ得ることを理解されたい。

前述のことを念頭に置いて、図１３は、画素内メモリ電子ディスプレイのための、欠陥ビットストア１７８のマップを生成する方法２２０のフローチャートである。方法２２０の以下の説明は、タイミングコントローラ５４によって実行されるものとして説明されるが、任意の好適な処理タイプのデバイスが、方法２２０を実行してもよいことを理解されたい。また、方法２２０は、図１３に示される順序に従って実行されることに限定されず、代わりに任意の好適な順序で実行されてもよいことを理解されたい。

ここで図１３を参照すると、ブロック２２２において、タイミングコントローラ５４はテストデータを受信することができる。テストデータは、欠陥のあるメモリ構成要素（例えば、ビットストア１７８）の識別を容易にするために、使用され得る。このようにして、テストデータは、サブ画素７２の測定された性能を比較（例えば、測定された性能の差を判定）して、特定のサブ画素７２に対するそれぞれのビットストア１７８が正しく動作しているかどうかを判定するための対照として作用し得る。

ブロック２２４において、テストデータを受信した後、タイミングコントローラ５４は、テストデータをメモリ回路１７２にロードすることができる。これを行うために、タイミングコントローラ５４は、ビットストア１７８によって表される対応するデジタル数がテストデータのグレイレベルに等しくなるように、列ドライバ６２を動作して、テストデータのグレイレベルに対応するビットを各ビットストア１７８に個別に記憶することができる。列ドライバ６２は、各ビットストア１７８を動作させて、対応するトランジスタ１７６の選択的なアクティブ化を介してテストデータビットを受信することができる。

サブ画素７２によって放出される光が、予想される知覚グレイレベル（例えば、テストデータとして送信される既知のグレイレベル）から逸脱している場合、タイミングコントローラ５４は、その偏差を、１つ以上の欠陥ビットストア１７８に相関させることができる。したがって、ブロック２２８において、タイミングコントローラ５４は、テストデータに応じて生成された出力に対して電気的又は光学的テストを実行することによって、ディスプレイシステム５２のメモリのどこに欠陥があるかを判定することができる。タイミングコントローラ５４は、テストデータを表示しながらディスプレイシステム５２によって放出される光の品質又は輝度を測定すること、測定値がテストデータに関連付けられた期待値から逸脱していることを判定する（１つ以上の光学的測定を含む光学的テスト、又は光学ベースの測定を通してなど）ことから、どのビットストア１７８が欠陥であるかを定義するユーザ入力からの指示を受信すること、及び、電気的テストを実行してどのビットストア１７８が欠陥であるかなどを判定することなどを含むが、これらに限定されない様々な方法で、欠陥ビットストア１７８を判定することができる。

欠陥ビットストア１７８に基づいて、ブロック２３０において、タイミングコントローラ５４は、欠陥ビットストア１７８及びそれに続く再ルーティングを示すマップを生成して、欠陥ビットストア１７８の影響を減少又は排除することができる。いくつかの実施形態では、タイミングコントローラ５４は、処理コア複合体１２などの追加の処理回路と協働して、マップを生成することができる。このマップは、行ドライバ６０、タイミングコントローラ５４、冗長制御回路２００、及び／又は列ドライバ６２によって解釈可能であって、欠陥ビットストア１７８の再ルーティング及び補正を容易にすることができる。

画像データを表示する際にマップがどのように使用されるかの説明を助けるために、図１４では、マップに従って画素内メモリ電子ディスプレイシステム５２を介して画像を表示するための方法２５０のフローチャートを示す。方法２５０の以下の説明は、タイミングコントローラ５４によって実行されるものとして説明されるが、任意の好適な処理タイプのデバイスが、方法２５０を実行してもよいことを理解されたい。また、方法２５０は、図１４に示される順序に従って実行されることに限定されず、代わりに任意の好適な順序で実行されてもよいことを理解されたい。

ここで図１４を参照すると、ブロック２５２において、タイミングコントローラ５４は、マップを受信することができる。上述したように、マップは、処理コア複合体１２によって外部で生成されてもよく、又は別の方法で、タイミングコントローラ５４に送信されてもよい。加えて、タイミングコントローラ５４は、記憶装置１４などのメモリの位置からマップにアクセスしてもよい。

マップを受信した後、ブロック２５４において、タイミングコントローラ５４は、画像データを受信することができる。タイミングコントローラ５４は、表示のための画像データの個々のフレームを取得、作成、及び送信するための専用処理回路を含む、様々なソースから画像データを受信することができる。加えて、タイミングコントローラ５４は、記憶装置１４などの好適なメモリの位置から画像データ自体を取得するように動作してもよい。

タイミングコントローラ５４が画像データを受信した後、ブロック２５６において、タイミングコントローラ５４は、マップに従って画像データをメモリ回路１７２にロードすることができる。すなわち、タイミングコントローラ５４は、マップを読み出して、欠陥ビットストア１７８を補正するために発生する再ルーティングを受信することができる。マップの読み出しに基づいて、タイミングコントローラ５４は、マッピングされたビットストアに欠陥ビットストアを再ルーティングするマッピングに従って、ビットストア１７８に正しい画像データをロードする。このようにして、欠陥ビットストア１７８を使用せず（例外は、最下位ビットが欠陥ビットストア１７８に意図的に再ルーティングされる場合である）、予備のビットストア１７８を利用することで、１つ以上の欠陥ビットストア１７８が知覚される画質及び知覚されるグレイレベルに及ぼす影響を抑える。

タイミングコントローラ５４は、ブロック２５８において、マップに従って様々なビットストア１７８に対しロードを行った後、ロードされたメモリ回路１７２に従って画像データを提示するように動作することができる。上述したように、タイミングコントローラ５４は、サブ画素７２を動作することによって画像を提示し、そのサブ画素７２のビットストア１７８にロードされた画像データに対応する特定の期間にわたって、光を放出するように動作する。したがって、欠陥ビットストア１７８を示すマップに従ってメモリ回路１７２に対しロードを行い、欠陥ビットストア１７８の影響を低減するためにデータを再ルーティングすることにより、タイミングコントローラ５４は、ディスプレイシステム５２が１つ以上のサブ画素７２内に欠陥メモリを有する間でも、ディスプレイシステム５２を動作し続けることができる。

いくつかの実施形態では、これらの技術は、画素の１行以上にわたるなど、画素のグループにわたって適用される。例えば、各サブ画素が専用の予備のビットストア１７８Ｓを有する代わりに、４行の画素が１つ以上のビットストア１７８を共有してもよい。これらの実施形態では、ディスプレイシステム５２は、異なる時間に放出するために画像データがロードされる異なるデータ処理スキームをサポートすることができ、これによりビットストア１７８の共有が可能になる。

加えて、いくつかの実施形態では、マップの生成において、タイミングコントローラ５４又は他の好適な処理回路は、二次要因を考慮して、どの欠陥ビットストア１７８を予備のビットストア１７８と置き換えるかを判定することができる。例えば、タイミングコントローラ５４は、修復を優先するために、スクリーン上の画素の位置を判定したり、又はどのサブ画素に特定の欠陥ビットストア１７８が影響を与えているかを判定することができる。このようにして、スクリーンの中央の画素に影響を及ぼす欠陥ビットストア１７８は、スクリーンの端の画素に影響を及ぼす欠陥ビットストア１７８よりも優先して置換することができる。別の例として、サブ画素７２の特定のチャネルが優先されてもよく、例えば、影響を受けた赤色サブ画素７２に対する修復が、青色サブ画素７２よりも優先されてもよい。

したがって、本開示の技術的効果は、画素内メモリディスプレイシステムの欠陥メモリによって生じる不均一な画素特性を補償するための電子ディスプレイのコントローラに対する改良を含み、例えば、欠陥メモリから異なるメモリへの再ルーティングを示す欠陥メモリに対応するマップを生成することによって、欠陥メモリを補償する。これらの技術は、欠陥ビットストアに関連付けられているビットの重要度に基づいて、欠陥ビットストアから機能的な欠陥のないビットストアへデータを再ルーティングすることについて説明する。これらの技術は、欠陥ビットストアがメモリ回路内に含まれている場合でも、画素内メモリディスプレイシステムを継続して使用可能にする、欠陥ビットストアを検出して補正するための改善方法について説明する。加えて、画素内メモリ電子ディスプレイは、電子ディスプレイの複数の画素にわたって分散されたメモリセルを実装することができ、標準的な冗長スキームを使用することが実現可能でないか、又は可能でなくてもよい。

上述の具体的な実施形態は、例として示されたものであり、これらの実施形態は、様々な修正形態及び代替形態の影響を受けやすいものであり得ることを理解するべきである。更に、特許請求の範囲が、開示された特定の形態に限定されず、むしろ本開示の趣旨及び範囲内にある全ての修正物、均等物、及び代替物を対象として含むことを意図していることを理解されたい。

本明細書で提示され特許請求された技術は、本技術分野を明らかに向上する実用的な性質の有形物及び具体例を参照して適用され、そのゆえに、抽象的な、実体のない、又は単なる理論上のものではない。更に、本明細書の最後に添付された特許請求の範囲のいずれかが、「〜［機能］を［実行］する手段」又は「〜［機能］を［実行］するステップ」として示された１つ以上の要素を含む場合、そのような要素が、米国特許法第１１２条（ｆ）に従って解釈されることになることを意図している。しかし、任意の他の方法で示された要素を含む特許請求の範囲のいずれかに関して、そのような要素は、米国特許法第１１２条（ｆ）に従って解釈されることにならないことを意図している。

Claims (20)

1. 画素回路を介して描画されることになる画像データを表すデータ値を記憶するように構成されているメモリ記憶装置であって、前記メモリ記憶装置が、前記データ値の複数のビットを記憶するように構成されている複数のメモリ構成要素を含む、メモリ記憶装置と、
   前記データ値に少なくとも部分的に基づいて光を放出するように構成されている発光デバイスと、
   コントローラであって、
   前記データ値を受信し、
   前記複数のビットと前記複数のメモリ構成要素との間のマッピングであって、前記マッピングは、前記複数のメモリ構成要素の１つ以上の欠陥メモリ構成要素に関連付けられた１つ以上の前記複数のビットを、前記複数のメモリ構成要素の１つ以上の他のメモリ構成要素にルーティングすることに基づいて判定される、マッピングに少なくとも部分的に基づいて、前記複数のメモリ構成要素に前記複数のビットを記憶し、
   前記マッピングに従って、前記複数のメモリ構成要素に記憶された前記複数のビットに少なくとも部分的に基づいて、前記発光デバイスを駆動して光を放出する、
   ように構成されているコントローラと、
   を備える、電子ディスプレイ。
2. 前記１つ以上の他のメモリ構成要素が、前記１つ以上の前記複数のビットよりも、より下位のビットに関連付けられている、請求項１に記載の電子ディスプレイ。
3. 前記１つ以上の他のメモリ構成要素が、予備のメモリ構成要素に対応する、請求項１に記載の電子ディスプレイ。
4. 前記画素回路が、カウンタによって生成されたビットのシーケンスと前記データ値を比較するように構成されているコンパレータを含み、前記コントローラが、前記データ値が前記ビットのシーケンスと一致すると前記コンパレータが判定したことに応じて、前記コンパレータから出力を送信して発光を容易にするように構成されている、請求項１に記載の電子ディスプレイ。
5. 前記コントローラが、
   前記マッピングに従って前記複数のメモリ構成要素から前記複数のビットを取得することと、
   前記マッピングに従って、前記複数のビットによって表される前記データ値に対応する期間にわたって前記光を放出することと、
   に少なくとも部分的によって、前記発光デバイスを駆動するように構成されている、請求項１に記載の電子ディスプレイ。
6. 追加の画素回路を備える電子ディスプレイであって、前記コントローラが、１つ以上のマルチプレクサを介して前記画素回路及び前記追加の画素回路に前記データ値を送信するように構成されている、請求項１に記載の電子ディスプレイ。
7. 前記複数のメモリ構成要素の各メモリ構成要素が、１ビットのデータを記憶するように構成されている、請求項１に記載の電子ディスプレイ。
8. 前記マッピングが、前記コントローラによって受信されたテストデータ値及び前記テストデータ値に応じて行われる電気的測定又は光学的測定に基づいて判定される、請求項１に記載の電子ディスプレイ。
9. 前記マッピングが、前記１つ以上の欠陥メモリ構成要素の第１のものに関連付けられた第１のビットを、前記データ値の最下位ビットに対応する前記１つ以上の他のメモリ構成要素の１つにルーティングするように構成されている、請求項１に記載の電子ディスプレイ。
10. 前記マッピングが、前記１つ以上の欠陥メモリ構成要素の第１のものに関連付けられた第１のビットを、前記複数のメモリ構成要素の予備のメモリ構成要素に対応する前記１つ以上の他のメモリ構成要素の１つにルーティングするように構成されており、前記予備のメモリ構成要素は、前記複数のメモリ構成要素のそれぞれが動作しているときには使用されない、請求項１に記載の電子ディスプレイ。
11. 画素回路を介して、データ値を受信することと、
    前記画素回路を介して、複数のビットと複数のメモリ構成要素との間のマッピングに少なくとも部分的に基づいて、前記画素回路に関連付けられた前記複数のメモリ構成要素内に前記複数のビットを記憶することであって、前記マッピングは、前記複数のメモリ構成要素の１つ以上の欠陥メモリ構成要素に関連付けられた１つ以上の前記複数のビットを、前記複数のメモリ構成要素の１つ以上の他のメモリ構成要素にルーティングすることに基づいて判定される、ことと、
    前記画素回路を介して、前記マッピングに従って、前記複数のメモリ構成要素に記憶された前記複数のビットに少なくとも部分的に基づいて、発光デバイスを駆動して光を放出することと、
    を含む、方法。
12. 前記１つ以上の欠陥メモリ構成要素の第１のものに関連付けられた第１のビットを、前記データ値の最下位ビットに対応する前記１つ以上の他のメモリ構成要素の１つにルーティングすることを含む、請求項１１に記載の方法。
13. 前記１つ以上の欠陥メモリ構成要素の第１のものに関連付けられた第１のビットを、前記複数のメモリ構成要素の予備のメモリ構成要素に対応する前記１つ以上の他のメモリ構成要素の１つにルーティングすることを含み、前記予備のメモリ構成要素は、前記複数のメモリ構成要素のそれぞれが動作しているときには使用されない、請求項１１に記載の方法。
14. 前記マッピングに従って前記複数のメモリ構成要素から前記複数のビットを取得することと、
    前記マッピングに従って、前記複数のビットによって表される前記データ値に対応する期間にわたって前記光を放出することと、
    を含む、請求項１１に記載の方法。
15. 前記マッピングが、テストデータ値に応じて電子ディスプレイによって描画される画像と、前記テストデータ値に応じて前記電子ディスプレイによって描画されるであろう予想画像との間の差に少なくとも部分的に基づいている、請求項１１に記載の方法。
16. 発光を生じさせるために使用される画像データを表すデータ値を記憶するように構成されているメモリ記憶装置であって、前記メモリ記憶装置が、前記データ値の複数のビットを記憶するように構成されている複数のメモリ構成要素を含む、メモリ記憶装置と、
    前記データ値に少なくとも部分的に基づいて光を放出するように構成されている発光デバイスであって、前記発光デバイスは、前記複数のメモリ構成要素の１つ以上の欠陥メモリ構成要素に関連付けられた１つ以上の前記複数のビットと、前記複数のメモリ構成要素の１つ以上の他のメモリ構成要素との、１つ以上の関連付けを含むマッピングに従って、前記複数のビットに少なくとも部分的に基づいて光を放出するように構成されている、発光デバイスと、
    を備える、画素回路。
17. 前記複数のメモリ構成要素の前記１つ以上の他のメモリ構成要素の１つが、前記データ値の少なくとも最下位ビットに対応する、請求項１６に記載の画素回路。
18. 前記１つ以上の他のメモリ構成要素が、１つ以上の予備のメモリ構成要素に対応する、請求項１６に記載の画素回路。
19. 前記マッピングが、前記１つ以上の欠陥メモリ構成要素の第１のものに対応する第１のビットを、前記データ値の最下位ビットに対応する前記１つ以上の他のメモリ構成要素の１つに関連付ける、請求項１６に記載の画素回路。
20. 前記マッピングが、前記１つ以上の欠陥メモリ構成要素の第１のものに対応する第１のビットを、前記複数のメモリ構成要素の予備のメモリ構成要素に対応する前記１つ以上の他のメモリ構成要素の１つに関連付け、前記予備のメモリ構成要素が、前記複数のメモリ構成要素に対応するビットの位置関連性とは無関係である、請求項１６に記載の画素回路。

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