KR20210034674A - 메모리-인-픽셀 디스플레이의 결함 메모리에 대한 보정 - Google Patents

메모리-인-픽셀 디스플레이의 결함 메모리에 대한 보정 Download PDF

Info

Publication number
KR20210034674A
KR20210034674A KR1020217007697A KR20217007697A KR20210034674A KR 20210034674 A KR20210034674 A KR 20210034674A KR 1020217007697 A KR1020217007697 A KR 1020217007697A KR 20217007697 A KR20217007697 A KR 20217007697A KR 20210034674 A KR20210034674 A KR 20210034674A
Authority
KR
South Korea
Prior art keywords
memory components
memory
bit
bits
defective
Prior art date
Application number
KR1020217007697A
Other languages
English (en)
Other versions
KR102329589B1 (ko
Inventor
스탠리 보-팅 왕
데렉 키이스 셰퍼
이반 크네즈
조세 안토니오 도민구에즈-카발레로
티엔-치엔 쿠오
Original Assignee
애플 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 애플 인크. filed Critical 애플 인크.
Publication of KR20210034674A publication Critical patent/KR20210034674A/ko
Application granted granted Critical
Publication of KR102329589B1 publication Critical patent/KR102329589B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G09G2320/064—Adjustment of display parameters for control of overall brightness by time modulation of the brightness of the illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G09G2320/0646—Modulation of illumination source brightness and image signal correlated to each other
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

전자 디스플레이는 픽셀 회로를 포함할 수 있다. 픽셀 회로는 픽셀 회로를 통해 묘사될 이미지 데이터를 나타내는 데이터 값들을 저장하기 위한 메모리 저장소를 포함할 수 있다. 메모리 저장소는 또한 데이터 값의 비트들을 저장하기 위한 메모리 컴포넌트들을 포함할 수 있다. 픽셀 회로는 또한 데이터 값 및 제어기에 적어도 부분적으로 기초하여 광을 방출하기 위한 발광 디바이스를 포함할 수 있다. 제어기는 데이터 값을 수신하고, 비트들과 메모리 컴포넌트들 사이의 매핑에 기초하여 비트들을 저장할 수 있다. 매핑은 메모리 컴포넌트들 중 하나 이상의 결함 메모리 컴포넌트들과 연관된 비트들 중 하나 이상을, 메모리 컴포넌트들 중 하나 이상의 다른 메모리 컴포넌트들에 라우팅하는 것에 기초하여 결정될 수 있다. 제어기는 또한 매핑에 따라 저장된 비트들에 기초하여 광을 방출하도록 발광 디바이스를 구동할 수 있다.

Description

메모리-인-픽셀 디스플레이의 결함 메모리에 대한 보정
관련 출원에 대한 상호 참조
본 출원은 2018년 9월 17일자로 출원되고 발명의 명칭이 "Correction Techniques for Defective Memory of a Memory-in-Pixel Display"인 미국 가출원 제62/732,321호의 이익을 주장하며, 이는 모든 목적을 위해 그 전문이 본 명세서에 참조로서 편입된다.
본 명세서에 개시된 소정의 실시예들의 개요가 아래에 기재된다. 이들 양태들은 단지 이들 소정의 실시예들의 간단한 개요를 독자에게 제공하기 위해 제시되며, 이들 양태들은 본 개시내용의 범주를 제한하도록 의도되지 않음이 이해되어야 한다. 실제로, 본 개시내용은 아래에 기재되지 않을 수 있는 다양한 양태들을 포함할 수 있다.
메모리-인-픽셀 전자 디스플레이의 결함 메모리 회로부에 의해 야기되는 시각적 아티팩트를 감소시키기 위한 방법들 및 시스템들은 엄청난 가치를 제공할 수 있다. 본 명세서에 설명된 기법들은, 광을 방출하기 위해 픽셀을 구동하는 데 사용되기 전에, 이미지 데이터가 메모리-인-픽셀 전자 디스플레이의 메모리에 어떻게 저장되는지를 조정하기 위한 다양한 재라우팅 방식(rerouting scheme)들을 제공할 수 있다. 즉, 이미지 데이터는 초기에, 개별 픽셀들을 구동하는 데 사용되기 전에, 메모리-인-픽셀들 내의 데이터 값들로서 저장될 수 있다. 이를 염두에 두고, 메모리-인-픽셀의 메모리 컴포넌트가 액세스불가능한(예를 들어, 결함이 있는) 것에 응답하여, 다른 메모리 회로부가 결함 메모리 컴포넌트의 효과를 감소시키는 데 사용될 수 있다. 예를 들어, 결함 메모리 회로부에 대응하는 메모리 컴포넌트는 메모리-인-픽셀의 백업 메모리 컴포넌트와 같은 다른 메모리 컴포넌트에 의해 대체될 수 있고, 이미지 데이터는 대체 메모리 컴포넌트를 통해 개별 픽셀에 재라우팅될 수 있다.
일부 경우들에서, 픽셀 데이터는 데이터의 개별 비트들로서 메모리 컴포넌트들에 저장될 수 있다. 이러한 방식으로, 메모리 컴포넌트당 1 비트가 저장될 수 있다. 각각의 메모리 컴포넌트가 1 비트를 저장하므로, 메모리 컴포넌트들 중 임의의 것이 결함이 있을 때, 대체 메모리 컴포넌트는 성능의 관찰가능한 손실 없이 결함 메모리 컴포넌트에 대한 대체물 비트 저장소로서의 역할을 할 수 있다. 예를 들어, 픽셀의 최하위 비트에 대한 메모리 컴포넌트는 결함 메모리 컴포넌트를 대체하기 위해 결함 메모리 컴포넌트에 매핑될 수 있고, 따라서 결함 메모리 컴포넌트의 효과를 감소시킬 수 있다. 다른 실시예들에서, 결함 메모리 컴포넌트를 대체하기 위해 스페어 메모리 컴포넌트가 사용될 수 있고, 이에 의해, 픽셀이 결함 메모리 컴포넌트를 통해 이미지 데이터를 디스플레이할 수 없는 것으로 인한, 시각적 아티팩트의 출현을 감소시킬 수 있다.
이와 같이, 본 개시내용은 메모리를 포함하는 하나 이상의 픽셀들을 갖는 전자 디스플레이, 또는 메모리-인-픽셀 전자 디스플레이, 및 전자 디스플레이의 결함 메모리에 기초하여 하나 이상의 픽셀들에 대한 이미지 데이터를 재라우팅하기 위한 기법들을 설명한다. 재라우팅의 포함은, 결함 메모리가 메모리-인-픽셀 전자 디스플레이 내에 남아있는 동안에도 메모리-인-픽셀 전자 디스플레이의 사용을 가능하게 할 수 있다. 이러한 방식으로, 재라우팅은 메모리-인-픽셀 전자 디스플레이의 결함 메모리에 의해 야기되는 시각적 아티팩트를 감소시키거나 제거할 수 있다.
본 개시내용의 다양한 양태들은 다음의 상세한 설명을 판독할 시에 그리고 도면들을 참조할 시에 더 양호하게 이해될 수 있다.
도 1은 일 실시예에 따른 전자 디바이스의 개략적인 블록도이다.
도 2는 일 실시예에 따른 도 1의 전자 디바이스의 실시예를 표현하는 피트니스 밴드의 사시도이다.
도 3은 일 실시예에 따른 도 1의 전자 디바이스의 실시예를 표현하는 슬레이트(slate)의 정면도이다.
도 4는 일 실시예에 따른 도 1의 전자 디바이스의 실시예를 표현하는 노트북 컴퓨터의 정면도이다.
도 5는 일 실시예에 따른 도 1의 전자 디바이스의 디스플레이 시스템의 블록도이다.
도 6은 일 실시예에 따른, 펄스 폭 방출 방식에 따라 광을 방출하는 도 5의 디스플레이 시스템의 픽셀의 실시예의 블록도이다.
도 7은 일 실시예에 따른 도 6의 예시적인 메모리 회로부의 회로도이다.
도 8a는 일 실시예에 따른, 스페어 비트-저장소를 포함하는 도 6의 메모리 회로부의 도식적 표현이다.
도 8b는 일 실시예에 따른, 결함 비트-저장소를 갖는 도 6의 메모리 회로부의 도식적 표현이다.
도 8c는 일 실시예에 따른, 결함 비트-저장소로부터의 데이터를 스페어 비트-저장소에 재라우팅하기 위한 재라우팅 기법들을 구현하는 도 6의 메모리 회로부의 도식적 표현이다.
도 9는 일 실시예에 따른, 도 6의 메모리 회로부의 제1 실시예와 연관된 도 8c의 도식적 표현의 블록도이다.
도 10a는 일 실시예에 따른, 도 6의 메모리 회로부의 다른 도식적 표현이다.
도 10b는 일 실시예에 따른, 결함 비트-저장소를 갖는 도 6의 메모리 회로부의 도식적 표현이다.
도 10c는 일 실시예에 따른, 결함 비트-저장소로부터의 데이터를 기존의 최하위 비트에 재라우팅하기 위한 재라우팅 기법들을 구현하는 도 6의 메모리 회로부의 도식적 표현이다.
도 11은 일 실시예에 따른, 도 6의 메모리 회로부와 연관된 도 10c의 도식적 표현의 블록도이다.
도 12a는 일 실시예에 따른, 스페어 비트-저장소를 포함하는 도 6의 메모리 회로부의 제3 도식적 표현이다.
도 12b는 일 실시예에 따른, 제1 결함 비트-저장소 및 제2 결함 비트-저장소를 갖는 도 6의 메모리 회로부의 도식적 표현이다.
도 12c는 일 실시예에 따른, 제1 결함 비트-저장소에 대한 데이터를 스페어 비트-저장소로 재라우팅하고 제2 결함 비트 저장소에 대한 데이터를 최하위 비트에 대응하는 비트-저장소로 재라우팅하기 위한 재라우팅 기법들을 구현하는 도 6의 메모리 회로부의 도식적 표현이다.
도 13은 일 실시예에 따른, 메모리-인-픽셀 전자 디스플레이를 위한 결함 비트-저장소들의 맵을 생성하기 위한 방법에 대한 흐름도이다.
도 14는 일 실시예에 따른, 결함 비트-저장소들의 맵에 따라 메모리-인-픽셀 전자 디스플레이를 통해 이미지를 디스플레이하는 방법에 대한 흐름도이다.
하나 이상의 구체적인 실시예들이 아래에서 설명될 것이다. 이러한 실시예들에 대한 간명한 설명을 제공하려는 노력으로, 명세서에는 실제 구현의 모든 특징들이 설명되어 있지는 않다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이 임의의 그러한 실제 구현의 개발에서, 구현마다 다를 수 있는 시스템-관련 및 사업-관련 제약들의 준수와 같은 개발자들의 특정 목표들을 달성하기 위해 많은 구현-특정 결정들이 이루어진다는 것이 이해되어야 한다. 또한, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 본 개시내용의 이익을 갖는 통상의 기술자에게는 설계, 제조, 및 제작의 일상적인 과제일 것이라는 것이 이해되어야 한다.
본 개시내용의 다양한 실시예들의 요소들을 소개할 때, 단수 형태("a", "an", 및 "the")는 요소들 중 하나 이상이 존재한다는 것을 의미하도록 의도된다. 용어들 "포함하는(comprising, including)", 및 "갖는(having)"은 포괄적인 것이고 열거된 요소들 이외의 부가적인 요소들이 존재할 수 있음을 의미하도록 의도된다. 추가적으로, 본 발명의 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 언급된 특징부들을 또한 포함하는 추가 실시예들의 존재를 배제하는 것으로 해석되도록 의도되지 않음이 이해되어야 한다.
본 개시내용은 일반적으로 전자 디스플레이의 픽셀들 내의 메모리를 구현하기 위한 기법들, 및 더 구체적으로는, 결함 메모리 회로부에 대한 보정 기법들에 관한 것이다. 전자 디스플레이들은 휴대폰으로부터 컴퓨터, 텔레비전, 자동차 대시보드, 및 더 많은 것들에 이르는 다수의 전자 디바이스들에서 발견된다. 전자 디스플레이들은 개개의 픽셀 크기를 감소시킴으로써 점점 더 높은 해상도들을 달성했지만, 이러한 증가하는 해상도들은 이미지의 프레젠테이션을 위해 프로세싱 회로부로부터 픽셀 어레이로 이미지 데이터를 전달하는 데 사용되는 대역폭을 증가시킬 수 있는데, 그 이유는 더 높은 전자 디스플레이 해상도로 동일한 이미지를 전달하는 데에는 더 많은 이미지 데이터가 사용되기 때문이다.
이를 보정하기 위해, 메모리는 전자 디스플레이에, 예컨대 전자 디스플레이의 픽셀들에 포함될 수 있고, 전자 디스플레이가 픽셀들을 통해 묘사될 이미지 데이터를 저장하기 위한 프레임 버퍼에 대한 그의 의존도를 감소시킬 수 있게 할 수 있다. 픽셀들 내에 메모리를 갖는 것은 또한 전자 디스플레이들의 설계 복잡성을 완화시킬 수 있는데, 그 이유는 전자 디스플레이의 픽셀 어레이로 동시에 송신되는 이미지가 적을수록, 전자 디스플레이가 더 단순하게 설계될 수 있기 때문이다. 그러나, 메모리-인-픽셀들의 사용은, 소정 픽셀들의 메모리 컴포넌트들이 결함이 있게 되거나, 손상되거나, 또는 액세스불가능하게 되는 것으로 인해, 인지가능한 시각적 아티팩트의 위험을 증가시킬 수 있다. 따라서, 본 개시내용의 실시예들은 메모리-인-픽셀 전자 디스플레이의 결함 메모리 회로부의 영향을 최소화하기 위한 보정 기법들에 관한 것이다.
메모리-인-픽셀 전자 디스플레이는 픽셀들을 구동하기 위해 이미지 데이터를 사용하기 전에 이미지 데이터를 일시적으로 저장하기 위한 다수의 픽셀들 및 다수의 메모리 회로들을 포함할 수 있다. 픽셀들 내에 메모리를 포함하는 것은, 픽셀이 개별 메모리 내에 이미지 데이터를 저장할 수 있기 때문에, 디스플레이를 위한 픽셀 어레이들에 대한 이미지 데이터의 송신 대역폭들을 감소시킬 수 있다. 이러한 방식으로, 픽셀 외부에 이미지 데이터를 일시적으로 저장하기 위한 프레임 버퍼들에 대한 의존도가 감소되는데, 그 이유는 픽셀이 이미지 데이터의 디스플레이 전에 그 자신의 이미지 데이터를 저장하기 위한 그 자신의 메모리를 갖기 때문이다.
메모리는 발광 다이오드(light-emitting diode, LED)를 포함하는 픽셀 회로부에서 구현될 수 있다. 유기 발광 다이오드(organic light-emitting diode, OLED)가 픽셀에서 발견될 수 있는 하나의 유형의 발광 디바이스를 표현하지만, 다른 유형들의 LED들 또는 다른 발광 또는 변조 컴포넌트들이 또한 액정 디스플레이(liquid crystal display, LCD), 플라즈마 디스플레이 패널, 및/또는 도트-매트릭스 디스플레이를 지원하기 위한 컴포넌트들과 같이 발광 디바이스로서 픽셀 회로부에서 사용될 수 있다.
임의의 결함 메모리 회로부를 회피하기 위해 재라우팅 기법들을 사용하고, LED(예를 들어, OLED) 디스플레이와 같은 발광 컴포넌트들로부터의 광의 방출을 통해, 또는 실리콘 액정 표시장치(liquid-crystal on silicon, LCOS) 디바이스 또는 디지털 마이크로-미러(digital micro-mirror, DMD) 디바이스와 같은 광-변조 컴포넌트들로부터의 광의 방출을 통해 이미지들을 디스플레이하는 메모리-인-픽셀 전자 디스플레이 및 대응하는 회로부를 포함할 수 있는 적합한 전자 디바이스들의 일반적인 설명이 본 개시내용에서 제공된다. 다양한 전자 디바이스들, 전자 디스플레이들, 및 전자 디스플레이 기술들이 본 명세서에 설명된 기법들을 구현하는 데 사용될 수 있다는 것이 이해되어야 한다. 적합한 전자 디바이스의 일례가 도 1에 도시되어 있고(예컨대, 전자 디바이스(10)), 특히, 프로세싱 코어 컴플렉스(12)와 같은 프로세서(들), 저장 디바이스(들)(14), 통신 인터페이스(들)(16), 전자 디스플레이(18), 입력 구조물들(20), 및 전원(22)을 포함할 수 있다. 도 1에 도시된 블록들은 각각 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어 둘 모두의 조합을 표현할 수 있다. 전자 디바이스(10)는 더 많거나 더 적은 요소들을 포함할 수 있다. 도 1은 단지 전자 디바이스(10)의 특정 구현의 일례를 제공한다는 것을 이해해야 한다.
전자 디바이스(10)의 프로세싱 코어 컴플렉스(12)는, 저장 디바이스(들)(14)와 조합하여, 전자 디스플레이(18) 상의 디스플레이를 위해 이미지 데이터를 생성하고 프로세싱하는 것을 포함하는, 다양한 데이터 프로세싱 동작들을 수행할 수 있다. 예를 들어, 프로세싱 코어 컴플렉스(12)에 의해 실행되는 명령어들은 저장 디바이스(들)(14) 상에 저장될 수 있다. 저장 디바이스(들)(14)는 휘발성 메모리, 비휘발성 메모리, 또는 이들의 조합을 포함할 수 있다. 예로서, 저장 디바이스(들)(14)는 랜덤 액세스 메모리, 판독 전용 메모리, 플래시 메모리, 하드 드라이브 등을 포함할 수 있다.
전자 디바이스(10)는 다양한 다른 전자 디바이스들 또는 요소들과 통신하기 위해 통신 인터페이스(들)(16)를 사용할 수 있다. 통신 인터페이스(들)(16)는 입력/출력(I/O) 인터페이스들 및/또는 네트워크 인터페이스들을 포함할 수 있다. 이러한 네트워크 인터페이스들은, 블루투스와 같은 PAN(personal area network), Wi-Fi와 같은 LAN(local area network) 또는 WLAN(wireless local area network), 및/또는 셀룰러 네트워크와 같은 WAN(wide area network)을 위한 것들을 포함할 수 있다.
발광 컴포넌트들(예컨대, LED들, OLED들)을 포함하는 픽셀들을 사용하여, 전자 디스플레이(18)는 프로세싱 코어 컴플렉스(12)에 의해 생성된 이미지들을 보여줄 수 있다. 전자 디스플레이(18)는 사용자들이 전자 디스플레이(18) 상에 나타나는 사용자 인터페이스와 상호작용하기 위한 터치스크린 기능을 포함할 수 있다. 입력 구조물들(20)은 또한 사용자가 전자 디바이스(10)와 상호작용할 수 있게 할 수 있다. 일부 예들에서, 입력 구조물들(20)은 볼륨 버튼들 또는 하드웨어 키패드를 포함할 수 있는 하드웨어 버튼들을 표현할 수 있다. 전원(22)은 전자 디바이스(10)를 위한 임의의 적합한 전력 공급원을 포함할 수 있다. 이는 전자 디바이스(10) 내의 배터리 및/또는 전원 콘센트로부터 교류(AC) 전력을 수용하기 위한 전력 변환 디바이스를 포함할 수 있다.
이해될 수 있는 바와 같이, 전자 디바이스(10)는 다수의 상이한 형태들을 취할 수 있다. 도 2에 도시된 바와 같이, 전자 디바이스(10)는 시계(30)의 형태를 취할 수 있다. 예시적인 목적을 위해, 시계(30)는 애플 인크.(Apple Inc.)로부터 입수가능한 임의의 애플 워치(Apple Watch)® 모델일 수 있다. 시계(30)는 시계(30)의 전자 디바이스(10) 요소들을 수용하는 인클로저(32)를 포함할 수 있다. 스트랩(34)은 시계(30)가 팔 또는 손목에 착용될 수 있게 할 수 있다. 전자 디스플레이(18)는 시간과 같은, 시계(30)의 동작에 관련된 정보를 디스플레이할 수 있다. 입력 구조물들(20)은 시계(30)를 착용한 사람이 전자 디스플레이(18) 상의 그래픽 사용자 인터페이스(GUI)를 탐색하는 것을 가능하게 할 수 있다.
전자 디바이스(10)는, 또한, 도 3에 도시된 바와 같이, 태블릿 디바이스(40)의 형태를 취할 수 있다. 예시적인 목적을 위해, 태블릿 디바이스(40)는 애플 인크.로부터 입수가능한 임의의 아이패드(iPad)®) 모델일 수 있다. 태블릿 디바이스(40)의 크기에 따라, 태블릿 디바이스(40)는 휴대폰과 같은 핸드헬드 디바이스로서의 역할을 할 수 있다. 태블릿 디바이스(40)는 입력 구조물들(20)이 돌출될 수 있는 인클로저(42)를 포함한다. 소정 예들에서, 입력 구조물들(20)은 하드웨어 키패드(도시되지 않음)를 포함할 수 있다. 인클로저(42)는 또한 전자 디스플레이(18)를 보유한다. 입력 구조물들(20)은 사용자가 태블릿 디바이스(40)의 GUI와 상호작용할 수 있게 할 수 있다. 예를 들어, 입력 구조물들(20)은 사용자가 SMS(Short Message Service) 텍스트 메시지, RCS(Rich Communications Service) 텍스트 메시지를 타이핑하거나, 전화 호출을 행할 수 있게 할 수 있다. 스피커(44)는 수신된 오디오 신호를 출력할 수 있고, 마이크로폰(46)은 사용자의 음성을 캡처할 수 있다. 태블릿 디바이스(40)는, 또한, 태블릿 디바이스(40)가 유선 접속을 통해 다른 전자 디바이스에 접속할 수 있게 하는 통신 인터페이스(16)를 포함할 수 있다.
컴퓨터(48)는 전자 디바이스(10)가 취할 수 있는 다른 형태를 표현한다. 예시적인 목적을 위해, 태블릿 디바이스(40)는 애플 인크.로부터 입수가능한 임의의 맥북(Macbook)® 모델일 수 있다. 전자 디바이스(10)는 또한 데스크톱 컴퓨터를 포함하는 임의의 다른 컴퓨터의 형태를 취할 수 있다는 것을 이해해야 한다. 도 4에 도시된 컴퓨터(48)는 전자 디스플레이(18), 및 키보드 및 트랙 패드를 포함하는 입력 구조물들(20)을 포함한다. 컴퓨터(48)의 통신 인터페이스들(16)은, 예를 들어 USB(universal service bus) 접속을 포함할 수 있다.
임의의 경우에, 전술된 바와 같이, 전자 디바이스(10)의 전자 디스플레이(18) 상에 이미지들을 디스플레이함으로써 정보를 전달하도록 전자 디바이스(10)를 동작시키는 것은 대체적으로 전력을 소비한다. 추가로, 전술된 바와 같이, 전자 디바이스들(10)은, 종종, 유한한 양의 전기 에너지를 저장한다. 따라서, 전력 소비 효율을 개선하는 것을 용이하게 하기 위해, 전자 디바이스(10)는, 일부 실시예들에서, 이미지들을 디스플레이하는 데 있어서 외부 프레임 버퍼의 사용을 감소시키거나 제거하기 위한 방식으로서 메모리-인-픽셀을 구현하고, 따라서 이미지들을 디스플레이하고/하거나 전자 디스플레이(18) 내에 수신되는 이미지 데이터의 대역폭을 감소시키는 데 있어서 프레임 버퍼의 사용에 의해 소비되는 전력을 감소시키는 전자 디스플레이(18)를 포함할 수 있다. 일부 경우들에서, 내부 프레임 버퍼(예컨대, 전자 디스플레이(18) 내에, 예컨대 전자 디스플레이(18)의 디스플레이 드라이버 집적 회로 내에 위치됨)가 메모리-인-픽셀 기법들 대신에 또는 이들에 더하여 사용될 수 있다. 메모리-인-픽셀 또는 관련 기법들을 구현함으로써, 전자 디스플레이(18)는 더 작은 대역폭들의 이미지 데이터로 프로그래밍되어, 전력 소비 절감을 추가로 가능하게 할 수 있다. 또한, 픽셀 내의 또는 온보드 프레임 버퍼 내의 메모리를 사용하는 전자 디스플레이(18)는, 픽셀 내에 메모리를 갖지 않는 또는 온보드 프레임 버퍼를 갖지 않는 전자 디스플레이(18)보다 덜 복잡한 설계를 가질 수 있다. 이러한 이득들은, 새로운 이미지 데이터가 메모리에 기록될 때까지 픽셀이 그의 메모리로 송신된 데이터를 보유하기 때문에 실현될 수 있다.
유사하게, 이미지 데이터의 부분들은 전자 디스플레이(18)와 연관된 픽셀들의 서브세트를 프로그래밍할 수 있다. 디스플레이될 이미지가 전형적으로 수치 데이터 또는 이미지 데이터로 변환되어, 이미지는 전자 디스플레이(18)의 컴포넌트들에 의해 해석가능하게 된다. 이러한 방식으로, 이미지 데이터 자체가 작은 "픽셀" 부분들로 분할될 수 있으며, 그 부분들 각각은 전자 디스플레이(18)의 픽셀 부분, 또는 전자 디스플레이(18)에 대응하는 디스플레이 패널의 픽셀 부분에 대응할 수 있다. 일부 실시예들에서, 이미지 데이터는 적색-녹색-청색 광의 조합들을 통해 표현되며, 따라서, 단일 컬러를 갖는 것으로 보이는 하나의 픽셀은, 실제로는, 일정 비율의 적색, 녹색, 및 청색 광을 각각 방출하여 그 단일 컬러를 생성하는 3개의 서브픽셀들이다. 이러한 방식으로, 적색-녹색-청색 광의 조합들을 정량화하는 수치 값들 또는 이미지 데이터는, 그들 특정 서브픽셀들에 대한 이미지 데이터의 컬러의 휘도 세기(예컨대, 밝기)를 연관시키는 디지털 휘도 레벨 또는 그레이 레벨에 대응할 수 있다.
이해되는 바와 같이, 이미지에서의 그레이 레벨들의 수는 보통, 2N개의 그레이 레벨들로서 표현될 수 있는 특정 전자 디스플레이(18)에서의 그레이 레벨들을 표현하는 데 사용되는 비트들의 수에 의존하는데, 여기서 N은 그레이 레벨들을 표현하는 데 사용되는 비트들의 수에 대응한다. 예로서, 전자 디스플레이(18)가 8 비트를 사용하여 그레이 레벨들을 표현하는 일 실시예에서, 그레이 레벨은, 총 256개의 잠재적 그레이 레벨들에 대해, 흑색 또는 조명 없음에 대한 0 내지 최대 조명 및/또는 충분한 조명에 대한 255의 범위에 이른다. 유사하게, 6 비트를 사용하는 전자 디스플레이(18)는 64개의 그레이 레벨들을 사용하여 각각의 서브픽셀에 대한 휘도 세기를 표현할 수 있다.
전자 디스플레이(18)의 픽셀들 내에 메모리를 갖는 것은, 이미지 데이터가 제2 컬러와 연관된 추가 서브픽셀들로 동시에 송신될 필요 없이, 이미지 데이터가 하나의 컬러와 연관된 서브픽셀들로 송신될 수 있게 한다. 본 개시내용의 목적을 위해, 서브픽셀들은 적색-녹색-청색 컬러 채널들에 관하여 논의되는데, 여기서 컬러 채널은, 추가 컬러 채널들과 조합될 때 진짜 또는 원하는 컬러의 이미지를 생성하는 단일 컬러에 대한 그레이 레벨들을 포함하는 이미지 데이터의 층이며, 컬러 채널에 대한 이미지 데이터는 그 컬러 채널에 대한 서브픽셀로 송신되는 이미지 데이터에 대응한다. 그러나, 청색-녹색-적색, 청록색-자홍색-황색, 및/또는 청록색-자홍색-황색-흑색과 같은 컬러 채널들 및/또는 서브픽셀들의 임의의 조합이 사용될 수 있다는 것을 이해해야 한다.
도 5는 메모리-인-픽셀을 구현하지 않는 전자 디스플레이(18)와 연관된 디스플레이 시스템(50) 및 메모리-인-픽셀을 구현하는 전자 디스플레이(18)와 연관된 디스플레이 시스템(52)의 블록도이며, 이는 각각 전자 디바이스(10)에서 각각 구현될 수 있다. 디스플레이 시스템(50)은 이미지 데이터(56)를 수신하기 위한 타이밍 제어기(54), 통신 링크(64)를 통해 타이밍 제어기(54)에 통신가능하게 결합된 프레임 버퍼(58), 행 드라이버(60) 및 열 드라이버(62), 및 열 드라이버(62) 및 행 드라이버(60)로부터 제어 신호들을 수신하여 전자 디스플레이(18) 상에 이미지를 생성하는 픽셀 어레이(66)를 포함한다. 더욱이, 디스플레이 시스템(52)은 이미지 데이터(56)를 수신하기 위한 타이밍 제어기(54), 통신 링크(68)를 통해 타이밍 제어기(54)에 통신가능하게 결합된 행 드라이버(60) 및 열 드라이버(62), 및 열 드라이버(62) 및 행 드라이버(60)로부터 제어 신호들을 수신하여 전자 디스플레이(18) 상에 이미지를 생성하는 메모리-인-픽셀 기법들을 구현하는 픽셀 어레이(69)를 포함한다.
이미지를 디스플레이하도록 준비함에 있어서, 디스플레이 시스템(50)은 타이밍 제어기(54)에서 이미지 데이터(56)를 수신할 수 있다. 타이밍 제어기(54)는 이미지 데이터(56)를 수신하고 이를 사용하여, 열 드라이버(62) 및 행 드라이버(60)를 통해 픽셀 어레이(66)로의 이미지 데이터(56)의 제공을 제어하기 위한 클록 신호들 및 제어 신호들을 결정할 수 있다. 추가적으로 또는 대안적으로, 일부 실시예들에서, 이미지 데이터(56)는 프레임 버퍼(58)에 의해 수신된다.
어느 경우든, 프레임 버퍼(58)는 열 드라이버(62) 및/또는 행 드라이버(60)로 출력하기 전에 타이밍 제어기(54)가 이미지 데이터(56)를 저장하기 위한 외부 저장소로서의 역할을 할 수 있다. 타이밍 제어기(54)는 프레임 버퍼(58)로부터 통신 링크(64)를 통해 열 드라이버(62) 및/또는 행 드라이버(60)로 이미지 데이터(56)를 송신할 수 있다.
일부 실시예들에서, 통신 링크(64)는 모든 채널들과 연관된 이미지 데이터(56), 예를 들어, 적색 채널, 녹색 채널, 및 청색 채널과 연관된 이미지 데이터(56)를 행 드라이버(60) 및/또는 열 드라이버(62)로 동시에 송신하기에 충분히 크다(예컨대, 이미지 데이터의 송신 대역폭을 통해 결정됨). 이러한 방식으로, 통신 링크(64)는 적색 채널, 녹색 채널 및 청색 채널에 대한 픽셀 어레이(66)의 개별 픽셀과 연관된 이미지 데이터(56)를 전달한다. 열 드라이버(62) 및 행 드라이버(60)는 이미지 데이터(56)에 기초한 제어 신호들을 픽셀 어레이(66)로 송신할 수 있다. 제어 신호들에 응답하여, 픽셀 어레이(66)는 이미지를 전달하기 위해, 그레이 레벨들(예를 들어, 0 내지 255)에 의해 나타내진 바와 같이, 다양한 광도(luminosity)들 또는 밝기 레벨들로 광을 방출한다.
디스플레이 시스템(52)은 타이밍 제어기(54)에서 이미지 데이터(56)를 수신한다. 타이밍 제어기(54)는 이미지 데이터(56)를 사용하여, 이미지 데이터(56)를 메모리-인-픽셀 픽셀 어레이(69)에 공급하는 데 사용되는 클록 신호들을 결정할 수 있다. 타이밍 제어기(54)는 이미지 데이터(56)를 행 드라이버(60) 및/또는 열 드라이버(62)로 송신하여, 이미지 데이터(56)와 연관된 디지털 데이터 신호들로 픽셀 어레이(69)의 메모리를 프로그래밍하는데, 여기서 디지털 데이터 신호들은 픽셀 어레이(69)의 픽셀들에 대한 방출 밝기/그레이 레벨을 나타낸다.
메모리-인-픽셀 시스템들 및 방법들을 구현함으로써, 전자 디바이스(10)의 전력 소비는 감소할 수 있는데, 그 이유는 메모리-인-픽셀 기법들이 프레임 버퍼(58)에서의 데이터의 저장 및 검색이 바이패스되게 할 수 있기 때문이다. 일부 실시예들에서, 전력 소비는 추가로 감소될 수 있는데, 그 이유는 메모리-인-픽셀 회로부가 제시된 이미지들 사이에서 변하지 않는 데이터를 보유할 수 있으며, 이에 의해 픽셀 데이터 로딩 사이클들의 전체 수를 감소시킬 수 있기 때문이다. 도 6은 메모리(78), 드라이버(80), 전류원(102), LED(103), 스위치(104)(예컨대, 스위칭 회로부), 및 비교기(132)(예를 들어, 비교 회로부) 및 카운터(130)(예를 들어, 카운팅 회로부)를 포함하는 서브픽셀(72)의 일례의 블록도이다. 드라이버(80)는 전류원(102) 및 스위치(104)를 포함할 수 있다. 서브픽셀(72)은 서브픽셀(72) 외부의 회로부로부터 이미지 데이터(98), 그레이 레벨 클록(134), 공통 전압(110), 제1 기준 전압(112), 제2 기준 전압(114), 및 데이터 클록(116)을 포함하는 다양한 신호들을 수신한다. 도시된 서브픽셀(72)은 단지 예시적인 것이며 제한하려는 것으로 의도되지 않는다는 것을 이해해야 한다. 예를 들어, 메모리(78)는 본 명세서에서 8-비트 레지스터로서 설명되지만, 임의의 적합한 메모리 회로가 임의의 적합한 수의 비트들을 저장하는 데 사용될 수 있음을 이해해야 한다. 스위치(104), 카운터(130), 및/또는 비교기(132)와 같은 컴포넌트들이 본 명세서에 설명된 유사하거나 동일한 기능을 제공하는 다양한 적합한 형태들을 취할 수 있음을 또한 이해해야 한다. 일부 실시예들에서, 타이밍 제어기(54) 또는 본 명세서에 설명된 방법들을 수행하는 다른 적합한 제어기 회로부는 서브픽셀(72)의 일부일 수 있다.
도시된 서브픽셀(72)은 펄스 폭 방출 방식에 따라 방출할 수 있다. 이미지 데이터(98)는 저장을 위해, 예를 들어 열 드라이버(62)로부터, 메모리(78)로 송신된다. 추가적으로 또는 대안적으로, 이미지 데이터(98), 이미지 데이터(56), 또는 임의의 적합한 이미지 데이터가 저장을 위해 메모리(78)로 송신될 수 있다. 일부 실시예들에서, 이미지 데이터(98)는, 예를 들어 데이터 클록(116)의 상승 에지 상에서, 데이터 클록(116)에 의해 메모리(78) 내에 클록킹될 수 있다. 서브픽셀(72)에 전달되는 이미지 데이터(98)는 개별 서브픽셀(72)이 광을 방출하려는 원하는 그레이 레벨에 대응할 수 있다.
메모리(78)에 저장된 이미지 데이터(98)를 사용하여, 비교기(132)는 카운터(130)에 의해 생성된 비트들의 시퀀스에 의해 표현되는 현재 수가 메모리(78) 내의 이미지 데이터(98)보다 작거나 그와 같은지 여부를 결정한다. 다시 말하면, 카운터(130)는 이미지 데이터(98)에 의해 나타내진 수(예를 들어, 수치적 그레이 레벨)까지 카운트하고, 카운터(130)에 의해 표현되는 수가 조건을 충족시키는 것(예를 들어, 이미지 데이터(98)에 의해 나타내진 수보다 작거나 그와 같음)에 응답하여, 비교기(132)는 스위치(104)를 닫기 위한 제어 신호(MTCH)를 출력한다. 조건이 충족되지 않을 때, 비교기(132)는 제어 신호를 출력하지 않고 스위치(104)를 연다. 추가적으로 또는 대안적으로, 비교기(132)는 스위치(104)의 열림을 야기하도록 비활성화 제어 신호를 인에이블시킬 수 있다. 예를 들어, 메모리(78)가 수 181에 대응하는 10110101의 이진 시퀀스를 저장하는 경우, 비교기(132)는 카운터(130)가 수 181까지 카운트했는지 여부를 검사할 수 있고, 카운터(130)가 수 181을 초과할 때, 비교기(132)는 스위치(104)를 열기 위한 제어 신호(MTCH)를 송신하여, 이에 따라, LED(103)가 광을 방출하는 것을 방지한다.
스위치(104)가 닫힐 때, 공통 전압(110)과 제1 기준 전압(112) 사이에 전기 접속이 생성된다. 이는 전류원(102)으로부터의 전류가 LED(103)를 통해 송신되어, 광이 서브픽셀(72)로부터 방출되게 한다. 따라서, 서브픽셀(72)의 방출 기간들은 이미지 데이터(98)에 의해 나타내진 수를 변경하는 것을 통해 서브픽셀(72)로부터 방출된 인지된 광을 제어하기 위해 변화될 수 있다. 추가적으로 또는 대안적으로, 일부 실시예들에서, 제2 기준 전압(114)은 LED(103)로부터 방출된 광을 제어하는 데 사용되는 전체적인 전류 값을 변경하기 위해 포함된다. 예를 들어, 제2 기준 전압(114)은, LED(103)로부터 광이 방출되게 하는 데 더 낮은 전류 값이 사용될 수 있도록, 전류 변화들에 대한 LED(103)의 감도를 증가시킬 수 있다.
카운터(130)는 최소 값으로부터 최대 값까지 카운트하고, 그레이 레벨 클록(134)에 기초하여 그 범위에 걸쳐 증분한다. 따라서, 그레이 레벨 클록(134)의 주기들은 그레이 레벨의 증분들 사이의 시간 차이를 야기할 수 있다. 서브픽셀(72)은 펄스 폭 방출 방식을 따를 수 있다. 펄스 폭 방출 방식을 따르는 서브픽셀(72)로부터의 광의 방출의 표현이 그래프(136)에 도시되어 있다. 그래프(136)는 실제 방출 기간(138) 및 총 방출 기간(140)을 포함하며, 여기서 실제 방출 기간(138)의 지속기간은 카운터(130)로부터의 이미지 데이터(98)의 값에 기초할 수 있다. 총 방출 기간(140)은 방출의 총 길이, 및 따라서 서브픽셀(72)로부터 방출할 수 있는 광의 최대 밝기에 대응한다. 비교기(132)는 실제 방출 기간(138)의 지속시간 동안 광 방출을 허용하고, 이러한 방식으로, 서브픽셀(72)은 변화하는 인지된 밝기의 광을 방출할 수 있다.
도 6에 설명된 바와 같이, 메모리-인-픽셀 기법들 및 비교기를 사용하는 것은 행 드라이버가 펄스 폭 방출 방식을 생성할 수 있게 할 수 있다. 도 7은 비교기(170), 메모리 회로부(172), 및 메모리 회로부(174)를 포함하는 서브픽셀(72)의 일 실시예인, 부분(168)의 블록도이다. 서브픽셀(72)은 예시적인 것이며 제한하려는 것으로 의도되지 않는다는 것을 이해해야 한다. 예를 들어, 메모리 회로부(174)가 LED 드라이버 회로부 및 서브픽셀(72)의 발광 회로부에 결합되는 것으로 도시되어 있지만, 메모리 회로부(174)는 임의의 적합한 발광 회로부 및/또는 구동 회로부에 결합될 수 있다.
도시된 서브픽셀(72)에서, 크기 N 비트의 이미지 데이터(데이터)(예컨대, 이미지 데이터(98))는 앞서 설명된 것과 유사한 프로세스에 따라 메모리 회로부(172) 내로 수신된다. 즉, 행 드라이버(60)는 개별 제어 신호(write_en)가 개별 트랜지스터(176)를 활성화하여 이미지 데이터를 비트-저장소들(178) 내로 송신할 수 있도록 동작한다. 도시된 바와 같이, 비트-저장소들(178)은, 다음 전압 값이 래칭(예컨대, 저장)을 위해 송신될 때까지 비트 값(이들 비트의 그룹은 그레이 레벨을 표현함)을 나타내는 송신된 전압 값을 래칭하기 위해 메모리 셀(예컨대, SRAM(static random access memory) 셀)에 사용되는 인버터 쌍들이다. 그러나, 비트를 나타내는 전압을 저장하기 위해 다양한 컴포넌트들이 사용될 수 있다는 것이 이해되어야 한다.
일부 실시예들에서, 행 드라이버(60)는, 트랜지스터들(176) 중 하나 이상을 동시에 활성화시킴으로써 이미지 데이터와 연관된 모든 비트들의 비트-저장소들(178) 내로의 병렬 송신을 야기하도록 열 드라이버(62)와 연계하여 동작한다. 추가적으로 또는 대안적으로, 행 드라이버(60)는 각각의 트랜지스터(176)를 선택적으로 활성화시키는 것을 통해 이미지 데이터의 비트 단위 송신을 야기할 수 있다 - 예를 들어, 이미지 데이터의 최하위 비트의 송신을 야기하도록 트랜지스터(176A)를 선택적으로 활성화시킴으로써 비트-저장소(178A)로 비트를 로딩함 -.
이미지 데이터에 대응하는 그레이 레벨의 비트들이 비트-저장소들(178)에 저장된 후, 비교기(170)는 저장된 비트들을 카운터(130)로부터 송신된 비트들과 비교한다. 리마인더로서, 펄스 폭 방출 방식에서, 카운터(130)는 예컨대 그레이 레벨 클록(134)의 상승 에지 상에서, 최대 그레이 레벨까지 증분하고, 카운터(130)가 이미지 데이터의 저장된 비트에 의해 표현된 수와 같고/거나 이를 초과하는 수(예를 들어, 카운터(130)로부터 출력된 비트들에 의해 표현됨)까지 카운트할 때까지 서브픽셀(72)로부터 광 방출이 발생한다. 따라서, 비교기(170)는 수신된 비트들 모두를, 저장된 그레이 레벨이 카운터(130)로부터 송신된 카운트와 동일한지 여부를 나타내는 단일 비트로 압축하는 것을 수행할 수 있다. 이러한 방식으로, 비교기(170)는 단일 비트로의 비트 단위 XNOR 압축을 수행하는데, 여기서 비교기(170)로부터의 출력은 모든 비트가 매칭되지 않는 한 로직 로우(예컨대, "0") 값이다. 모든 비트가 매칭되는 경우, 비교기(170)는 로직 하이 값을 출력한다. 비교기(170)로부터의 출력은 메모리 회로부(174)에 저장되는데, 여기서 그 값은, 행 드라이버(60)가 비교기(170)의 출력이 드라이버 및 발광 회로부(예를 들어, LED, OLED)로 송신되어 앞서 설명된 바와 같이 광 방출을 구동하게 할 때까지, 비트-저장소(180)에서 보유된다. 행 드라이버(60)는 비트-저장소(180)에 저장된 출력을 송신하기 위해 제어 신호들(emit_en 및 emit_enb)로 2개의 트랜지스터들을 활성화시킬 수 있다. CNT_b[X]는 CNT[X]의 역에 대응할 수 있고, emit_enb는 emit_en의 역에 대응한다는 것에 유의한다.
일부 실시예들에서, 카운터(130)가 감분할 수 있다는 것, 비교기(170)는 모든 비트가 매칭되는 경우에 로직 로우 값을 출력할 수 있다는 것, 또는 이들의 임의의 조합을 이해해야 한다. 다시 말하면, 다양한 유효 실시예들이, 설명된 메모리-인-픽셀 기법들을 적용할 수 있다. 또한, 선택적인 트랜지스터(182)가 서브픽셀(72)의 부분(168)에 포함되어, 비교기(170)의 공통 출력(예컨대, MTCH) 노드를 사전충전하는 것으로부터 절전 이득을 제공할 수 있다. 또한, 일부 실시예들에서, 카운팅 회로부(카운터)(130)는 행 드라이버(60), 또는 임의의 적합한 컴포넌트 내에 위치되어, 카운터(130)로부터의 출력들이 서브픽셀들(72)로 송신되게 할 수 있다는 것에 유의해야 한다.
전술된 바와 같이, 서브픽셀(72)의 메모리 회로부는 펄스 폭 방출 방식을 제공하도록 동작하고, 비트-저장소들(178)에 저장된 비트들에 의해 표현되는 그레이 레벨에 따른 광 방출을 허용한다. 비트-저장소(178)가 제조 후에 결함이 있는 경우에, 개개의 비트-저장소(178)를 수리(예컨대, 비트-저장소(178)를 직접 교체)하기 위한 쉽거나 편리한 방법이 없을 수 있으며, 이런 이유로 재라우팅 기법들이 바람직하다.
이들 재라우팅 기법들을 예시하는 것을 돕기 위해, 도 8a 내지 도 8c, 도 10a 내지 도 10c, 및 도 12a 내지 도 12c는 각각 8개의 비트-저장소들(178)을 갖는 예시적인 8-비트 메모리의 도식적 표현을 도시한다. 도 8a 내지 도 8c는 결함 비트-저장소(178)로 송신된 데이터가 어떻게 스페어 비트-저장소(178)로 재라우팅될 수 있는지를 도시한다. 도 10a 내지 도 10c는 결함 비트-저장소(178)로 송신된 데이터가 어떻게 하위 비트(예컨대, 비트 0)에 대응하는 비트-저장소(178)로 재라우팅될 수 있는지를 도시한다. 또한, 도 12a 내지 도 12c는 어떻게 결함 비트-저장소들 결함 비트-저장소(178)로 송신된 데이터의 2개의 비트가 스페어 비트-저장소(178)로 재라우팅될 수 있고, 최하위 비트에 대응하는 비트-저장소(178)로 재라우팅될 수 있는지를 도시한다. 이들 다양한 일련의 도면들은 서브픽셀(72)에 재라우팅 기법들을 적용하는 데 있어서의 유연성을 보여준다.
전술된 바와 같이, 도 8a는 메모리 회로부(172)의 제1 실시예인, 메모리 회로부(172A)의 도식적 표현이며, 메모리 회로부(172A)는 스페어 비트-저장소(178S), 및 서브픽셀(72)로 송신된 8 비트의 이미지 데이터를 저장하기 위한 추가 비트-저장소들(178A 내지 178H)을 포함한다. 비트-저장소(178A)는 송신된 이미지 데이터의 최하위 비트(LSB)에 대응하는 반면, 비트-저장소(178H)는 송신된 이미지 데이터의 최상위 비트(MSB)에 대응한다. 스페어 비트-저장소(178S)는, 비트-저장소(178A 내지 178H)가 결함이 있는 것으로 발견되고 메모리 회로부(172A)의 메모리 컴포넌트들 각각이 동작중일 때 미사용되는 경우에 사용될 전용 스페어 비트-저장소로서 메모리 회로부(172)에 포함될 수 있다. 따라서, 스페어 비트-저장소(178S)는 메모리 회로부(172A) 내의 다른 메모리 컴포넌트들에 대응하는 비트 위치 연관성들과 독립적인데, 그 이유는 임의의 비트-저장소에 대한 임의의 데이터가 스페어 비트-저장소(178S) 대신에 라우팅될 수 있기 때문이다.
도 8b는 결함 비트-저장소(178H)를 갖는 메모리 회로부(172A)의 도식적 표현이다. 비트-저장소(178H)가 결함이 있는 것으로 발견되는 경우, 매핑은 결함 비트-저장소(178H)로 송신될 비트를 결함 비트-저장소(178H)로부터 스페어 비트-저장소(178S)로 재라우팅하는 데 사용될 수 있다.
재라우팅의 효과를 예시하기 위해, 도 8c는, 결함 비트-저장소(178H)로부터 스페어 비트-저장소(178S)로 데이터를 재라우팅하기 위한 재라우팅 기법들을 구현하는 메모리 회로부(172A)의 도식적 표현이다. 일부 실시예들에서, 결함 비트-저장소(178H)로 송신될 최상위 비트는 스페어 비트-저장소(178S)에 저장되도록 재라우팅된다. 이러한 재라우팅은, 다른 비트들을 원래 비트-저장소들에 라우팅하는 것을 유지하여, 비트-저장소(178A)가 최하위 비트(예를 들어, 비트 0)를 계속해서 수신하고, 비트-저장소(178B)가 제2 최하위 비트(예컨대, 비트 1)를 계속해서 수신하는 등이 되도록 하면서, 발생할 수 있다. 비트를 스페어 비트-저장소(178S)에 재라우팅한 후, 결함 비트-저장소(178H)는 미사용되게 되고, 이미지 데이터와 연관된 비트에 라우팅되지 않는다. 메모리 회로부(172A)가 8개의 비트-저장소들(178) 및 하나의 비할당된(unassigned) 스페어 비트-저장소(178S)를 포함하는 것으로 도시되어 있지만, 본 개시내용의 이득을 제공하기 위해 임의의 적합한 수의 비트 저장소들 및 임의의 적합한 수의 스페어 비트-저장소들이 메모리 회로부(172)에 포함될 수 있다는 것을 이해해야 한다.
본 명세서에 설명된 재라우팅 동작들을 예시하는 것을 돕기 위해, 도 9는 비트-저장소들(178A 내지 178H) 및 스페어 비트-저장소(178S)를 포함하는 메모리 회로부(172A)를 구현하는 메모리-인-픽셀 디스플레이 시스템(52)의 블록도이다. 도시된 바와 같이, 비트-저장소(178G)는 결함이 있다. 비트-저장소(178G)가 결함이 있다고 결정하는 것에 응답하여, 타이밍 제어기(54)는 결함 비트-저장소(178B)에 대한 카운터(130) 출력을 0으로 설정함으로써(예를 들어, CNT[X]=0 및 CNT_b[X]=0) 결함 비트-저장소(178G)를 스페어 비트-저장소(178S)로 대체하도록 동작하여, 결함 비트-저장소(178G)를 효과적으로 디스에이블링시킬 수 있다. 결함 비트-저장소(178G)에 대한 카운터(130) 출력은 결함 비트-저장소(178G)에 대응하는 데이터 라인들에 더하여 디스에이블링된다. 이러한 디스에이블링은 또한 디스플레이 시스템(52)의 전력 소비를 감소시키는 데 도움을 줄 수 있는데, 그 이유는 미사용 비트-저장소(178G)가 더 이상 전력을 소비하지 않거나 무시할 수 있는 양의 전력을 소비하기 때문이다. 리던던시 제어 회로부(200)는 이미지 데이터 라우팅의 동작 로직을 관리하면서 행 드라이버(60) 및 열 드라이버(62)를 용이하게 하기 위한 메모리 및 로직 컴포넌트들을 포함할 수 있다. 이러한 방식으로, 타이밍 제어기(54)는 멀티플렉서(202S)를 통해 결함 비트-저장소(178G)로부터 스페어 비트-저장소(178S)로의 이미지 데이터의 라우팅 또는 재라우팅을 중재할 수 있다. 타이밍 제어기는 또한 멀티플렉서(204S)를 통해 비트-저장소(178G)로부터 스페어 비트-저장소(178S)로 카운터(130) 출력(CNT[X])을 재라우팅하도록 행 드라이버(60)를 동작시킬 수 있다. 리던던시 제어 회로부(200)는 멀티플렉서들(202) 및 멀티플렉서들(204)을 선택적으로 제어할 수 있다. 행 드라이버(60) 및 열 드라이버(62)는 타이밍 제어기(54)로부터의 제어 신호들에 기초하여 비트들을 동작 및/또는 재라우팅할 수 있다. 리던던시 제어 회로부(200), 행 드라이버(60), 및 열 드라이버(62)와의 통신을 통해, 타이밍 제어기(54)는 디스플레이 시스템(52)의 결함 비트-저장소들(178)의 맵에 기초하여 결함 비트-저장소(178G)를 스페어 비트-저장소(178S)를 이용해 재라우팅할 수 있다. 일부 실시예들에서, 타이밍 제어기(54)는 추가 결함 비트-저장소들(178)을 추가의 포함된 스페어 비트-저장소들(178)로 대체하도록 동작할 수 있다. 타이밍 제어기(54)는 적어도 부분적으로, 이미지를 제시하는 것을 용이하게 하기 위해 LED(103)로부터의 광을 방출하도록 서브픽셀(72)과 연관된 내부 디지털 로직 및 아날로그 구동 회로부를 사용하는 드라이버(80)로, 비트-저장소들(178)로부터의 출력 이미지 데이터를 야기한다.
도 10a는 메모리 회로부(172)의 제2 실시예인, 서브픽셀(72)로 송신된 8 비트의 이미지 데이터를 저장하는 데 사용되는 비트-저장소들(178A 내지 178H)을 포함하는 메모리 회로부(172B)의 도식적 표현이다. 비트-저장소(178A)는 송신된 이미지 데이터의 최하위 비트(LSB)에 대응하는 반면, 비트-저장소(178H)는 송신된 이미지 데이터의 최상위 비트(MSB)에 대응한다. 메모리 회로부(172B)는 스페어 비트-저장소(178S)를 포함하지 않으며, 이러한 방식으로, 비트-저장소(178A 내지 178H)가 결함이 있는 것으로 발견되는 경우, 결함 비트 저장소(178)에 대한 비트는 최하위 비트에 대응하는, 이 예에서는 비트-저장소(178A)에 대응하는 비트-저장소(178)로 재라우팅된다. 이러한 특정 재라우팅은, 그것이 메모리 회로부(172) 내로 추가 회로부를 도입하지 않고 스페어 비트-저장소(178S) 재라우팅 기법과 유사한 방식으로 결함 비트-저장소들(178)을 보정할 수 있기 때문에, 유용하다. 개념을 더 상세히 설명하기 위해, 최하위 비트는 서브픽셀(72)로부터 방출된 전체 광에 더 작은 기여를 제공할 수 있고, 따라서 방출된 전체 광에 대한 더 큰 기여를 야기하는 더 상위의 비트에 의해 대체될 수 있다. 예를 들어, 처음 8 비트 이진 수 "10011111"은 159의 그레이 레벨에 대응하는 한편, 이진 수 "10011110"은 158의 그레이 레벨에 대응하고(최하위 비트의 상태를 변경함으로써 생성됨), 이진 수 "00011111" 은 31의 그레이 레벨에 대응하며(최상위 비트의 상태를 변경함으로써 생성됨), 이는 최상위 비트에 대응하는 결함 비트-저장소(178H)를 대체하기 위해 최하위 비트에 대응하는 비트-저장소(178A)를 사용하는 것이, 최상위 비트가 광 방출에 사용되는 최종 그레이 레벨에 미사용되도록 허용하는 것보다 전체 그레이 레벨에 더 적은 영향을 미친다는 것을 보여준다.
예시하는 것을 돕기 위해, 도 10b는 결함 비트-저장소(178H)를 포함하는 메모리 회로부(172B)의 도식적 표현이다. 비트-저장소(178H)가 결함이 있는 것으로 발견되는 경우(예를 들어, 제조 후에 발견되지만 고객에게 선적 전에 발견됨), 매핑은 결함 비트-저장소(178H)로 송신될 비트를 결함 비트-저장소(178H)로부터, 송신된 이미지 데이터의 최하위 비트에 대응하는 비트-저장소(178A)로 재라우팅하는 데 사용될 수 있다.
도 10c는 최하위 비트(예컨대, 비트 0)에 대한 비트-저장소(178A)로 결함 비트-저장소(178H)로부터의 데이터를 재라우팅하기 위한 재라우팅 기법들을 구현하는 메모리 회로부(172B)의 도식적 표현이다. 예시된 바와 같이, 결함 비트-저장소(178H)로 송신될 최상위 비트(예를 들어, 비트 7)는 비트-저장소(178A)에 저장되도록 재라우팅된다. 이러한 재라우팅은, 다른 비트들이 원래 비트-저장소들에 라우팅(예를 들어, 매핑)된 상태를 유지하여, 비트-저장소(178B)가 제2 최하위 비트를 계속해서 수신하고, 비트-저장소(178C)가 제3 비트를 계속해서 수신하는 등이 되도록 하면서, 발생할 수 있다. 비트를 비트-저장소(178A)로 재라우팅한 후, 결함 비트-저장소(178H)는 최상위 비트(예컨대, 비트 7) 대신에 최하위 비트(예컨대, 비트 0)로 재라우팅된다. 메모리 회로부(172B)가 8개의 비트-저장소들을 포함하는 것으로 도시되어 있지만, 본 개시내용의 이득을 제공하기 위해 임의의 수의 비트-저장소들이 포함될 수 있고 임의의 수의 재라우팅들이 메모리 회로부(172)에 사용될 수 있다는 것을 이해해야 한다.
추가로 예시하기 위해, 도 11은 비트-저장소들(178A 내지 178H)을 포함하는 메모리 회로부(172B)를 구현하는 메모리-인-픽셀 디스플레이 시스템(52)의 블록도이다. 도시된 바와 같이, 비트-저장소(178C)는 결함이 있다. 비트-저장소(178F)가 결함이 있다고 결정하는 것에 응답하여, 타이밍 제어기(54)는 멀티플렉서(202A)를 통해 결함 비트-저장소(178F)로부터 최하위 비트-저장소(178A)로의 이미지 데이터의 라우팅 또는 재라우팅을 중재할 수 있다. 전술된 바와 같이, 리던던시 제어 회로부(200)는, 예를 들어 멀티플렉서들(202) 및/또는 멀티플렉서들(204) 중 하나 이상을 동작시킴으로써, 이미지 데이터 라우팅의 동작 로직을 관리하면서 행 드라이버(60) 및 열 드라이버(62)를 용이하게 하기 위한 메모리 및 로직 컴포넌트들을 포함할 수 있다. 이러한 방식으로, 결함 비트-저장소(178F)에 원래 대응하는 비트는 광 방출에 영향을 주는 것이 허용되는 반면, 비트-저장소(178A)에 원래 대응하는 최하위 비트 데이터는 (예컨대, 결함 비트-저장소(178F)로 재라우팅되는 것을 통해) 광 방출에 영향을 주는 것이 허용되지 않는다.
이러한 LSB 재라우팅을 수행하기 위해, 리던던시 제어 회로부(200)는 멀티플렉서들(202) 및 멀티플렉서들(204)을 선택적으로 제어할 수 있다. 행 드라이버(60) 및 열 드라이버(62)는 타이밍 제어기(54)로부터 수신된 제어 신호들에 기초하여 신호들을 재라우팅할 수 있다. 리던던시 제어 회로부(200), 행 드라이버(60), 및 열 드라이버(62)와의 통신을 통해, 타이밍 제어기(54)는 디스플레이 시스템(52)과 연관된 결함 비트-저장소들(178)의 맵에 적어도 부분적으로 기초하여 결함 비트-저장소(178F)에 대한 데이터를 비트-저장소(178A)로 재라우팅할 수 있다. 일부 실시예들에서, 타이밍 제어기(54)는 추가 결함 비트-저장소들(178)에 대응하는 비트들을, 재라우팅으로부터 이미 사용되지 않은 다른 비트-저장소들(178)로 재라우팅하도록 동작할 수 있다. 따라서, 타이밍 제어기(54)는 특정 디스플레이 시스템(52) 실시예에 기초하여 2회, 3회, 4회 또는 그 이상 재라우팅을 수행할 수 있다. 타이밍 제어기(54)는 디스플레이될 이미지에 대응하는 LED(103)로부터의 광 방출을 야기하기 위해 비트-저장소들(178)에 저장된 비트들을 드라이버(80)로 송신하도록 서브픽셀(72)을 동작시킬 수 있다.
일부 실시예들에서, 스페어 비트-저장소들(178) 및 LSB 재라우팅 기법들이 조합될 수 있다. 예시하는 것을 돕기 위해, 도 12a는 메모리 회로부(172)의 제3 실시예인, 결함 비트-저장소들(178)을 보정하기 위해 스페어 비트-저장소(178S) 및 LSB 재라우팅 기법들 둘 모두를 사용하는 메모리 회로부(172C)의 도식적 표현이다. 메모리 회로부(172C)는 서브픽셀(72)로 송신된 8 비트의 이미지 데이터를 저장하는 데 사용되는 비트-저장소들(178A 내지 178H) 및 스페어 비트-저장소(178S)를 포함한다. 비트-저장소(178A)는 송신된 이미지 데이터의 최하위 비트(LSB)에 대응하는 반면, 비트-저장소(178H)는 송신된 이미지 데이터의 최상위 비트(MSB)에 대응한다. 이 실시예에서, 그레이 레벨에 대한 가장 영향력있는 결함 비트-저장소(178H)(예컨대, 최상위 비트 위치)는 스페어 비트-저장소(178S)에 의해 대체되고, 두 번째 가장 영향력있는 결함 비트-저장소(178C)에 대응하는 비트는 최하위 비트(또는 더 하위의 비트(lesser significant bit))에 대응하는 비트-저장소(178A)로 재라우팅된다. 추가 결함 비트-저장소들(178)이 존재하는 경우, LSB 재라우팅은 각각의 영향력있는 비트를 기능적 비-결함 비트-저장소들(178) 내로 재라우팅하기 위해 반복될 수 있다. 이러한 조합된 기법을 따르는 것을 통해, 2개 이상의 결함 비트-저장소들에 의해 야기되는 디스플레이된 이미지 품질에 대한 인지가능한 영향들이 최소화되고/되거나 제거된다.
도 12b는 제1 결함 비트-저장소(178H) 및 제2 결함 비트-저장소(178C)를 갖는 메모리 회로부(174C)의 도식적 표현이다. 다수의 비트-저장소들(178)이 결함이 있는 경우(예를 들어, 제조 후에 발견되지만 고객에게 선적 전에 발견됨), 매핑은 결함 비트-저장소들(178)로 송신될 비트들을 결함 비트-저장소들(178)로부터, 송신된 이미지 데이터의 최하위 비트에 대응하는 비트-저장소(178A)로 그리고/또는 스페어 비트-저장소(178S)로 재라우팅하는 데 사용될 수 있다. 이 실시예에서, 하나의 스페어 비트-저장소(178S)가 포함되지만, 일부 실시예들에서, 다수의 스페어 비트-저장소들(178S)이 포함될 수 있다. 또한, 이 실시예에서, 하나의 LSB 재라우팅이 수행되지만, 전술된 바와 같이, 다수의 LSB 재라우팅들이 수행될 수 있다 - 즉, 제1 및 제2 최하위 비트가 결함 비트-저장소들(178C, 178H)을 보정하기 위해 사용될 수 있다.
도 12c는 제1 결함 비트-저장소(178H)에 대한 데이터를 스페어 비트-저장소(178S)로 재라우팅하고 제2 결함 비트 저장소(178C)에 대한 데이터를 최하위 비트에 대응하는 비트-저장소(178A)로 재라우팅하기 위한 재라우팅 기법들을 구현하는 메모리 회로부(172C)의 도식적 표현이다. 이러한 재라우팅은, 다른 비트들이 원래 비트-저장소들(178)로 라우팅된 상태를 유지하여, 비트-저장소(178B)가 제2 최하위 비트를 계속해서 수신하고, 비트-저장소(178D)가 제4 비트를 계속해서 수신하는 등이 되도록 하면서, 발생할 수 있다. 제1 비트를 스페어 비트-저장소(178S)로 그리고 제2 비트를 비트-저장소(178A)로 재라우팅한 후, 결함 비트-저장소(178H)는 미사용되게 되고 디스플레이를 위해 이미지 데이터가 라우팅되지 않는 반면, 결함 비트-저장소(178C)에는 비트-저장소(178A)로 원래 라우팅된 이미지 데이터가 라우팅된다. 메모리 회로부(172B)가 이미지 데이터를 저장하기 위한 8개의 비트-저장소들(178A 내지 178H) 및 스페어 비트-저장소(178S)를 포함하는 것으로 도시되어 있지만, 본 개시내용의 이득을 제공하기 위해 임의의 수의 비트-저장소들(178)이 포함될 수 있다는 것을 이해해야 한다.
전술한 내용을 염두에 두고, 도 13은 메모리-인-픽셀 전자 디스플레이를 위한 결함 비트-저장소들(178)의 맵을 생성하기 위한 방법(220)에 대한 흐름도이다. 방법(220)의 하기의 설명이 타이밍 제어기(54)에 의해 수행되는 것으로 설명되지만, 임의의 적합한 프로세싱-유형의 디바이스가 방법(220)을 수행할 수 있다는 것을 이해해야 한다. 또한, 방법(220)이 도 13에 도시된 순서에 따라 수행되는 것으로 제한되지 않을 수 있고; 대신에 임의의 적합한 순서로 수행될 수 있다는 것을 이해하여야 한다.
이제 도 13을 참조하면, 블록(222)에서, 타이밍 제어기(54)는 테스트 데이터를 수신할 수 있다. 테스트 데이터는 결함이 있는 메모리 컴포넌트들(예컨대, 비트-저장소들(178))의 식별을 용이하게 하는 데 사용될 수 있다. 이러한 방식으로, 테스트 데이터는 특정 서브픽셀들(72)에 대한 개별 비트-저장소들(178)이 올바르게 동작하고 있는지 여부를 결정하기 위해 서브픽셀들(72)의 측정된 성능을 비교(예를 들어, 그 사이의 차이를 결정)하기 위한 제어부로서 작용할 수 있다.
테스트 데이터를 수신한 후, 블록(224)에서, 타이밍 제어기(54)는 테스트 데이터로 메모리 회로부(172)를 로딩할 수 있다. 이를 수행하기 위해, 타이밍 제어기(54)는 열 드라이버(62)를 동작시켜 테스트 데이터에 대한 그레이 레벨에 대응하는 비트들을 각각의 비트-저장소(178)에 개별적으로 저장하여, 비트-저장소(178)에 의해 표현된 대응하는 디지털 수가 테스트 데이터의 그레이 레벨과 동일하도록 할 수 있다. 열 드라이버(62)는 대응하는 트랜지스터들(176)의 선택적 활성화를 통해 테스트 데이터 비트를 수신하도록 각각의 비트-저장소(178)를 동작시킬 수 있다.
서브픽셀(72)에 의해 방출된 광이 예상되는 인지된 그레이 레벨(예를 들어, 테스트 데이터로서 송신된 알려진 그레이 레벨)로부터 벗어나는 경우, 타이밍 제어기(54)는 그 편차를 하나 이상의 결함 비트-저장소들(178)에 상관시킬 수 있다. 따라서, 블록(228)에서, 타이밍 제어기(54)는 테스트 데이터에 응답하여 생성된 출력에 대해 전기적 또는 광학적 테스트를 수행하는 것을 통해 디스플레이 시스템(52)의 메모리가 어디에 결함이 있는지를 결정할 수 있다. 타이밍 제어기(54)는, 어떤 비트-저장소들(178)이 결함이 있는지를 정의하는 사용자 입력으로부터 표시를 수신하는 것, 테스트 데이터를 디스플레이하는 동안 디스플레이 시스템(52)에 의해 방출된 광의 품질 또는 밝기를 측정하고 그리고 측정된 값이 테스트 데이터와 연관된 예상된 값으로부터 벗어난다고 결정하는 것(예컨대, 하나 이상의 광학적 측정들, 또는 광학-기반 측정들을 수반하는 광학 테스트를 통해), 어떤 비트-저장소들(178)이 결함이 있는지를 결정하기 위해 전기적 테스트를 수행하는 것 등을 포함하지만 이로 제한되지 않는 다양한 방식들로 결함 비트-저장소들(178)을 결정할 수 있다.
결함 비트-저장소들(178)에 기초하여, 블록(230)에서, 타이밍 제어기(54)는 결함 비트-저장소들(178)의 영향을 감소시키거나 제거하기 위해 후속 재라우팅들 및 결함 비트-저장소들(178)을 나타내는 맵을 생성할 수 있다. 일부 실시예들에서, 타이밍 제어기(54)는 맵을 생성하기 위해 프로세싱 코어 컴플렉스(12)와 같은 추가 프로세싱 회로부와 함께 작동할 수 있다. 이 맵은 결함 비트-저장소들(178)의 재라우팅 및 보정을 용이하게 하기 위해 행 드라이버(60), 타이밍 제어기(54), 리던던시 제어 회로부(200), 및/또는 열 드라이버(62)에 의해 해석가능할 수 있다.
맵이 이미지 데이터를 디스플레이하는 데 어떻게 사용되는지를 설명하는 것을 돕기 위해, 도 14는 맵에 따라 메모리-인-픽셀 전자 디스플레이 시스템(52)을 통해 이미지를 디스플레이하기 위한 방법(250)에 대한 흐름도이다. 방법(250)의 하기의 설명이 타이밍 제어기(54)에 의해 수행되는 것으로 설명되지만, 임의의 적합한 프로세싱-유형의 디바이스가 방법(250)을 수행할 수 있다는 것을 이해해야 한다. 또한, 방법(250)이 도 14에 도시된 순서에 따라 수행되는 것으로 제한되지 않을 수 있고; 대신에 임의의 적합한 순서로 수행될 수 있다는 것을 이해하여야 한다.
이제 도 14를 참조하면, 블록(252)에서, 타이밍 제어기(54)는 맵을 수신할 수 있다. 전술된 바와 같이, 맵은 프로세싱 코어 컴플렉스(12)에 의해 외부적으로 생성되거나, 또는 그렇지 않으면 타이밍 제어기(54)로 송신될 수 있다. 또한, 타이밍 제어기(54)는 저장 디바이스(14)와 같은 메모리 위치로부터 맵에 액세스할 수 있다.
맵을 수신한 후, 블록(254)에서, 타이밍 제어기(54)는 이미지 데이터를 수신할 수 있다. 타이밍 제어기(54)는 디스플레이를 위해 이미지 데이터의 개개의 프레임들을 검색, 준비, 및 송신하는 데 전용되는 프로세싱 회로부를 포함하는 다양한 소스들로부터 이미지 데이터를 수신할 수 있다. 또한, 타이밍 제어기(54)는 저장 디바이스(14)와 같은 적합한 메모리 위치로부터 이미지 데이터 자체를 검색하도록 동작할 수 있다.
타이밍 제어기(54)가 이미지 데이터를 수신한 후, 블록(256)에서, 타이밍 제어기(54)는 맵에 따라 이미지 데이터로 메모리 회로부(172)를 로딩할 수 있다. 즉, 타이밍 제어기(54)는 결함 비트-저장소들(178)을 보정하기 위해 발생할 재라우팅들을 수신하기 위해 맵을 판독할 수 있다. 맵을 판독하는 것에 기초하여, 타이밍 제어기(54)는, 결함 비트-저장소들을 매핑된 비트=저장소들로 재라우팅하는 매핑들에 따라, 정확한 이미지 데이터로 비트-저장소들(178)을 로딩한다. 이러한 방식으로, 결함 비트-저장소들(178)은 미사용되고(최하위 비트가 결함 비트-저장소(178)로 의도적으로 재라우팅되는 경우는 예외임), 스페어 비트-저장소들(178)은 하나 이상의 결함 비트-저장소(178)가 인지된 이미지 품질 및 인지된 그레이 레벨들에 미치는 영향을 줄이기 위해 레버리지된다.
타이밍 제어기(54)는, 블록(258)에서, 맵에 따라 다양한 비트-저장소들(178)을 로딩한 후에, 로딩된 메모리 회로부(172)에 따라 이미지 데이터를 제시하도록 동작할 수 있다. 전술된 바와 같이, 타이밍 제어기(54)는, 서브픽셀(72)의 비트-저장소들(178) 내로 로딩된 이미지 데이터에 대응하는 시간의 특정 지속기간 동안 광을 방출하도록 해당 서브픽셀(72)을 동작시키는 것을 통해 이미지를 제시하도록 동작한다. 따라서, 결함 비트-저장소들(178)의 영향을 감소시키기 위해 재라우팅 데이터 및 결함 비트-저장소들(178)을 나타내는 맵에 따라 메모리 회로부(172)를 로딩하는 것을 통해, 타이밍 제어기(54)는 디스플레이 시스템(52)이 하나 이상의 서브픽셀들(72)에서 결함 메모리를 갖는 동안에도 디스플레이 시스템(52)을 계속해서 동작시킬 수 있다.
일부 실시예들에서, 이들 기법은 픽셀들의 그룹들에 걸쳐, 예컨대 하나 이상의 픽셀 행들에 걸쳐 적용된다. 예를 들어, 전용 스페어 비트-저장소(178S)를 갖는 각각의 서브픽셀 대신에, 4개의 픽셀 행들이 비트-저장소들(178) 중 하나 이상을 공유할 수 있다. 이들 실시예에서, 디스플레이 시스템(52)은 상이한 데이터 핸들링 방식들을 지원할 수 있으며, 여기서 이미지 데이터는 상이한 시간들에서 방출을 위해 로딩되어, 비트-저장소들(178)의 공유를 허용한다.
또한, 일부 실시예들에서, 맵의 생성에 있어서, 타이밍 제어기(54) 또는 다른 적합한 프로세싱 회로부는 어떤 결함 비트-저장소(178)를 스페어 비트-저장소(178)로 대체할지를 결정하기 위해 이차 인자들을 고려할 수 있다. 예를 들어, 타이밍 제어기(54)는 스크린 상의 픽셀의 위치를 결정할 수 있거나, 수리의 우선순위를 정하기 위해 특정 결함 비트-저장소(178)가 어느 서브픽셀에 영향을 미치고 있는지를 결정할 수 있다. 이러한 방식으로, 스크린의 중간에 있는 픽셀에 영향을 미치는 결함 비트-저장소(178)는 스크린의 측부 상의 픽셀에 영향을 미치는 결함 비트-저장소(178)보다 교체가 우선순위화될 수 있다. 다른 예로서, 서브픽셀들(72)의 소정 채널들이 우선순위화될 수 있는데, 예컨대 영향받는 적색 서브픽셀들(72)에 대한 수리들이 청색 서브픽셀들(72)보다 우선순위화될 수 있다.
따라서, 본 개시내용의 기술적 효과는, 예를 들어, 결함 메모리들을 보상하기 위한 결함 메모리로부터 상이한 메모리로의 재라우팅들을 보여주는 결함 메모리들에 대응하는 맵을 생성하는 것을 통해, 메모리-인-픽셀 디스플레이 시스템의 결함 메모리에 의해 야기된 불균일한 픽셀 속성들을 보상하기 위한 전자 디스플레이들의 제어기들에 대한 개선들을 포함한다. 이들 기법은 결함 비트-저장소가 연관되는 비트가 어떤 유효(significant) 비트인지에 기초하여, 결함 비트-저장소들로부터 기능적 비-결함 비트-저장소들로 데이터를 재라우팅하는 것을 설명한다. 이들 기법은 결함 비트-저장소들을 검출하고 보정하여, 결함 비트-저장소들이 메모리 회로부에 포함될 때에도 메모리-인-픽셀 디스플레이 시스템의 계속된 사용을 가능하게 하기 위한, 개선된 방식을 설명한다. 또한, 메모리-인-픽셀 전자 디스플레이들은 전자 디스플레이들의 픽셀들에 걸쳐 분산된 메모리 셀들을 구현할 수 있으며, 여기서 그것은 표준 리던던시 방식들을 사용하는 것이 실현가능하거나 가능하지 않을 수 있다.
위에서 설명된 특정 실시예들은 예로서 도시되었으며, 이들 실시예들은 다양한 변경들 및 대안적인 형태들을 받아들일 수 있다는 것이 이해되어야 한다. 청구항들은 개시된 특정 형태들로 한정되는 것이 아니라, 오히려 본 개시내용의 기술적 사상 및 범주 내에 속하는 모든 변경들, 등가물들, 및 대안들을 커버하도록 의도된다는 것이 추가로 이해되어야 한다.
본 명세서에서 제시되고 청구된 기법들은 본 발명의 기술 분야를 명백히 개선시키고 그러므로 추상적이거나 무형이거나 순수하게 이론적이지 않은 실용적인 속성의 물질적인 대상들 및 구체적인 예들을 참조하고 그에 적용된다. 추가로, 본 명세서의 말단에 첨부된 임의의 청구항들이 "[기능]을 [수행]하기 위한 수단..." 또는 "[기능]을 [수행]하기 위한 단계..."로 지정된 하나 이상의 요소들을 포함하면, 그러한 요소들은 35 U.S.C. 112(f) 하에서 해석될 것이라고 의도된다. 그러나, 임의의 다른 방식으로 지정된 요소들을 포함하는 임의의 청구항들에 대해, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석되지 않을 것이라고 의도된다.

Claims (20)

  1. 전자 디스플레이로서,
    픽셀 회로를 통해 묘사될 이미지 데이터를 나타내는 데이터 값을 저장하도록 구성된 메모리 저장소 - 상기 메모리 저장소는 상기 데이터 값의 복수의 비트들을 저장하도록 구성된 복수의 메모리 컴포넌트들을 포함함 -;
    상기 데이터 값에 적어도 부분적으로 기초하여 광을 방출하도록 구성된 발광 디바이스; 및
    제어기를 포함하며, 상기 제어기는,
    상기 데이터 값을 수신하고;
    상기 복수의 비트들과 상기 복수의 메모리 컴포넌트들 사이의 매핑에 적어도 부분적으로 기초하여 상기 복수의 메모리 컴포넌트들에 상기 복수의 비트들을 저장하고 - 상기 매핑은 상기 복수의 메모리 컴포넌트들 중 하나 이상의 결함 메모리 컴포넌트들과 연관된 상기 복수의 비트들 중 하나 이상을, 상기 복수의 메모리 컴포넌트들 중 하나 이상의 다른 메모리 컴포넌트들에 라우팅하는 것에 기초하여 결정됨 -;
    상기 매핑에 따라 상기 복수의 메모리 컴포넌트들에 저장된 상기 복수의 비트들에 적어도 부분적으로 기초하여 광을 방출하기 위해 상기 발광 디바이스를 구동하도록 구성되는, 전자 디스플레이.
  2. 제1항에 있어서, 상기 하나 이상의 다른 메모리 컴포넌트들은 상기 복수의 비트들 중 상기 하나 이상의 비트들보다 더 하위의 비트(lesser significant bit)와 연관되는, 전자 디스플레이.
  3. 제1항에 있어서, 상기 하나 이상의 다른 메모리 컴포넌트들은 스페어 메모리 컴포넌트들에 대응하는, 전자 디스플레이.
  4. 제1항에 있어서, 상기 픽셀 회로는 상기 데이터 값을 카운터에 의해 생성된 비트들의 시퀀스와 비교하도록 구성된 비교기를 포함하고, 상기 제어기는, 상기 비교기가 상기 데이터 값이 상기 비트들의 시퀀스와 매칭된다고 결정하는 것에 응답하여 광 방출을 용이하게 하기 위해 상기 비교기로부터의 출력을 송신하도록 구성되는, 전자 디스플레이.
  5. 제1항에 있어서, 상기 제어기는 적어도 부분적으로,
    상기 매핑에 따라 상기 복수의 메모리 컴포넌트들로부터 상기 복수의 비트들을 검색하는 것; 및
    상기 매핑에 따라 상기 복수의 비트들에 의해 표현된 상기 데이터 값에 대응하는 기간 동안 상기 광을 방출하는 것
    에 의해 상기 발광 디바이스를 구동하도록 구성되는, 전자 디스플레이.
  6. 제1항에 있어서, 상기 전자 디스플레이는 추가 픽셀 회로를 포함하고, 상기 제어기는 하나 이상의 멀티플렉서들을 통해 상기 픽셀 회로 및 상기 추가 픽셀 회로로 상기 데이터 값을 송신하도록 구성되는, 전자 디스플레이.
  7. 제1항에 있어서, 상기 복수의 메모리 컴포넌트들의 각각의 메모리 컴포넌트는 1 비트의 데이터를 저장하도록 구성되는, 전자 디스플레이.
  8. 제1항에 있어서, 상기 매핑은 상기 제어기에 의해 수신된 테스트 데이터 값 및 상기 테스트 데이터 값에 응답하여 이루어진 전기적 측정 또는 광학적 측정에 기초하여 결정되는, 전자 디스플레이.
  9. 제1항에 있어서, 상기 매핑은 상기 하나 이상의 결함 메모리 컴포넌트들 중 제1 결함 메모리 컴포넌트와 연관된 제1 비트를, 상기 데이터 값의 최하위 비트에 대응하는 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나에 라우팅하도록 구성되는, 전자 디스플레이.
  10. 제1항에 있어서, 상기 매핑은 상기 하나 이상의 결함 메모리 컴포넌트들 중 제1 결함 메모리 컴포넌트와 연관된 제1 비트를, 상기 복수의 메모리 컴포넌트들 중 스페어 메모리 컴포넌트에 대응하는 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나에 라우팅하도록 구성되며, 상기 스페어 메모리 컴포넌트는 상기 복수의 메모리 컴포넌트들 각각이 동작중일 때 미사용되는, 전자 디스플레이.
  11. 방법으로서,
    픽셀 회로를 통해 데이터 값을 수신하는 단계;
    상기 픽셀 회로와 연관된 복수의 메모리 컴포넌트들과 복수의 비트들 사이의 매핑에 적어도 부분적으로 기초하여 상기 복수의 메모리 컴포넌트들에 상기 복수의 비트들을, 상기 픽셀 회로를 통해 저장하는 단계 - 상기 매핑은 상기 복수의 메모리 컴포넌트들 중 하나 이상의 결함 메모리 컴포넌트들과 연관된 상기 복수의 비트들 중 하나 이상을, 상기 복수의 메모리 컴포넌트들 중 하나 이상의 다른 메모리 컴포넌트들에 라우팅하는 것에 기초하여 결정됨 -; 및
    상기 매핑에 따라 상기 복수의 메모리 컴포넌트들에 저장된 상기 복수의 비트들에 적어도 부분적으로 기초하여 광을 방출하기 위해 발광 디바이스를, 상기 픽셀 회로를 통해 구동하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 하나 이상의 결함 메모리 컴포넌트들 중 제1 결함 메모리 컴포넌트와 연관된 제1 비트를, 상기 데이터 값의 최하위 비트에 대응하는 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나에 라우팅하는 단계를 포함하는, 방법.
  13. 제11항에 있어서, 상기 방법은 상기 하나 이상의 결함 메모리 컴포넌트들 중 제1 결함 메모리 컴포넌트와 연관된 제1 비트를, 상기 복수의 메모리 컴포넌트들 중 스페어 메모리 컴포넌트에 대응하는 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나에 라우팅하는 단계를 포함하며, 상기 스페어 메모리 컴포넌트는 상기 복수의 메모리 컴포넌트들 각각이 동작중일 때 미사용되는, 방법.
  14. 제11항에 있어서,
    상기 매핑에 따라 상기 복수의 메모리 컴포넌트들로부터 상기 복수의 비트들을 검색하는 단계; 및
    상기 매핑에 따라 상기 복수의 비트들에 의해 표현된 상기 데이터 값에 대응하는 기간 동안 상기 광을 방출하는 단계를 포함하는, 방법.
  15. 제11항에 있어서, 상기 매핑은 테스트 데이터 값들에 응답하여 전자 디스플레이에 의해 묘사되는 이미지와, 상기 테스트 데이터 값들에 응답하여 상기 전자 디스플레이에 의해 묘사될 예상 이미지 사이의 차이에 적어도 부분적으로 기초하는, 방법.
  16. 픽셀 회로로서,
    광 방출을 야기하는 데 사용될 이미지 데이터를 나타내는 데이터 값을 저장하도록 구성된 메모리 저장소 - 상기 메모리 저장소는 상기 데이터 값의 복수의 비트들을 저장하도록 구성된 복수의 메모리 컴포넌트들을 포함함 -; 및
    상기 데이터 값에 적어도 부분적으로 기초하여 광을 방출하도록 구성된 발광 디바이스를 포함하며, 상기 발광 디바이스는 상기 복수의 메모리 컴포넌트들 중 하나 이상의 다른 메모리 컴포넌트들에 대한, 상기 복수의 메모리 컴포넌트들 중 하나 이상의 결함 메모리 컴포넌트들과 연관된 상기 복수의 비트들 중 하나 이상의 비트들의 하나 이상의 연관성들을 포함하는 매핑에 따라 상기 복수의 비트들에 적어도 부분적으로 기초하여 광을 방출하도록 구성되는, 픽셀 회로.
  17. 제16항에 있어서, 상기 복수의 메모리 컴포넌트들 중 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나는 적어도 상기 데이터 값의 최하위 비트에 대응하는, 픽셀 회로.
  18. 제16항에 있어서, 상기 하나 이상의 다른 메모리 컴포넌트들은 하나 이상의 스페어 메모리 컴포넌트들에 대응하는, 픽셀 회로.
  19. 제16항에 있어서, 상기 매핑은 상기 하나 이상의 결함 메모리 컴포넌트들 중 제1 결함 메모리 컴포넌트에 대응하는 제1 비트를, 상기 데이터 값의 최하위 비트에 대응하는 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나와 연관시키는, 픽셀 회로.
  20. 제16항에 있어서, 상기 매핑은 상기 하나 이상의 결함 메모리 컴포넌트들 중 제1 결함 메모리 컴포넌트에 대응하는 제1 비트를, 상기 복수의 메모리 컴포넌트들 중 스페어 메모리 컴포넌트에 대응하는 상기 하나 이상의 다른 메모리 컴포넌트들 중 하나와 연관시키고, 상기 스페어 메모리 컴포넌트는 동작중인 상기 복수의 메모리 컴포넌트들에 대응하는 비트 위치 연관성들과 독립적인, 픽셀 회로.
KR1020217007697A 2018-09-17 2019-08-28 메모리-인-픽셀 디스플레이의 결함 메모리에 대한 보정 KR102329589B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862732321P 2018-09-17 2018-09-17
US62/732,321 2018-09-17
US16/502,848 2019-07-03
US16/502,848 US10978028B2 (en) 2018-09-17 2019-07-03 Correction for defective memory of a memory-in-pixel display
PCT/US2019/048672 WO2020060738A1 (en) 2018-09-17 2019-08-28 Correction for defective memory of a memory-in-pixel display

Publications (2)

Publication Number Publication Date
KR20210034674A true KR20210034674A (ko) 2021-03-30
KR102329589B1 KR102329589B1 (ko) 2021-11-22

Family

ID=69774253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217007697A KR102329589B1 (ko) 2018-09-17 2019-08-28 메모리-인-픽셀 디스플레이의 결함 메모리에 대한 보정

Country Status (7)

Country Link
US (3) US10978028B2 (ko)
EP (1) EP3853842A1 (ko)
JP (1) JP2022500694A (ko)
KR (1) KR102329589B1 (ko)
CN (1) CN110910807B (ko)
TW (1) TWI723523B (ko)
WO (1) WO2020060738A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102616361B1 (ko) * 2018-12-11 2023-12-26 엘지디스플레이 주식회사 마이크로 디스플레이 장치 및 구동 방법
US11257407B2 (en) 2020-04-23 2022-02-22 Facebook Technologies, Llc Display diagnostic system
WO2023007819A1 (ja) * 2021-07-27 2023-02-02 ソニーセミコンダクタソリューションズ株式会社 表示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000105572A (ja) * 1998-09-30 2000-04-11 Mitsubishi Electric Corp 表示パネルの表示制御回路
KR20050020837A (ko) * 2002-06-12 2005-03-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 픽셀 및 인-픽셀 메모리와 디스플레이 디바이스
JP2008058440A (ja) * 2006-08-30 2008-03-13 Seiko Epson Corp 集積回路装置及び電子機器
KR20090126786A (ko) * 2008-06-05 2009-12-09 엘지디스플레이 주식회사 표시 결함을 보상하기 위한 영상 표시 장치의 보상 회로 및방법
JP2015534097A (ja) * 2012-08-23 2015-11-26 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ Ｌｅｄバックライト付きカラーモニタの色調整方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504504A (en) * 1994-07-13 1996-04-02 Texas Instruments Incorporated Method of reducing the visual impact of defects present in a spatial light modulator display
TW556144B (en) * 2000-03-30 2003-10-01 Seiko Epson Corp Display device
JP3705086B2 (ja) * 2000-07-03 2005-10-12 株式会社日立製作所 液晶表示装置
US7230600B1 (en) * 2000-09-28 2007-06-12 Intel Corporation Repairable memory in display devices
JP3949444B2 (ja) * 2000-12-26 2007-07-25 株式会社半導体エネルギー研究所 発光装置、該発光装置の駆動方法
US7956857B2 (en) * 2002-02-27 2011-06-07 Intel Corporation Light modulator having pixel memory decoupled from pixel display
GB0213420D0 (en) 2002-06-12 2002-07-24 Koninkl Philips Electronics Nv In-Pixel memory for display devices
US6831868B2 (en) * 2002-12-05 2004-12-14 Intel Corporation Byte aligned redundancy for memory array
US7590015B2 (en) * 2006-08-30 2009-09-15 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP2008111921A (ja) 2006-10-30 2008-05-15 Renesas Technology Corp 表示制御用半導体集積回路
EP2109859A4 (en) * 2007-01-04 2010-03-31 Displaytech Inc DIGITAL DISPLAY
US7949913B2 (en) 2007-08-14 2011-05-24 Dell Products L.P. Method for creating a memory defect map and optimizing performance using the memory defect map
JP2009092965A (ja) * 2007-10-10 2009-04-30 Eastman Kodak Co 表示パネルの不良検出方法および表示パネル
WO2010035548A1 (ja) * 2008-09-24 2010-04-01 シャープ株式会社 液晶表示装置、アクティブマトリクス基板、電子機器
US8412987B2 (en) * 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8493482B2 (en) * 2010-08-18 2013-07-23 Apple Inc. Dual image sensor image processing system and method
KR20170055222A (ko) * 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000105572A (ja) * 1998-09-30 2000-04-11 Mitsubishi Electric Corp 表示パネルの表示制御回路
KR20050020837A (ko) * 2002-06-12 2005-03-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 픽셀 및 인-픽셀 메모리와 디스플레이 디바이스
JP2008058440A (ja) * 2006-08-30 2008-03-13 Seiko Epson Corp 集積回路装置及び電子機器
KR20090126786A (ko) * 2008-06-05 2009-12-09 엘지디스플레이 주식회사 표시 결함을 보상하기 위한 영상 표시 장치의 보상 회로 및방법
JP2015534097A (ja) * 2012-08-23 2015-11-26 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ Ｌｅｄバックライト付きカラーモニタの色調整方法

Also Published As

Publication number Publication date
CN110910807B (zh) 2023-05-12
US20210225334A1 (en) 2021-07-22
KR102329589B1 (ko) 2021-11-22
US11790873B2 (en) 2023-10-17
TWI723523B (zh) 2021-04-01
US10978028B2 (en) 2021-04-13
JP2022500694A (ja) 2022-01-04
TW202025118A (zh) 2020-07-01
CN110910807A (zh) 2020-03-24
WO2020060738A1 (en) 2020-03-26
US11417298B2 (en) 2022-08-16
EP3853842A1 (en) 2021-07-28
US20230029501A1 (en) 2023-02-02
US20200090630A1 (en) 2020-03-19

Similar Documents

Publication Publication Date Title
JP6683838B2 (ja) 冗長発光デバイスを備えるディスプレイ
US11790873B2 (en) Correction for defective memory of a memory-in-pixel display
US10909926B2 (en) Pixel circuitry and operation for memory-containing electronic display
JP4536582B2 (ja) 表示制御装置及びルックアップテーブルの生成方法
KR102321174B1 (ko) 메모리-인-픽셀 디스플레이
US10867548B2 (en) Systems and methods for memory circuitry in an electronic display
US10891882B1 (en) Techniques for testing electrically configurable digital displays, and associated display architecture
US11049448B2 (en) Memory-in-pixel architecture
KR20110075158A (ko) 기준전압 생성회로
EP1504436A2 (en) Improved driver for non-linear displays comprising a random access memory for static content
US11527209B2 (en) Dual-memory driving of an electronic display
KR100588755B1 (ko) 능동 매트릭스 유기 발광 다이오드 패널을 시분할 제어방식으로 구동하기 위한 데이터 처리 회로 및 방법

Legal Events

Date Code Title Description
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant