WO2023007819A1 - 表示装置 - Google Patents

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WO2023007819A1
WO2023007819A1 PCT/JP2022/011468 JP2022011468W WO2023007819A1 WO 2023007819 A1 WO2023007819 A1 WO 2023007819A1 JP 2022011468 W JP2022011468 W JP 2022011468W WO 2023007819 A1 WO2023007819 A1 WO 2023007819A1
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WO
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signal
pixel
display device
bits
video signal
Prior art date
Application number
PCT/JP2022/011468
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English (en)
French (fr)
Inventor
みちる 千田
航太 間瀬
太郎 市坪
隆行 神田
誠一郎 甚田
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • An embodiment according to the present disclosure relates to a display device.
  • a method is used in which a pixel signal is converted into a PWM (Pulse Width Modulation) signal and written to a latch (see Patent Document 1).
  • PWM Pulse Width Modulation
  • the present disclosure provides a display device capable of suppressing power consumption.
  • a first holding unit provided in a pixel and holding a video signal
  • a PWM signal generation unit provided in the pixel for generating a PWM (Pulse Width Modulation) signal corresponding to the video signal based on the video signal held in the first holding unit and a count signal
  • a display device comprising:
  • the PWM signal generation unit has a logic operation unit that generates a PWM signal by performing a logic operation on the video signal held in the first holding unit and the count signal,
  • the logical operation unit includes a negative exclusive OR circuit, a first input section of the negative exclusive OR circuit is electrically connected to the first holding section; A second input section of the negative exclusive OR circuit may be electrically connected to the count signal supply section.
  • the logical operation unit is a plurality of negative exclusive logic circuits; an AND circuit to which respective outputs of the plurality of negative exclusive logic circuits are input; may include
  • the count signal supply section may be electrically connected to the second input section via a buffer section.
  • the count signal supply unit may be a Gray code counter.
  • the count signal supply section may generate the count signal having a predetermined waveform based on a reference clock, and supply the generated count signal to the PWM signal generation section.
  • a pixel electrode provided in the pixel; a signal level converter provided in the pixel for converting a signal level of the PWM signal input to the pixel electrode; may be further provided.
  • a first chip a second chip stacked with the first chip; further comprising
  • the first holding section, the PWM signal generating section, the signal level converting section, and the pixel electrode may be divided and arranged in the first chip and the second chip.
  • the signal level conversion unit is configured to operate between a first reference voltage node having a voltage level different from the high level or low level of the PWM signal and a second reference voltage node having either the high level or the low level.
  • having four transistors connected in series with The four transistors are a first conductivity type first transistor having one end electrically connected to the first reference voltage node and having a gate to which a first signal is input; a second conductivity type second transistor having one end electrically connected to the second reference voltage node and having a gate to which the PWM signal is input;
  • a third reference voltage node connected between the first transistor and the second transistor and having a voltage level different from the second reference voltage node, either the high level or the low level, is electrically connected to the gate.
  • a third transistor of the first conductivity type a fourth transistor of the second conductivity type connected between the first transistor and the second transistor, with the third reference voltage node electrically connected to a gate; including
  • the pixel electrode may be electrically connected to a node between the third transistor and the fourth transistor connected in series.
  • the signal level converter is a fifth transistor connected between the second holding unit and the pixel electrode; a booster that boosts the pixel electrode by capacitive coupling; may have
  • the PWM signal generator may be shared by a plurality of pixels.
  • the video signal includes a plurality of bits, A plurality of the first holding units are provided according to a plurality of bits, A plurality of the first holding units may be grouped so that a plurality of high-order bits become one bit.
  • the first holding unit may hold the video signal during a blanking period between a plurality of PWM periods corresponding to the PWM signal.
  • the first holding unit may hold the video signal having subframes divided for each of a plurality of color components so that unit frames of the video signal are input in a predetermined order.
  • the video signal includes a plurality of bits, A plurality of bits of the video signal are time-divided multiple times in one subframe,
  • the PWM signal generator may generate the PWM signal time-divided a plurality of times within one sub-frame, according to the video signal in which a plurality of bits are time-divided.
  • the plurality of bits of the video signal may be time-divided a plurality of times according to the weight of the bits.
  • the plurality of bits of the video signal may be time-divided so that the weights of the bits are approximately equal.
  • a plurality of bits of the video signal are time-divided into first half bits and second half bits in one subframe; further comprising a switching unit that switches the output of the PWM signal generation unit according to the first half bit count or the second half bit count,
  • the PWM signal generator responds to a first timing based on the first-half bits and the count signal of the first polarity and a second timing based on the second-half bits and the count signal of the second polarity.
  • the PWM signal may be generated.
  • a selector may be further provided which selects the first holding section that holds the video signal of the first half of the bits and the first holding section that holds the video signal of the second half of the bits.
  • the first holding unit may hold the video signal of the latter half bits in a period between the counting of the first half bits and the counting of the latter half bits.
  • the first holding unit and the PWM signal generating unit are shared by a plurality of pixel electrodes, Some of the plurality of pixel electrodes sharing the first holding unit and the PWM signal generating unit are driven based on the same video signal, and the pixel electrodes are driven in the same subframe for the same color component. Driving may be performed such that the arrangement of the pixel electrodes driven based on the video signal is changed.
  • the two pixel electrodes adjacent in the first direction are driven based on the same video signal, and the two pixel electrodes are driven based on the same video signal for each of the subframes of the same color component.
  • the pixel electrodes may be driven such that they are shifted by one pixel electrode in the first direction.
  • the first holding unit and the PWM signal generating unit are shared by the four pixel electrodes arranged in 2 ⁇ 2, In the red component and the blue component, the two pixel electrodes adjacent in the second direction are driven based on the same video signal, and the pixel electrodes are driven by the same video signal in each subframe of the same color component. driving such that the two pixel electrodes driven based on are shifted by one pixel electrode in a first direction perpendicular to the second direction; In the green component, one of the four pixel electrodes may be driven, and the pixel electrodes may be driven such that the arrangement of the pixel electrodes to be driven changes for each of the subframes.
  • a flag generation unit to a driving stop unit that stops driving the pixels in the predetermined region of the color component for which the flag is generated; may be further provided.
  • the predetermined area may be a pixel line, which is one line of the plurality of pixels arranged in a matrix.
  • the predetermined area may be a line divided area obtained by dividing a pixel line, which is one line of the plurality of pixels arranged in a matrix, in a direction along the one line.
  • the drive stopping unit may stop inputting the video signal to the first holding unit of the pixel in the predetermined region of the color component for which the flag is generated.
  • the PWM signal generation unit receives the count signal for each pixel line, which is one line of the plurality of pixels arranged in a matrix,
  • the driving stopping unit stops inputting the count signal to the PWM signal generating unit of the pixels in the pixel line of the color component for which the flag is generated for all the pixels in the pixel line. good too.
  • FIG. 4 is a diagram showing an example of a pixel configuration according to the first embodiment;
  • FIG. 4 is a timing chart showing an example of pixel operation according to the first embodiment;
  • 4A and 4B are diagrams illustrating an example of pixel operation according to the first embodiment;
  • FIG. FIG. 3 is a diagram showing an example of the configuration of a global counter according to the first embodiment;
  • FIG. 10 is a diagram showing an example of a gamma 2.2 count signal;
  • FIG. 4 is a diagram showing an example of a linear gamma count signal; It is a figure which shows an example of the count signal of a binary counter.
  • FIG. 10 is a diagram showing an example of a gamma 2.2 count signal;
  • FIG. 4 is a diagram showing an example of a linear gamma count signal; It is a figure which shows an example of the count signal of a binary counter.
  • FIG. 10 is a diagram showing an example of a gamma 2.2 count signal;
  • FIG. 4 is a diagram showing an example of a count signal of a Gray code counter; 1 is a diagram showing an example of the configuration of a layered chip according to the first embodiment; FIG. 1 is a cross-sectional view showing an example of the configuration of a layered chip according to the first embodiment; FIG. FIG. 10 is a diagram showing a modification of the configuration of vias; FIG. 10 is a diagram showing a modification of the configuration of vias; FIG. 4 is a diagram showing an example of a planar arrangement of pixels according to the first embodiment; 12 is a diagram showing an example of a circuit configuration of four pixels shown in FIG. 11; FIG. It is a figure showing an example of composition of a pixel by the 1st modification of a 1st embodiment.
  • FIG. 15B is a timing chart showing an example of a count signal of the Gray code counter of FIG. 15A;
  • FIG. It is a figure which shows an example of a structure of the pixel by 3rd Embodiment.
  • 9 is a timing chart showing an example of pixel operation according to the third embodiment;
  • FIG. 11 is a cross-sectional view showing an example of voltage relationships among a first transistor, a second transistor, a third transistor, and a fourth transistor according to a third embodiment;
  • FIG. 11 is a cross-sectional view showing an example of voltage relationships among a first transistor, a second transistor, a third transistor, and a fourth transistor according to a third embodiment; It is a figure which shows an example of a structure of the pixel by the 1st modification of 3rd Embodiment. It is a figure which shows an example of a structure of the pixel by the 2nd modification of 3rd Embodiment.
  • FIG. 11 is a timing chart showing an example of pixel operation according to a second modification of the third embodiment; FIG. It is a figure which shows an example of a structure of the pixel by the 3rd modification of 3rd Embodiment.
  • FIG. 11 is a timing chart showing an example of pixel operation according to a third modified example of the third embodiment;
  • FIG. It is a figure which shows an example of a structure of the pixel by the 4th modification of 3rd Embodiment. It is a figure which shows an example of a structure of the pixel by the 5th modification of 3rd Embodiment. It is a figure which shows an example of a structure of the pixel by the 6th modification of 3rd Embodiment. It is a figure which shows an example of a structure of the pixel by the 7th modification of 3rd Embodiment. It is a figure which shows an example of a structure of the pixel by 4th Embodiment.
  • FIG. 12 is a diagram showing an example of pixel operation according to the fourth embodiment; It is a figure which shows an example of a structure of the pixel by the 1st modification of 4th Embodiment. It is a figure which shows an example of a structure of the pixel by the 2nd modification of 4th Embodiment. It is a figure which shows an example of operation
  • FIG. 14 is a diagram showing an example of pixel operation according to a third modification of the fourth embodiment; It is a figure which shows an example of a structure of the pixel by the 4th modification of 4th Embodiment. It is a figure which shows an example of operation
  • FIG. 14 is a diagram showing an example of a pixel configuration according to a fifth embodiment;
  • FIG. FIG. 12 is a diagram showing an example of pixel operation according to the fifth embodiment;
  • FIG. 16 is a diagram showing an example of pixel shift driving for each color component according to the fifth embodiment;
  • FIG. 11 is a diagram showing an example of subframes according to the fifth embodiment and native subframes; It is a figure which shows an example of a structure of the pixel by the 1st modification of 5th Embodiment.
  • FIG. 21 is a diagram showing an example of pixel shift driving for each color component according to the first modified example of the fifth embodiment;
  • FIG. 20 is a diagram showing an example of subframes according to the first modified example of the fifth embodiment and native subframes;
  • FIG. 13 is a diagram showing an example of the configuration of a display device according to a sixth embodiment;
  • FIG. FIG. 14 is a diagram showing an example of a display screen input from an application processor according to the sixth embodiment;
  • FIG. 45B is a diagram illustrating an example of a sub-frame of the red component of FIG.
  • FIG. 45A is a diagram illustrating an example of driving a global counter according to the sixth embodiment
  • FIG. FIG. 22 is a diagram showing an example of subframes according to the first modified example of the sixth embodiment
  • FIG. FIG. 14 is a diagram showing an example of a display screen input from an application processor according to the sixth embodiment
  • FIG. 48B is a diagram illustrating an example of a sub-frame of the red component of FIG. 48A
  • FIG. 48B is a diagram illustrating an example of a sub-frame of the red component of FIG. 48A
  • FIG. 10 is a front view of a digital camera, which is a second application example of the electronic device; 2 is a rear view of the digital camera; FIG. FIG. 10 is an external view of an HMD, which is a third application example of the electronic device; 1 is an external view of smart glasses; FIG. FIG. 11 is an external view of a TV, which is a fourth application example of the electronic device; FIG. 12 is an external view of a smartphone, which is a fifth application example of the electronic device;
  • the display device will be described below with reference to the drawings. Although the main components of the display device will be mainly described below, the display device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a diagram showing an example of the configuration of a display device 1 according to the first embodiment.
  • the display device 1 is a digital drive display device that converts a digital video signal into a PWM (Pulse Width Modulation) signal and drives pixels to convert the video signal into an optical signal and display an image.
  • PWM Pulse Width Modulation
  • the display device 1 is, for example, a display device for AR (Augmented Reality).
  • a display device for AR is required to have low power consumption and a high frame rate.
  • the display device 1 is, for example, a reflective display panel such as LCOS (Liquid Crystal On Silicon).
  • LCOS Liquid Crystal On Silicon
  • the display device 1 is not limited to this, and may be other display devices such as MEMS (Micro Electro Mechanical System), OLED (Organic Light Emitting Diode) and LED (Light Emitting Diode).
  • the application processor 2 arranged outside the display device 1 sends signals such as video signals to the display device 1 .
  • the display device 1 includes an interface circuit 10, a multiplexer 12, a timing controller 14, a clock generator 16, a set value storage register 18, an I2C (I-Squared-C) 20, a frame memory 22, and a line buffer 24. , a pixel region 26 , a V driver 28 and a global counter 30 .
  • the interface circuit 10 receives video signals from the application processor 2 .
  • the multiplexer 12 parallelizes the video signal received from the interface circuit 10 and stores (writes) it in the frame memory 22 in order to reduce the operating frequency of the circuit.
  • the timing controller 14 performs timing control of the display operation of the display device 1 .
  • the clock generator 16 generates a reference clock based on the timing controller 14. Also, the clock generator 16 may have a gamma correction function which will be described later. Also, the clock generator 16 may be included in a global counter (count signal supply unit) 30 .
  • the setting value storage register 18 stores various information related to the operation of the display device 1 .
  • the I2C20 is a communication interface.
  • the I2C 20 exchanges necessary information such as information to be read from and written to the setting value storage register 18 with the application processor 2 outside the display device 1 .
  • the frame memory 22 stores video signals.
  • the frame memory 22 is, for example, a storage unit such as SRAM (Static Random Access Memory).
  • the line buffer 24 latches video signal data for each signal line. Also, the line buffer 24 may perform necessary processing on the data of the video signal. The line buffer 24 outputs a signal based on video signal data to a corresponding signal line.
  • a plurality of pixels 50 are arranged in a matrix in the pixel area 26 . Details of the pixel 50 will be described later with reference to FIG.
  • the V driver 28 generates and outputs a driving signal for each pixel 50 according to the driving of the signal line by the line buffer 24 . Thereby, each pixel 50 can be driven sequentially.
  • the global counter 30 is provided so as to face the V driver 28 with the pixel region 26 interposed therebetween.
  • the global counter 30 generates a count signal and supplies it to the PWM signal generation circuit 52 inside the pixel 50 .
  • At least one global counter 30 is provided in the display device 1, for example.
  • a global counter 30 generates an arbitrary count signal based on a high-frequency reference clock. Details of the global counter 30 will be described later with reference to FIGS. 5 to 7B.
  • FIG. 2 is a diagram showing an example of the configuration of the pixel 50 according to the first embodiment.
  • the pixel 50 includes a first switch SW1, a first holding section 51, a PWM signal generation circuit (PWM signal generation section) 52, a signal level conversion section 53, a second holding section 54, and a pixel electrode 55. Prepare. The configuration of other pixels 50 in the pixel region 26 is the same.
  • the first switch SW1 is connected before the first holding portion 51.
  • the first holding unit 51 is provided within the pixel 50 and holds the video signal.
  • a plurality of first holding units 51 are provided according to the number of bits of the video signal. In the example shown in FIG. 2, since the pixels are driven by 8-bit digital signals, eight first holding units 51 are provided.
  • the first holding unit 51 is, for example, a latch circuit.
  • the PWM signal generation circuit 52 converts the digital video signal into a 1-pulse PWM signal.
  • the PWM signal generation circuit 52 has a logical operation section.
  • the logic operation unit generates a PWM signal by performing a logic operation on the video signal held in the first holding unit 51 and the count signal.
  • the logical operation unit has a negative exclusive OR circuit (EXNOR circuit 521) and a logical product circuit (AND circuit 522).
  • EXNOR circuit 521 negative exclusive OR circuit
  • AND circuit 522 a logical product circuit
  • EXNOR circuit 521 When the video signal contains multiple bits, multiple EXNOR circuits 521 are provided according to the number of bits. In the example shown in FIG. 2, eight EXNOR circuits 521 are provided because the pixels are driven by 8-bit digital signals.
  • the EXNOR circuit 521 has a first input and a second input.
  • the global counter 30 may be electrically connected to the second input section via a buffer circuit (not shown).
  • each EXNOR circuit 521 is electrically connected to the input section of the AND circuit 522 .
  • a signal output from the AND circuit 522 is a PWM signal output at a time corresponding to the video signal.
  • the PWM width of the PWM signal is based on, for example, the count start timing of the global counter 30 and the rising timing of the output signal of the AND circuit 522 (see FIG. 3 described later).
  • the signal level converter 53 is provided inside the pixel 50 and converts the signal level (voltage level) of the PWM signal input to the pixel electrode 55 . This is because, for example, driving a liquid crystal requires a higher voltage than driving a logic circuit.
  • the signal level converter 53 includes a second switch SW2 and a third switch SW3.
  • the second switch SW2 and the third switch SW3 are connected in series between the reference voltage node VCC and ground.
  • the second switch SW2 is turned on or off upon receiving a reset signal.
  • the third switch SW3 receives a signal from the AND circuit 522 and turns on or off.
  • the second holding unit 54 is provided inside the pixel 50 and holds the PWM signal.
  • the second holding unit 54 is electrically connected to, for example, a node between the second switch SW2 and the third switch SW3.
  • the width of the PWM signal is based, for example, on the period during which the voltage value of the reference voltage node VCC is held.
  • the second holding unit 54 is, for example, a latch circuit.
  • the pixel electrode 55 is an electrode of an electro-optical element such as liquid crystal provided in the pixel 50 .
  • the pixel electrode 55 receives a 1-pulse PWM signal, that is, a 1-pulse voltage signal. This causes the pixels to emit light.
  • the first holding unit 51 and the PWM signal generation circuit 52 are arranged close to each other. As a result, power consumption can be suppressed and the frame rate can be improved.
  • FIG. 3 is a timing chart showing an example of the operation of the display device 1 according to the first embodiment.
  • FIG. 3 shows a timing chart for 4 bits.
  • the light source (Light) is turned off (extinguished).
  • the light source is, for example, a light source in a reflective LCOS.
  • the reset signal becomes High, turning on the second switch SW2.
  • 1 voltage VCC
  • the width of the PWM signal is not effective during the period when the light source is turned off.
  • the actual PWM width is the period during which the light source is on and the second holding section 54 is in the high state.
  • the video signal is written to the first holding unit 51 during the reset. Thereby, the first holding unit 51 holds the video signal.
  • the reset signal becomes low and the second switch SW2 is turned off. Also, at time t3, the light source turns on (lights up).
  • the global counter 30 inputs the count signals C0 to C3 to the PWM signal generation circuit 52. Thereby, the PWM signal generation circuit 52 compares the video signal and the count signal.
  • the AND circuit 522 of the PWM signal generation circuit 52 outputs 1 at the timing when the data of the video signal held in the first holding unit 51 and the value of the count signal all match.
  • a PWM signal is generated according to the video signal.
  • the voltage of the pixel electrode 55 also becomes high and the pixel 50 is driven because the second holding unit 54 becomes high.
  • FIG. 4 is a diagram showing an example of pixel operation according to the first embodiment. Although the count signal shown in FIG. 4 is a binary code, it may be a Gray code shown in FIG. 7B.
  • the display device 1 performs color sequential driving.
  • Color sequential driving is a method of sequentially displaying images of respective color components of red, green, and blue in a time division manner.
  • a frame includes multiple sub-frames, corresponding to each color.
  • the subframes are displayed in a predetermined order.
  • the subframes are displayed, for example, in order of red, green, blue, red, green, and blue.
  • the frame rate is equal to or higher than the predetermined frequency
  • the user perceives the images as a series of continuous images in which each image is individually recognized. In other words, the user perceives the image as a composite image in which images of respective color components of red, green, and blue that are sequentially projected in a time-sharing manner are combined.
  • the driving shown in FIG. 3 is performed in one subframe.
  • a blanking period is a period between a PWM period in one subframe and a PWM period in the next subframe.
  • the blanking period is also the reset period. Since the light source is turned off during the blanking period, the double latch is not required by writing video signal data during this period.
  • FIG. 5 is a diagram showing an example of the configuration of the global counter 30 according to the first embodiment. Note that the clock generator 16 is arranged in the global counter 30 in the example shown in FIG.
  • the clock generator 16 generates a reference clock.
  • the clock generator 16 can generate a reference clock with an arbitrary waveform. This enables gamma adjustment, which will be described with reference to FIGS. 6A and 6B.
  • the global counter 30 has a flip-flop. In the configuration example of the global counter 30 shown in FIG. 5, a binary counter count signal is generated.
  • FIG. 6A is a diagram showing an example of a gamma 2.2 count signal.
  • FIG. 6B is a diagram showing an example of a linear gamma count signal.
  • the inversion timing of the output signal of the global counter 30 is generated based on a reference clock with a higher frequency.
  • the setting value storage register 18 in the display device 1 can arbitrarily control the inversion timing of the global counter 30 .
  • the global counter 30 generates a count signal having a predetermined (arbitrary) waveform based on the reference clock.
  • a global counter 30 generates a count signal to perform gamma correction and alter the pulse shape.
  • the global counter 30 In gamma 2.2, the global counter 30 generates count signals with progressively wider pulse widths, ie with progressively longer periods. In the example shown in FIG. 6A, the count signal C0 transitions at timings of 0, . . . , 7, 13, 22, .
  • gamma adjustment is performed by increasing the gradation to 10 bits. In this case, the number of required first holding portions 51 increases.
  • the global counter 30 can perform gamma correction based on the reference clock and adjust the gamma value without increasing the number of bits.
  • FIG. 7A is a diagram showing an example of a count signal of a binary counter.
  • FIG. 7B is a diagram showing an example of a count signal of a Gray code counter;
  • Gray code one bit count signal transitions at one timing. If the global counter 30 is a Gray code counter, the occurrence of hazards can be suppressed. Moreover, since the Gray code has fewer transitions than the binary code, power consumption can be suppressed.
  • the line buffer 24 shown in FIG. 1 converts the video signal data into Gray code.
  • FIG. 8 is a diagram showing an example of the configuration of the layered chip according to the first embodiment.
  • the display device 1 further includes a first chip CH1, a second chip CH2 stacked on the first chip CH1, and a via (columnar electrode) V.
  • the first chip CH1 is a low voltage circuit board.
  • the first chip CH1 is the lower substrate.
  • a first holding unit 51, a PWM signal generation circuit 52 (logic operation unit), and the like are arranged in the first chip CH1.
  • the second chip CH2 is a high voltage circuit board.
  • the second chip CH2 is the upper substrate.
  • a signal level conversion unit 53, a second holding unit 54, a pixel electrode 55, and the like are arranged in the second chip CH2.
  • the via V electrically connects the first chip CH1 and the second chip CH2.
  • the via V is provided for each pixel 50 .
  • FIG. 9 is a cross-sectional view showing an example of the structure of the layered chip according to the first embodiment.
  • the size of the transistors used in the circuits of the second chip CH2 is larger than the size of the transistors used in the circuits of the first chip CH1.
  • a low-voltage transistor is used in the circuit of the first chip CH1.
  • a high-voltage transistor is used for the second chip CH2.
  • the pixel electrode 55 is provided on the second chip CH2 side.
  • FIG. 10A is a diagram showing a modification of the via V configuration.
  • FIG. 10A shows an example in which a via V is shared by a plurality of pixels 50.
  • FIG. Pixel region 26 includes, for example, a plurality of pixel groups having N ⁇ N pixels 50 .
  • one pixel column has a first holding unit (MEM) 51 and a PWM signal generation circuit 52 (PWM) for N pixels each.
  • MEM first holding unit
  • PWM PWM signal generation circuit 52
  • the via V is provided for each pixel column.
  • Video signals are written in order as shown by the arrows. Note that writing of the video signal is performed by a signal line (not shown).
  • the via V may be shared by multiple pixels 50 as shown in FIG. 10A. As a result, the vias V can be easily arranged.
  • FIG. 10B is a diagram showing a modification of the via V configuration.
  • one via V is provided for N ⁇ N pixels 50 .
  • video signals are written in order from the left pixel column.
  • the circuits are arranged so as to divide the low voltage circuit and the high voltage circuit. That is, the circuits are divided and arranged in the first chip CH1 and the second chip CH2 so as to be divided between the PWM signal generation circuit 52 and the signal level conversion section 53 .
  • the circuit may be split at any position. That is, the first holding unit 51, the PWM signal generation circuit 52, the signal level conversion unit 53, and the pixel electrode 55 may be divided and arranged in the first chip CH1 and the second chip CH2.
  • FIG. 11 is a diagram showing an example of the planar arrangement of the pixels 50 according to the first embodiment.
  • the pixel circuits may be arranged on one substrate, unlike the example described in the laminated structure. In this case, it is more preferable to improve the layout efficiency.
  • a plurality of pixel groups each having 10 ⁇ 8 pixels 50 are arranged in the pixel region 26 .
  • a first holding unit (Data-Latch) 51 is provided for each pixel 50 .
  • the PWM signal generation circuit 52 is arranged adjacent to the first holding section 51 in the vertical direction of the paper surface of FIG. 11 so as to cover the first holding section 51 .
  • the EXNOR circuit 521 and the AND circuit 522 which are logical operation units of the PWM signal generation circuit 52, are shared by a plurality of pixels 50.
  • FIG. For example, one PWM signal generation circuit 52 is shared by four pixels 50 . Therefore, the PWM signal generation circuit 52 sequentially reads the video signal from the first holding section 51 and writes the PWM signal to the second holding section 54 .
  • the second holding unit 54 and the signal level conversion unit 53 are arranged adjacent to the PWM signal generation circuit 52 in the vertical direction of the paper surface of FIG. 11 so as to cover the PWM signal generation circuit 52, for example.
  • the second holding section 54 and the signal level converting section 53 are provided for each pixel 50 .
  • 10 ⁇ 8 pixel electrodes 55 are arranged in a matrix.
  • a wiring 55L that electrically connects the pixel electrode 55, the second holding section 54, and the signal level converting section 53 is further provided.
  • FIG. 12 is a diagram showing an example of the circuit configuration of the four pixels 50 shown in FIG. 11.
  • FIG. 12 shows a case where one pixel 50 holds 4-bit data.
  • the number of elements can be reduced by, for example, about 45% compared to the case where the PWM signal generation circuit 52 is provided for each pixel 50. As the number of bits increases, the number of elements can be further reduced.
  • the PWM signal generation circuit 52 is arranged inside the pixel 50 . Thereby, the frame rate can be improved and power consumption can be suppressed.
  • the PWM signal generation circuit 52 may be arranged outside the pixel region 26.
  • the PWM signal generation circuit 52 reads the video signal from the memory (first holding unit 51) in the pixel region 26 and returns the PWM signal to the pixel region 26.
  • Representation of only one gradation requires readout driving, which makes it difficult to increase the speed. That is, it is difficult to improve the frame rate.
  • power consumption increases due to charging and discharging of wiring.
  • the PWM signal generation circuit 52 is arranged inside the pixel 50 . Furthermore, in the first embodiment, the PWM signal generation circuit 52 is arranged close to the first holding unit 51 . As a result, the wiring distance between the first holding unit 51 and the PWM signal generation circuit 52 can be shortened, and the influence of the load capacitance can be suppressed. That is, by integrating the first holding unit 51 and the PWM signal generation circuit 52 in the pixel 50, power consumption can be suppressed. Further, by arranging the PWM signal generation circuit 52 in the pixel 50, the number of data accesses can be reduced.
  • the PWM signal generation circuit 52 may compare, for example, an 8-bit video signal collectively held in the first holding unit 51 in the pixel 50 with a count signal input from outside the pixel 50 . Therefore, the PWM signal generation circuit 52 does not have to perform read driving for generating the PWM signal. Thereby, the frame rate can be improved.
  • the display device 1 performs color sequential driving.
  • color sequential driving if the frame rate (sub-frame rate) is low, the phenomenon of color breakup is likely to occur. By improving the frame rate, it is possible to suppress color breaks and improve visibility.
  • gamma correction can be performed digitally without increasing the number of bits. This can reduce the required memory.
  • FIG. 13 is a diagram showing an example of the configuration of the pixel 50 according to the first modified example of the first embodiment.
  • the first modified example of the first embodiment differs from the first embodiment in the configuration of the first holding portion 51 .
  • the first holding part 51 is, for example, a capacitor.
  • the capacitor as the first holding unit 51 has one end electrically connected to the first input portion of the EXNOR circuit 521 and the other end electrically connected to the reference voltage node (ground).
  • a capacitor may be used as the first holding portion 51 as in the first modification of the first embodiment. Also in this case, the same effect as in the first embodiment can be obtained.
  • FIG. 14 is a diagram showing an example of the configuration of the pixel 50 according to the second embodiment.
  • the second embodiment differs from the first embodiment in that the most significant bit (MSB, Most Significant Bit) is segmented and driven.
  • MSB most significant bit
  • data D67 which is a collection of data D6 and D7
  • data D67 is updated at any time as follows.
  • writing of data to the first holding unit 51 is performed collectively.
  • writing of data to the first holding unit 51 is performed in multiple times.
  • the two first holding units 51 are connected in series in two stages via the switch T67.
  • the switch T67 By turning off the switch T67, the data D67 next to the data D67 being processed by the PWM signal generation circuit 52 can be written.
  • the number of bits for segmentation is not limited to two. Also, the most significant bit does not necessarily have to be segmented.
  • a plurality of high-order bits may be segmented as in the second embodiment. It should be noted that, in the second embodiment, the frame rate can be improved and the power consumption can be suppressed, as in the first embodiment.
  • FIG. 15A is a diagram showing an example of the configuration of the pixel 50 according to the first modified example of the second embodiment.
  • FIG. 15A shows an example in which one pixel 50 holds 4-bit data.
  • first holding sections 51 are connected in series via a switch T23 in two stages.
  • Data D23 in which data D2 and D3 are put together is input to first holding units 51 in the third and fourth stages from the top.
  • FIG. 15B is a timing chart showing an example of the count signal of the Gray code counter of FIG. 15A.
  • the first switches SW1 in the first and second stages in FIG. 15A are turned on.
  • the first holding units 51 in the first stage (A) and the second stage (A) in FIG. 15A hold the data D0 and D1, respectively.
  • the first switch SW1 in the third stage in FIG. 15A is turned on.
  • the first holding unit 51 in the third row (B) of FIG. 15A holds the data D23. Therefore, every time D23 in FIG. 15B becomes high, the data D23 held by the first holding unit 51 in the third stage (B) is updated.
  • the third-stage first switch SW1 in FIG. 15A is turned off and the switch T23 is turned on.
  • the first holding unit 51 in the fourth row (C) in FIG. 15A holds the data D23. Therefore, every time D23 in FIG. 15B becomes low and T23 becomes high, the data D23 held by the first holding unit 51 in the fourth stage (C) is updated.
  • a count signal of a Gray code counter may be used as in the first modification of the second embodiment. Also in this case, the same effects as in the second embodiment can be obtained.
  • FIG. 16 is a diagram showing an example of the configuration of the pixel 50 according to the third embodiment. 3rd Embodiment differs in the structure of the signal level conversion part 53 compared with 1st Embodiment.
  • the second holding unit 54 has a latch circuit composed of two inverter circuits.
  • the inverter includes two transistors of different conductivity types.
  • the second holding unit 54 operates between the voltage level of the reference voltage node VDD (eg, 3V) and the voltage level of the reference voltage node VSS (eg, 0V). That is, the PWM signal generated by the PWM signal generation circuit 52 has a high level of 3V and a low level of 0V.
  • the signal level converter 53 has a first transistor Tr1, a second transistor Tr2, a third transistor Tr3, a fourth transistor Tr4, and a first capacitor Ca1.
  • the first transistor Tr1, the third transistor Tr3, the fourth transistor Tr4, and the second transistor Tr2 are connected in series in this order between the reference voltage node VCC and the reference voltage node VSS.
  • the voltage level (eg, 6V) of the reference voltage node VCC is higher than the voltage level of the reference voltage node VDD.
  • the first transistor Tr1 has one end electrically connected to the reference voltage node VCC, and a gate to which a reset signal (first signal) is input.
  • the first transistor Tr1 is, for example, a P-type (first conductivity type) MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the second transistor Tr2 has one end electrically connected to the reference voltage node VSS, and a gate electrically connected to the outputs of the PWM signal generation circuit 52 and the second holding unit 54 .
  • the second transistor Tr2 is, for example, an N-type (second conductivity type) MOSFET.
  • the third transistor Tr3 is connected between the first transistor Tr1 and the second transistor Tr2, and has a gate electrically connected to the reference voltage node VDD.
  • the third transistor Tr3 is, for example, a P-type MOSFET.
  • the fourth transistor Tr4 is connected between the first transistor Tr1 and the second transistor Tr2, and has a gate electrically connected to the reference voltage node VDD.
  • the fourth transistor Tr4 is, for example, an N-type MOSFET.
  • a node between the third transistor Tr 3 and the fourth transistor Tr 4 connected in series is electrically connected to the pixel electrode 55 .
  • the first capacitor Ca1 is connected between the pixel electrode 55 and the reference voltage node VSS.
  • the first capacitor Ca1 is provided, for example, to hold the voltage during the period from time t12 to time t13 in FIG. 17, which will be described later. Note that the first capacitor Ca1 may be omitted.
  • FIG. 17 is a timing chart showing an example of the operation of the pixel 50 according to the third embodiment.
  • PWM shown in FIG. 17 indicates the output of the AND circuit 522 .
  • Pixel (ON)” indicates the voltage applied to the pixel electrode 55 .
  • the reset signal becomes low. This turns on the first transistor Tr1.
  • 0 is written in the second holding unit 54, and the voltage of the second holding unit 54 is low.
  • the second transistor Tr2 is turned off.
  • Both the third transistor Tr3 and the fourth transistor Tr4 are continuously on because their gates are electrically connected to the reference voltage node VDD. Therefore, the voltage of the pixel electrode 55 becomes high.
  • the reset signal becomes high. This turns off the first transistor Tr1.
  • the AND circuit 522 outputs 1. This turns on the second transistor Tr2. Therefore, the voltage of the pixel electrode 55 becomes low.
  • FIG. 18A and 18B are cross-sectional views showing an example of voltage relationships among the first transistor Tr1, the second transistor Tr2, the third transistor Tr3, and the fourth transistor Tr4 according to the third embodiment.
  • FIG. 18A shows the voltage relationship at time t13 in FIG.
  • FIG. 18B shows the voltage relationship at time t11 in FIG.
  • the reset signal applied to the gate of the first transistor Tr1 is 6V high and 3V low.
  • the voltage of the second holding unit 54 applied to the gate of the second transistor Tr2 is 3V high and 0V low. Also, as described above, the voltage applied to each gate of the third transistor Tr3 and the fourth transistor Tr4 is 3V.
  • the maximum drain-source voltage of the transistor is 3V
  • the maximum gate-source voltage is 3V.
  • the gate-source voltage and the drain-source voltage of all transistors become equal to or lower than the voltage VDD. Therefore, the breakdown voltage of the transistor can be lowered. That is, low-voltage transistors can be used for all transistors. As a result, the size of the transistor can be made smaller, and the pixel 50 can be more easily miniaturized.
  • the configuration of the signal level converter 53 may be changed as in the third embodiment. It should be noted that the second embodiment can reduce power consumption and improve the frame rate in the same manner as in the first embodiment.
  • the signal level conversion section (level shift circuit) 53 may be incorporated in the pixel circuit including the PWM signal generation circuit 52 and the like as described above, or may be an independent pixel circuit. may
  • FIG. 19 is a diagram showing an example of the configuration of the pixel 50 according to the first modified example of the third embodiment.
  • the first modification of the third embodiment differs from the third embodiment in that the second holding portion 54 is not provided.
  • the output section of the PWM signal generation circuit 52 is electrically connected to the gate of the second transistor Tr2. Therefore, the PWM signal is input to the gate of the second transistor Tr2.
  • the operation of the signal level converter 53 according to the first modified example of the third embodiment is substantially the same as that of the signal level converter 53 according to the third embodiment.
  • the second holding portion 54 may not be provided as in the first modified example of the third embodiment. Also in this case, the same effect as in the third embodiment can be obtained.
  • FIG. 20 is a diagram showing an example of the configuration of the pixel 50 according to the second modified example of the third embodiment.
  • the second modification of the third embodiment differs from the third embodiment in the configuration of the signal level converter 53.
  • FIG. 20 is a diagram showing an example of the configuration of the pixel 50 according to the second modified example of the third embodiment.
  • the second modification of the third embodiment differs from the third embodiment in the configuration of the signal level converter 53.
  • the signal level converter 53 has a fifth transistor Tr5, a sixth transistor Tr6, a seventh transistor Tr7, and a booster 531.
  • the fifth transistor Tr5 is connected between one end of the second holding section 54 and the pixel electrode 55.
  • a gate of the fifth transistor Tr5 is electrically connected to the reference voltage node VDD.
  • the fifth transistor Tr5 is, for example, an N-type MOSFET.
  • the sixth transistor Tr6 is connected between the other end of the second holding unit 54 and the reference voltage node VSS, and has a gate to which a reset signal is input.
  • the sixth transistor Tr6 is, for example, an N-type MOSFET.
  • the seventh transistor Tr7 is connected between one end of the second holding section 54 and the reference voltage node VSS, and has a gate electrically connected to the output section of the AND circuit 522 .
  • the seventh transistor Tr7 is, for example, an N-type MOSFET.
  • the booster 531 boosts the voltage of the pixel electrode 55 by capacitive coupling.
  • the booster 531 has a second capacitor Ca2.
  • the second capacitor Ca ⁇ b>2 is connected between the signal line Rift and the pixel electrode 55 .
  • FIG. 21 is a timing chart showing an example of the operation of the pixel 50 according to the second modified example of the third embodiment.
  • the reset signal becomes high.
  • This turns on the sixth transistor Tr6.
  • the voltage at the other end of the second holding unit 54 becomes low (voltage VSS).
  • the voltage at one end of the second holding unit 54 becomes high (voltage VDD).
  • the gate of the fifth transistor Tr5 is electrically connected to the reference voltage node VDD, the fifth transistor Tr5 is continuously on.
  • the source voltage of the fifth transistor Tr5 is VDD-Vth.
  • Vth is the threshold voltage of the fifth transistor Tr5.
  • the voltage of the pixel electrode 55 becomes VDD-Vth.
  • the signal line RIFT becomes high. Due to the capacitive coupling of the second capacitor Ca2, the voltage of the pixel electrode 55 increases by ⁇ V. As a result, the voltage of the pixel electrode 55 becomes VDD-Vth+ ⁇ V. VDD-Vth+ ⁇ V is a voltage higher than voltage VDD.
  • the reset signal becomes low. This turns off the sixth transistor Tr6.
  • the AND circuit 522 outputs 1. This turns on the seventh transistor Tr7. Therefore, the voltage of the pixel electrode 55 becomes low.
  • the gate-source voltage and the drain-source voltage of all transistors are equal to or lower than the voltage VDD. Therefore, the breakdown voltage of the transistor can be lowered. That is, low-voltage transistors can be used for all transistors. As a result, the size of the transistor can be made smaller, and the pixel 50 can be more easily miniaturized.
  • the voltage level may be converted using capacitive coupling as in the second modification of the third embodiment. Also in this case, the same effect as in the third embodiment can be obtained.
  • FIG. 22 is a diagram showing an example of the configuration of the pixel 50 according to the third modified example of the third embodiment.
  • the third modification of the third embodiment differs from the second modification of the third embodiment in that a signal line Trans is provided.
  • the gate of the fifth transistor Tr5 is electrically connected to the signal line Trans.
  • a pulse signal is input from the signal line Trans to the gate of the fifth transistor Tr5.
  • the high voltage of the signal line Trans is, for example, voltage VDD.
  • the low voltage of signal line Trans is at a logic voltage level lower than voltage VDD. Therefore, the low voltage of the signal line Trans is higher than the voltage VSS, eg, the 1 output level of the AND circuit 522 .
  • the fifth transistor Tr5 is continuously on.
  • FIG. 23 is a timing chart showing an example of the operation of the pixel 50 according to the third modified example of the third embodiment.
  • the reset signal becomes high. This turns on the sixth transistor Tr6. As a result, the voltage at the other end of the second holding unit 54 becomes low (voltage VSS). Furthermore, the voltage at one end of the second holding unit 54 becomes high (voltage VDD).
  • the reset signal becomes low. This turns off the sixth transistor Tr6.
  • the signal line Trans becomes high.
  • the high voltage of the signal line Trans is, for example, voltage VDD. Therefore, the source voltage of the fifth transistor Tr5 becomes VDD-Vth. As a result, the voltage of the pixel electrode 55 becomes VDD-Vth.
  • the signal line RIFT becomes high. Due to the capacitive coupling of the second capacitor Ca2, the voltage of the pixel electrode 55 increases by ⁇ V. As a result, the voltage of the pixel electrode 55 becomes VDD-Vth+ ⁇ V. VDD-Vth+ ⁇ V is a voltage higher than voltage VDD.
  • the AND circuit 522 outputs 1. This turns on the seventh transistor Tr7. Therefore, the voltage of the pixel electrode 55 becomes low.
  • the gate-source voltage and the drain-source voltage of the transistor can be equal to or higher than the voltage VDD.
  • driving similar to the second modification of the third embodiment shown in FIGS. 20 and 21 is possible.
  • FIG. 24 is a diagram showing an example of the configuration of the pixel 50 according to the fourth modified example of the third embodiment.
  • the configuration of the signal level conversion section can also be the circuit configuration shown in FIG.
  • FIG. 25 is a diagram showing an example of the configuration of the pixel 50 according to the fifth modified example of the third embodiment.
  • the configuration of the signal level conversion section 53 can also be the circuit configuration shown in FIG.
  • FIG. 26 is a diagram showing an example of the configuration of the pixel 50 according to the sixth modification of the third embodiment.
  • the configuration of the signal level conversion section 53 can also be the circuit configuration shown in FIG.
  • FIG. 27 is a diagram showing an example of the configuration of the pixel 50 according to the seventh modified example of the third embodiment.
  • the configuration of the signal level conversion section 53 can also be the circuit configuration shown in FIG.
  • FIG. 28 is a diagram showing an example of the configuration of the pixel 50 according to the fourth embodiment.
  • the fourth embodiment differs from the first embodiment in that time division is performed within subframes.
  • a total of 8 bits of bits [7:0] are divided into, for example, a total of 4 bits of bits [7] and [2:0] and a total of 4 bits of bits [6:3]. That is, the numbers of the first holding units 51 and the EXNOR circuits 521 can both be halved to four compared to the first embodiment shown in FIG. Also, the number of input terminals of the AND circuit 522 can be reduced by half. As a result, the circuit area can be made smaller.
  • the PWM signal generation circuit 52 generates a PWM signal that is time-divided a plurality of times within one subframe according to the video signal that is time-divided with a plurality of bits.
  • FIG. 29 is a diagram showing an example of the operation of the pixel 50 according to the fourth embodiment.
  • a subframe is divided into a first half and a second half.
  • the count signals C0 to C3 are input from the global counter 30.
  • the count signal C3 is adjusted to an unbalanced count signal such as 7:128.
  • the AND circuit 522 outputs 1 at the timing when the data in the first holding unit 51 in the first half and the count value in the first half all match. As a result, 0 (ground voltage) is written to the second holding unit 54 .
  • the count signals C0 to C3 are input from the global counter 30.
  • the AND circuit 522 outputs 1 at the timing when the data in the first holding unit 51 in the latter half and the count value in the latter half all match. As a result, 0 (ground voltage) is written to the second holding unit 54 .
  • the digital video signal is time-divided according to the bit weight. More specifically, the digital video signal is time-divided so that bit weights are substantially equal.
  • bits [7:4] As a comparative example, if it is divided into 4 bits of bits [7:4] and 4 bits of bits [3:0], the weight of the bits will be biased between the first half and the second half. Bits [7:4] have a weight of 240 and bits [3:0] have a weight of 15. In this case, the width of the PWM signal in the latter half is shortened. In driving the liquid crystal, there may be a delay in rising and falling with respect to the rising and falling of the PWM signal, which is an electric signal. Due to this delay, when the width of PWM is short, there is a possibility that the PWM period will end before the driving of the liquid crystal is started.
  • the bit weights of the digital video signal are substantially equal.
  • the fourth embodiment may be driven by time division within a subframe. It should be noted that the fourth embodiment can reduce power consumption and improve the frame rate, as in the first embodiment.
  • FIG. 30 is a diagram showing an example of the configuration of the pixel 50 according to the first modified example of the fourth embodiment.
  • the first modified example of the third embodiment differs from the fourth embodiment in the number of time divisions.
  • Each of the first holding units 51 and the EXNOR circuits 521 is provided in three pieces.
  • a total of 8 bits of bits [7:0] are, for example, a total of 2 bits of bits [7], [0], a total of 3 bits of bits [6], [1:0], and bits [5:3]. 3 bits in total, and is divided into three. That is, the numbers of the first holding units 51 and the EXNOR circuits 521 can both be reduced to three compared to the first embodiment shown in FIG. Also, the number of input terminals of the AND circuit 522 can be reduced. As a result, the circuit area can be made smaller.
  • the driving method is almost the same as that of the pixel 50 of the fourth embodiment.
  • the number of divisions is not limited to three divisions, and may be, for example, four divisions.
  • a total of 8 bits of bits [7:0] are, for example, a total of 2 bits of bits [7] and [0], a total of 2 bits of bits [6] and [1], and bits [5] and [2]. and a total of 2 bits of bits [4] and [3].
  • the number of first holding units 51 and EXNOR circuits 521 can both be reduced to two.
  • the number of divisions may be changed as in the first modification of the fourth embodiment. Also in this case, the same effect as in the fourth embodiment can be obtained.
  • FIG. 31 is a diagram showing an example of the configuration of the pixel 50 according to the second modified example of the fourth embodiment.
  • the number of first holding units 51 corresponding to 8 bits is provided as compared with the fourth embodiment.
  • a total of 8 bits of bits [7:0] are, for example, a total of 4 bits of bits [7:4], which are the upper 4 bits, and a total of 4 bits of bits [3:0], which are the lower 4 bits; is divided into two.
  • a plurality of bits of the video signal are time-divided into first half bits and second half bits in one subframe.
  • the pixel 50 further includes a selector 56 and a switching section 57 .
  • the selector 56 selects the first holding unit 51 that holds the video signal of the first half bit and the first holding unit 51 that holds the video signal of the second half bit.
  • the selector 56 has an input portion electrically connected to the two first holding portions 51 and an output portion electrically connected to the first input portion of the EXNOR circuit 521 .
  • the selector 56 electrically connects one of the first holding units 51 to the EXNOR circuit 521 .
  • the signal that selects the MSB side and the signal that selects the LSB side are in a complementary relationship.
  • the switching unit 57 switches the output of the PWM signal generation circuit 52 according to the first half bit count or the second half bit count.
  • the switching unit 57 has a first switching transistor 571 and a second switching transistor 572 .
  • the first switching transistor 571 is arranged on one side branched from the output node of the AND circuit 522 .
  • the first switching transistor 571 sends the output of the AND circuit 522 to the second switch SW2.
  • the second switching transistor 572 is arranged on the other side branched from the output node of the AND circuit 522 .
  • the second switching transistor 572 sends the output of the AND circuit 522 to the third switch SW3.
  • Eight first holding portions 51 are provided.
  • the number of EXNOR circuits 521 can be halved to four compared to the first embodiment shown in FIG.
  • the number of input terminals of the AND circuit 522 can be reduced by half. As a result, the circuit area can be made smaller.
  • FIG. 32 is a diagram showing an example of the operation of the pixel 50 according to the second modified example of the fourth embodiment.
  • the PWM signal generation circuit 52 generates a first timing based on the first half bits and the first polarity (countdown) count signal, and a second timing based on the second half bits and the second polarity (countup) count signal. and generates a PWM signal corresponding to .
  • 171 is represented as 10101011 in binary.
  • the upper bits [7:4] are 1010, corresponding to a count value of ten.
  • the lower bits [3:0] are 1011, corresponding to a count value of eleven.
  • the upper 4-bit digital video signal is written to the first holding unit 51 for the data D4 to D7.
  • the writing of the lower 4-bit digital video signal of the data D0 to D3 into the first holding unit 51 may be performed, for example, at the same time as the writing of the upper 4-bit digital video signal. It should be done by the end of the countdown.
  • the selector 56 selects the first holding section 51 to the MSB side, and the switching section 57 connects the output of the AND circuit 522 to the MSB side.
  • the AND circuit 522 outputs 1 at the timing when the data in the first holding unit 51 in the first half and the count value in the first half all match. As a result, 1 (voltage VCC) is written to the second holding unit 54 .
  • the write timing is the timing when the count value becomes 10 by counting down in the example shown in FIG.
  • the selector 56 selects the first holding section 51 to the LSB side, and the switching section 57 connects the output of the AND circuit 522 to the LSB side.
  • count signals C0 to C3 (low speed) for counting up are input from the global counter 30 .
  • the count value is counted in order of 0, 1, . . .
  • the AND circuit 522 outputs 1 at the timing when the data in the first holding unit 51 in the latter half and the count value in the latter half all match. As a result, 0 (ground voltage) is written to the second holding unit 54 .
  • the write timing is the timing when the count value becomes 11 by counting up in the example shown in FIG.
  • the clock that counts the upper bits in the first half is 1/16 the clock that counts the lower bits in the second half. Since the clock in the first half, which occupies most of the whole, is slow, the operating frequency can be slowed down, and power consumption can be suppressed.
  • a selector 56 for selecting the first holding section 51 and a switching section 57 for writing 1 to the second holding section 54 may be provided as in the second modification of the fourth embodiment. Also in this case, the same effect as in the fourth embodiment can be obtained.
  • FIG. 33 is a diagram showing an example of the configuration of the pixel 50 according to the third modified example of the fourth embodiment.
  • the selector 56 is not provided in the third modification of the fourth embodiment as compared with the second modification of the fourth embodiment.
  • the selector 56 Since the selector 56 is not provided, the number of first holding portions 51 can be reduced to four compared to FIG. 2 of the second modification of the fourth embodiment.
  • FIG. 34 is a diagram showing an example of the operation of the pixel 50 according to the third modified example of the fourth embodiment.
  • the lower 4-bit digital video signal is written in the first holding unit 51 of the data D0 to D3. That is, the first holding unit 51 holds the video signal of the latter half bits during the period between the first half bit count and the second half bit count. Note that the light source is off during the period of writing to the first holding unit 51 .
  • the driving shown in FIG. 34 of the third modified example of the fourth embodiment is almost the same as the driving shown in FIG. is.
  • the third modification of the fourth embodiment has a useless period in the subframe for data writing. can be reduced to make the pixel 50 finer.
  • a switching unit 57 for writing 1 to the second holding unit 54 may be provided without the selector 56 as in the third modification of the fourth embodiment. Also in this case, the same effects as in the second modification of the fourth embodiment can be obtained.
  • FIG. 35 is a diagram showing an example of the configuration of the pixel 50 according to the fourth modified example of the fourth embodiment.
  • the fourth modification of the fourth embodiment is also a combination of the fourth embodiment and the third modification of the fourth embodiment.
  • the pixel configuration shown in FIG. 35 is the same as the pixel configuration shown in FIG. 33 of the third modified example of the fourth embodiment. That is, a switching section 57 is provided.
  • a total of 8 bits of bits [7:0] are divided into a total of 4 bits of bits [7] and [2:0] and a total of 4 bits of bits [6:3] as in the fourth embodiment. split. That is, the numbers of the first holding units 51 and the EXNOR circuits 521 can both be halved to four compared to the first embodiment shown in FIG. Also, the number of input terminals of the AND circuit 522 can be reduced by half. As a result, the circuit area can be made smaller.
  • FIG. 36 is a diagram showing an example of the operation of the pixel 50 according to the fourth modified example of the fourth embodiment.
  • the total 8 bits of bits [7:0] are replaced by, for example, the total of 4 bits of bits [7] and [2:0] and the bits A total of 4 bits of [6:3] and 2 divisions.
  • the bit weights of the digital video signal are substantially equal between the first half and the second half. As a result, the influence of the delay in driving the liquid crystal can be suppressed.
  • 171 is represented as 10101011 in binary.
  • Bits [7], [2:0] in the first half are 101, corresponding to a count value of 11.
  • the latter bits [6:3] are 0101, corresponding to a count value of 5.
  • the drive shown in FIG. 36 of the fourth modified example of the fourth embodiment is substantially the same as the drive shown in FIG. 34 of the third modified example of the fourth embodiment.
  • a switching unit 57 for writing 1 to the second holding unit 54 may be provided, and time division may be performed so that the bit weights are approximately equal. Also in this case, the same effects as those of the fourth embodiment and the third modification of the fourth embodiment can be obtained.
  • FIG. 37 is a diagram showing an example of the configuration of the pixel 50 according to the fifth embodiment.
  • the fifth embodiment differs from the first embodiment in that pixel shift driving is performed.
  • the first holding section 51, the PWM signal generating circuit 52, the signal level converting section 53, and the second holding section 54 are shared by two vertically adjacent pixels. Therefore, the numbers of the first holding section 51, the PWM signal generating circuit 52, the signal level converting section 53, and the second holding section 54 can be reduced by half.
  • the pixel 50 further includes an eighth transistor Tr8, a relay line L, and a ninth transistor Tr9.
  • the eighth transistor Tr8 is connected between the second holding section 54 and the pixel electrode 55.
  • the eighth transistor Tr8 is provided for each pixel electrode 55 before the pixel electrode 55 .
  • the relay wiring L is a wiring arranged to connect the plurality of pixel electrodes 55 via the eighth transistor Tr8.
  • the ninth transistor Tr9 is arranged on the relay line L between the pixel electrodes 55 (eighth transistor Tr8).
  • the ninth transistor Tr9 operates to isolate the pixel electrode 55 .
  • FIG. 38 is a diagram showing an example of the operation of the pixel 50 according to the fifth embodiment.
  • the pixel 50 performs display switching driving for each color component.
  • two vertical pixels are written at the same time, and two lines are displayed at the same time.
  • the upper two pixels are called odd lines, and the lower two pixels are called even lines.
  • Display switching driving is performed by switching the odd line and the even line between the first sub-frame and the second sub-frame for each color.
  • the eighth transistor Tr8 and the ninth transistor Tr9 operate so as to enable display switching driving.
  • FIG. 39 is a diagram showing an example of pixel shift driving for each color component according to the fifth embodiment.
  • pixel shift driving is performed so that odd lines and even lines overlap by one pixel.
  • FIG. 40 is a diagram showing an example of subframes according to the fifth embodiment and native subframes. Note that “native” indicates the arrangement of the pixels 50 when pixel shift driving is not performed.
  • pixels R1, R9, R17, R25, R33, R41, R49, and R57 are present in the first column.
  • the pixels 50 of R1, R17, R33, and R49 are displayed based on the same video signal with two vertical pixels each.
  • the pixels 50 of R1, R9, R25, R41, and R57 are each displayed based on the same video signal in two vertical pixels. As described above, the user perceives the first subframe and the second subframe as being combined.
  • some of the plurality of pixel electrodes 55 sharing the first holding unit 51 and the PWM signal generation circuit 52 are driven based on the same video signal, and the pixel electrodes 55 are driven by the same
  • the pixel electrodes 55 driven based on the same video signal are driven so as to change their arrangement for each sub-frame of the color component. More specifically, two pixel electrodes 55 adjacent in the first direction (column direction) are driven based on the same video signal, and the pixel electrodes 55 are driven based on the same video signal for each subframe of the same color component.
  • the two pixel electrodes 55 driven by the two are driven so as to be shifted by one pixel electrode 55 in the first direction.
  • two pixels 50 share a circuit such as the PWM signal generation circuit 52, and the resolution in the vertical direction is also halved.
  • Pixel shift driving may be performed as in the fifth embodiment. It should be noted that the fifth embodiment can reduce power consumption and improve the frame rate in the same manner as the first embodiment.
  • FIG. 41 is a diagram showing an example of the configuration of the pixel 50 according to the first modified example of the fifth embodiment.
  • the first modification of the fifth embodiment is different from the fifth embodiment in that pixel shift driving is performed by 2 ⁇ 2 pixels.
  • the first holding section 51, the PWM signal generating circuit 52, the signal level converting section 53, and the second holding section 54 are shared by adjacent 2 ⁇ 2 pixels. Therefore, the numbers of the first holding section 51, the PWM signal generating circuit 52, the signal level converting section 53, and the second holding section 54 can be reduced to 1/4.
  • the pixel 50 includes a tenth transistor Tr10.
  • the tenth transistor Tr10 is connected between the second holding section 54 and the pixel electrode 55 .
  • the tenth transistor Tr10 is provided for each pixel electrode 55 in front of the pixel electrode 55 .
  • FIG. 42 is a diagram showing an example of pixel shift driving for each color component according to the first modified example of the fifth embodiment.
  • shift driving is performed by collectively shifting two horizontal pixels for each subframe.
  • shift driving is performed by one pixel for each subframe. This is because green is highly visible to the human eye.
  • FIG. 43 is a diagram showing an example of subframes according to the first modified example of the fifth embodiment and native subframes. Note that the native subframe shown in FIG. 43 is the same as the native subframe shown in FIG. 40 of the fifth embodiment.
  • subframes are displayed in order of 2 pixels of red component, 1 pixel of green component, 2 pixels of blue component, and 1 pixel of green component.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the pixels 50 to be displayed are alternately switched in the horizontal direction.
  • the red component there are R1, R2, R9, R10 pixels 50 corresponding to 2 ⁇ 2.
  • the pixels 50 of R1 are displayed by two horizontal pixels based on the same video signal.
  • the R2 pixel 50 is displayed as two horizontal pixels based on the same video signal.
  • the R10 pixel 50 is displayed as two horizontal pixels based on the same video signal.
  • the R9 pixel 50 is displayed as two horizontal pixels based on the same video signal.
  • pixels 50 of G1, G2, G9, and G10 corresponding to 2 ⁇ 2. Pixels 50 are displayed in the order of G1, G10, G2, and G9 in the first to fourth subframes of the green component.
  • two pixel electrodes 55 adjacent in the second direction are driven based on the same video signal in the red component and the blue component.
  • the electrodes 55 are arranged such that two pixel electrodes 55 driven based on the same video signal are shifted by one pixel electrode 55 in the first direction (column direction) perpendicular to the second direction for each subframe of the same color component. to drive.
  • the green component one of the four pixel electrodes 55 is driven, and the pixel electrodes 55 are driven such that the arrangement of the pixel electrodes 55 to be driven is changed for each subframe.
  • Pixel shift driving may be performed for 2 ⁇ 2 pixels as in the first modification of the fifth embodiment. Also in this case, the same effects as in the fifth embodiment can be obtained.
  • FIG. 44 is a diagram showing an example of the configuration of the display device 1 according to the sixth embodiment.
  • the sixth embodiment differs from the first embodiment in that the display screen is partially driven.
  • the display device 1 further includes a flag generation circuit (flag generation section) 32, a flag determination circuit, and a drive stop section.
  • the flag generation circuit 32 calculates the sum of the signal values (grayscale values) of the video signal for each subframe (color component) and for each predetermined region of the plurality of arranged pixels 50, and calculates the sum of the signal values. A black flag is generated if the sum is less than or equal to a predetermined value.
  • the predetermined area in the sixth embodiment is, for example, a pixel line, which is one line of a plurality of pixels 50 arranged in a matrix.
  • the flag generation circuit 32 causes the frame memory 22 to store the flag together with the video signal. Note that the flag generating circuit 32 does not have to write the video signal to the frame memory 22 for the pixels 50 for which flags have been generated. In other words, the flag generation circuit 32 may write only the data of the video signal having the gradation value to the frame memory 22 .
  • the flag generation circuit 32 is provided between the multiplexer 12 and the frame memory 22, for example.
  • the flag determination circuit determines whether or not there is a flag. Flag determination circuits are arranged in line buffer 24 , global counter 30 and V driver 28 .
  • the drive stopping unit stops driving the pixels 50 determined to have the black flag. That is, the drive stopping unit stops driving the pixels 50 in the predetermined region of the subframe where the black flag is generated. As a result, driving of some of the pixels 50 on the display surface of the pixels 50 can be stopped and partial driving can be performed. As a result, power consumption can be suppressed.
  • Drive stop units are located in line buffer 24 , global counter 30 , and V-driver 28 .
  • the drive stopping unit stops inputting the video signal to the first holding unit 51 of the pixels 50 in the predetermined region of the subframe where the black flag is generated. That is, the drive stopping unit stops the line buffer 24 from scanning the data of the video signal to be written to the first holding unit 51 . Thereby, power consumption can be suppressed.
  • the drive stopping unit stops the input of the count signal to the PWM signal generation circuit 52 of the pixels 50 in the predetermined region of the subframe where the black flag is generated. In other words, the drive stopping unit stops the input of the count signal to the PWM signal generating circuit 52 by the global counter 30 . Thereby, power consumption can be suppressed.
  • the rest of the configuration of the display device 1 according to the sixth embodiment is the same as the corresponding configuration of the display device 1 according to the first embodiment, so detailed description thereof will be omitted.
  • FIG. 45A is a diagram showing an example of a display screen input from the application processor 2 according to the sixth embodiment.
  • FIG. 45B is a diagram showing an example of a subframe in FIG. 45A.
  • the character string "ABCDIFGHIJK" is written on a black background.
  • the actual colors of each character string in FIG. 45A are white (red + green + blue), yellow (red + green), cyan (green + blue), green, magenta (red + blue), and red from the top. , is blue.
  • the flag generation circuit 32 calculates the sum of the gradation values for each RGB color component (subframe) and for each line.
  • FIG. 45B shows a subframe of the red component in FIG. 45A. Lines in which the sum of red gradation values is not zero are the 1st, 2nd, 5th, and 6th lines from the top. That is, in FIG. 45B, the character string "ABCDIFGHIJK" is written in red on the 1st, 2nd, 5th, and 6th lines on a black background.
  • the flag generation circuit 32 identifies a line with a sum of gradation values of zero as a black line (black area B). That is, the flag generation circuit 32 generates a black flag.
  • the flag generation circuit 32 stores a black flag in the set value storage register 18 for each color component and for each line.
  • a zero black flag is generated for lines for which no black flag is generated.
  • a black flag of 1 is generated for a line for which a black flag has been generated.
  • the flag determination circuit determines whether or not there is a black flag in each line of each color subframe.
  • the line buffer 24 does not write video signal data to the first holding unit 51 (data scanning in FIG. 45B) for lines with black flags in each color subframe.
  • the global counter 30 does not pass the count signal (CLK in FIG. 45B) to the PWM signal generation circuit 52 for the line with the black flag in each color subframe.
  • the pixels 50 on the line with the black flag are reset, the gradation value is set to zero, and the PWM is immediately set to low. Also, the pixels 50 may be reset line by line in conjunction with the black flag.
  • FIG. 46 is a diagram showing an example of driving the global counter 30 according to the sixth embodiment.
  • the global counter 30 for example, gates for each line. That is, the global counter 30 receives the count signal line by line. The global counter 30 inputs a count signal to all the pixels 50 of the line whose black flag is zero.
  • Partial driving may be performed as in the sixth embodiment. It should be noted that the sixth embodiment can reduce power consumption and improve the frame rate in the same manner as the first embodiment.
  • the arrangement of the first holding unit 51 and the PWM signal generation circuit 52 may not necessarily be the same as in the first embodiment.
  • the PWM signal generation circuit 52 may be arranged outside the pixel 50 .
  • the display device 1 according to the sixth embodiment performs color sequential driving, and generates and determines flags for each subframe.
  • the present invention is not limited to this, and partial driving may be performed by dividing each color component in one frame. That is, partial drive may be applied to display drive other than color sequential drive such as LCOS.
  • FIG. 47 is a diagram showing an example of subframes according to the first modification of the sixth embodiment.
  • the first modification of the sixth embodiment differs from the sixth embodiment in that the black area B is managed by dividing the line in the horizontal direction as well.
  • the predetermined area in the first modified example of the sixth embodiment is, for example, a line divided area divided in a direction along one line (pixel line) from the pixel line.
  • the line is divided into four. If the writing scan of the horizontal pixels 50 is divided into (M/4) ⁇ 4 phases instead of M phases, the writing of the first holding unit 51 can be managed by horizontal division.
  • the line division area is not limited to 4 divisions, and may be 8 divisions or the like. Thereby, as will be described later with reference to FIGS. 48A to 48C, partial driving can be performed so as to manage the black area B with a rectangular area.
  • the flag generation circuit 32 calculates the sum of the gradation values for each RGB color component (subframe) and for each line division area.
  • the flag generation circuit 32 identifies the line division area where the sum of the gradation values is zero as the black area B. That is, the flag generation circuit 32 generates a black flag.
  • the flag generation circuit 32 stores a black flag in the set value storage register for each color component and each line division area.
  • the flag determination circuit determines whether or not there is a black flag in each line division area of each color subframe.
  • the line buffer 24 does not write the data of the video signal to the first holding unit 51 for the line division area with the black flag in each color subframe.
  • the pixels 50 in the line division areas in the 1st, 2nd, 5th, and 6th rows from the top of the 2nd to 4th columns from the left, where the black flag is 1, are the image data to the first holding unit 51.
  • Signal data writing (data scanning in FIG. 47) is not performed.
  • the pixels 50 in the line division regions of the first column from the left and the first, second, fifth, and sixth rows from the top, where the black flag is zero the data of the video signal is written to the first holding unit 51 . (see arrow in FIG. 47).
  • the global counter 30 does not pass the count signal to the PWM signal generation circuit 52 for lines with black flags in all four horizontally divided areas in each color subframe. If any one of the line segment regions has a zero black flag, the global counter 30 passes a count signal to the line that contains the line segment region with a zero black flag. Therefore, the pixels 50 of not only the line divided areas with the black flag of 0 but also the line divided areas of the 1st, 2nd, 5th and 6th rows from the top of the 2nd to 4th columns from the left where the black flag is 1. A count signal is also input to .
  • the PWM signal generation circuit 52 receives a count signal for each pixel line, which is one line of the plurality of pixels 50 arranged in a matrix.
  • the driving stopping unit stops inputting the count signal to the PWM signal generation circuit 52 of the pixel 50 in the pixel line of the subframe for which the black flag is generated for all the pixels in the pixel line.
  • the pixels 50 in the line division area with the black flag are reset, the gradation value is set to zero, and the PWM is immediately set to low. Also, the pixels 50 may be reset for each line division area so as to be linked with the black flag.
  • FIG. 48A is a diagram showing an example of a display screen input from the application processor 2 according to the sixth embodiment.
  • FIG. 48A shows images I1 to I3 on a black background.
  • the image I1 has a shape in which red, white, and red triangles overlap from the outside to the center.
  • Image I2 is a white arrow.
  • Image I3 is a green character string "100m”.
  • FIGS. 48B and 48C are diagrams showing examples of subframes of the red component in FIG. 48A.
  • FIG. 48B is a diagram showing an example of managing black display with lines.
  • FIG. 48C shows an example of managing black display in a rectangular area.
  • Images I1 and I2 are shown in FIGS. 48B and 48C on a black background.
  • Figures 48B and 48C show images with red tone values.
  • Image I1 in FIGS. 48B and 48C is a red triangle.
  • Image I2 is the red arrow. Note that the image I3 having a red tone value of zero is not shown.
  • the lower area of the display screen is identified as a black line (black area B) with a black flag of 1.
  • the black flag is set to 1 not only in the lower area of the display screen but also in the left and right rectangular areas of the images I1 and I2 in which the gradation values exist. It is identified as black area B.
  • driving of the pixels 50 can be stopped in a wider area. As a result, power consumption can be further reduced.
  • the lines may be divided in the horizontal direction and partial driving may be performed. Also in this case, the same effects as in the sixth embodiment can be obtained.
  • FIG. 49A and 49B are diagrams showing the internal configuration of a vehicle 100 that is a first application example of an electronic device that includes the display device 1 according to the present disclosure.
  • 49A is a view showing the interior of vehicle 100 from the rear to the front of vehicle 100
  • FIG. 49B is a view showing the interior of vehicle 100 from the oblique rear to oblique front of vehicle 100.
  • FIG. 49A is a view showing the interior of vehicle 100 from the rear to the front of vehicle 100
  • FIG. 49B is a view showing the interior of vehicle 100 from the oblique rear to oblique front of vehicle 100.
  • a vehicle 100 in FIGS. 49A and 49B has a center display 101, a console display 102, a heads-up display 103, a digital rear mirror 104, a steering wheel display 105, and a rear entertainment display 106.
  • the center display 101 is arranged on the dashboard 107 at a location facing the driver's seat 108 and the passenger's seat 109 .
  • FIG. 49 shows an example of a horizontally elongated center display 101 extending from the driver's seat 108 side to the front passenger's seat 109 side, but the screen size and layout of the center display 101 are arbitrary.
  • Information detected by various sensors can be displayed on the center display 101 .
  • the center display 101 displays images captured by an image sensor, images of distances to obstacles in front of and to the sides of the vehicle measured by a ToF sensor, body temperature of passengers detected by an infrared sensor, and the like. Displayable.
  • Center display 101 can be used, for example, to display at least one of safety-related information, operation-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information.
  • the safety-related information includes information such as the detection of dozing off, the detection of looking away, the detection of mischief by a child riding in the same vehicle, the presence or absence of a seatbelt being worn, the detection of an abandoned passenger, and the like. It is information detected by The operation-related information uses a sensor to detect a gesture related to the operation of the passenger. Detected gestures may include manipulation of various equipment within vehicle 100 . For example, it detects the operation of an air conditioner, a navigation device, an AV device, a lighting device, or the like.
  • the lifelog includes lifelogs of all crew members. For example, the lifelog includes a record of each occupant's behavior during the ride.
  • the health-related information detects the body temperature of the occupant using a temperature sensor, and infers the health condition of the occupant based on the detected body temperature.
  • an image sensor may be used to capture an image of the occupant's face, and the occupant's health condition may be estimated from the captured facial expression.
  • an automated voice conversation may be conducted with the passenger, and the health condition of the passenger may be estimated based on the content of the passenger's answers.
  • Authentication/identification-related information includes a keyless entry function that performs face authentication using a sensor, and a function that automatically adjusts seat height and position by face recognition.
  • the entertainment-related information includes a function of detecting operation information of the AV device by the passenger using a sensor, a function of recognizing the face of the passenger with the sensor, and providing content suitable for the passenger with the AV device.
  • the console display 102 can be used, for example, to display lifelog information.
  • Console display 102 is located near shift lever 111 on center console 110 between driver's seat 108 and passenger's seat 109 .
  • Information detected by various sensors can also be displayed on the console display 102 .
  • the console display 102 may display an image of the surroundings of the vehicle captured by an image sensor, or may display an image of the distance to obstacles around the vehicle.
  • the head-up display 103 is virtually displayed behind the windshield 112 in front of the driver's seat 108 .
  • the heads-up display 103 can be used to display at least one of safety-related information, operation-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information, for example.
  • the heads-up display 103 is often placed virtually in front of the driver's seat 108 and is therefore used to display information directly related to the operation of the vehicle 100, such as vehicle 100 speed and fuel (battery) level. Are suitable.
  • the digital rear mirror 104 can display not only the rear of the vehicle 100 but also the state of the occupants in the rear seats. be able to.
  • the steering wheel display 105 is arranged near the center of the steering wheel 113 of the vehicle 100 .
  • the steering wheel display 105 can be used, for example, to display at least one of safety-related information, operational-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information.
  • lifelog information such as the driver's body temperature and information regarding the operation of AV equipment, air conditioning equipment, and the like.
  • the rear entertainment display 106 is attached to the rear side of the driver's seat 108 and the passenger's seat 109, and is intended for viewing by passengers in the rear seats.
  • Rear entertainment display 106 can be used, for example, to display at least one of safety-related information, operation-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information.
  • information relevant to the rear seat occupants is displayed. For example, information about the operation of an AV device or an air conditioner may be displayed, or the results obtained by measuring the body temperature of passengers in the rear seats with a temperature sensor may be displayed.
  • the display device 1 can be applied to the center display 101, console display 102, head-up display 103, digital rear mirror 104, steering wheel display 105, and rear entertainment display 106.
  • the display device 1 according to the present disclosure can be applied not only to various displays used in vehicles, but also to displays installed in various electronic devices.
  • FIG. 50A is a front view of a digital camera 120, which is a second application example of the electronic device, and FIG. 50A is a rear view of the digital camera 120.
  • FIG. The digital camera 120 in FIGS. 50A and 50B shows an example of a single-lens reflex camera with an interchangeable lens 121, but it can also be applied to a camera in which the lens 121 cannot be interchanged.
  • the photographer holds the grip 123 of the camera body 122, looks through the electronic viewfinder 124, determines the composition, adjusts the focus, and presses the shutter 125.
  • the shooting data is saved in the memory of the On the rear side of the camera, as shown in FIG. 50B, a monitor screen 126 for displaying photographed data and the like, a live image and the like, and an electronic viewfinder 124 are provided.
  • a sub-screen for displaying setting information such as shutter speed and exposure value is provided on the upper surface of the camera.
  • the display device 1 By applying the display device 1 according to the present disclosure to the monitor screen 126, electronic viewfinder 124, sub-screen, etc. used in cameras, it is possible to reduce costs and improve display quality.
  • the display device 1 according to the present disclosure can also be applied to a head-mounted display (hereinafter referred to as HMD).
  • HMD head-mounted display
  • the HMD can be used for VR (Virtual Reality), AR (Augmented Reality), MR (Mixed Reality), SR (Substitutional Reality), or the like.
  • FIG. 51A is an external view of the HMD 130, which is the third application example of the electronic device.
  • the HMD 130 of FIG. 51A has a wearing member 131 for wearing so as to cover human eyes. This mounting member 131 is fixed by being hooked on a human ear, for example.
  • a display device 132 is provided inside the HMD 130 , and the wearer of the HMD 130 can view a stereoscopic image or the like on the display device 132 .
  • the HMD 130 has, for example, a wireless communication function and an acceleration sensor, and can switch stereoscopic images and the like displayed on the display device 132 according to the posture and gestures of the wearer.
  • the display device 1 shown in FIG. 1 can be applied to the display device 132 of FIG. 51AA.
  • the HMD 130 may be provided with a camera to capture an image of the wearer's surroundings, and the display device 132 may display an image obtained by synthesizing the image captured by the camera and an image generated by a computer.
  • a camera is placed on the back side of the display device 132 that is visually recognized by the wearer of the HMD 130, and the surroundings of the wearer's eyes are photographed with this camera. By displaying it on the display, people around the wearer can grasp the wearer's facial expressions and eye movements in real time.
  • FIG. 51B the display device 1 according to the present disclosure can also be applied to smart glasses 130a that display various information on glasses 134.
  • FIG. A smart glass 130a in FIG. 51B has a main body portion 135, an arm portion 136, and a barrel portion 137.
  • the body portion 135 is connected to the arm portion 136 .
  • the body portion 135 is detachable from the glasses 134 .
  • the body portion 135 incorporates a control board and a display portion for controlling the operation of the smart glasses 130a.
  • the body portion 135 and the lens barrel are connected to each other via an arm portion 136 .
  • the lens barrel portion 137 emits the image light emitted from the main body portion 135 via the arm portion 136 to the lens 138 side of the glasses 134 .
  • This image light enters the human eye through lens 138 .
  • the wearer of the smart glasses 130a in FIG. 51B can visually recognize not only the surrounding situation but also various information emitted from the lens barrel 137 in the same manner as ordinary glasses.
  • the display device 1 according to the present disclosure can also be applied to a television device (hereinafter referred to as TV).
  • TV television device
  • FIG. 52 is an external view of a TV 330, which is a fourth application example of electronic equipment.
  • the TV 330 has an image display screen portion 331 including, for example, a front panel 332 and a filter glass 333 .
  • the display device 1 according to the present disclosure can be applied to the video display screen section 331 .
  • the TV 330 with low cost and excellent display quality can be realized.
  • FIG. 53 is an external view of a smartphone 600 as a fifth application example of the electronic device.
  • the smartphone 600 includes a display unit 602 that displays various types of information, and an operation unit that includes buttons and the like for accepting scanning input by the user.
  • the display device 1 according to the present disclosure can be applied to the display unit 602 .
  • this technique can take the following structures. (1) a first holding unit provided in a pixel and holding a video signal; a PWM signal generation unit provided in the pixel for generating a PWM (Pulse Width Modulation) signal corresponding to the video signal based on the video signal held in the first holding unit and a count signal; , A display device.
  • the PWM signal generation unit has a logic operation unit that generates a PWM signal by performing a logic operation on the video signal held in the first holding unit and the count signal,
  • the logical operation unit includes a negative exclusive OR circuit, a first input section of the negative exclusive OR circuit is electrically connected to the first holding section;
  • the display device according to (1), wherein the second input section of the negative exclusive OR circuit is electrically connected to the count signal supply section.
  • the logical operation unit is a plurality of negative exclusive logic circuits; an AND circuit to which respective outputs of the plurality of negative exclusive logic circuits are input;
  • the display device according to (2) comprising: (4) The display device according to (2) or (3), wherein the count signal supply section is electrically connected to the second input section via a buffer section. (5) The display device according to any one of (2) to (4), wherein the count signal supply unit is a Gray code counter. (6) Any one of (2) to (5), wherein the count signal supply unit generates the count signal having a predetermined waveform based on a reference clock, and supplies the generated count signal to the PWM signal generation unit. The display device according to the item.
  • the display device according to any one of (1) to (6), further comprising: (8) a first chip; a second chip stacked with the first chip; further comprising The display device according to (7), wherein the first holding section, the PWM signal generating section, the signal level converting section, and the pixel electrode are divided and arranged in the first chip and the second chip.
  • the signal level conversion unit is configured to operate between a first reference voltage node having a voltage level different from the high level or low level of the PWM signal and a second reference voltage node having either the high level or the low level.
  • the four transistors are a first conductivity type first transistor having one end electrically connected to the first reference voltage node and having a gate to which a first signal is input; a second conductivity type second transistor having one end electrically connected to the second reference voltage node and having a gate to which the PWM signal is input; A third reference voltage node connected between the first transistor and the second transistor and having a voltage level different from the second reference voltage node, either the high level or the low level, is electrically connected to the gate.
  • the video signal includes a plurality of bits, A plurality of the first holding units are provided according to a plurality of bits, The display device according to any one of (1) to (11), wherein the plurality of first holding units are grouped so that a plurality of high-order bits become one bit. (13) The display device according to any one of (1) to (12), wherein the first holding unit holds the video signal in a blanking period between a plurality of PWM periods corresponding to the PWM signal. . (14) (1) to (1) to ( 13) The display device according to any one of items.
  • the video signal includes a plurality of bits, A plurality of bits of the video signal are time-divided multiple times in one subframe,
  • the plurality of bits of the video signal are time-divided a plurality of times according to bit weights.
  • the plurality of bits of the video signal are time-divided so that the weights of the bits are approximately equal.
  • a plurality of bits of the video signal are time-divided into first half bits and second half bits in one subframe; further comprising a switching unit that switches the output of the PWM signal generation unit according to the first half bit count or the second half bit count,
  • the PWM signal generator responds to a first timing based on the first-half bits and the count signal of the first polarity and a second timing based on the second-half bits and the count signal of the second polarity.
  • the display device according to any one of (15) to (17), which generates the PWM signal.
  • the display device according to (18) further comprising a selector that selects the first holding unit that holds the video signal of the first half of the bits and the first holding unit that holds the video signal of the second half of the bits.
  • the display device according to (18), wherein the first holding unit holds the video signal of the latter half bits in a period between the counting of the first half bits and the counting of the latter half bits.
  • (21) further comprising a pixel electrode provided within the pixel; the first holding unit and the PWM signal generating unit are shared by a plurality of pixel electrodes, Some of the plurality of pixel electrodes sharing the first holding unit and the PWM signal generating unit are driven based on the same video signal, and the pixel electrodes are driven in the same subframe for the same color component.
  • the display device according to any one of (15) to (20), wherein the pixel electrodes driven based on the video signal are driven so as to change their arrangement.
  • the two pixel electrodes adjacent in the first direction are driven based on the same video signal, and the two pixel electrodes are driven based on the same video signal for each of the subframes of the same color component.
  • the first holding unit and the PWM signal generating unit are shared by the four pixel electrodes arranged in 2 ⁇ 2, In the red component and the blue component, the two pixel electrodes adjacent in the second direction are driven based on the same video signal, and the pixel electrodes are driven by the same video signal in each subframe of the same color component.
  • a flag generation unit to a driving stop unit that stops driving the pixels in the predetermined region of the color component for which the flag is generated;
  • the display device according to any one of (1) to (23), further comprising: (25) The display device according to (24), wherein the predetermined area is a pixel line that is one line of the plurality of pixels arranged in a matrix. (26) The display device according to (24), wherein the predetermined area is a line divided area divided in a direction along the one line from the pixel line, which is one line of the plurality of pixels arranged in a matrix. (27) Any one of (24) to (26), wherein the drive stopping unit stops inputting the video signal to the first holding unit of the pixel in the predetermined region of the color component for which the flag is generated.
  • the display device according to the item. (28)
  • the PWM signal generation unit receives the count signal for each pixel line, which is one line of the plurality of pixels arranged in a matrix,
  • the driving stop unit stops inputting the count signal to the PWM signal generation unit of the pixels in the pixel line of the color component for which the flag is generated for all the pixels in the pixel line.
  • the display device according to any one of (24) to (27).
  • 1 Display device 16 Clock generator, 30 Global counter, 50 Pixels, 51 First holding unit, 52 PWM signal generation circuit, 521 EXNOR circuit, 522 AND circuit, 53 Signal level conversion unit, 531 Boosting unit, 54 Second holding unit , 55 pixel electrode, 56 selector, 57 switching unit, 571 first switching transistor, 572 second switching transistor, Ba black area, CH1 first chip, CH2 second chip, SW2 second switch, SW3 third switch, Tr1 second 1 transistor, Tr2 Second transistor, Tr3 Third transistor, Tr4 Fourth transistor, Tr5 Fifth transistor

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Abstract

本願発明は、表示装置の消費電力の抑制を目的とする。表示装置は、画素内に設けられ、映像信号を保持する第１保持部と、前記画素内に設けられ、前記第１保持部に保持された前記映像信号と、カウント信号と、に基づいて、前記映像信号に応じたＰＭＷ(Pulse Width Modulation)信号を生成するＰＭＷ信号生成部と、を備える。

Description

表示装置
　本開示による実施形態は、表示装置に関する。
　表示装置において、画素信号をＰＷＭ（Pulse Width Modulation）信号に変換し、ラッチへ書き込む方式が用いられる場合がある（特許文献１参照）。
特表２００６－５２４８４４号公報 特開２００９－１０９６００号公報
　しかしながら、信号を伝送するための配線の負荷等によって消費電力が大きくなってしまう場合がある。
　そこで、本開示では、消費電力を抑制することができる表示装置を提供するものである。
　上記の課題を解決するために、本開示によれば、
　画素内に設けられ、映像信号を保持する第１保持部と、
　前記画素内に設けられ、前記第１保持部に保持された前記映像信号と、カウント信号と、に基づいて、前記映像信号に応じたＰＷＭ（Pulse Width Modulation）信号を生成するＰＷＭ信号生成部と、
　を備える、表示装置が提供される。
　前記カウント信号を前記ＰＷＭ信号生成部に供給する、少なくとも１つのカウント信号供給部をさらに備え、
　前記ＰＷＭ信号生成部は、前記第１保持部に保持された前記映像信号と、前記カウント信号と、の論理演算を行うことにより、ＰＷＭ信号を生成する論理演算部を有し、
　前記論理演算部は、否定排他的論理和回路を含み、
　前記否定排他的論理和回路の第１入力部は、前記第１保持部と電気的に接続され、
　前記否定排他的論理和回路の第２入力部は、前記カウント信号供給部と電気的に接続されてもよい。
　前記論理演算部は、
　複数の否定排他的論理回路と、
　複数の前記否定排他的論理回路のそれぞれの出力が入力される論理積回路と、
　を含んでもよい。
　前記カウント信号供給部は、バッファ部を介して、前記第２入力部と電気的に接続されてもよい。
　前記カウント信号供給部は、グレイコードカウンタであってもよい。
　前記カウント信号供給部は、基準クロックに基づいて所定の波形を有する前記カウント信号を生成し、生成した前記カウント信号を前記ＰＷＭ信号生成部に供給してもよい。
　前記画素内に設けられる画素電極と、
　前記画素内に設けられ、前記画素電極に入力される前記ＰＷＭ信号の信号レベルを変換する信号レベル変換部と、
　をさらに備えてもよい。
　第１チップと、
　前記第１チップと積層される第２チップと、
　をさらに備え、
　前記第１保持部、前記ＰＷＭ信号生成部、前記信号レベル変換部及び前記画素電極は、前記第１チップ及び前記第２チップに分割して配置されてもよい。
　前記信号レベル変換部は、前記ＰＷＭ信号のハイレベル又はローレベルとは異なる電圧レベルの第１基準電圧ノードと、前記ハイレベル又は前記ローレベルのいずれか一方の第２基準電圧ノードと、の間で直列に接続された４つのトランジスタを有し、
　４つの前記トランジスタは、
　一端が前記第１基準電圧ノードと電気的に接続され、ゲートに第１信号が入力される、第１導電型の第１トランジスタと、
　一端が前記第２基準電圧ノードと電気的に接続され、ゲートに前記ＰＷＭ信号が入力される、第２導電型の第２トランジスタと、
　前記第１トランジスタと前記第２トランジスタとの間に接続され、前記ハイレベル又は前記ローレベルのうち前記第２基準電圧ノードとは異なる電圧レベルの第３基準電圧ノードがゲートと電気的に接続される、前記第１導電型の第３トランジスタと、
　前記第１トランジスタと前記第２トランジスタとの間に接続され、前記第３基準電圧ノードがゲートと電気的に接続される、前記第２導電型の第４トランジスタと、
　を含み、
　前記画素電極は、直列に接続された前記第３トランジスタと前記第４トランジスタとの間のノードと電気的に接続されてもよい。
　前記画素内に設けられ、前記ＰＷＭ信号を保持する第２保持部をさらに備え、
　前記信号レベル変換部は、
　前記第２保持部と前記画素電極との間に接続される第５トランジスタと、
　容量結合により前記画素電極を昇圧する昇圧部と、
　を有してもよい。
　前記ＰＷＭ信号生成部は、複数の前記画素で共有されてもよい。
　前記映像信号は、複数のビットを含み、
　複数のビットに応じて、複数の前記第１保持部が設けられ、
　複数の上位ビットを１つのビットになるように、複数の前記第１保持部がグループ化されてもよい。
　前記第１保持部は、前記ＰＷＭ信号に対応する、複数のＰＷＭ期間の間におけるブランキング期間に、前記映像信号を保持してもよい。
　前記第１保持部は、前記映像信号の単位フレームが、所定の順序で入力されるように、複数の色成分ごとに分割されたサブフレームを有する前記映像信号を保持してもよい。
　前記映像信号は、複数のビットを含み、
　前記映像信号の複数のビットは、１つの前記サブフレームにおいて、複数回に時分割され、
　前記ＰＷＭ信号生成部は、複数のビットが時分割された前記映像信号に応じて、１つの前記サブフレーム内で複数回に時分割された前記ＰＷＭ信号を生成してもよい。
　前記映像信号の複数のビットは、ビットの重みに応じて、複数回に時分割されてもよい。
　前記映像信号の複数のビットは、ビットの重みが略均等になるように、時分割されてもよい。
　前記映像信号の複数のビットは、１つの前記サブフレームにおいて、前半のビットと、後半のビットと、に時分割され、
　前半のビットのカウント、又は、後半のビットのカウントに応じて、前記ＰＷＭ信号生成部の出力を切り替える切替部をさらに備え、
　前記ＰＷＭ信号生成部は、前半のビットと第１極性の前記カウント信号とに基づいた第１タイミングと、後半のビットと第２極性の前記カウント信号とに基づいた第２タイミングと、に応じた前記ＰＷＭ信号を生成してもよい。
　前半のビットの前記映像信号を保持する前記第１保持部と、後半のビットの前記映像信号を保持する前記第１保持部と、を選択するセレクタをさらに備えてもよい。
　前記第１保持部は、前半のビットのカウントと、後半のビットのカウントと、の間の期間に、後半のビットの前記映像信号を保持してもよい。
　前記画素内に設けられる画素電極をさらに備え、
　前記第１保持部及び前記ＰＷＭ信号生成部は、複数の画素電極で共有され、
　前記第１保持部及び前記ＰＷＭ信号生成部を共有する複数の前記画素電極の一部が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する前記画素電極の配置が変わるように駆動してもよい。
　第１方向に隣接する２つの前記画素電極が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する２つの前記画素電極が、前記第１方向に１つの前記画素電極だけずれるように駆動してもよい。
　前記第１保持部及び前記ＰＷＭ信号生成部は、２×２に配列された４つの前記画素電極により共有され、
　赤色成分及び青色成分において、第２方向に隣接する２つの前記画素電極が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する２つの前記画素電極が、前記第２方向に垂直な第１方向に１つの前記画素電極だけずれるように駆動し、
　緑色成分において、４つの前記画素電極のうち１つが駆動するとともに、前記画素電極は、前記サブフレームごとに、駆動する前記画素電極の配置が変わるように駆動してもよい。
　色成分ごと、かつ、配列された複数の前記画素のうち所定領域ごとに、前記映像信号の信号値の和を算出するとともに、前記信号値の和が所定値以下である場合に、フラグを生成するフラグ生成部と、
　前記フラグが生成された、色成分の前記所定領域における前記画素の駆動を停止させる駆動停止部と、
　をさらに備えてもよい。
　前記所定領域は、行列状に配列された複数の前記画素の１ラインである、画素ラインであってもよい。
　前記所定領域は、行列状に配列された複数の前記画素の１ラインである、画素ラインから前記１ラインに沿った方向に分割されたライン分割領域であってもよい。
　前記駆動停止部は、前記フラグが生成された、色成分の前記所定領域における前記画素の前記第１保持部への前記映像信号の入力を停止させてもよい。
　前記ＰＷＭ信号生成部は、行列状に配列された複数の前記画素の１ラインである、画素ラインごとに前記カウント信号が入力され、
　前記駆動停止部は、前記画素ラインにおける全ての前記画素に対して前記フラグが生成された、色成分の前記画素ラインにおける前記画素の前記ＰＷＭ信号生成部への前記カウント信号の入力を停止させてもよい。
第１実施形態による表示装置の構成の一例を示す図である。 第１実施形態による画素の構成の一例を示す図である。 第１実施形態による画素の動作の一例を示すタイミングチャートである。 第１実施形態による画素の動作の一例を示す図である。 第１実施形態によるグローバルカウンタおよびの構成の一例を示す図である。 ガンマ２．２のカウント信号の一例を示す図である。 リニアガンマのカウント信号の一例を示す図である。 バイナリカウンタのカウント信号の一例を示す図である。 グレイコードカウンタのカウント信号の一例を示す図である。 第１実施形態による積層チップの構成の一例を示す図である。 第１実施形態による積層チップの構成の一例を示す断面図である。 ビアの構成の変形例を示す図である。 ビアの構成の変形例を示す図である。 第１実施形態による画素の平面配置の一例を示す図である。 図１１に示す４個の画素の回路構成の一例を示す図である。 第１実施形態の第１変形例による画素の構成の一例を示す図である。 第２実施形態による画素の構成の一例を示す図である。 第２実施形態の第１変形例による画素の構成の一例を示す図である。 図１５Ａのグレイコードカウンタのカウント信号の一例を示すタイミングチャートである。 第３実施形態による画素の構成の一例を示す図である。 第３実施形態による画素の動作の一例を示すタイミングチャートである。 第３実施形態による第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタの電圧関係の一例を示す断面図である。 第３実施形態による第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタの電圧関係の一例を示す断面図である。 第３実施形態の第１変形例による画素の構成の一例を示す図である。 第３実施形態の第２変形例による画素の構成の一例を示す図である。 第３実施形態の第２変形例による画素の動作の一例を示すタイミングチャートである。 第３実施形態の第３変形例による画素の構成の一例を示す図である。 第３実施形態の第３変形例による画素の動作の一例を示すタイミングチャートである。 第３実施形態の第４変形例による画素の構成の一例を示す図である。 第３実施形態の第５変形例による画素の構成の一例を示す図である。 第３実施形態の第６変形例による画素の構成の一例を示す図である。 第３実施形態の第７変形例による画素の構成の一例を示す図である。 第４実施形態による画素の構成の一例を示す図である。 第４実施形態による画素の動作の一例を示す図である。 第４実施形態の第１変形例による画素の構成の一例を示す図である。 第４実施形態の第２変形例による画素の構成の一例を示す図である。 第３実施形態の第２変形例による画素の動作の一例を示す図である。 第４実施形態の第３変形例による画素の構成の一例を示す図である。 第４実施形態の第３変形例による画素の動作の一例を示す図である。 第４実施形態の第４変形例による画素の構成の一例を示す図である。 第４実施形態の第４変形例による画素の動作の一例を示す図である。 第５実施形態による画素の構成の一例を示す図である。 第５実施形態による画素の動作の一例を示す図である。 第５実施形態による各色成分での画素ずらし駆動の一例を示す図である。 第５実施形態によるサブフレーム、及び、ネイティブのサブフレームの一例を示す図である。 第５実施形態の第１変形例による画素の構成の一例を示す図である。 第５実施形態の第１変形例による各色成分での画素ずらし駆動の一例を示す図である。 第５実施形態の第１変形例によるサブフレーム、及び、ネイティブのサブフレームの一例を示す図である。 第６実施形態による表示装置の構成の一例を示す図である。 第６実施形態によるアプリケーションプロセッサから入力される表示画面の一例を示す図である。 図４５Ａの赤色成分のサブフレームの一例を示す図である。 第６実施形態によるグローバルカウンタの駆動の一例を示す図である。 第６実施形態の第１変形例によるサブフレームの一例を示す図である。 第６実施形態によるアプリケーションプロセッサから入力される表示画面の一例を示す図である。 図４８Ａの赤色成分のサブフレームの一例を示す図である。 図４８Ａの赤色成分のサブフレームの一例を示す図である。 乗物の後方から前方にかけての乗物の内部の様子を示す図である。 乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図である。 電子機器の第２適用例であるデジタルカメラの正面図である。 デジタルカメラの背面図である。 電子機器の第３適用例であるＨＭＤの外観図である。 スマートグラスの外観図である。 電子機器の第４適用例であるＴＶの外観図である。 電子機器の第５適用例であるスマートフォンの外観図である。
　以下、図面を参照して、表示装置の実施形態について説明する。以下では、表示装置の主要な構成部分を中心に説明するが、表示装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
＜第１実施形態＞
（構成）
　図１は、第１実施形態による表示装置１の構成の一例を示す図である。表示装置１は、デジタル映像信号をＰＷＭ（Pulse Width Modulation）信号に変換して画素を駆動することで、映像信号を光信号に変換して画像を表示する、デジタル駆動型表示デバイスである。
　表示装置１は、例えば、ＡＲ（Augmented Reality）用の表示デバイスである。ＡＲ用の表示デバイスは、低消費電力及びハイフレームレートが求められる。また、表示装置１は、例えば、ＬＣＯＳ（Liquid Crystal On Silicon）等の反射型表示パネルである。しかし、これに限られず、表示装置１は、例えば、ＭＥＭＳ（Micro Electro Mechanical System）、ＯＬＥＤ（Organic Light Emitting Diode）及びＬＥＤ（Light Emitting Diode）等の他の表示デバイスであってもよい。
　図１に示すように、表示装置１の外部に配置されるアプリケーションプロセッサ２は、表示装置１に、映像信号等の信号を送る。
　表示装置１は、インターフェース回路１０と、マルチプレクサ１２と、タイミングコントローラ１４と、クロックジェネレータ１６と、設定値記憶レジスタ１８と、Ｉ２Ｃ（I-Squared-C）２０と、フレームメモリ２２と、ラインバッファ２４と、画素領域２６と、Ｖドライバ２８と、グローバルカウンタ３０と、を備える。
　インターフェース回路１０は、アプリケーションプロセッサ２から、映像信号を受け取る。
　マルチプレクサ１２は、インターフェース回路１０から受け取った映像信号を、回路の動作周波数を落とすために並列化してフレームメモリ２２に格納する（書き込む）。
　タイミングコントローラ１４は、表示装置１の表示動作のタイミング制御を行う。
　クロックジェネレータ１６は、タイミングコントローラ１４に基づいて、基準クロックを生成する。また、クロックジェネレータ１６は、後で説明するガンマ補正機能を有していてもよい。また、クロックジェネレータ１６は、グローバルカウンタ（カウント信号供給部）３０に含まれていてもよい。
　設定値記憶レジスタ１８は、表示装置１の動作に関連する各種情報を記憶する。
　Ｉ２Ｃ２０は、通信インターフェースである。Ｉ２Ｃ２０は、表示装置１の外部のアプリケーションプロセッサ２との間で、設定値記憶レジスタ１８に読み書きする情報等の必要な情報のやりとりを行う。
　フレームメモリ２２は、映像信号を格納する。フレームメモリ２２は、例えば、ＳＲＡＭ（Static Random Access Memory）等の記憶部である。
　ラインバッファ２４は、映像信号のデータを信号線ごとにラッチする。また、ラインバッファ２４は、映像信号のデータに必要な処理を行ってもよい。ラインバッファ２４は、映像信号のデータに基づいた信号を、対応する信号線に出力する。
　画素領域２６には、複数の画素５０が行列状に配置されている。なお、画素５０の詳細については、図２を参照して、後で説明する。
　Ｖドライバ２８は、ラインバッファ２４による信号線の駆動に応じて、各画素５０の駆動信号を生成して出力する。これにより、各画素５０を順次駆動させることができる。
　グローバルカウンタ３０は、画素領域２６を挟んで、Ｖドライバ２８に対向するように設けられる。グローバルカウンタ３０は、カウント信号を生成して、画素５０内のＰＷＭ信号生成回路５２に供給する。グローバルカウンタ３０は、例えば、表示装置１内に少なくとも１つ設けられる。グローバルカウンタ３０は、周波数の高い基準クロックに基づいて、任意のカウント信号を作成する。なお、グローバルカウンタ３０の詳細については、図５～７Ｂを参照して、後で説明する。
　図２は、第１実施形態による画素５０の構成の一例を示す図である。
　画素５０は、第１スイッチＳＷ１と、第１保持部５１と、ＰＷＭ信号生成回路（ＰＷＭ信号生成部）５２と、信号レベル変換部５３と、第２保持部５４と、画素電極５５と、を備える。なお、画素領域２６内の他の画素５０の構成も同じである。
　第１スイッチＳＷ１は、第１保持部５１の手前に接続される。
　第１保持部５１は、画素５０内に設けられ、映像信号を保持する。映像信号のビット数に応じて、複数の第１保持部５１が設けられる。図２に示す例では、画素が８ビットの信号のデジタル信号により駆動するため、８個の第１保持部５１が設けられる。第１保持部５１には、データＤｘ（ｘ＝０，１，・・・，６，７）が入力される。第１保持部５１は、例えば、ラッチ回路である。
　ＰＷＭ信号生成回路５２は、デジタル映像信号を１パルスのＰＷＭ信号に変換する。ＰＷＭ信号生成回路５２は、画素５０内に設けられ、第１保持部５１に保持された映像信号と、カウント信号Ｃｘ（ｘ＝０，１，・・・，６，７）と、に基づいて、映像信号に応じたＰＷＭ信号を生成する。また、ＰＷＭ信号生成回路５２は、ＰＷＭ信号を第２保持部５４に出力して書き込む。
　ＰＷＭ信号生成回路５２は、論理演算部を有する。論理演算部は、第１保持部５１に保持された映像信号と、カウント信号と、の論理演算を行うことにより、ＰＷＭ信号を生成する。
　論理演算部は、否定排他的論理和回路（ＥＸＮＯＲ回路５２１）と、論理積回路（ＡＮＤ回路５２２）と、を有する。映像信号が複数のビットを含む場合、ビット数に応じて複数のＥＸＮＯＲ回路５２１が設けられる。図２に示す例では、画素が８ビットの信号のデジタル信号により駆動するため、８個のＥＸＮＯＲ回路５２１が設けられる。ＥＸＮＯＲ回路５２１は、第１入力部と、第２入力部と、を有する。第１入力部は、第１保持部５１と電気的に接続され、データＤｘ（ｘ＝０，１，・・・，６，７）が入力される。第２入力部は、グローバルカウンタ３０と電気的に接続され、カウント信号Ｃｘ（ｘ＝０，１，・・・，６，７）が入力される。
　なお、グローバルカウンタ３０は、バッファ回路（図示せず）を介して、第２入力部と電気的に接続されてもよい。
　それぞれのＥＸＮＯＲ回路５２１の出力部は、ＡＮＤ回路５２２の入力部に電気的に接続されている。ＡＮＤ回路５２２から出力される信号は、映像信号に応じた時間に出力されるＰＷＭ信号である。ＰＷＭ信号のＰＷＭ幅は、例えば、グローバルカウンタ３０のカウント開始タイミングと、ＡＮＤ回路５２２の出力信号の立ち上がりのタイミングと、に基づいている（後で説明する図３を参照）。
　信号レベル変換部５３は、画素５０内に設けられ、画素電極５５に入力されるＰＷＭ信号の信号レベル（電圧レベル）を変換する。これは、例えば、液晶を駆動させるために、ロジック回路を駆動させる場合よりも高い電圧が必要になるためである。
　信号レベル変換部５３は、第２スイッチＳＷ２と、第３スイッチＳＷ３と、を備える。第２スイッチＳＷ２及び第３スイッチＳＷ３は、基準電圧ノードＶＣＣとグランドとの間で直列に接続されている。第２スイッチＳＷ２は、リセット信号を受けてオン又はオフする。第３スイッチＳＷ３は、ＡＮＤ回路５２２からの信号を受けてオン又はオフする。
　第２保持部５４は、画素５０内に設けられ、ＰＷＭ信号を保持する。第２保持部５４は、例えば、第２スイッチＳＷ２と第３スイッチＳＷ３との間のノードと電気的に接続される。ＰＷＭ信号の幅は、例えば、基準電圧ノードＶＣＣの電圧値が保持される期間に基づく。第２保持部５４は、例えば、ラッチ回路である。
　画素電極５５は、画素５０内に設けられる、液晶等の電気光学素子の電極である。画素電極５５は、１パルスのＰＷＭ信号、すなわち、１パルスの電圧信号を受ける。これにより、画素が発光する。
　ここで、例えば、デジタルの８ビットが２５６階調に変換されると、２５６回の信号の遷移回数が必要になる。信号の遷移回数の増加に伴って、回路の充放電の回数が増えてしまう。すなわち、ＰＷＭ信号の生成により消費電力が増大しやすくなる。後で説明するように、第１保持部５１及びＰＷＭ信号生成回路５２は、互いに近接するように配置されている。これにより、消費電力を抑制し、また、フレームレートを向上させることができる。
（動作）
　図３は、第１実施形態による表示装置１の動作の一例を示すタイミングチャートである。図３は、４ビットの場合のタイミングチャートを示す。
　まず、時刻ｔ１において、光源（Light）はオフ（消灯）する。光源は、例えば、反射型のＬＣＯＳにおける光源である。
　次に、時刻ｔ２において、リセット信号はハイ（High）になり、第２スイッチＳＷ２はオンする。これにより、第２保持部５４に１（電圧ＶＣＣ）が書き込まれ、第２保持部５４がハイ状態になる。なお、光源が消灯している期間では、ＰＷＭ信号の幅としては有効ではない。実際のＰＷＭの幅は、光源がオン状態であり、かつ、第２保持部５４がハイ状態の期間である。
　また、リセット中に、映像信号が第１保持部５１に書き込まれる。これにより、第１保持部５１は、映像信号を保持する。
　次に、時刻ｔ３において、リセット信号がロー（Low）になり、第２スイッチＳＷ２はオフする。また、時刻ｔ３において、光源はオン（発光）する。
　また、時刻ｔ３において、グローバルカウンタ３０は、カウント信号Ｃ０～Ｃ３をＰＷＭ信号生成回路５２に入力する。これにより、ＰＷＭ信号生成回路５２は、映像信号とカウント信号とを比較する。
　次に、時刻ｔ４において、第１保持部５１に保持される映像信号のデータと、カウント信号の値と、が全て一致するタイミングで、ＰＷＭ信号生成回路５２のＡＮＤ回路５２２は１を出力する。図３に示す例では、映像信号のデータは、以下の式で表される。
　（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（０１０１）
これにより、第３スイッチＳＷ３がオンする。この結果、第２保持部５４に０（グランド電圧）が書き込まれ、第２保持部５４がロー状態になる。
　このように、映像信号に応じたＰＷＭ信号が生成される。ＰＷＭの幅の期間において、第２保持部５４がハイ状態になることで、画素電極５５の電圧もハイ状態になり画素５０が駆動する。
（カラーシーケンシャル駆動）
　図４は、第１実施形態による画素の動作の一例を示す図である。なお、図４に示すカウント信号はバイナリコードであるが、図７Ｂに示すグレイコードであってもよい。
　表示装置１は、カラーシーケンシャル駆動を行う。カラーシーケンシャル駆動は、赤色、緑色及び青色それぞれの色成分の画像を時分割で順次表示させる方式である。フレームは、それぞれの色に対応する、複数のサブフレームを含む。サブフレームは、所定の順序で表示される。サブフレームは、例えば、赤色、緑色、青色、赤色、緑色、青色の順番で表示される。フレームレートが所定周波数以上である場合、ユーザには、個々の画像が個別に認識される、一連の連続した画像として認識される。すなわち、ユーザには、時分割で順次投影される赤色、緑色及び青色のそれぞれの色成分の画像が合成された合成画像として知覚されることとなる。
　図４に示すように、１つのサブフレームにおいて、図３に示す駆動が行われる。
　また、第１保持部（Data-Latch）５１への映像信号のデータの書き込みは、ブランキング期間に行われる。ブランキング期間は、或るサブフレームにおけるＰＷＭ期間と、次のサブフレームのＰＷＭ期間と、の間の期間である。ブランキング期間は、リセット期間でもある。ブランキング期間は、光源が消灯しているため、この期間に映像信号のデータを書き込むことにより、ダブルラッチが不要になる。
（グローバルカウンタ）
　図５は、第１実施形態によるグローバルカウンタ３０およびの構成の一例を示す図である。なお、図５に示す例では、グローバルカウンタ３０内にクロックジェネレータ１６が配置されている。
　クロックジェネレータ１６は、基準クロックを生成する。クロックジェネレータ１６は、任意の波形の基準クロックを生成することができる。これにより、図６Ａ及び図６Ｂを参照して説明するガンマ調整を行うことができる。
　グローバルカウンタ３０は、フリップフロップを有する。図５に示すグローバルカウンタ３０の構成例では、バイナリカウンタのカウント信号が生成される。
　図６Ａは、ガンマ２．２のカウント信号の一例を示す図である。図６Ｂは、リニアガンマのカウント信号の一例を示す図である。
　グローバルカウンタ３０の出力信号の反転タイミングは、より周波数の高い基準クロックに基づいて生成される。表示装置１内の設定値記憶レジスタ１８は、グローバルカウンタ３０の反転タイミングを任意に制御することができる。
　グローバルカウンタ３０は、基準クロックに基づいて、所定（任意）の波形を有するカウント信号を生成する。グローバルカウンタ３０は、ガンマ補正を実行し、パルス波形を変更するようにカウント信号を生成する。ガンマ２．２では、グローバルカウンタ３０は、パルス幅が徐々に広がり、すなわち、周期が徐々に長くなるように、カウント信号を生成する。図６Ａに示す例では、カウント信号Ｃ０は、基準クロックが０、・・・、７、１３、２２、・・・のタイミングで遷移する。
　通常、例えば、８ビットでリニアガンマからガンマ２．２に調整する場合、１０ビットまで階調を増やしてガンマ調整が行われる。この場合、必要な第１保持部５１の数が増えてしまう。
　これに対して、グローバルカウンタ３０は、ビット数を増やすことなく、基準クロックに基づいてガンマ補正を行い、ガンマ値を調整することができる。
　図７Ａは、バイナリカウンタのカウント信号の一例を示す図である。図７Ｂは、グレイコードカウンタのカウント信号の一例を示す図である。
　グレイコードは、１つのタイミングで１つのビットのカウント信号が遷移する。グローバルカウンタ３０がグレイコードカウンタである場合、ハザードの発生を抑制することができる。また、グレイコードはバイナリコードよりも遷移回数が少ないため、消費電力を抑制することができる。
　なお、グレイコードカウンタのカウント信号を用いる場合、図１に示すラインバッファ２４は、映像信号のデータをグレイコードに変換する。
（積層構造）
　図８は、第１実施形態による積層チップの構成の一例を示す図である。
　表示装置１は、第１チップＣＨ１と、第１チップＣＨ１と積層される第２チップＣＨ２と、ビア（柱状電極）Ｖと、をさらに備える。
　第１チップＣＨ１は、低電圧回路基板である。図８に示す例では、第１チップＣＨ１は、下側基板である。第１チップＣＨ１には、第１保持部５１及びＰＷＭ信号生成回路５２（論理演算部）等が配置される。
　第２チップＣＨ２は、高電圧回路基板である。図８に示す例では、第２チップＣＨ２は、上側基板である。第２チップＣＨ２には、信号レベル変換部５３、第２保持部５４及び画素電極５５等が配置される。
　ビアＶは、第１チップＣＨ１と、第２チップＣＨ２と、を電気的に接続させる。図８に示す例では、ビアＶは、画素５０ごとに設けられている。
　図９は、第１実施形態による積層チップの構成の一例を示す断面図である。
　図９に示すように、第２チップＣＨ２の回路に用いられるトランジスタのサイズは、第１チップＣＨ１の回路に用いられるトランジスタのサイズよりも大きい。第１チップＣＨ１の回路には、低耐圧のトランジスタが用いられている。第２チップＣＨ２には、高耐圧のトランジスタが用いられている。また、画素電極５５は、第２チップＣＨ２側に設けられる。第１チップＣＨ１と第２チップＣＨ２とを積層させることにより、ＰＷＭ信号生成回路５２から画素電極５５までの距離をより短くすることができ、消費電力を低減することができる。
　図１０Ａは、ビアＶの構成の変形例を示す図である。図１０Ａは、ビアＶを複数の画素５０で共有する場合の例を示す。画素領域２６には、例えば、Ｎ×Ｎ個の画素５０を有する画素グループが複数含まれる。
　第１チップＣＨ１には、１つ画素列に、第１保持部（ＭＥＭ）５１、ＰＷＭ信号生成回路５２（ＰＷＭ）がそれぞれＮ画素分存在する。図１０Ａに示す例では、ビアＶは、画素列ごとに設けられる。矢印に示すように、順番に映像信号の書き込みが行われる。なお、映像信号の書き込みは、図示しない信号線によって行われる。
　画素５０の面積に対するビアＶの面積が大きい場合、１つの画素５０ごとにビアＶを配置することが難しい可能性がある。この場合、図１０Ａに示すように、ビアＶが複数の画素５０で共有されてもよい。これにより、ビアＶを配置しやすくすることができる。
　図１０Ｂは、ビアＶの構成の変形例を示す図である。
　図１０Ｂに示す例では、Ｎ×Ｎ個の画素５０に対して１つのビアＶが設けられる。矢印に示すように、例えば、左の画素列から順に映像信号の書き込みが行われる。
　図８～図１０Ｂに示す例では、低電圧回路と高電圧回路とを分割するように、回路が配置される。すなわち、ＰＷＭ信号生成回路５２と信号レベル変換部５３との間で分割するように、回路が分割して第１チップＣＨ１及び第２チップＣＨ２に配置されている。しかし、いずれの位置で回路が分割されてもよい。すなわち、第１保持部５１、ＰＷＭ信号生成回路５２、信号レベル変換部５３及び画素電極５５は、第１チップＣＨ１及び第２チップＣＨ２に分割して配置されていればよい。
（平面配置）
　図１１は、第１実施形態による画素５０の平面配置の一例を示す図である。第１実施形態では、積層構造で説明した例とは異なり、画素回路が１枚の基板に配置されてもよい。この場合、レイアウト効率を向上させることがより好ましい。画素領域２６には、例えば、１０×８個の画素５０を有する画素グループが複数配置されている。
　第１保持部（Data-Latch）５１は画素５０毎に設けられる。第１保持部５１は、例えば、画素領域２６の中央部にまとめて配置される。これにより、レイアウト効率を向上させることができる。例えば、１つの画素５０に８ビットのデータが保持されるため、１０×８×８＝６４０ビットの第１保持部５１が配置される。
　ＰＷＭ信号生成回路５２は、例えば、第１保持部５１を覆うように、第１保持部５１に対して図１１の紙面上下方向に隣接して配置される。ＰＷＭ信号生成回路５２の論理演算部であるＥＸＮＯＲ回路５２１及びＡＮＤ回路５２２は、複数の画素５０で共有される。例えば、１つのＰＷＭ信号生成回路５２は、４つの画素５０で共有される。したがって、ＰＷＭ信号生成回路５２は、第１保持部５１から映像信号を順次読み出し、第２保持部５４にＰＷＭ信号を書き込む。
　第２保持部５４及び信号レベル変換部５３は、例えば、ＰＷＭ信号生成回路５２を覆うように、ＰＷＭ信号生成回路５２に対して図１１の紙面上下方向に隣接して配置される。第２保持部５４及び信号レベル変換部５３は、画素５０ごとに設けられる。
　１０×８個の画素電極５５は、行列状に配置される。図１１には、画素電極５５と、第２保持部５４及び信号レベル変換部５３と、を電気的接続する配線５５Ｌがさらに設けられる。
　図１２は、図１１に示す４個の画素５０の回路構成の一例を示す図である。なお、図１２は、簡略化のため、１つの画素５０に４ビットのデータが保持される場合を示す。
　ＰＷＭ信号生成回路５２を４個の画素５０で共有することにより、画素５０ごとにＰＷＭ信号生成回路５２を設ける場合と比較して、素子数を、例えば、約４５％削減することができる。ビット数が増えるほど、素子数をより削減することができる。
　以上のように、第１実施形態によれば、ＰＷＭ信号生成回路５２は、画素５０内に配置される。これにより、フレームレートを向上させ、また、消費電力を抑制することができる。
　比較例として、画素領域２６外にＰＷＭ信号生成回路５２が配置される場合がある。この場合、ＰＷＭ信号生成回路５２は、画素領域２６内のメモリ（第１保持部５１）から映像信号を読み出して、ＰＷＭ信号を画素領域２６に戻す。この場合、ＰＷＭ信号を生成するために１階調毎に８ビットずつ読み出して書き込む必要がある。一階調表現するだけでも読み出し駆動が必要になり、高速化が困難になってしまう。すなわち、フレームレートの向上が困難である。また、配線の充放電で消費電力が大きくなってしまう。
　これに対して、第１実施形態では、画素５０内にＰＷＭ信号生成回路５２が配置される。さらに、第１実施形態では、ＰＷＭ信号生成回路５２が第１保持部５１と近接して配置されている。これにより、第１保持部５１とＰＷＭ信号生成回路５２との間の配線の距離を短くすることができ、負荷容量の影響を抑制することができる。すなわち、画素５０内に第１保持部５１及びＰＷＭ信号生成回路５２を集積することにより、消費電力を抑制することができる。また、ＰＷＭ信号生成回路５２が画素５０内に配置されることにより、データのアクセス回数を低減することができる。ＰＷＭ信号生成回路５２は、画素５０内の第１保持部５１において、例えば、８ビット分一括で保持される映像信号と、画素５０外から入力されるカウント信号と、を比較すればよい。したがって、ＰＷＭ信号生成回路５２は、ＰＷＭ信号を生成するための読み出し駆動を行わなくてもよい。これにより、フレームレートを向上させることができる。
　また、第１実施形態では、表示装置１は、カラーシーケンシャル駆動を行う。カラーシーケンシャル駆動では、フレームレート（サブフレームレート）が低いと、色割れ（カラーブレイク）現象が発生しやすくなってしまう。フレームレートの向上により、カラーブレイクを抑制し、視認性を向上させることができる。
　また、第１実施形態では、ビット数を増やすことなく、デジタルでガンマ補正を行うことができる。これにより、必要なメモリを削減することができる。
（第１実施形態の第１変形例）
　図１３は、第１実施形態の第１変形例による画素５０の構成の一例を示す図である。第１実施形態の第１変形例は、第１実施形態と比較して、第１保持部５１の構成が異なっている。
　第１保持部５１は、例えば、キャパシタである。第１保持部５１としてのキャパシタは、一端がＥＸＮＯＲ回路５２１の第１入力部と電気的に接続され、他端が基準電圧ノード（グランド）と電気的に接続されている。
　第１実施形態の第１変形例のように、第１保持部５１としてキャパシタが用いられてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第２実施形態＞
　図１４は、第２実施形態による画素５０の構成の一例を示す図である。第２実施形態は、最上位ビット（ＭＳＢ、Most Significant Bit）をセグメント化して駆動する点で、第１実施形態とは異なっている。
　例えば、最上位の２ビットであるビット［７：６］に対応する第１保持部５１は、１つのビットとなるようにグループ化（セグメント化）される。ビット［７：６］は、セグメント化されて０／１が随時更新される。随時更新ｂｉｔ＝Ｎとしたとき、８－ｌｏｇ２（Ｎ）＋１ｂｉｔまで第１保持部５１及びＥＸＮＯＲ回路５２１を削減することができる。
　図１４において、最上位の２ビットを４回に分ける場合、例えば、データＤ６、Ｄ７がひとまとめにされたデータＤ６７は、以下のように随時更新される。０～６３のカウント中、［７：６］＝２’ｂ１１＝３のときに、データＤ６７は１である。６４～１２７のカウント中、［７：６］＝２’ｂ１０＝２のときに、出力信号データＤ６７は１である。１２８～１９１のカウント中、［７：６］＝２’ｂ０１＝１のときに、出力信号データＤ６７は１である。１９２～２５５のカウント中、［７：６］＝２’ｂ００＝０のときに、データＤ６７は０である。
　第１実施形態では、第１保持部５１へのデータの書き込みが一括で行われる。一方、第２実施形態では、複数回に分けて第１保持部５１へのデータの書き込みが行われる。カウント信号遷移が遅いビットを複数回書き込むようにすることにより、例えば、ＥＸＮＯＲ回路５２１等の素子数を削減することができる。また、ＡＮＤ回路５２２の入力端子の数を削減することができる。
　なお、図１４に示す例は、２つの第１保持部５１が、スイッチＴ６７を介して直列に２段に接続されている。スイッチＴ６７をオフすることにより、ＰＷＭ信号生成回路５２で処理中のデータＤ６７の次のデータＤ６７を書き込むことができる。
　また、セグメント化するビット数は、２に限られない。また、必ずしも最上位のビットがセグメント化されなくてもよい。
　第２実施形態のように、複数の上位ビットがセグメント化されてもよい。なお、第２実施形態は、第１実施形態と同様に、フレームレートを向上させることができ、また、消費電力を抑制することができる。
（第２実施形態の第１変形例）
　図１５Ａは、第２実施形態の第１変形例による画素５０の構成の一例を示す図である。図１５Ａは、１つの画素５０に４ビットのデータが保持される場合の例を示す。
　図１５Ａに示す例は、２つの第１保持部５１（上から３段目及び４段目）が、スイッチＴ２３を介して直列に２段に接続されている。データＤ２、Ｄ３がひとまとめにされたデータＤ２３は、上から３段目及び４段目の第１保持部５１に入力される。
　図１５Ｂは、図１５Ａのグレイコードカウンタのカウント信号の一例を示すタイミングチャートである。
　図１５ＢのＤ０－Ｄ１がハイになるタイミングで、図１５Ａの１段目及び２段目の第１スイッチＳＷ１がオンする。これにより、図１５Ａの１段目（Ａ）及び２段目（Ａ）の第１保持部５１は、それぞれデータＤ０、Ｄ１を保持する。また、図１５ＢのＤ２３がハイになるタイミングで、図１５Ａの３段目の第１スイッチＳＷ１がオンする。これにより、図１５Ａの３段目（Ｂ）の第１保持部５１は、データＤ２３を保持する。したがって、図１５ＢのＤ２３がハイになる毎に、３段目（Ｂ）の第１保持部５１が保持するデータＤ２３が更新される。図１５ＢのＤ２３がローになり、Ｔ２３がハイになるタイミングで、図１５Ａの３段目の第１スイッチＳＷ１がオフし、スイッチＴ２３がオンする。これにより、図１５Ａの４段目（Ｃ）の第１保持部５１は、データＤ２３を保持する。したがって、図１５ＢのＤ２３がローになり、Ｔ２３がハイになる毎に、４段目（Ｃ）の第１保持部５１が保持するデータＤ２３が更新される。
　第２実施形態の第１変形例のように、グレイコードカウンタのカウント信号が用いられてもよい。この場合にも、第２実施形態と同様の効果を得ることができる。
＜第３実施形態＞
　図１６は、第３実施形態による画素５０の構成の一例を示す図である。第３実施形態は、第１実施形態と比較して、信号レベル変換部５３の構成が異なっている。
　第２保持部５４は、２つのインバータ回路で構成されるラッチ回路を有する。インバータは、導電型の異なる２つのトランジスタを含む。
　第２保持部５４は、基準電圧ノードＶＤＤの電圧レベル（例えば、３Ｖ）と、基準電圧ノードＶＳＳの電圧レベル（例えば、０Ｖ）と、の間で動作する。すなわち、ＰＷＭ信号生成回路５２が生成するＰＷＭ信号のハイレベルは３Ｖであり、ローレベルは０Ｖである。
　信号レベル変換部５３は、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第４トランジスタＴｒ４と、第１キャパシタＣａ１と、を有する。
　第１トランジスタＴｒ１、第３トランジスタＴｒ３、第４トランジスタＴｒ４及び第２トランジスタＴｒ２は、基準電圧ノードＶＣＣと基準電圧ノードＶＳＳとの間で、この順に直列に接続されている。基準電圧ノードＶＣＣの電圧レベル（例えば、６Ｖ）は、基準電圧ノードＶＤＤの電圧レベルよりも高い。
　第１トランジスタＴｒ１は、一端が基準電圧ノードＶＣＣと電気的に接続され、ゲートにリセット信号（第１信号）が入力される。第１トランジスタＴｒ１は、例えば、Ｐ型（第１導電型）のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
　第２トランジスタＴｒ２は、一端が基準電圧ノードＶＳＳと電気的に接続され、ゲートにＰＷＭ信号生成回路５２及び第２保持部５４の出力が電気的に接続される。第２トランジスタＴｒ２は、例えば、Ｎ型（第２導電型）のＭＯＳＦＥＴである。
　第３トランジスタＴｒ３は、第１トランジスタＴｒ１と第２トランジスタＴｒ２との間に接続され、ゲートに基準電圧ノードＶＤＤが電気的に接続される。第３トランジスタＴｒ３は、例えば、Ｐ型のＭＯＳＦＥＴである。
　第４トランジスタＴｒ４は、第１トランジスタＴｒ１と第２トランジスタＴｒ２との間に接続され、ゲートに基準電圧ノードＶＤＤが電気的に接続される。第４トランジスタＴｒ４は、例えば、Ｎ型のＭＯＳＦＥＴである。
　直列に接続された第３トランジスタＴｒ３と第４トランジスタＴｒ４との間のノードは、画素電極５５と電気的に接続される。
　第１キャパシタＣａ１は、画素電極５５と基準電圧ノードＶＳＳとの間に接続される。第１キャパシタＣａ１は、例えば、後で説明する、図１７の時刻ｔ１２から時刻ｔ１３までの期間における電圧を保持するために設けられる。なお、第１キャパシタＣａ１は省略されてもよい。
　図１７は、第３実施形態による画素５０の動作の一例を示すタイミングチャートである。図１７に示す「ＰＷＭ」は、ＡＮＤ回路５２２の出力を示す。「Ｐｉｘｅｌ（ＯＮ）」は、画素電極５５に印加される電圧を示す。
　まず、時刻ｔ１１において、リセット信号はローになる。これにより、第１トランジスタＴｒ１はオンする。また、時刻ｔ１１において、第２保持部５４には０が書き込まれており、第２保持部５４の電圧はローである。これにより、第２トランジスタＴｒ２はオフ状態である。第３トランジスタＴｒ３及び第４トランジスタＴｒ４の両方は、ゲートが基準電圧ノードＶＤＤと電気的に接続されているため、継続的にオン状態である。したがって、画素電極５５の電圧はハイになる。
　次に、時刻ｔ１２において、リセット信号はハイになる。これにより、第１トランジスタＴｒ１はオフする。
　次に、時刻ｔ１３において、ＡＮＤ回路５２２は１を出力する。これにより、第２トランジスタＴｒ２はオンする。したがって、画素電極５５の電圧はローになる。
　図１８Ａ及び図１８Ｂは、第３実施形態による第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４の電圧関係の一例を示す断面図である。図１８Ａは、図１７における時刻ｔ１３のタイミングにおける電圧の関係を示す。図１８Ｂは、図１７における時刻ｔ１１のタイミングにおける電圧の関係を示す。
　第１トランジスタＴｒ１のゲートに印加されるリセット信号について、ハイは６Ｖであり、ローは３Ｖである。第２トランジスタＴｒ２のゲートに印加される第２保持部５４の電圧について、ハイは３Ｖであり、ローは０Ｖである。また、上記のように、第３トランジスタＴｒ３及び第４トランジスタＴｒ４のそれぞれのゲートに印加される電圧は、３Ｖである。
　図１８Ａ及び図１８Ｂに示す電圧関係では、トランジスタのドレインソース間の電圧の最大値が３Ｖであり、ゲートソース間の電圧の最大値が３Ｖになる。全てのトランジスタのゲートソース間電圧、及び、ドレインソース間電圧は電圧ＶＤＤ以下になる。したがって、トランジスタの耐圧を下げることができる。すなわち、全てのトランジスタに低耐圧のトランジスタを用いることができる。この結果、トランジスタのサイズをより小さくすることができ、画素５０をより微細化しやすくすることができる。
　第３実施形態のように、信号レベル変換部５３の構成が変更されてもよい。なお、第２実施形態は、第１実施形態と同様に、消費電力を抑制することができ、また、フレームレートを向上させることができる。
　また、第３実施形態による信号レベル変換部（レベルシフト回路）５３は、上記のように、ＰＷＭ信号生成回路５２等を含む画素回路内に組み込まれてもよく、また、独立した画素回路であってもよい。
（第３実施形態の第１変形例）
　図１９は、第３実施形態の第１変形例による画素５０の構成の一例を示す図である。第３実施形態の第１変形例は、第２保持部５４が設けられていない点で、第３実施形態とは異なっている。
　第２トランジスタＴｒ２のゲートには、ＰＷＭ信号生成回路５２の出力部が電気的に接続される。したがって、第２トランジスタＴｒ２のゲートには、ＰＷＭ信号が入力される。
　第３実施形態の第１変形例による信号レベル変換部５３の動作は、第３実施形態による信号レベル変換部５３とほぼ同じである。
　第３実施形態の第１変形例のように、第２保持部５４が設けられていなくてもよい。この場合にも、第３実施形態と同様の効果を得ることができる。
（第３実施形態の第２変形例）
　図２０は、第３実施形態の第２変形例による画素５０の構成の一例を示す図である。第３実施形態の第２変形例は、第３実施形態と比較して、信号レベル変換部５３の構成が異なっている。
　信号レベル変換部５３は、第５トランジスタＴｒ５と、第６トランジスタＴｒ６と、第７トランジスタＴｒ７と、昇圧部５３１と、を有する。
　第５トランジスタＴｒ５は、第２保持部５４の一端と画素電極５５との間に接続される。第５トランジスタＴｒ５のゲートは、基準電圧ノードＶＤＤと電気的に接続される。第５トランジスタＴｒ５は、例えば、Ｎ型のＭＯＳＦＥＴである。
　第６トランジスタＴｒ６は、第２保持部５４の他端と基準電圧ノードＶＳＳとの間に接続され、ゲートにリセット信号が入力される。第６トランジスタＴｒ６は、例えば、Ｎ型のＭＯＳＦＥＴである。
　第７トランジスタＴｒ７は、第２保持部５４の一端と基準電圧ノードＶＳＳとの間に接続され、ゲートにＡＮＤ回路５２２の出力部が電気的に接続される。第７トランジスタＴｒ７は、例えば、Ｎ型のＭＯＳＦＥＴである。
　昇圧部５３１は、容量結合により画素電極５５を昇圧する。昇圧部５３１は、第２キャパシタＣａ２を有する。第２キャパシタＣａ２は、信号線Ｒｉｆｔと画素電極５５との間に接続される。
　図２１は、第３実施形態の第２変形例による画素５０の動作の一例を示すタイミングチャートである。
　まず、時刻ｔ２１において、リセット信号はハイになる。これにより、第６トランジスタＴｒ６はオンする。この結果、第２保持部５４の他端の電圧は、ロー（電圧ＶＳＳ）になる。さらに、第２保持部５４の一端の電圧は、ハイ（電圧ＶＤＤ）になる。第５トランジスタＴｒ５は、ゲートに基準電圧ノードＶＤＤが電気的に接続されているため、継続してオン状態である。また、第５トランジスタＴｒ５のゲートは電圧ＶＤＤで固定されているため、第５トランジスタＴｒ５のソース電圧は、ＶＤＤ－Ｖｔｈとなる。Ｖｔｈは、第５トランジスタＴｒ５の閾値電圧である。これにより、画素電極５５の電圧は、ＶＤＤ－Ｖｔｈになる。
　次に、時刻ｔ２２において、信号線ＲＩＦＴはハイになる。第２キャパシタＣａ２の容量結合により、画素電極５５の電圧はΔＶ上昇する。これにより、画素電極５５の電圧は、ＶＤＤ－Ｖｔｈ＋ΔＶになる。ＶＤＤ－Ｖｔｈ＋ΔＶは、電圧ＶＤＤよりも高い電圧である。
　次に、時刻ｔ２３において、リセット信号はローになる。これにより、第６トランジスタＴｒ６はオフする。
　次に、時刻ｔ２４において、ＡＮＤ回路５２２は１を出力する。これにより、第７トランジスタＴｒ７はオンする。したがって、画素電極５５の電圧はローになる。
　第２実施形態でも、全てのトランジスタのゲートソース間電圧、及び、ドレインソース間電圧は電圧ＶＤＤ以下になる。したがって、トランジスタの耐圧を下げることができる。すなわち、全てのトランジスタに低耐圧のトランジスタを用いることができる。この結果、トランジスタのサイズをより小さくすることができ、画素５０をより微細化しやすくすることができる。
　第３実施形態の第２変形例のように、容量結合を利用して電圧レベルが変換されてもよい。この場合にも、第３実施形態と同様の効果を得ることができる。
（第３実施形態の第３変形例）
　図２２は、第３実施形態の第３変形例による画素５０の構成の一例を示す図である。第３実施形態の第３変形例は、信号線Ｔｒａｎｓが設けられている点で、第３実施形態の第２変形例とは異なっている。
　第５トランジスタＴｒ５のゲートは、信号線Ｔｒａｎｓと電気的に接続されている。信号線Ｔｒａｎｓから第５トランジスタＴｒ５のゲートに、パルス信号が入力される。信号線Ｔｒａｎｓのハイの電圧は、例えば、電圧ＶＤＤである。信号線Ｔｒａｎｓのローの電圧は、電圧ＶＤＤよりも低電圧のロジック電圧レベルである。したがって、信号線Ｔｒａｎｓのローの電圧は、電圧ＶＳＳよりも高く、例えば、ＡＮＤ回路５２２の１の出力レベルである。また、第５トランジスタＴｒ５は、継続してオン状態である。
　図２３は、第３実施形態の第３変形例による画素５０の動作の一例を示すタイミングチャートである。
　まず、時刻ｔ３１において、リセット信号はハイになる。これにより、第６トランジスタＴｒ６はオンする。この結果、第２保持部５４の他端の電圧は、ロー（電圧ＶＳＳ）になる。さらに、第２保持部５４の一端の電圧は、ハイ（電圧ＶＤＤ）になる。
　次に、時刻ｔ３２において、リセット信号はローになる。これにより、第６トランジスタＴｒ６はオフする。
　次に、時刻ｔ３３において、信号線Ｔｒａｎｓはハイになる。信号線Ｔｒａｎｓのハイの電圧は、例えば、電圧ＶＤＤである。したがって、第５トランジスタＴｒ５のソース電圧は、ＶＤＤ－Ｖｔｈとなる。これにより、画素電極５５の電圧は、ＶＤＤ－Ｖｔｈになる。
　次に、時刻ｔ３４において、信号線ＲＩＦＴはハイになる。第２キャパシタＣａ２の容量結合により、画素電極５５の電圧はΔＶ上昇する。これにより、画素電極５５の電圧は、ＶＤＤ－Ｖｔｈ＋ΔＶになる。ＶＤＤ－Ｖｔｈ＋ΔＶは、電圧ＶＤＤよりも高い電圧である。
　次に、時刻ｔ３５において、信号線Ｔｒａｎｓはローになる。
　次に、時刻ｔ３６において、ＡＮＤ回路５２２は１を出力する。これにより、第７トランジスタＴｒ７はオンする。したがって、画素電極５５の電圧はローになる。
　図２２に示す回路構成では、トランジスタのゲートソース間電圧及びドレインソース間電圧は、電圧ＶＤＤ以上になり得る。しかし、図２０及び図２１に示す第３実施形態の第２変形例と同様の駆動が可能である。
（第３実施形態の第４変形例）
　図２４は、第３実施形態の第４変形例による画素５０の構成の一例を示す図である。信号レベル変換部の構成を、図２４に示す回路構成とすることも可能である。
（第３実施形態の第５変形例）
　図２５は、第３実施形態の第５変形例による画素５０の構成の一例を示す図である。信号レベル変換部５３の構成を、図２５に示す回路構成とすることも可能である。
（第３実施形態の第６変形例）
　図２６は、第３実施形態の第６変形例による画素５０の構成の一例を示す図である。信号レベル変換部５３の構成を、図２６に示す回路構成とすることも可能である。
（第３実施形態の第７変形例）
　図２７は、第３実施形態の第７変形例による画素５０の構成の一例を示す図である。信号レベル変換部５３の構成を、図２７に示す回路構成とすることも可能である。
＜第４実施形態＞
　図２８は、第４実施形態による画素５０の構成の一例を示す図である。第４実施形態は、サブフレーム内での時分割が行われる点で、第１実施形態とは異なっている。
　第１保持部５１及びＥＸＮＯＲ回路５２１は、いずれも４個ずつ設けられている。第１保持部５１には、データＤｘ（ｘ＝０，１，２，３）が入力され、ＥＸＯＮＯＲ回路の第２入力部には、カウント信号Ｃｘ（ｘ＝０，１，２，３）が入力される。
　ビット［７：０］の合計８ビットは、例えば、ビット［７］、［２：０］の合計４ビットと、ビット［６：３］の合計４ビットと、に２分割される。すなわち、第１保持部５１及びＥＸＮＯＲ回路５２１の数は、第１実施形態の図２と比較して、いずれも４個に半減することができる。また、ＡＮＤ回路５２２の入力端子も半減することができる。この結果、回路面積をより小さくすることができる。
　すなわち、映像信号の複数のビットは、１つのサブフレームにおいて、複数回に時分割される。ＰＷＭ信号生成回路５２は、複数のビットが時分割された映像信号に応じて、１つのサブフレーム内で複数回に時分割されたＰＷＭ信号を生成する。
　図２９は、第４実施形態による画素５０の動作の一例を示す図である。サブフレームは、前半と後半とに分割される。
　まず、前半のリセット期間において、データＤ０～Ｄ３の第１保持部５１に、ビット［７］、［２：０］の４ビットのデジタルの映像信号が書き込まれる。
　また、リセットにより、第２保持部５４（画素５０）に１（電圧ＶＣＣ）が書き込まれる。
　次に、グローバルカウンタ３０からカウント信号Ｃ０～Ｃ３が入力される。なお、カウント信号Ｃ３は、例えば、７：１２８となるように、アンバランスなカウント信号に調整される。
　次に、前半の第１保持部５１のデータと前半のカウント値とが全て一致したタイミングで、ＡＮＤ回路５２２は、１を出力する。これにより、第２保持部５４に０（グランド電圧）が書き込まれる。
　このように、前半のカウントが終了する。
　次に、後半のリセット期間において、データＤ０～Ｄ３の第１保持部５１に、ビット［６：３］の４ビットのデジタルの映像信号が書き込まれる。
　また、リセットにより、第２保持部５４（画素５０）に１（電圧ＶＣＣ）が書き込まれる。
　次に、グローバルカウンタ３０からカウント信号Ｃ０～Ｃ３が入力される。
　次に、後半の第１保持部５１のデータと後半のカウント値とが全て一致したタイミングで、ＡＮＤ回路５２２は、１を出力する。これにより、第２保持部５４に０（グランド電圧）が書き込まれる。
　ここで、デジタルの映像信号は、ビットの重みに応じて、時分割されている。より詳細には、デジタルの映像信号は、ビットの重みが略均等になるように、時分割されている。
　比較例として、ビット［７：４］の４ビットと、ビット［３：０］の４ビットと、に分割されてる場合、前半と後半とで、ビットの重みに偏りが生じてしまう。ビット［７：４］の重みは２４０であり、ビット［３：０］の重みは１５である。この場合、後半のＰＷＭ信号の幅が短くなってしまう。電気信号であるＰＷＭ信号の立ち上がり及び立ち下がりに対して、液晶の駆動には立ち上がり及び立ち下がりに遅延が生じてしまう場合がある。この遅延によって、ＰＷＭの幅が短い場合に、液晶の駆動が立ち上がらないままＰＷＭ期間が終了してしまう可能性がある。
　これに対して、第４実施形態では、デジタルの映像信号のビットの重みが略均等である。ビット［７］、［２：０］の重みは１３５であり、ビット［６：３］の重みは１２０である。したがって、ビット［７］、［２：０］の重みの割合は、１３５／２５５×１００＝５３％であり、ビット［６：３］の重みの割合は、１２０／２５５×１００＝４７％である。これにより、液晶の駆動の遅延による影響を抑制することができる。
　第４実施形態のように、サブフレーム内で時分割により駆動されてもよい。なお、第４実施形態は、第１実施形態と同様に、消費電力を抑制することができ、また、フレームレートを向上させることができる。
（第４実施形態の第１変形例）
　図３０は、第４実施形態の第１変形例による画素５０の構成の一例を示す図である。第３実施形態の第１変形例は、第４実施形態と比較して、時分割の分割数が異なっている。
　第１保持部５１及びＥＸＮＯＲ回路５２１は、いずれも３個ずつ設けられている。第１保持部５１には、データＤｘ（ｘ＝０，１，２）が入力され、ＥＸＯＮＯＲ回路の第２入力部には、カウント信号Ｃｘ（ｘ＝０，１，２）が入力される。
　ビット［７：０］の合計８ビットは、例えば、ビット［７］、［０］の合計２ビットと、ビット［６］、［１：０］の合計３ビットと、ビット［５：３］の合計３ビットと、に３分割される。すなわち、第１保持部５１及びＥＸＮＯＲ回路５２１の数は、第１実施形態の図２と比較して、いずれも３個に減らすことができる。また、ＡＮＤ回路５２２の入力端子も減らすことができる。この結果、回路面積をより小さくすることができる。
　なお、駆動方法は、第４実施形態の画素５０とほぼ同じである。
　また、分割数は、３分割に限られず、例えば、４分割等であってもよい。ビット［７：０］の合計８ビットは、例えば、ビット［７］、［０］の合計２ビットと、ビット［６］、［１］の合計２ビットと、ビット［５］、［２］の合計２ビットと、ビット［４］、［３］の合計２ビットと、に４分割される。この場合、第１保持部５１及びＥＸＮＯＲ回路５２１の数は、いずれも２個に減らすことができる。
　第４実施形態の第１変形例のように、分割数が変更されてもよい。この場合にも、第４実施形態と同様の効果を得ることができる。
（第４実施形態の第２変形例）
　図３１は、第４実施形態の第２変形例による画素５０の構成の一例を示す図である。第４実施形態の第２変形例は、第４実施形態と比較して、８ビットに対応する数の第１保持部５１が設けられている。
　ビット［７：０］の合計８ビットは、例えば、上位の４ビットであるビット［７：４］の合計４ビットと、下位の４ビットであるビット［３：０］の合計４ビットと、に２分割される。
　すなわち、映像信号の複数のビットは、１つのサブフレームにおいて、前半のビットと、後半のビットと、に時分割される。
　画素５０は、セレクタ５６と、切替部５７と、をさらに備える。
　セレクタ５６は、前半のビットの映像信号を保持する第１保持部５１と、後半のビットの映像信号を保持する第１保持部５１と、を選択する。セレクタ５６は、入力部が２つの第１保持部５１と電気的に接続され、出力部がＥＸＮＯＲ回路５２１の第１入力部と電気的に接続される。セレクタ５６は、いずれか一方の第１保持部５１を、ＥＸＮＯＲ回路５２１と電気的に接続させる。
　セレクタ５６にＭＳＢ（Most Significant Bit）側を選択する信号が入力される場合、セレクタ５６は、上位のビットのデータＤｘ（ｘ＝４，５，６，７）が入力される第１保持部５１を選択する。セレクタ５６にＬＳＢ（Least Significant Bit）側を選択する信号が入力される場合、セレクタ５６は、下位のビットのデータＤｘ（ｘ＝０，１，２，３）が入力される第１保持部５１を選択する。
　なお、ＭＳＢ側を選択する信号とＬＳＢ側を選択する信号とは、相補関係にある。
　切替部５７は、前半のビットのカウント、又は、後半のビットのカウントに応じて、ＰＷＭ信号生成回路５２の出力を切り替える。切替部５７は、第１切替トランジスタ５７１と、第２切替トランジスタ５７２と、を有する。
　第１切替トランジスタ５７１は、ＡＮＤ回路５２２の出力のノードから分岐される一方に配置される。第１切替トランジスタ５７１にＭＳＢ側に接続させる信号が入力される場合、第１切替トランジスタ５７１は、ＡＮＤ回路５２２の出力を第２スイッチＳＷ２に送る。
　第２切替トランジスタ５７２は、ＡＮＤ回路５２２の出力のノードから分岐される他方に配置される。第２切替トランジスタ５７２にＬＳＢ側に接続させる信号が入力される場合、第２切替トランジスタ５７２は、ＡＮＤ回路５２２の出力を第３スイッチＳＷ３に送る。
　第１保持部５１は、８個設けられている。セレクタ５６を４個設けることにより、第１実施形態の図２と比較して、ＥＸＮＯＲ回路５２１の数を４個に半減することができる。また、ＡＮＤ回路５２２の入力端子も半減することができる。この結果、回路面積をより小さくすることができる。
　図３２は、第４実施形態の第２変形例による画素５０の動作の一例を示す図である。
　ＰＷＭ信号生成回路５２は、前半のビットと第１極性（カウントダウン）のカウント信号とに基づいた第１タイミングと、後半のビットと第２極性（カウントアップ）のカウント信号とに基づいた第２タイミングと、に応じたＰＷＭ信号を生成する。
　図３２に示す例では、「１７１」のＰＷＭ期間が示される。１７１は、２進数で１０１０１０１１と表される。上位のビット［７：４］は、１０１０であり、１０のカウント値に対応する。下位のビット［３：０］は、１０１１であり、１１のカウント値に対応する。
　まず、データＤ４～Ｄ７の第１保持部５１に、上位４ビットのデジタルの映像信号が書き込まれる。
　データＤ０～Ｄ３の第１保持部５１への下位４ビットのデジタルの映像信号の書き込みは、例えば、上位４ビットのデジタルの映像信号の書き込みと同時に行われてもよく、後で説明する前半のカウントダウン完了までに行われていればよい。
　次に、セレクタ５６は、第１保持部５１をＭＳＢ側に選択し、切替部５７は、ＡＮＤ回路５２２の出力をＭＳＢ側に接続する。
　次に、グローバルカウンタ３０から、逆極性のカウントダウンのカウント信号Ｃ４～Ｃ７（低速）が入力される。なお、カウントダウンの場合、カウント値は、１５、１４、・・・、１、０の順にカウントされる。
　次に、前半の第１保持部５１のデータと前半のカウント値とが全て一致したタイミングで、ＡＮＤ回路５２２は、１を出力する。これにより、第２保持部５４に１（電圧ＶＣＣ）が書き込まれる。書き込みのタイミングは、図３２に示す例では、カウント値がカウントダウンにより１０になるタイミングである。
　このように、前半のカウントダウンが終了する。
　次に、セレクタ５６は、第１保持部５１をＬＳＢ側に選択し、切替部５７は、ＡＮＤ回路５２２の出力をＬＳＢ側に接続する。
　次に、グローバルカウンタ３０から、カウントアップのカウント信号Ｃ０～Ｃ３（低速）が入力される。なお、カウントアップの場合、カウント値は、０、１、・・・、１４、１５の順にカウントされる。
　次に、後半の第１保持部５１のデータと後半のカウント値とが全て一致したタイミングで、ＡＮＤ回路５２２は、１を出力する。これにより、第２保持部５４に０（グランド電圧）が書き込まれる。書き込みのタイミングは、図３２に示す例では、カウント値がカウントアップにより１１になるタイミングである。
　また、図３２に示す例では、前半の上位ビットをカウントするクロックは、後半の下位ビットをカウントするクロックの１６分の１に遅くなっている。全体のうち大部分を占める前半のクロックが遅いため、動作周波数を遅くすることができ、消費電力を抑制することができる。
　第４実施形態の第２変形例のように、第１保持部５１を選択するセレクタ５６、及び、第２保持部５４に１を書き込むための切替部５７が設けられてもよい。この場合にも、第４実施形態と同様の効果を得ることができる。
（第４実施形態の第３変形例）
　図３３は、第４実施形態の第３変形例による画素５０の構成の一例を示す図である。第４実施形態の第３変形例は、第４実施形態の第２変形例と比較して、セレクタ５６が設けられていない。
　セレクタ５６が設けられていないため、第１保持部５１の数は、第４実施形態の第２変形例の図２と比較して、４個に減らすことができる。
　図３４は、第４実施形態の第３変形例による画素５０の動作の一例を示す図である。
　図３４では、カウントダウンの完了後、データＤ０～Ｄ３の第１保持部５１に、下位４ビットのデジタルの映像信号が書き込まれる。すなわち、第１保持部５１は、前半のビットのカウントと、後半のビットのカウントと、の間の期間に、後半のビットの映像信号を保持する。なお、第１保持部５１への書き込みの期間中、光源はオフ状態である。
　下位４ビットのデジタルの映像信号の書き込みのタイミング以外について、第４実施形態の第３変形例の図３４に示す駆動は、第４実施形態の第２変形例の図３２に示す駆動とほぼ同じである。
　第４実施形態の第３変形例では、第４実施形態の第２変形例と比較して、データの書き込みのためにサブフレーム内に無駄な期間が存在してしまうが、第１保持部５１の数を減らして画素５０をより微細化することができる。
　第４実施形態の第３変形例のように、セレクタ５６が設けられずに、第２保持部５４に１を書き込むための切替部５７が設けられてもよい。この場合にも、第４実施形態の第２変形例と同様の効果を得ることができる。
（第４実施形態の第４変形例）
　図３５は、第４実施形態の第４変形例による画素５０の構成の一例を示す図である。第４実施形態の第４変形例は、第４実施形態と、第４実施形態の第３変形例と、の組み合わせでもある。
　図３５に示す画素構成は、第４実施形態の第３変形例の図３３に示す画素構成と同じである。すなわち、切替部５７が設けられている。
　ビット［７：０］の合計８ビットは、第４実施形態と同様に、ビット［７］、［２：０］の合計４ビットと、ビット［６：３］の合計４ビットと、に２分割される。すなわち、第１保持部５１及びＥＸＮＯＲ回路５２１の数は、第１実施形態の図２と比較して、いずれも４個に半減することができる。また、ＡＮＤ回路５２２の入力端子も半減することができる。この結果、回路面積をより小さくすることができる。
　図３６は、第４実施形態の第４変形例による画素５０の動作の一例を示す図である。
　第４実施形態の第４変形例では、第４実施形態のように、ビット［７：０］の合計８ビットは、例えば、ビット［７］、［２：０］の合計４ビットと、ビット［６：３］の合計４ビットと、に２分割される。前半と後半とで、デジタルの映像信号のビットの重みが略均等である。これにより、液晶の駆動の遅延による影響を抑制することができる。
　図３６に示す例では、「１７１」のＰＷＭ期間が示される。１７１は、２進数で１０１０１０１１と表される。前半のビット［７］、［２：０］は、１０１であり、１１のカウント値に対応する。後半のビット［６：３］は、０１０１であり、５のカウント値に対応する。
　第４実施形態の第４変形例の図３６に示す駆動は、第４実施形態の第３変形例の図３４に示す駆動とほぼ同じである。
　第４実施形態の第４変形例のように、第２保持部５４に１を書き込むための切替部５７が設けられ、ビットの重みが略均等になるように時分割が行われてもよい。この場合にも、第４実施形態、及び、第４実施形態の第３変形例と同様の効果を得ることができる。
＜第５実施形態＞
　図３７は、第５実施形態による画素５０の構成の一例を示す図である。第５実施形態は、画素ずらし駆動を行う点で、第１実施形態とは異なっている。
　第１保持部５１、ＰＷＭ信号生成回路５２、信号レベル変換部５３、及び、第２保持部５４は、垂直に隣接する垂直２画素で共有される。したがって、第１保持部５１、ＰＷＭ信号生成回路５２、信号レベル変換部５３、及び、第２保持部５４の数を、半分に削減することができる。
　画素５０は、第８トランジスタＴｒ８と、中継配線Ｌと、第９トランジスタＴｒ９と、をさらに備える。
　第８トランジスタＴｒ８は、第２保持部５４と画素電極５５との間に接続される。第８トランジスタＴｒ８は、画素電極５５に手前において、画素電極５５ごとに設けられる。
　中継配線Ｌは、第８トランジスタＴｒ８を介して複数の画素電極５５を接続するように配置される配線である。
　第９トランジスタＴｒ９は、中継配線Ｌ上において、画素電極５５（第８トランジスタＴｒ８）間に配置される。第９トランジスタＴｒ９は、画素電極５５を分離するように動作する。
　図３８は、第５実施形態による画素５０の動作の一例を示す図である。
　画素５０は、色成分ごとに表示切替駆動を行う。垂直３画素のうち、垂直２画素の書き込みが同時に行われ、２ライン同時に表示が行われる。垂直３画素のうち、上２画素はＯｄｄラインと呼ばれる、下２画素はＥｖｅｎラインと呼ばれる。各色で１回目のサブフレームと２回目のサブフレームとでＯｄｄラインとＥｖｅｎラインを切り替えて表示することにより、表示切替駆動が行われる。第８トランジスタＴｒ８及び第９トランジスタＴｒ９は、表示切替駆動が可能なように、動作する。
　図３９は、第５実施形態による各色成分での画素ずらし駆動の一例を示す図である。
　図３９に示すように、サブフレームごとに、ＯｄｄラインとＥｖｅｎラインとで、１画素分だけ重なるように画素ずらし駆動が行われる。
　図４０は、第５実施形態によるサブフレーム、及び、ネイティブのサブフレームの一例を示す図である。なお、「ネイティブ」とは、画素ずらし駆動が行われない場合における画素５０の配列を示す。
　ネイティブのサブフレームでは、８×８個の画素５０が示されている。例えば、赤色成分において、一列目には、Ｒ１、Ｒ９、Ｒ１７、Ｒ２５、Ｒ３３、Ｒ４１、Ｒ４９、Ｒ５７の画素が存在する。
　画素ずらし駆動により、赤色成分の１回目のサブフレームでは、Ｒ１、Ｒ１７、Ｒ３３、Ｒ４９の画素５０が、それぞれ垂直２画素で同じ映像信号に基づくように表示される。赤色成分の２回目のサブフレームでは、Ｒ１、Ｒ９、Ｒ２５、Ｒ４１、Ｒ５７の画素５０が、それぞれ垂直２画素で同じ映像信号に基づくように表示される。上記のように、ユーザには、１回目のサブフレームと２回目のサブフレームとが合成されて知覚される。
　以上のように、第５実施形態では、第１保持部５１及びＰＷＭ信号生成回路５２を共有する複数の画素電極５５の一部が同じ映像信号に基づいて駆動するとともに、画素電極５５は、同じ色成分のサブフレームごとに、同じ映像信号に基づいて駆動する画素電極５５の配置が変わるように駆動する。より詳細には、第１方向（列方向）に隣接する２つの画素電極５５が同じ映像信号に基づいて駆動するとともに、画素電極５５は、同じ色成分のサブフレームごとに、同じ映像信号に基づいて駆動する２つの画素電極５５が、第１方向に１つの画素電極５５だけずれるように駆動する。
　もし、画素ずらし駆動が行われない場合、ＰＷＭ信号生成回路５２等の回路を２つの画素５０で共有することにより、垂直方向の解像度も半分になってしまう。
　これに対して、第５実施形態では、各色のサブフレームごとに表示する画素５０をずらすことにより、素子数の削減による解像度の低下を抑制することができる。
　第５実施形態のように、画素ずらし駆動が行われてもよい。なお、第５実施形態は、第１実施形態と同様に、消費電力を抑制することができ、また、フレームレートを向上させることができる。
（第５実施形態の第１変形例）
　図４１は、第５実施形態の第１変形例による画素５０の構成の一例を示す図である。第５実施形態の第１変形例は、２×２画素分で画素ずらし駆動する点で、第５実施形態とは異なっている。
　第１保持部５１、ＰＷＭ信号生成回路５２、信号レベル変換部５３、及び、第２保持部５４は、隣接する２×２画素で共有される。したがって、第１保持部５１、ＰＷＭ信号生成回路５２、信号レベル変換部５３、及び、第２保持部５４の数を、４分の１に削減することができる。
　画素５０は、第１０トランジスタＴｒ１０を備える。第１０トランジスタＴｒ１０は、第２保持部５４と画素電極５５との間に接続される。第１０トランジスタＴｒ１０は、画素電極５５に手前において、画素電極５５ごとに設けられる。
　図４２は、第５実施形態の第１変形例による各色成分での画素ずらし駆動の一例を示す図である。
　図４２に示すように、赤色成分及び青色成分では、サブフレームごとに、水平２画素をまとめてずらし駆動が行われる。緑色成分では、サブフレームごとに、１画素でずらし駆動が行われる。これは、緑色は人間の目の視感度が高いためである。
　図４３は、第５実施形態の第１変形例によるサブフレーム、及び、ネイティブのサブフレームの一例を示す図である。なお、図４３に示すネイティブのサブフレームは、第５実施形態の図４０に示すネイティブのサブフレームと同じである。
　図４３に示すように、２×２画素において、赤色成分で２画素、緑色成分で１画素、青色成分で２画素、緑色成分で１画素と、順番にサブフレームが表示される。
　赤色成分及び青色成分では、水平２画素のうち、表示する画素５０が水平方向で交互に切り替わっている。例えば、赤色成分において、２×２に対応するＲ１、Ｒ２、Ｒ９、Ｒ１０の画素５０が存在する。赤色成分の１回目のサブフレームでは、Ｒ１の画素５０が水平２画素で同じ映像信号に基づくように表示される。３回目のサブフレームでは、Ｒ２の画素５０が水平２画素で同じ映像信号に基づくように表示される。同様に、赤色成分の２回目のサブフレームでは、Ｒ１０の画素５０が水平２画素で同じ映像信号に基づくように表示される。４回目のサブフレームでは、Ｒ９の画素５０が水平２画素で同じ映像信号に基づくように表示される。
　例えば、緑色成分において、２×２に対応するＧ１、Ｇ２、Ｇ９、Ｇ１０の画素５０が存在する。緑色成分の１回目から４回目までのサブフレームで、Ｇ１、Ｇ１０、Ｇ２、Ｇ９の順番に画素５０が表示される。
　以上のように、第５実施形態の第１変形例では、赤色成分及び青色成分において、第２方向（行方向）に隣接する２つの画素電極５５が同じ映像信号に基づいて駆動するとともに、画素電極５５は、同じ色成分のサブフレームごとに、同じ映像信号に基づいて駆動する２つの画素電極５５が、第２方向に垂直な第１方向（列方向）に１つの画素電極５５だけずれるように駆動する。また、緑色成分において、４つの画素電極５５のうち１つが駆動するとともに、画素電極５５は、サブフレームごとに、駆動する画素電極５５の配置が変わるように駆動する。
　図４３のように画素ずらし駆動が行われることにより、階調性を保ったまま、４画素でロジック回路を共有させることができる。
　第５実施形態の第１変形例のように、２×２画素分で画素ずらし駆動が行われてもよい。この場合にも、第５実施形態と同様の効果を得ることができる。
＜第６実施形態＞
　図４４は、第６実施形態による表示装置１の構成の一例を示す図である。第６実施形態は、表示画面の部分駆動を行う点で、第１実施形態とは異なっている。
　ＡＲでは、例えば、スマートグラスを通して見える現実世界の或る領域に、画像等が重畳して表示される。したがって、全画面に画像が表示される蓋然性は低く、画像が表示されない黒表示の部分の領域（黒領域Ｂ）では、極力回路を停止して、消費電力を削減することが好ましい。
　表示装置１は、フラグ生成回路（フラグ生成部）３２と、フラグ判定回路と、駆動停止部と、をさらに備える。
　フラグ生成回路３２は、サブフレーム（色成分）ごと、かつ、配列された複数の画素５０のうち所定領域ごとに、映像信号の信号値（階調値）の和を算出するとともに、信号値の和が所定値以下である場合に、黒フラグを生成する。第６実施形態における所定領域は、例えば、行列状に配列された複数の画素５０の１ラインである、画素ラインである。フラグ生成回路３２は、映像信号とともにフラグをフレームメモリ２２に記憶させる。なお、フラグが生成された画素５０について、フラグ生成回路３２は、フレームメモリ２２への映像信号の書き込みを行わなくてもよい。すなわち、フラグ生成回路３２は、階調値が存在する映像信号のデータのみ、フレームメモリ２２に書き込んでもよい。フラグ生成回路３２は、例えば、マルチプレクサ１２とフレームメモリ２２との間に設けられる。
　フラグ判定回路は、フラグの有無を判定する。フラグ判定回路は、ラインバッファ２４、グローバルカウンタ３０、及び、Ｖドライバ２８に配置される。
　駆動停止部は、黒フラグが有ると判定された画素５０の駆動を停止させる。すなわち、駆動停止部は、黒フラグが生成された、サブフレームの所定領域における画素５０の駆動を停止させる。これにより、画素５０の表示面のうち、一部の画素５０は駆動を停止し、部分駆動を行うことできる。この結果、消費電力を抑制することができる。駆動停止部は、ラインバッファ２４、グローバルカウンタ３０、及び、Ｖドライバ２８に配置される。
　より詳細には、駆動停止部は、黒フラグが生成された、サブフレームの所定領域における画素５０の第１保持部５１への映像信号の入力を停止させる。すなわち、駆動停止部は、ラインバッファ２４による第１保持部５１への映像信号のデータの書き込みスキャンを停止させる。これにより、消費電力を抑制することができる。
　また、より詳細には、駆動停止部は、黒フラグが生成された、サブフレームの所定領域における画素５０のＰＷＭ信号生成回路５２へのカウント信号の入力を停止させる。すなわち、駆動停止部は、グローバルカウンタ３０によるＰＷＭ信号生成回路５２へのカウント信号の入力を停止させる。これにより、消費電力を抑制することができる。
　第６実施形態による表示装置１のその他の構成は、第１実施形態による表示装置１の対応する構成と同様であるため、その詳細な説明を省略する。
　次に、部分駆動の動作ついて説明する。
　図４５Ａは、第６実施形態によるアプリケーションプロセッサ２から入力される表示画面の一例を示す図である。図４５Ｂは、図４５Ａのサブフレームの一例を示す図である。図４５Ａには、黒背景において、文字列「ＡＢＣＤＩＦＧＨＩＪＫ」が記載されている。図４５Ａの実際の各文字列の色は、上段から、白色（赤＋緑＋青）、黄色（赤＋緑）、シアン色（緑＋青）、緑色、マゼンダ色（赤＋青）、赤色、青色である。
　まず、フラグ生成回路３２は、フレームメモリ２２に映像信号が書き込まれる前に、ＲＧＢの色成分（サブフレーム）ごと、かつ、１ラインごとに階調値の和を算出する。
　図４５Ｂは、図４５Ａの赤色成分のサブフレームを示す。赤色の階調値の和がゼロではないラインは、上から１、２、５、６行目のラインである。すなわち、図４５Ｂには、黒背景において、１、２、５、６行目に赤色で文字列「ＡＢＣＤＩＦＧＨＩＪＫ」が記載されている。
　次に、フラグ生成回路３２は、階調値の和がゼロのラインを黒ライン（黒領域Ｂ）として識別する。すなわち、フラグ生成回路３２は、黒フラグを生成する。フラグ生成回路３２は、色成分ごと、かつ、１ラインごとに、黒フラグを設定値記憶レジスタ１８に格納する。
　図４５Ｂにおいて、黒フラグが生成されないラインは、ゼロの黒フラグが生成される。一方、黒フラグが生成されたラインは、１の黒フラグが生成される。
　次に、フラグ判定回路は、各色のサブフレームの各ラインにおいて、黒フラグの有無を判定する。ラインバッファ２４は、各色のサブフレームで、黒フラグのあるラインについて、第１保持部５１への映像信号のデータの書き込み（図４５Ｂのデータスキャン）を行わない。また、グローバルカウンタ３０は、各色のサブフレームで、黒フラグのあるラインについて、ＰＷＭ信号生成回路５２へカウント信号（図４５ＢのＣＬＫ）を渡さない。
　黒フラグのあるラインの画素５０は、リセットが行われ、階調値ゼロとして、すぐにＰＷＭがローにされる。また、黒フラグと連動するように、ラインごとに画素５０がリセットされてもよい。
　図４５Ｂにおいて、黒フラグが１である、上から３、４行目のライン、及び、７行目以下のラインの画素５０は、駆動しない。したがって、黒フラグがゼロである、上から１、２、５、６行目のラインの画素５０が部分的に駆動する。
　図４６は、第６実施形態によるグローバルカウンタ３０の駆動の一例を示す図である。
　グローバルカウンタ３０は、例えば、ラインごとにゲーティングする。すなわち、グローバルカウンタ３０は、カウント信号の入力をライン単位で行う。グローバルカウンタ３０は、黒フラグがゼロであるラインの全ての画素５０にカウント信号を入力する。
　第６実施形態のように、部分駆動が行われてもよい。なお、第６実施形態は、第１実施形態と同様に、消費電力を抑制することができ、また、フレームレートを向上させることができる。
　また、第６実施形態による表示装置１では、第１保持部５１及びＰＷＭ信号生成回路５２の配置は、必ずしも第１実施形態と同じでなくてもよい。例えば、第６実施形態では、ＰＷＭ信号生成回路５２が画素５０の外に配置されてもよい。また、第６実施形態による表示装置１は、カラーシーケンシャル駆動を行い、サブフレームごとにフラグの生成及び判定を行う。しかし、これに限られず、１フレーム中で色成分ごと分けて部分駆動が行われてもよい。すなわち、部分駆動は、ＬＣＯＳ等のようなカラーシーケンシャル駆動以外の他の表示駆動に適用されてもよい。
（第６実施形態の第１変形例）
　図４７は、第６実施形態の第１変形例によるサブフレームの一例を示す図である。第６実施形態の第１変形例は、ラインの水平方向も分割して黒領域Ｂを管理する点で、第６実施形態とは異なっている。
　第６実施形態の第１変形例における所定領域は、例えば、画素ラインから１ライン（画素ライン）に沿った方向に分割されたライン分割領域である。図４７に示す例では、ラインが４分割されている。水平の画素５０の書き込みスキャンは、Ｍ相ではなく、（Ｍ／４）×４相などに分割すれば、水平分割して第１保持部５１の書き込みを管理することができる。なお、ライン分割領域は、４分割に限られず、８分割等であってもよい。これにより、図４８Ａ～図４８Ｃを参照して後で説明するように、矩形の領域で黒領域Ｂを管理するように、部分駆動を行うことができる。
　次に、部分駆動の動作ついて説明する。
　まず、フラグ生成回路３２は、フレームメモリ２２に映像信号が書き込まれる前に、ＲＧＢの色成分（サブフレーム）ごと、かつ、ライン分割領域ごとに階調値の和を算出する。
　次に、フラグ生成回路３２は、階調値の和がゼロのライン分割領域を黒領域Ｂとして識別する。すなわち、フラグ生成回路３２は、黒フラグを生成する。フラグ生成回路３２は、色成分ごと、かつ、ライン分割領域ごとに、黒フラグを設定値記憶レジスタに格納する。
　次に、フラグ判定回路は、各色のサブフレームの各ライン分割領域において、黒フラグの有無を判定する。ラインバッファ２４は、各色のサブフレームで、黒フラグのあるライン分割領域について、第１保持部５１への映像信号のデータの書き込みを行わない。
　図４７において、黒フラグが１である、左から２列目～４列目の上から１、２、５、６行目のライン分割領域の画素５０には、第１保持部５１への映像信号のデータの書き込み（図４７のデータスキャン）が行われない。一方、黒フラグがゼロである、左から１列目の上から１、２、５、６行目のライン分割領域の画素５０には、第１保持部５１への映像信号のデータの書き込みが行われる（図４７の矢印を参照）。
　また、グローバルカウンタ３０は、各色のサブフレームで、水平に４つ全ての分割領域に黒フラグのあるラインについて、ＰＷＭ信号生成回路５２へのカウント信号を渡さない。ライン分割領域の１つでもゼロの黒フラグが存在する場合、グローバルカウンタ３０は、ゼロの黒フラグが存在するライン分割領域を含む１ラインにカウント信号を渡す。したがって、黒フラグがゼロであるライン分割領域だけでなく、黒フラグが１である、左から２列目～４列目の上から１、２、５、６行目のライン分割領域の画素５０にも、カウント信号の入力が行われる。
　すなわち、ＰＷＭ信号生成回路５２は、行列状に配列された複数の画素５０の１ラインである、画素ラインごとにカウント信号が入力される。また、駆動停止部は、画素ラインにおける全ての画素に対して黒フラグが生成された、サブフレームの画素ラインにおける画素５０のＰＷＭ信号生成回路５２へのカウント信号の入力を停止させる。
　黒フラグのあるライン分割領域の画素５０は、リセットが行われ、階調値ゼロとして、すぐにＰＷＭがローにされる。また、黒フラグと連動するように、ライン分割領域ごとに画素５０がリセットされてもよい。
　図４８Ａは、第６実施形態によるアプリケーションプロセッサ２から入力される表示画面の一例を示す図である。
　図４８Ａには、黒背景において、画像Ｉ１～Ｉ３が示されている。画像Ｉ１は、外側から中心にかけて赤色、白色、赤色の三角形が重なった形状を有する。画像Ｉ２は、白色の矢印である。画像Ｉ３は、緑色の文字列「１００ｍ」である。
　図４８Ｂ及び図４８Ｃは、図４８Ａの赤色成分のサブフレームの一例を示す図である。図４８Ｂは、ラインで黒表示を管理する一例を示す図である。図４８Ｃは、矩形の領域で黒表示を管理する一例を示す。
　図４８Ｂ及び図４８Ｃには、黒背景において、画像Ｉ１、Ｉ２が示されている。図４８Ｂ及び図４８Ｃには、赤色の階調値を有する像が示される。図４８Ｂ及び図４８Ｃにおける画像Ｉ１は、赤色の三角形である。画像Ｉ２は、赤色の矢印である。なお、赤色の階調値がゼロである画像Ｉ３は示されていない。
　図４８Ｂに示すように、第６実施形態のようにラインで黒表示を管理する場合では、表示画面の下部領域が、黒フラグが１となる黒ライン（黒領域Ｂ）として識別される。
　図４８Ｃに示すように、第６実施形態の第１変形例では、表示画面の下部領域だけでなく、階調値の存在する画像Ｉ１、Ｉ２の左右の矩形領域も、黒フラグが１となる黒領域Ｂとして識別される。これにより、より広い領域で画素５０の駆動を停止させることができる。この結果、消費電力をより削減することができる。
　第６実施形態の第１変形例のように、ラインを水平方向に分割して部分駆動が行われてもよい。この場合にも、第６実施形態と同様の効果を得ることができる。
　＜本開示による表示装置１及び電子機器の適用例＞
　（第１適用例）
　本開示による表示装置１は種々の電子機器に搭載可能である。図４９Ａ及び図４９Ｂは本開示による表示装置１を備えた電子機器の第１適用例である乗物１００の内部の構成を示す図である。図４９Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図４９Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。
　図４９Ａ及び図４９Ｂの乗物１００は、センターディスプレイ１０１と、コンソールディスプレイ１０２と、ヘッドアップディスプレイ１０３と、デジタルリアミラー１０４と、ステアリングホイールディスプレイ１０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ１０１は、ダッシュボード１０７上の運転席１０８及び助手席１０９に対向する場所に配置されている。図４９では、運転席１０８側から助手席１０９側まで延びる横長形状のセンターディスプレイ１０１の例を示すが、センターディスプレイ１０１の画面サイズや配置場所は任意である。センターディスプレイ１０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ１０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ１０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ１０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物１００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。
　コンソールディスプレイ１０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ１０２は、運転席１０８と助手席１０９の間のセンターコンソール１１０のシフトレバー１１１の近くに配置されている。コンソールディスプレイ１０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ１０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ１０３は、運転席１０８の前方のフロントガラス１１２の奥に仮想的に表示される。ヘッドアップディスプレイ１０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ１０３は、運転席１０８の正面に仮想的に配置されることが多いため、乗物１００の速度や燃料（バッテリ）残量などの乗物１００の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー１０４は、乗物１００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー１０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ１０５は、乗物１００のハンドル１１３の中心付近に配置されている。ステアリングホイールディスプレイ１０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ１０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ１０６は、運転席１０８や助手席１０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ１０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ１０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　センターディスプレイ１０１、コンソールディスプレイ１０２、ヘッドアップディスプレイ１０３、デジタルリアミラー１０４、ステアリングホイールディスプレイ１０５、及び、リアエンタテイメントディスプレイ１０６に、本開示による表示装置１を適用することができる。
　（第２適用例）
　本開示による表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器に搭載されるディスプレイにも適用可能である。
　図５０Ａは電子機器の第２適用例であるデジタルカメラ１２０の正面図、図はデジタルカメラ１２０の背面図である。図５０Ａ及び図５０Ｂのデジタルカメラ１２０は、レンズ１２１を交換可能な一眼レフカメラの例を示しているが、レンズ１２１を交換できないカメラにも適用可能である。
　図５０Ａ及び図５０Ｂのカメラは、撮影者がカメラボディ１２２のグリップ１２３を把持した状態で電子ビューファインダ１２４を覗いて構図を決めて、焦点調節を行った状態でシャッタ１２５を押すと、カメラ内のメモリに撮影データが保存される。カメラの背面側には、図５０Ｂに示すように、撮影データ等やライブ画像等を表示するモニタ画面１２６と、電子ビューファインダ１２４とが設けられている。また、カメラの上面には、シャッタ速度や露出値などの設定情報を表示するサブ画面が設けられる場合もある。
　カメラに用いられるモニタ画面１２６、電子ビューファインダ１２４、サブ画面等に、本開示による表示装置１を適用することで、低コスト化及び表示品質の向上が可能になる。
　（第３適用例）
　本開示による表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。
　図５１Ａは電子機器の第３適用例であるＨＭＤ１３０の外観図である。図５１ＡのＨＭＤ１３０は、人間の目を覆うように装着するための装着部材１３１を有する。この装着部材１３１は例えば人間の耳に引っ掛けて固定される。ＨＭＤ１３０の内側には表示装置１３２が設けられており、ＨＭＤ１３０の装着者はこの表示装置１３２にて立体映像等を視認できる。ＨＭＤ１３０は例えば無線通信機能と加速度センサなどを備えており、装着者の姿勢やジェスチャなどに応じて、表示装置１３２に表示される立体映像等を切り換えることができる。図１に示す表示装置１を図５１ＡＡの表示装置１３２に適用可能である。
　また、ＨＭＤ１３０にカメラを設けて、装着者の周囲の画像を撮影し、カメラの撮影画像とコンピュータで生成した画像とを合成した画像を表示装置１３２で表示してもよい。例えば、ＨＭＤ１３０の装着者が視認する表示装置１３２の裏面側に重ねてカメラを配置して、このカメラで装着者の目の周辺を撮影し、その撮影画像をＨＭＤ１３０の外表面に設けた別のディスプレイに表示することで、装着者の周囲にいる人間は、装着者の顔の表情や目の動きをリアルタイムに把握可能となる。
　なお、ＨＭＤ１３０には種々のタイプが考えられる。例えば、図５１Ｂのように、本開示による表示装置１は、メガネ１３４に種々の情報を映し出すスマートグラス１３０ａにも適用可能である。図５１Ｂのスマートグラス１３０ａは、本体部１３５と、アーム部１３６と、鏡筒部１３７とを有する。本体部１３５はアーム部１３６に接続されている。本体部１３５は、メガネ１３４に着脱可能とされている。本体部１３５は、スマートグラス１３０ａの動作を制御するための制御基板や表示部を内蔵している。本体部１３５と鏡筒は、アーム部１３６を介して互いに連結されている。鏡筒部１３７は、本体部１３５からアーム部１３６を介して出射される画像光を、メガネ１３４のレンズ１３８側に出射する。この画像光は、レンズ１３８を通して人間の目に入る。図５１Ｂのスマートグラス１３０ａの装着者は、通常のメガネと同様に、周囲の状況だけでなく、鏡筒部１３７から出射された種々の情報を合わせて視認できる。
　（第４適用例）
　本開示による表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。
　図５２は電子機器の第４適用例であるＴＶ３３０の外観図である。このＴＶ３３０は、例えば、フロントパネル３３２及びフィルターガラス３３３を含む映像表示画面部３３１を有する。この映像表示画面部３３１には、本開示による表示装置１が適用可能である。
　上述したように、本開示の表示装置１によれば、低コストかつ優れた表示品質のＴＶ３３０を実現できる。
　（第５適用例）
　本開示による表示装置１は、スマートフォンや携帯電話にも適用可能である。図５３は電子機器の第５適用例であるスマートフォン６００の外観図である。スマートフォン６００は、各種情報を表示する表示部６０２、及び、ユーザによる走査入力を受け付けるボタン等を含む操作部等を有する。上記表示部６０２には、本開示による表示装置１が適用可能である。
　なお、本技術は以下のような構成を取ることができる。
　（１）
　画素内に設けられ、映像信号を保持する第１保持部と、
　前記画素内に設けられ、前記第１保持部に保持された前記映像信号と、カウント信号と、に基づいて、前記映像信号に応じたＰＷＭ（Pulse Width Modulation）信号を生成するＰＷＭ信号生成部と、
　を備える、表示装置。
　（２）
　前記カウント信号を前記ＰＷＭ信号生成部に供給する、少なくとも１つのカウント信号供給部をさらに備え、
　前記ＰＷＭ信号生成部は、前記第１保持部に保持された前記映像信号と、前記カウント信号と、の論理演算を行うことにより、ＰＷＭ信号を生成する論理演算部を有し、
　前記論理演算部は、否定排他的論理和回路を含み、
　前記否定排他的論理和回路の第１入力部は、前記第１保持部と電気的に接続され、
　前記否定排他的論理和回路の第２入力部は、前記カウント信号供給部と電気的に接続される、（１）に記載の表示装置。
　（３）
　前記論理演算部は、
　複数の否定排他的論理回路と、
　複数の前記否定排他的論理回路のそれぞれの出力が入力される論理積回路と、
　を含む、（２）に記載の表示装置。
　（４）
　前記カウント信号供給部は、バッファ部を介して、前記第２入力部と電気的に接続される、（２）又は（３）に記載の表示装置。
　（５）
　前記カウント信号供給部は、グレイコードカウンタである、（２）乃至（４）のいずれか一項に記載の表示装置。
　（６）
　前記カウント信号供給部は、基準クロックに基づいて所定の波形を有する前記カウント信号を生成し、生成した前記カウント信号を前記ＰＷＭ信号生成部に供給する、（２）乃至（５）のいずれか一項に記載の表示装置。
　（７）
　前記画素内に設けられる画素電極と、
　前記画素内に設けられ、前記画素電極に入力される前記ＰＷＭ信号の信号レベルを変換する信号レベル変換部と、
　をさらに備える、（１）乃至（６）のいずれか一項に記載の表示装置。
　（８）
　第１チップと、
　前記第１チップと積層される第２チップと、
　をさらに備え、
　前記第１保持部、前記ＰＷＭ信号生成部、前記信号レベル変換部及び前記画素電極は、前記第１チップ及び前記第２チップに分割して配置される、（７）に記載の表示装置。
　（９）
　前記信号レベル変換部は、前記ＰＷＭ信号のハイレベル又はローレベルとは異なる電圧レベルの第１基準電圧ノードと、前記ハイレベル又は前記ローレベルのいずれか一方の第２基準電圧ノードと、の間で直列に接続された４つのトランジスタを有し、
　４つの前記トランジスタは、
　一端が前記第１基準電圧ノードと電気的に接続され、ゲートに第１信号が入力される、第１導電型の第１トランジスタと、
　一端が前記第２基準電圧ノードと電気的に接続され、ゲートに前記ＰＷＭ信号が入力される、第２導電型の第２トランジスタと、
　前記第１トランジスタと前記第２トランジスタとの間に接続され、前記ハイレベル又は前記ローレベルのうち前記第２基準電圧ノードとは異なる電圧レベルの第３基準電圧ノードがゲートと電気的に接続される、前記第１導電型の第３トランジスタと、
　前記第１トランジスタと前記第２トランジスタとの間に接続され、前記第３基準電圧ノードがゲートと電気的に接続される、前記第２導電型の第４トランジスタと、
　を含み、
　前記画素電極は、直列に接続された前記第３トランジスタと前記第４トランジスタとの間のノードと電気的に接続される、（７）又は（８）に記載の表示装置。
　（１０）
　前記画素内に設けられ、前記ＰＷＭ信号を保持する第２保持部をさらに備え、
　前記信号レベル変換部は、
　前記第２保持部と前記画素電極との間に接続される第５トランジスタと、
　容量結合により前記画素電極を昇圧する昇圧部と、
　を有する、（７）又は（８）に記載の表示装置。
　（１１）
　前記ＰＷＭ信号生成部は、複数の前記画素で共有される、（１）乃至（１０）のいずれか一項に記載の表示装置。
　（１２）
　前記映像信号は、複数のビットを含み、
　複数のビットに応じて、複数の前記第１保持部が設けられ、
　複数の上位ビットを１つのビットになるように、複数の前記第１保持部がグループ化される、（１）乃至（１１）のいずれか一項に記載の表示装置。
　（１３）
　前記第１保持部は、前記ＰＷＭ信号に対応する、複数のＰＷＭ期間の間におけるブランキング期間に、前記映像信号を保持する、（１）乃至（１２）のいずれか一項に記載の表示装置。
　（１４）
　前記第１保持部は、前記映像信号の単位フレームが、所定の順序で入力されるように、複数の色成分ごとに分割されたサブフレームを有する前記映像信号を保持する、（１）乃至（１３）のいずれか一項に記載の表示装置。
　（１５）
　前記映像信号は、複数のビットを含み、
　前記映像信号の複数のビットは、１つの前記サブフレームにおいて、複数回に時分割され、
　前記ＰＷＭ信号生成部は、複数のビットが時分割された前記映像信号に応じて、１つの前記サブフレーム内で複数回に時分割された前記ＰＷＭ信号を生成する、（１４）に記載の表示装置。
　（１６）
　前記映像信号の複数のビットは、ビットの重みに応じて、複数回に時分割される、（１５）に記載の表示装置。
　（１７）
　前記映像信号の複数のビットは、ビットの重みが略均等になるように、時分割される、（１６）に記載の表示装置。
　（１８）
　前記映像信号の複数のビットは、１つの前記サブフレームにおいて、前半のビットと、後半のビットと、に時分割され、
　前半のビットのカウント、又は、後半のビットのカウントに応じて、前記ＰＷＭ信号生成部の出力を切り替える切替部をさらに備え、
　前記ＰＷＭ信号生成部は、前半のビットと第１極性の前記カウント信号とに基づいた第１タイミングと、後半のビットと第２極性の前記カウント信号とに基づいた第２タイミングと、に応じた前記ＰＷＭ信号を生成する、（１５）乃至（１７）のいずれか一項に記載の表示装置。
　（１９）
　前半のビットの前記映像信号を保持する前記第１保持部と、後半のビットの前記映像信号を保持する前記第１保持部と、を選択するセレクタをさらに備える、（１８）に記載の表示装置。
　（２０）
　前記第１保持部は、前半のビットのカウントと、後半のビットのカウントと、の間の期間に、後半のビットの前記映像信号を保持する、（１８）に記載の表示装置。
　（２１）
　前記画素内に設けられる画素電極をさらに備え、
　前記第１保持部及び前記ＰＷＭ信号生成部は、複数の画素電極で共有され、
　前記第１保持部及び前記ＰＷＭ信号生成部を共有する複数の前記画素電極の一部が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する前記画素電極の配置が変わるように駆動する、（１５）乃至（２０）のいずれか一項に記載の表示装置。
　（２２）
　第１方向に隣接する２つの前記画素電極が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する２つの前記画素電極が、前記第１方向に１つの前記画素電極だけずれるように駆動する、（２１）に記載の表示装置。
　（２３）
　前記第１保持部及び前記ＰＷＭ信号生成部は、２×２に配列された４つの前記画素電極により共有され、
　赤色成分及び青色成分において、第２方向に隣接する２つの前記画素電極が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する２つの前記画素電極が、前記第２方向に垂直な第１方向に１つの前記画素電極だけずれるように駆動し、
　緑色成分において、４つの前記画素電極のうち１つが駆動するとともに、前記画素電極は、前記サブフレームごとに、駆動する前記画素電極の配置が変わるように駆動する、（２１）に記載の表示装置。
　（２４）
　色成分ごと、かつ、配列された複数の前記画素のうち所定領域ごとに、前記映像信号の信号値の和を算出するとともに、前記信号値の和が所定値以下である場合に、フラグを生成するフラグ生成部と、
　前記フラグが生成された、色成分の前記所定領域における前記画素の駆動を停止させる駆動停止部と、
　をさらに備える、（１）乃至（２３）のいずれか一項に記載の表示装置。
　（２５）
　前記所定領域は、行列状に配列された複数の前記画素の１ラインである、画素ラインである、（２４）に記載の表示装置。
　（２６）
　前記所定領域は、行列状に配列された複数の前記画素の１ラインである、画素ラインから前記１ラインに沿った方向に分割されたライン分割領域である、（２４）に記載の表示装置。
　（２７）
　前記駆動停止部は、前記フラグが生成された、色成分の前記所定領域における前記画素の前記第１保持部への前記映像信号の入力を停止させる、（２４）乃至（２６）のいずれか一項に記載の表示装置。
　（２８）
　前記ＰＷＭ信号生成部は、行列状に配列された複数の前記画素の１ラインである、画素ラインごとに前記カウント信号が入力され、
　前記駆動停止部は、前記画素ラインにおける全ての前記画素に対して前記フラグが生成された、色成分の前記画素ラインにおける前記画素の前記ＰＷＭ信号生成部への前記カウント信号の入力を停止させる、（２４）乃至（２７）のいずれか一項に記載の表示装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　表示装置、１６　クロックジェネレータ、３０　グローバルカウンタ、５０　画素、５１　第１保持部、５２　ＰＷＭ信号生成回路、５２１　ＥＸＮＯＲ回路、５２２　ＡＮＤ回路、５３　信号レベル変換部、５３１　昇圧部、５４　第２保持部、５５　画素電極、５６　セレクタ、５７　切替部、５７１　第１切替トランジスタ、５７２　第２切替トランジスタ、Ｂａ　黒領域、ＣＨ１　第１チップ、ＣＨ２　第２チップ、ＳＷ２　第２スイッチ、ＳＷ３　第３スイッチ、Ｔｒ１　第１トランジスタ、Ｔｒ２　第２トランジスタ、Ｔｒ３　第３トランジスタ、Ｔｒ４　第４トランジスタ、Ｔｒ５　第５トランジスタ

Claims (28)

  1. 　画素内に設けられ、映像信号を保持する第１保持部と、
    　前記画素内に設けられ、前記第１保持部に保持された前記映像信号と、カウント信号と、に基づいて、前記映像信号に応じたＰＷＭ（Pulse Width Modulation）信号を生成するＰＷＭ信号生成部と、
    　を備える、表示装置。
  2. 　前記カウント信号を前記ＰＷＭ信号生成部に供給する、少なくとも１つのカウント信号供給部をさらに備え、
    　前記ＰＷＭ信号生成部は、前記第１保持部に保持された前記映像信号と、前記カウント信号と、の論理演算を行うことにより、ＰＷＭ信号を生成する論理演算部を有し、
    　前記論理演算部は、否定排他的論理和回路を含み、
    　前記否定排他的論理和回路の第１入力部は、前記第１保持部と電気的に接続され、
    　前記否定排他的論理和回路の第２入力部は、前記カウント信号供給部と電気的に接続される、請求項１に記載の表示装置。
  3. 　前記論理演算部は、
    　複数の否定排他的論理回路と、
    　複数の前記否定排他的論理回路のそれぞれの出力が入力される論理積回路と、
    　を含む、請求項２に記載の表示装置。
  4. 　前記カウント信号供給部は、バッファ部を介して、前記第２入力部と電気的に接続される、請求項２に記載の表示装置。
  5. 　前記カウント信号供給部は、グレイコードカウンタである、請求項２に記載の表示装置。
  6. 　前記カウント信号供給部は、基準クロックに基づいて所定の波形を有する前記カウント信号を生成し、生成した前記カウント信号を前記ＰＷＭ信号生成部に供給する、請求項２に記載の表示装置。
  7. 　前記画素内に設けられる画素電極と、
    　前記画素内に設けられ、前記画素電極に入力される前記ＰＷＭ信号の信号レベルを変換する信号レベル変換部と、
    　をさらに備える、請求項１に記載の表示装置。
  8. 　第１チップと、
    　前記第１チップと積層される第２チップと、
    　をさらに備え、
    　前記第１保持部、前記ＰＷＭ信号生成部、前記信号レベル変換部及び前記画素電極は、前記第１チップ及び前記第２チップに分割して配置される、請求項７に記載の表示装置。
  9. 　前記信号レベル変換部は、前記ＰＷＭ信号のハイレベル又はローレベルとは異なる電圧レベルの第１基準電圧ノードと、前記ハイレベル又は前記ローレベルのいずれか一方の第２基準電圧ノードと、の間で直列に接続された４つのトランジスタを有し、
    　４つの前記トランジスタは、
    　一端が前記第１基準電圧ノードと電気的に接続され、ゲートに第１信号が入力される、第１導電型の第１トランジスタと、
    　一端が前記第２基準電圧ノードと電気的に接続され、ゲートに前記ＰＷＭ信号が入力される、第２導電型の第２トランジスタと、
    　前記第１トランジスタと前記第２トランジスタとの間に接続され、前記ハイレベル又は前記ローレベルのうち前記第２基準電圧ノードとは異なる電圧レベルの第３基準電圧ノードがゲートと電気的に接続される、前記第１導電型の第３トランジスタと、
    　前記第１トランジスタと前記第２トランジスタとの間に接続され、前記第３基準電圧ノードがゲートと電気的に接続される、前記第２導電型の第４トランジスタと、
    　を含み、
    　前記画素電極は、直列に接続された前記第３トランジスタと前記第４トランジスタとの間のノードと電気的に接続される、請求項７に記載の表示装置。
  10. 　前記画素内に設けられ、前記ＰＷＭ信号を保持する第２保持部をさらに備え、
    　前記信号レベル変換部は、
    　前記第２保持部と前記画素電極との間に接続される第５トランジスタと、
    　容量結合により前記画素電極を昇圧する昇圧部と、
    　を有する、請求項７に記載の表示装置。
  11. 　前記ＰＷＭ信号生成部は、複数の前記画素で共有される、請求項１に記載の表示装置。
  12. 　前記映像信号は、複数のビットを含み、
    　複数のビットに応じて、複数の前記第１保持部が設けられ、
    　複数の上位ビットを１つのビットになるように、複数の前記第１保持部がグループ化される、請求項１に記載の表示装置。
  13. 　前記第１保持部は、前記ＰＷＭ信号に対応する、複数のＰＷＭ期間の間におけるブランキング期間に、前記映像信号を保持する、請求項１に記載の表示装置。
  14. 　前記第１保持部は、前記映像信号の単位フレームが、所定の順序で入力されるように、複数の色成分ごとに分割されたサブフレームを有する前記映像信号を保持する、請求項１に記載の表示装置。
  15. 　前記映像信号は、複数のビットを含み、
    　前記映像信号の複数のビットは、１つの前記サブフレームにおいて、複数回に時分割され、
    　前記ＰＷＭ信号生成部は、複数のビットが時分割された前記映像信号に応じて、１つの前記サブフレーム内で複数回に時分割された前記ＰＷＭ信号を生成する、請求項１４に記載の表示装置。
  16. 　前記映像信号の複数のビットは、ビットの重みに応じて、複数回に時分割される、請求項１５に記載の表示装置。
  17. 　前記映像信号の複数のビットは、ビットの重みが略均等になるように、時分割される、請求項１６に記載の表示装置。
  18. 　前記映像信号の複数のビットは、１つの前記サブフレームにおいて、前半のビットと、後半のビットと、に時分割され、
    　前半のビットのカウント、又は、後半のビットのカウントに応じて、前記ＰＷＭ信号生成部の出力を切り替える切替部をさらに備え、
    　前記ＰＷＭ信号生成部は、前半のビットと第１極性の前記カウント信号とに基づいた第１タイミングと、後半のビットと第２極性の前記カウント信号とに基づいた第２タイミングと、に応じた前記ＰＷＭ信号を生成する、請求項１５に記載の表示装置。
  19. 　前半のビットの前記映像信号を保持する前記第１保持部と、後半のビットの前記映像信号を保持する前記第１保持部と、を選択するセレクタをさらに備える、請求項１８に記載の表示装置。
  20. 　前記第１保持部は、前半のビットのカウントと、後半のビットのカウントと、の間の期間に、後半のビットの前記映像信号を保持する、請求項１８に記載の表示装置。
  21. 　前記画素内に設けられる画素電極をさらに備え、
    　前記第１保持部及び前記ＰＷＭ信号生成部は、複数の画素電極で共有され、
    　前記第１保持部及び前記ＰＷＭ信号生成部を共有する複数の前記画素電極の一部が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する前記画素電極の配置が変わるように駆動する、請求項１５に記載の表示装置。
  22. 　第１方向に隣接する２つの前記画素電極が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する２つの前記画素電極が、前記第１方向に１つの前記画素電極だけずれるように駆動する、請求項２１に記載の表示装置。
  23. 　前記第１保持部及び前記ＰＷＭ信号生成部は、２×２に配列された４つの前記画素電極により共有され、
    　赤色成分及び青色成分において、第２方向に隣接する２つの前記画素電極が同じ前記映像信号に基づいて駆動するとともに、前記画素電極は、同じ色成分の前記サブフレームごとに、同じ前記映像信号に基づいて駆動する２つの前記画素電極が、前記第２方向に垂直な第１方向に１つの前記画素電極だけずれるように駆動し、
    　緑色成分において、４つの前記画素電極のうち１つが駆動するとともに、前記画素電極は、前記サブフレームごとに、駆動する前記画素電極の配置が変わるように駆動する、請求項２１に記載の表示装置。
  24. 　色成分ごと、かつ、配列された複数の前記画素のうち所定領域ごとに、前記映像信号の信号値の和を算出するとともに、前記信号値の和が所定値以下である場合に、フラグを生成するフラグ生成部と、
    　前記フラグが生成された、色成分の前記所定領域における前記画素の駆動を停止させる駆動停止部と、
    　をさらに備える、請求項１に記載の表示装置。
  25. 　前記所定領域は、行列状に配列された複数の前記画素の１ラインである、画素ラインである、請求項２４に記載の表示装置。
  26. 　前記所定領域は、行列状に配列された複数の前記画素の１ラインである、画素ラインから前記１ラインに沿った方向に分割されたライン分割領域である、請求項２４に記載の表示装置。
  27. 　前記駆動停止部は、前記フラグが生成された、色成分の前記所定領域における前記画素の前記第１保持部への前記映像信号の入力を停止させる、請求項２４に記載の表示装置。
  28. 　前記ＰＷＭ信号生成部は、行列状に配列された複数の前記画素の１ラインである、画素ラインごとに前記カウント信号が入力され、
    　前記駆動停止部は、前記画素ラインにおける全ての前記画素に対して前記フラグが生成された、色成分の前記画素ラインにおける前記画素の前記ＰＷＭ信号生成部への前記カウント信号の入力を停止させる、請求項２４に記載の表示装置。
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* Cited by examiner, † Cited by third party
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JP2002278499A (ja) * 2000-12-26 2002-09-27 Semiconductor Energy Lab Co Ltd 発光装置、該発光装置の駆動方法、液晶表示装置及び電子機器
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