WO2024048221A1 - 表示装置 - Google Patents

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WO2024048221A1
WO2024048221A1 PCT/JP2023/028924 JP2023028924W WO2024048221A1 WO 2024048221 A1 WO2024048221 A1 WO 2024048221A1 JP 2023028924 W JP2023028924 W JP 2023028924W WO 2024048221 A1 WO2024048221 A1 WO 2024048221A1
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voltage
transistor
pixel
display device
drain
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一樹 横山
光一 橋柿
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ソニーセミコンダクタソリューションズ株式会社
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Definitions

  • the present disclosure relates to a display device.
  • Patent Document 1 a technique is known in which a gray scale signal of a pixel of a display device is obtained from a ramp (RAMP) voltage.
  • RAMP ramp
  • gradation characteristics such as gradation resolution is one of the important issues.
  • One idea is to bring the low gray scale voltage closer to the high gray scale voltage. Since more gray scale voltages can be obtained from the same voltage range of lamp voltage, gray scale characteristics are improved. However, the contrast decreases.
  • One aspect of the present disclosure achieves both improvement in gradation characteristics and suppression of decrease in contrast.
  • a display device includes a voltage generation circuit and a plurality of pixels, each of which emits light with a brightness according to a gray scale voltage obtained from a voltage generated by the voltage generation circuit, and the generated voltage is a voltage generated by a lamp. voltage, and a non-lamp voltage including a voltage outside the voltage range of the lamp voltage, where the non-lamp voltage includes a voltage corresponding to a gray scale voltage that makes the brightness of the pixel lowest.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a display system including a display device according to an embodiment.
  • FIG. 3 is a diagram showing an example of a pixel configuration.
  • FIG. 2 is a diagram showing an example of a schematic configuration of an H-DRV and a signal processing section.
  • FIG. 3 is a diagram showing an example of generated voltage. It is a figure showing a comparative example.
  • FIG. 3 is a diagram for explaining gradation characteristics.
  • FIG. 3 is a diagram showing an example of a combination of lamp voltage and non-lamp voltage.
  • FIG. 3 is a diagram showing an example of a combination of lamp voltage and non-lamp voltage.
  • FIG. 3 is a diagram showing an example of a combination of lamp voltage and non-lamp voltage.
  • FIG. 3 is a diagram showing an example of a combination of lamp voltage and non-lamp voltage.
  • FIG. 3 is a diagram showing an example of a combination of lamp voltage and non-lamp voltage.
  • FIG. 3 is a diagram showing an example of a combination of lamp voltage and non-lamp voltage.
  • FIG. 7 is a diagram showing a modification of the H-DRV and the signal processing section.
  • FIG. 3 is a diagram illustrating an example of a configuration of a pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX. It is a figure which shows another example of a structure of pixel PIX.
  • FIG. 1 is a diagram showing an example of the appearance of a head-mounted display 110.
  • FIG. 7 is a diagram illustrating an example of the appearance of another head-mounted display 120.
  • FIG. 1 is a diagram showing an example of the appearance of a digital still camera 130.
  • FIG. 1 is a diagram showing an example of the appearance of a digital still camera 130.
  • FIG. 2 is a diagram illustrating an example of the appearance of a television device 140.
  • FIG. 2 is a diagram showing an example of the appearance of a smartphone 150.
  • FIG. FIG. 1 is a diagram showing an example of a configuration of a vehicle to which the technology of the present disclosure is applied.
  • FIG. 1 is a diagram showing an example of a configuration of a vehicle to which the technology of the present disclosure is applied.
  • One idea is to bring the gradation voltage corresponding to the lowest luminance (for example, black luminance) closer to the gradation voltage corresponding to the highest luminance. Since more grayscale voltages can be obtained from the lamp voltage in the same voltage range, the grayscale characteristics are improved accordingly. However, the contrast decreases. According to the disclosed technology, it is possible to simultaneously improve gradation characteristics and suppress a decrease in contrast.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a display system including a display device according to an embodiment.
  • the display system 1 includes a display device 2, a display controller 3, a timing controller 4, and a data input I/F section 5. Note that part or all of the display controller 3, timing controller 4, and data input I/F section 5 may be included in the display device 2.
  • the display device 2 displays video based on the video signal.
  • the display device 2 includes a pixel array section 21, a V-DRV 22, an H-DRV 23, and a signal processing section 24.
  • the pixel array section 21 includes a plurality of pixels 211.
  • the plurality of pixels 211 are arranged in an array in the horizontal and vertical directions.
  • Horizontal and vertical directions may be understood to mean horizontal and vertical directions on the display surface.
  • Each of the plurality of pixels 211 emits light with a brightness that corresponds to the gray scale voltage SG.
  • the pixel 211 is configured to include, for example, a light emitting element and a peripheral circuit.
  • An example of the light emitting element is an OLED (Organic Light Emitting Diode).
  • Examples of peripheral circuit elements are transistors, capacitors, and the like. Note that since the pixel 211 includes not only a light emitting element but also a peripheral circuit, the pixel 211 can also be called a pixel circuit. Pixel and pixel circuit may be read interchangeably as long as there is no contradiction.
  • the V-DRV 22 is a vertical driver that scans and drives the pixels 211 corresponding to horizontal display lines.
  • the V-DRV 22 is connected to the pixel array section 21 via a plurality of control lines. For example, one control line is connected to each of the pixels 211 arranged in the horizontal direction.
  • the V-DRV 22 controls light emission and non-light emission of the pixel 211 by selecting a control line and supplying a control signal to the corresponding pixel 211.
  • the H-DRV 23 is a horizontal driver that selects and drives pixels 211 corresponding to vertical display lines.
  • the H-DRV 23 is connected to the pixel array section 21 via a plurality of signal lines SL.
  • one signal line SL is connected to each of the pixels 211 arranged in the vertical direction.
  • the H-DRV 23 selects the signal line SL and supplies the grayscale voltage SG to each of the plurality of pixels 211. Thereby, the brightness of each pixel 211 is controlled (gradation control).
  • the signal processing unit 24 processes the video signal.
  • An example of processing is gamma correction. Further details of the display device 2 including the signal processing section 24 will be described later.
  • the display controller 3 includes a VLOGIC section 31 and a HLOGIC section 32.
  • the VLOGIC section 31 supplies the V-DRV 22 of the display device 2 with a signal that defines the operation timing of the V-DRV 22 .
  • the V-DRV 22 selects and drives the pixel 211 based on the signal from the VLOGIC section 31.
  • the HLOGIC section 32 supplies the video signal to the H-DRV 23 and the signal processing section 24.
  • the timing controller 4 includes a clock generator 41, a timing generator 42, and an image processing section 43.
  • the clock generator 41 generates a vertical synchronization clock and a horizontal synchronization clock and supplies them to the display controller 3.
  • the timing generator 42 generates a signal that defines the operation timing of the display controller 3 and supplies it to the display controller 3.
  • the image processing section 43 performs various image processing on the video signal input to the data input I/F section 5. The video signal after image processing is supplied to the HLOGIC section 32 of the display controller 3.
  • the data input I/F section 5 includes an image I/F section 51, a data S/P section 52, a clock control section 53, and an H/V synchronization section 54.
  • the image I/F section 51 receives a video signal from the outside.
  • the video signal is serial digital data.
  • the data S/P section 52 converts the video signal into parallel data, and then transmits it to the image processing section 43 of the timing controller 4.
  • the clock control unit 53 generates a clock that matches the display frequency of the display device 2 and transmits it to the clock generator 41 of the timing controller 4 .
  • the H/V synchronization unit 54 generates a signal that defines horizontal synchronization timing and vertical synchronization timing of the display device 2 and transmits it to the timing generator 42 of the timing controller 4.
  • each of the plurality of pixels 211 of the pixel array section 21 emits light with a brightness that corresponds to the gray scale voltage SG.
  • Various known pixel configurations may be employed. An example will be described with reference to FIG. 2.
  • FIG. 2 is a diagram showing an example of a pixel configuration.
  • the circuit configuration of one pixel 211 and the connection configuration with V-DRV 22 and H-DRV 23 are shown.
  • As control lines extending from the V-DRV 22 to the pixels 211 a control line WL and a control line DL are exemplified.
  • a control signal WS for scanning the pixel 211 is supplied via the control line WL.
  • a control signal DS for controlling light emission and non-light emission of the pixel 211 is supplied via the control line DL.
  • a gray scale voltage SG is supplied via a signal line SL extending from the H-DRV 23 to the pixel 211.
  • the pixel 211 includes a light emitting element 91, a transistor 92, a transistor 93, a transistor 94, a capacitor 95, and a capacitor 96.
  • the illustrated transistors 92 to 94 are PMOS transistors to which a power supply voltage is applied to their respective back gates.
  • the transistor 93 samples the gray scale voltage SG from the H-DRV 23.
  • Transistor 94 is connected between the power supply node of power supply voltage Vcc and the source electrode of transistor 92, and controls light emission and non-light emission of light emitting element 91 based on control signal DS.
  • a capacitor 95 is connected between the gate electrode and source electrode of the transistor 92 and holds the gray scale voltage SG sampled by the transistor 93.
  • the transistor 92 drives the light emitting element 91 by causing a drive current corresponding to the gray scale voltage SG held by the capacitor 95 to flow through the light emitting element 91 .
  • Capacitor 96 is connected between the source electrode of transistor 92 and a node at a fixed potential, for example, a power supply node at power supply voltage Vcc. The capacitor 96 suppresses fluctuations in the source potential of the transistor 92 when writing the gradation voltage SG, and adjusts the gate-source voltage of the transistor 92 to the threshold voltage of the transistor 92.
  • the pixel 211 emits light with a brightness that corresponds to the gradation voltage SG.
  • the above pixel configuration is merely an example, and some examples of other configurations will be described later with reference to FIGS. 12 to 19.
  • the gradation voltage SG of each of the plurality of pixels 211 is controlled by the H-DRV 23 and the signal processing unit 24. This will be explained with reference to FIG.
  • FIG. 3 is a diagram showing an example of a schematic configuration of an H-DRV and a signal processing section.
  • a buffer circuit 231, a selector 232, and a counter 233 are exemplified as components of the H-DRV 23.
  • a gamma voltage generation circuit 241 is exemplified as a component of the signal processing section 24.
  • the buffer circuit 231 and the gamma voltage generation circuit 241 are collectively referred to as a voltage generation circuit 25 and illustrated.
  • the gamma voltage generation circuit 241 of the voltage generation circuit 25 generates voltages corresponding to several gradations after gamma correction.
  • the gamma voltage generation circuit 241 generates voltage VG0, voltage VGMAX, and voltage VG1.
  • the voltage VG0 corresponds to a gradation voltage (0 gradation voltage) that makes the brightness of the pixel 211 the lowest.
  • the voltage VGMAX corresponds to the gradation voltage (MAX gradation voltage) that makes the brightness of the pixel 211 the highest.
  • the voltage VG1 corresponds to a grayscale voltage (one grayscale voltage) that makes the brightness of the pixel 211 one step higher than the lowest brightness.
  • the buffer circuit 231 of the voltage generation circuit 25 generates and outputs a voltage for obtaining the grayscale voltage SG based on the voltage from the gamma voltage generation circuit 241 (for example, by referring to the voltage).
  • the voltage generated by the buffer circuit 231 is referred to as a generated voltage VG of the voltage generation circuit 25 in the drawing.
  • the generated voltage VG will be explained with reference to FIG. 4 as well.
  • FIG. 4 is a diagram showing an example of generated voltage.
  • the horizontal axis of the graph indicates time, and the vertical axis of the graph indicates the magnitude of generated voltage VG.
  • the generated voltage VG includes a ramp voltage VR and a non-ramp voltage VN.
  • the non-ramp voltage VN is generated at a time outside the period during which the ramp voltage VR is generated.
  • the lamp voltage VR changes linearly between the voltage VG1 and the voltage VGMAX as time passes.
  • the lamp voltage VR is generated from time t3 to time t4, and linearly decreases from voltage VG1 to voltage VGMAX during that time.
  • a constant interval is given between time t2 and time t3.
  • the non-ramp voltage VN is generated at a time spaced apart on the time axis from the generation period of the lamp voltage VR.
  • the length of this separation time is the delay time of controlling the gray scale voltage SG of the pixel 211 furthest from the H-DRV 23 with respect to the control of the gray scale voltage SG of the pixel 211 closest to the H-DRV 23 among the plurality of pixels 211. It may be more than that.
  • the gradation voltage SG of each of the plurality of pixels 211 is obtained from the generated voltage VG including the ramp voltage VR and non-ramp voltage VN as described above, for example.
  • the H-DRV 23 uses the voltage VG generated by the voltage generation circuit 25 to supply a grayscale voltage SG to each of the plurality of pixels 211. More specifically, the selector 232 and counter 233 of the H-DRV 23 control the gradation voltage SG of each of the plurality of pixels 211 by holding the voltage VG generated by the voltage generation circuit 25 at an arbitrary time.
  • the selector 232 includes a plurality of switches SW corresponding to the plurality of signal lines SL. Each of the plurality of switches SW is connected between the corresponding signal line SL, that is, the corresponding pixel 211, and the buffer circuit 231.
  • the on/off timing of each switch SW is individually controlled by a counter 233. In this example, on/off of each switch SW is controlled via PWM (Pulse Width Modulation) based on the count result of the counter 233.
  • PWM Pulse Width Modulation
  • each switch SW of the selector 232 is ON (conducting state), and the gray level of each pixel 211 is Both voltages SG are the same voltage as the voltage VG generated by the voltage generation circuit 25. Thereafter, an arbitrary switch SW is switched from on to off at an arbitrary time, and the gradation voltage SG of the corresponding pixel 211 is held at the generated voltage VG at the time when the switch SW was turned off. The timing at which each switch SW is turned off is controlled based on the count value of the counter 233.
  • the corresponding switch SW when controlling the gradation voltage SG to one of the voltages VG1 to VGMAX, the corresponding switch SW is turned off at any time between time t3 and time t4 when the lamp voltage VR is generated. (RAMPDAC control).
  • the corresponding switch when controlling the grayscale voltage SG to the voltage VG0, the corresponding switch is activated at an arbitrary time between time t1 and time t2 when the non-ramp voltage VN is generated, for example, at an intermediate time between time t1 and time t2. SW turns off.
  • a width is given to the timing at which the switch SW is turned off by the amount that the non-ramp voltage VN continues to be generated over a certain period from time t1 to time t2, and the gradation voltage corresponding to the non-ramp voltage VN (for example, voltage VG0) is SG becomes easier to obtain.
  • the grayscale voltage SG of each of the plurality of pixels 211 is controlled using the generated voltage VG of the voltage generation circuit 25.
  • the voltage range of the lamp voltage VR is allocated, for example, equally divided to the voltage VG1 to the voltage VGMAX excluding the voltage VG0.
  • the gradation resolution can be improved more than when the voltage range of the lamp voltage VR is assigned to the voltage VG0 to the voltage VGMAX.
  • the non-ramp voltage VN including the voltage VG0 corresponding to the 0 gradation voltage is generated separately from the lamp voltage VR, it is possible to reliably obtain the gradation voltage SG that minimizes the brightness of the pixel 211. Thereby, it is possible to suppress a decrease in contrast.
  • each pixel 211 corresponding to the same display line in the vertical direction has a different distance from the H-DRV 23.
  • a delay in controlling the gray scale voltage VG occurs between those pixels 211.
  • the longest delay is the delay in controlling the gray scale voltage SG of the pixel 211 furthest from the H-DRV 23 with respect to the control of the gray scale voltage SG of the pixel 211 closest to the H-DRV 23. Due to the delay, a difference occurs in the actual voltage level between the pixels 211 when attempting to control the grayscale voltage SG to the voltage VG0. This will be explained with reference to FIG.
  • FIG. 5 is a diagram showing a comparative example.
  • a graph line Near indicates the grayscale voltage SG of the pixel 211 closest to the H-DRV 23.
  • a graph line Far indicates the gradation voltage SG of the pixel 211 farthest from the H-DRV 23.
  • the lamp voltage of the comparative example is referred to as lamp voltage VRE and illustrated.
  • lamp voltage VRE increases linearly from voltage VGMAX to voltage VG0.
  • the voltage change shown by the graph line Far lags the voltage change shown by the graph line Near.
  • the lamp voltage VRE at time tE is held as the gradation voltage SG that makes the brightness of the pixel 211 the lowest.
  • the grayscale voltage SG of the pixel 211 closest to the H-DRV 23 is the same as the voltage VG0.
  • the graph line Far the gradation voltage SG of the pixel 211 farthest from the H-DRV 23 is shifted from the voltage VG0 to the voltage VGMAX side.
  • This pixel 211 emits light with a brightness higher than the lowest brightness. As a result, the contrast in some pixels 211 decreases.
  • the gray scale voltage SG of the pixel 211 is controlled to the voltage VG0 using the non-ramp voltage VN generated separately from the lamp voltage VR.
  • the non-ramp voltage VN By using the non-ramp voltage VN at a timing that is not affected by the above-described delay, the gradation voltage SG of any pixel 211 can be reliably controlled to the voltage VG0. Thereby, it is possible to suppress a decrease in contrast that may occur in a portion of the pixel 211 that is distant from the H-DRV 23.
  • FIG. 6 is a diagram for explaining gradation characteristics.
  • the horizontal axis of the graph shows voltage, and the vertical axis of the graph shows brightness (log scale).
  • voltage VG0 is far away from voltages VG1 to VGMAX.
  • the gradation characteristics can be significantly improved.
  • the ratio of the voltage range from voltage VG0 to voltage VG1 to the voltage range from voltage VG0 to voltage VGMAX is about 20%.
  • the non-ramp voltage VN may include not only the voltage VG0 but also voltages at higher gradations, such as the voltage VG1.
  • the non-ramp voltage VN may include voltages VG0 to VGN
  • the lamp voltage VR may include voltages VGN+1 to VGMAX.
  • the voltage VG1 and the voltage VGN may be read as appropriate.
  • the lamp voltage VR may be a voltage whose voltage increases linearly over time.
  • the non-ramp voltage VN may be generated at a time later than the generation time of the lamp voltage VR.
  • Various lamp voltage VR and non-ramp voltage VN combinations are possible. Some specific examples will be described with reference to FIGS. 7 to 10.
  • FIGS. 7 to 10 are diagrams showing examples of combinations of lamp voltage and non-lamp voltage.
  • the lamp voltage VR is generated from time t11 to time t12.
  • This lamp voltage VR decreases linearly from voltage VG1 to voltage VGMAX.
  • Non-ramp voltage VN is generated during a certain period from time t13.
  • the length of the certain period may be, for example, the same as the length of the period from time t1 to time t2 in FIG. 4 described above.
  • the lamp voltage VR is generated from time t21 to time t22.
  • This lamp voltage VR increases linearly from voltage VGMAX to voltage VG1.
  • Non-ramp voltage VN is generated during a certain period from time t23.
  • the non-ramp voltage VN is generated during a certain period from time t31 to time t32. From time t33 to time t34, lamp voltage VR is generated. This lamp voltage VR increases linearly from voltage VG1023 to voltage VG1.
  • the non-ramp voltage VN is generated at time t41. From time t42 to time t43, lamp voltage VR is generated. This lamp voltage VR decreases linearly from voltage VG1 to voltage VGMAX.
  • the voltage generation circuit 25 may generate the voltage VG including the various lamp voltages VR and non-ramp voltages VN as described above.
  • the gray scale voltage SG obtained from the lamp voltage VR and the gray scale voltage SG obtained from the generated voltage VG may be supplied to the pixel 211 through different paths.
  • An example of the configuration of such a display device 2 will be described with reference to FIG. 11.
  • FIG. 11 is a diagram showing a modification of the H-DRV and the signal processing section.
  • the voltage generation circuit 25 (more specifically, the H-DRV 23) includes two buffer circuits 231.
  • the first buffer circuit 231 is referred to as a buffer circuit 231-1.
  • the second buffer circuit 231 is illustrated as a buffer circuit 231-2.
  • the voltage VG0, voltage VGMAX, and voltage VG1 generated by the gamma voltage generation circuit 241 of the voltage generation circuit 25 are supplied to the buffer circuit 231-1.
  • Buffer circuit 231-1 generates and outputs ramp voltage VR that varies linearly between voltage VG1 and voltage VGMAX.
  • Voltage VG0 generated by gamma voltage generation circuit 241 is supplied to buffer circuit 231-2.
  • Buffer circuit 231-2 generates and outputs non-ramp voltage VN including voltage VG0.
  • Each of the plurality of switches SW of the selector 232 of the signal processing unit 24 described above is connected between the corresponding signal line SL, that is, the corresponding pixel 211, and the buffer circuit 231-1.
  • the selector 232 also includes a plurality of switches SW2 corresponding to the plurality of signal lines SL. Each of the plurality of switches SW2 is connected between the corresponding signal line SL, that is, the corresponding pixel 211, and the buffer circuit 231-2. On/off of each switch SW2 is individually controlled. This control may be performed by the counter 233 or by another control circuit (not shown).
  • the switches SW and SW2 are controlled so that the switch SW corresponding to the pixel 211 is turned on and the switch SW2 is turned off. Ru.
  • the gray scale voltage SG obtained from the lamp voltage VR is supplied to the pixel 211 via a path including the switch SW.
  • these switches SW and switch SW2 are controlled so that the switch SW corresponding to the pixel 211 is turned off and the switch SW2 is turned on. be done.
  • the gray scale voltage SG obtained from the non-ramp voltage VN is supplied to the pixel 211 via a path including the switch SW2.
  • the gray scale voltage SG obtained from the lamp voltage VR and the gray scale voltage SG obtained from the generated voltage VG can be supplied to the pixel 211 via different paths.
  • the display device 2 includes the voltage generation circuit 25 and a plurality of pixels 211.
  • Each of the plurality of pixels 211 emits light with a brightness that corresponds to the grayscale voltage SG obtained from the voltage VG generated by the voltage generation circuit 25.
  • the generated voltage VG includes a lamp voltage VR and a non-ramp voltage VN that includes a voltage outside the voltage range of the lamp voltage VR.
  • the non-ramp voltage VN includes a voltage VG0 corresponding to the grayscale voltage SG that makes the brightness of the pixel 211 the lowest.
  • the gradation characteristics can be improved more than when the voltage range of the lamp voltage VR is assigned to the voltages including the voltage VG0. can be improved. Further, since the non-ramp voltage VN including the voltage VG0 is generated separately from the lamp voltage VR, it is possible to reliably obtain the grayscale voltage SG that makes the brightness of the pixel 211 the lowest. Thereby, it is possible to suppress a decrease in contrast. Therefore, it is possible to both improve gradation characteristics and suppress a decrease in contrast.
  • the non-ramp voltage VN is the voltage VG0 corresponding to the gradation voltage SG that makes the brightness of the pixel 211 the lowest
  • the ramp voltage VR is The voltage may vary linearly between a voltage VG1 corresponding to the gradation voltage SG that makes the luminance of the pixel 211 the second lowest, and a voltage VMAX that corresponds to the gradation voltage SG that makes the luminance of the pixel 211 the highest.
  • the gray scale voltage SG of the pixel 211 can be obtained from the generated voltage VG including the ramp voltage VR and the non-ramp voltage VN.
  • the voltage generation circuit 25 operates at a time (for example, the time in FIG. 4) outside the generation period of the lamp voltage VR (for example, from time t3 to time t4 in FIG. 4). 1 to time t2), the non-ramp voltage VN may be generated.
  • the display device 2 may include an H-DRV 23 that controls the gradation voltage SG of each of the plurality of pixels 211 by holding the generated voltage VG at an arbitrary time. For example, with such a configuration, the grayscale voltage SG can be obtained from the generated voltage VG.
  • the voltage generation circuit 25 operates at a time (for example, time t3 to time t4 in FIG. 4) that is spaced apart on the time axis from the generation period of the lamp voltage VR (for example, from time t3 to time t4 in FIG. 4). For example, it may be generated from time t1 to time 2 in FIG.
  • the length of the separation time is the difference between controlling the gray scale voltage SG of the pixel 211 that is closest to the H-DRV 23 and controlling the gray scale voltage SG of the pixel 211 that is farthest from the H-DRV 23 among the plurality of pixels 211. It may be longer than the delay time.
  • the non-ramp voltage VN is used to set the gray-scale voltage SG of each pixel 211 to the non-ramp voltage VN so as not to be affected by the control delay of the gray-scale voltage SG that may occur between the pixels 211. It can be controlled to a voltage (for example, voltage VG0). Thereby, it is possible to suppress a decrease in contrast that may occur in a portion of the pixel 211 that is distant from the H-DRV 23.
  • the voltage generation circuit 25 may continue to generate the non-ramp voltage VN for a certain period of time (for example, from time t1 to time t2 in FIG. 4). Accordingly, it becomes easier to obtain the grayscale voltage SG corresponding to the non-ramp voltage VN.
  • the gray scale voltage SG obtained from the lamp voltage VR and the gray scale voltage SG obtained from the non-ramp voltage VN may be supplied to the pixel 211 through different paths.
  • the voltage generation circuit 25 may include a first buffer circuit 231-1 that outputs a ramp voltage VR and a second buffer circuit 231-2 that outputs a non-ramp voltage VN.
  • the display device 2 includes a plurality of switches SW each connected between a corresponding pixel 211 and a first buffer circuit 231-1, and a plurality of switches SW each connected between a corresponding pixel 211 and a second buffer circuit 231-2. and a plurality of switches SW2 connected between.
  • the gradation voltage SG of the pixel 211 can be controlled using the ramp voltage VR and the non-ramp voltage VN obtained from mutually different paths (separate nodes).
  • pixel circuits Several examples of pixel circuits will be described with reference to FIGS. 12 to 19.
  • a pixel is shown as pixel PIX.
  • Control lines from the V-DRV 22 are shown as control lines WSL, control lines DSL, etc.
  • a signal line from the H-DRV 23 is shown as a signal line SGL or the like.
  • FIG. 12 is a diagram showing an example of the configuration of pixel PIX.
  • Pixel PIX includes a capacitor C01, transistors MN02 to MN03, and a light emitting element EL.
  • the transistors MN02 to MN03 are N-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors).
  • the gate of the transistor MN02 is connected to the control line WSL, the drain is connected to the signal line SGL, and the source is connected to the gate of the transistor MN03 and the capacitor C01.
  • One end of the capacitor C01 is connected to the source of the transistor MN02 and the gate of the transistor MN03, and the other end is connected to the source of the transistor MN03 and the anode of the light emitting element EL.
  • the gate of the transistor MN03 is connected to the source of the transistor MN02 and one end of the capacitor C01, the drain is connected to the power supply line VCCP, and the source is connected to the other end of the capacitor C01 and the anode of the light emitting element EL.
  • the light emitting element EL is, for example, an organic EL light emitting element, and has an anode connected to the source of the transistor MN03 and the other end of the capacitor C01, and a cathode connected to the power supply line Vcath.
  • the pixel PIX when the transistor MN02 is turned on, the voltage across the capacitor C01 is set based on the pixel signal supplied from the signal line SGL.
  • Transistor MN03 causes a current corresponding to the voltage across capacitor C01 to flow through light emitting element EL.
  • the light emitting element EL emits light based on the current supplied from the transistor MN03. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • FIG. 13 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes capacitors C11 and C12, transistors MP12 to MP15, and a light emitting element EL.
  • Transistors MP12 to MP15 are P-type MOSFETs.
  • the gate of the transistor MP12 is connected to the control line WSL, the source is connected to the signal line SGL, and the drain is connected to the gate of the transistor MP14 and the capacitor C12.
  • One end of the capacitor C11 is connected to the power supply line VCCP, and the other end is connected to the capacitor C12, the drain of the transistor MP13, and the source of the transistor MP14.
  • One end of the capacitor C12 is connected to the other end of the capacitor C11, the drain of the transistor MP13, and the source of the transistor MP14, and the other end is connected to the drain of the transistor MP12 and the gate of the transistor MP14.
  • the gate of the transistor MP13 is connected to the control line DSL, the source is connected to the power supply line VCCP, and the drain is connected to the source of the transistor MP14, the other end of the capacitor C11, and one end of the capacitor C12.
  • the gate of the transistor MP14 is connected to the drain of the transistor MP12 and the other end of the capacitor C12, the source is connected to the drain of the transistor MP13, the other end of the capacitor C11, and one end of the capacitor C12, and the drain is connected to the anode of the light emitting element EL and the other end of the capacitor C12. Connected to the source of MP15.
  • the gate of the transistor MP15 is connected to the control line AZSL, the source is connected to the drain of the transistor MP14 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the transistor MP12 when the transistor MP12 is turned on, the voltage across the capacitor C12 is set based on the pixel signal supplied from the signal line SGL.
  • Transistor MP13 is turned on and off based on a signal on control line DSL.
  • the transistor MP14 causes a current corresponding to the voltage across the capacitor C12 to flow through the light emitting element EL during the period when the transistor MP13 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP14. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MP15 is turned on and off based on a signal on control line AZSL. During the period when the transistor MP15 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 14 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes a capacitor C21, transistors MN22 to MN25, and a light emitting element EL.
  • Transistors MN22 to MN25 are N-type MOSFETs.
  • the gate of the transistor MN22 is connected to the control line WSL, the drain is connected to the signal line SGL, and the source is connected to the gate of the transistor MN24 and the capacitor C21.
  • One end of the capacitor C21 is connected to the source of the transistor MN22 and the gate of the transistor MN24, and the other end is connected to the source of the transistor MN24, the drain of the transistor MN25, and the anode of the light emitting element EL.
  • the gate of the transistor MN23 is connected to the control line DSL, the drain is connected to the power supply line VCCP, and the source is connected to the drain of the transistor MN24.
  • the gate of the transistor MN24 is connected to the source of the transistor MN22 and one end of the capacitor C21, the drain is connected to the source of the transistor MN23, and the source is connected to the other end of the capacitor C21, the drain of the transistor MN25, and the anode of the light emitting element EL. Ru.
  • the gate of the transistor MN25 is connected to the control line AZSL, the drain is connected to the source of the transistor MN24, the other end of the capacitor C21, and the anode of the light emitting element EL, and the source is connected to the power supply line VSS.
  • the transistor MN22 when the transistor MN22 is turned on, the voltage across the capacitor C21 is set based on the pixel signal supplied from the signal line SGL.
  • the transistor MN23 is turned on and off based on the signal on the control line DSL.
  • the transistor MN24 causes a current corresponding to the voltage across the capacitor C21 to flow through the light emitting element EL during the period when the transistor MN23 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MN24. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MN25 is turned on and off based on a signal on control line AZSL. During the period when the transistor MN25 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 15 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes a capacitor C31, transistors MP32 to MP36, and a light emitting element EL.
  • Transistors MP32 to MP36 are P-type MOSFETs.
  • the gate of the transistor MP32 is connected to the control line WSL, the source is connected to the signal line SGL, and the drain is connected to the gate of the transistor MP33, the drain of the transistor MP34, and the capacitor C31.
  • One end of the capacitor C31 is connected to the power supply line VCCP, and the other end is connected to the drain of the transistor MP32, the gate of the transistor MP33, and the drain of the transistor MP34.
  • the gate of the transistor MP34 is connected to the control line AZSL1, the source is connected to the drain of the transistor MP33 and the source of the transistor MP35, and the drain is connected to the drain of the transistor MP32, the gate of the transistor MP33, and the other end of the capacitor C31.
  • the gate of the transistor MP35 is connected to the control line DSL, the source is connected to the drain of the transistor MP33 and the source of the transistor MP34, and the drain is connected to the source of the transistor MP36 and the anode of the light emitting element EL.
  • the gate of the transistor MP36 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP35 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the transistor MP32 when the transistor MP32 is turned on, the voltage across the capacitor C31 is set based on the pixel signal supplied from the signal line SGL.
  • Transistor MP35 is turned on and off based on a signal on control line DSL.
  • the transistor MP33 causes a current corresponding to the voltage across the capacitor C31 to flow through the light emitting element EL during the period when the transistor MP35 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP33. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MP34 is turned on and off based on the signal on control line AZSL1.
  • Transistor MP36 is turned on and off based on the signal on control line AZSL2.
  • the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 16 is a diagram showing another example of the configuration of the pixel PIX.
  • One end of the capacitor C48 is connected to the signal line SGL1, and the other end is connected to the power supply line VSS.
  • One end of the capacitor C49 is connected to the signal line SGL1, and the other end is connected to the signal line SGL2.
  • the transistor MP49 is a P-type MOSFET, and has a gate connected to the control line WSL2, a source connected to the signal line SGL1, and a drain connected to the signal line SGL2.
  • Pixel PIX includes a capacitor C41, transistors MP42 to MP46, and a light emitting element EL.
  • Transistors MP42 to MP46 are P-type MOSFETs.
  • the gate of the transistor MP42 is connected to the control line WSL1, the source is connected to the signal line SGL2, and the drain is connected to the gate of the transistor MP43 and the capacitor C41.
  • One end of the capacitor C41 is connected to the power supply line VCCP, and the other end is connected to the drain of the transistor MP42 and the gate of the transistor MP43.
  • the gate of the transistor MP43 is connected to the drain of the transistor MP42 and the other end of the capacitor C41, the source is connected to the power supply line VCCP, and the drain is connected to the sources of the transistors MP44 and MP45.
  • the gate of the transistor MP44 is connected to the control line AZSL1, the source is connected to the drain of the transistor MP43 and the source of the transistor MP45, and the drain is connected to the signal line SGL2.
  • the gate of the transistor MP45 is connected to the control line DSL, the source is connected to the drain of the transistor MP43 and the source of the transistor MP44, and the drain is connected to the source of the transistor MP46 and the anode of the light emitting element EL.
  • the gate of the transistor MP46 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP45 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the transistor MP42 when the transistor MP42 is turned on, the voltage across the capacitor C41 is set based on the pixel signal supplied from the signal line SGL1 via the capacitor C49.
  • Transistor MP45 is turned on and off based on a signal on control line DSL.
  • the transistor MP43 causes a current corresponding to the voltage across the capacitor C41 to flow through the light emitting element EL during the period when the transistor MP45 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP43. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MP44 is turned on and off based on the signal on control line AZSL1.
  • Transistor MP46 is turned on and off based on the signal on control line AZSL2.
  • the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 17 is a diagram showing another example of the configuration of the pixel PIX.
  • the plurality of pixels PIX are provided in a matrix in the display area 100, and the display area 100 is provided between the first control section 40 and the second control section 70.
  • the first control section 40 includes transmission gates TG45 and TG46, transistors MP56 and MP57, and a capacitor C61.
  • Transistors MP56 and MP57 are P-type MOSFETs.
  • a pixel signal is supplied to the input end of the transmission gate TG45, and the output end of the transmission gate TG45 is connected to one end of the signal line 14a.
  • the input end of transmission gate TG46 is connected to signal line 14b, and the output end of transmission gate TG46 is connected to power supply line Vorst.
  • One end of the capacitor C61 is connected to the signal line 14a, and the other end is connected to the power supply line VSS1.
  • the gate of the transistor MP56 is connected to the control line, the source is connected to the power supply line Vini, and the drain is connected to the signal line 14b.
  • the gate of the transistor MP57 is connected to the control line, the source is connected to the power supply line Vel, and the drain is connected to the signal line 14b.
  • the second control section 70 includes a transmission gate TG72, a transistor MP73, and a capacitor C82.
  • Transistor MP73 is a P-type MOSFET.
  • the input end of the transmission gate TG72 is connected to the other end of the signal line 14a, and the output end is connected to the drain of the transistor MP73 and one end of the capacitor C82.
  • the gate of transistor MP73 is connected to the control line, the source is connected to power supply line Vref, and the drain is connected to the output terminal of transmission gate MP72 and one end of capacitor C82.
  • One end of the capacitor C82 is connected to the output end of the transmission gate TG72 and the drain of the transistor MP73, and the other end is connected to one end of the signal line 14b.
  • Pixel PIX includes a capacitor C132, transistors MP121 to MP125, and a light emitting element EL.
  • Transistors MP121 to MP125 are P-type MOSFETs.
  • the gate of the transistor MP122 is connected to the control line WSL, the source is connected to the signal line 14b, and the drain is connected to the gate of the transistor MP121 and the capacitor C132.
  • One end of the capacitor C132 is connected to the power supply line Vel, and the other end is connected to the drain of the transistor MP122 and the gate of the transistor MP121.
  • the gate of the transistor MP121 is connected to the drain of the transistor MP122 and the other end of the capacitor C132, the source is connected to the power supply line Vel, and the drain is connected to the sources of the transistors MP123 and MP124.
  • the gate of the transistor MP123 is connected to the control line AZSL, the source is connected to the drain of the transistor MP121 and the source of the transistor MP124, and the drain is connected to the signal line 14b.
  • the gate of the transistor MP124 is connected to the control line, the source is connected to the drain of the transistor MP121 and the source of the transistor MP123, and the drain is connected to the drain of the transistor MP125 and the anode of the light emitting element EL.
  • the gate of the transistor MP125 is connected to the control line AZSL, the source is connected to the power supply line Vorst, and the drain is connected to the drain of the transistor MP124 and the anode of the light emitting element EL.
  • the capacitor C132 is turned on based on the pixel signal supplied via the transmission gate TG45, the signal line 14a, the transmission gate TG72, the capacitor C82, and the signal line 14b.
  • the voltage across is set.
  • Transistor MP124 is turned on and off based on a signal on the control line.
  • the transistor MP121 causes a current corresponding to the voltage across the capacitor C132 to flow through the light emitting element EL during the period when the transistor MP124 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP121. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistors MP123 and MP125 are turned on and off based on the signal on the control line AZSL. During the period when the transistor MP123 is on, the drain of the transistor MP121 and the source of the transistor MP124 are connected to the signal line 14b. During the period in which the transistor MP125 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line Vorst. Further, the transistor MP56 is turned on and off based on the signal on the control line, the transistor MP57 is turned on and off based on the signal on the control line, and the transistor MP73 is turned on and off based on the signal on the control line.
  • the signal line 14b When the transistor MP56 is turned on, the signal line 14b is set to the voltage of the power line Vini, and when the transistor MP57 is turned on, the signal line 14b is set to the voltage of the power line Vel.
  • transistor MP73 When transistor MP73 is turned on, one end of capacitor C82 is initialized by being set to the voltage of power supply line Vref.
  • FIG. 18 is a diagram showing another example of the configuration of the pixel PIX.
  • This pixel PIX includes a capacitor C51, transistors MP52 to MP60, and a light emitting element EL.
  • Transistors MP52 to MP60 are P-type MOSFETs.
  • the gate of the transistor MP52 is connected to the control line WSL, the source is connected to the signal line SGL, and the drain is connected to the drain of the transistor MP53 and the source of the transistor MP54.
  • the gate of the transistor MP53 is connected to the control line DSL, the source is connected to the power supply line VCCP, and the drain is connected to the drain of the transistor MP52 and the source of the transistor MP54.
  • the gate of transistor MP54 is connected to the source of transistor MP55, the drain of transistor MP57, and capacitor C51, the source is connected to the drains of transistors MP52 and MP53, and the drain is connected to the sources of transistors MP58 and MP59.
  • One end of the capacitor C51 is connected to the power supply line VCCP, and the other end is connected to the gate of the transistor MP54, the source of the transistor MP55, and the drain of the transistor MP57.
  • Capacitor C51 may include two capacitors connected in parallel.
  • the gate of the transistor MP55 is connected to the control line AZSL1, the source is connected to the gate of the transistor MP54, the drain of the transistor MP57, and the other end of the capacitor C51, and the drain is connected to the source of the transistor MP56.
  • the gate of transistor MP56 is connected to control line AZSL1, the source is connected to the drain of transistor MP55, and the drain is connected to power supply line VSS.
  • the gate of transistor MP57 is connected to control line WSL, the drain is connected to the gate of transistor MP54, the source of transistor MP55, and the other end of capacitor C51, and the source is connected to the drain of transistor MP58.
  • the gate of transistor MP58 is connected to control line WSL, the drain is connected to the source of transistor MP57, and the source is connected to the drain of transistor MP54 and the source of transistor MP59.
  • the gate of the transistor 59 is connected to the control line DSL, the source is connected to the drain of the transistor MP54 and the source of the transistor MP58, and the drain is connected to the source of the transistor MP60 and the anode of the light emitting element EL.
  • the gate of the transistor MP60 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP59 and the anode of the light emitting element EL, and the drain is connected to the power supply line VSS.
  • the voltage across the capacitor C51 is set based on the pixel signal supplied from the signal line SGL by turning on the transistors MP52, MP54, MP58, and MP57.
  • Transistors MP53 and MP59 are turned on and off based on the signal on the control line DSL.
  • the transistor MP54 causes a current corresponding to the voltage across the capacitor C51 to flow through the light emitting element EL during a period when the transistors MP53 and MP59 are in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP54. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistors MP55 and MP56 are turned on and off based on the signal on the control line AZSL1. During the period when transistors MP55 and MP56 are on, the voltage at the gate of transistor MP54 is initialized by being set to the voltage of power supply line VSS. Transistor MP60 is turned on and off based on the signal on control line AZSL2. During the period when the transistor MP60 is in the on state, the voltage of the anode of the light emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • FIG. 19 is a diagram showing another example of the configuration of the pixel PIX.
  • the signal on the control line WSNL and the signal on the control line WSPL are mutually inverted signals.
  • Pixel PIX includes capacitors C61 and C62, transistors MN63, MP64, MN65 to MN67, and a light emitting element EL.
  • Transistors MN63, MN65 to MN67 are N-type MOSFETs
  • transistor MP64 is a P-type MOSFET.
  • the gate of the transistor MN63 is connected to the control line WSNL, the drain is connected to the signal line SGL and the source of the transistor MP64, and the source is connected to the drain of the transistor MP64, the capacitors C61 and C62, and the gate of the transistor MN65.
  • the gate of the transistor MP64 is connected to the control line WSPL, the source is connected to the signal line SGL and the drain of the transistor MN63, and the drain is connected to the source of the transistor MN63, capacitors C61 and C62, and the gate of the transistor MN65.
  • the capacitor C61 is configured using, for example, a MOM (Metal Oxide Metal) capacitor, and one end is connected to the source of the transistor MN63, the drain of the transistor MP64, the capacitor C62, and the gate of the transistor MN65, and the other end is connected to the power supply line VSS2. be done.
  • the capacitor C61 may be configured using, for example, a MOS capacitor or an MIM (Metal Insulator Metal) capacitor.
  • the capacitor C62 is configured using, for example, a MOS capacitor, and one end is connected to the source of the transistor MN63, the drain of the transistor MP64, one end of the capacitor C61, and the gate of the transistor MN65, and the other end is connected to the power supply line VSS2.
  • the capacitor C62 may be configured using, for example, a MOM capacitor or an MIM capacitor.
  • the gate of the transistor MN65 is connected to the source of the transistor MN63, the drain of the transistor MP64, and one ends of the capacitors C61 and C62, the drain is connected to the power supply line VCCP, and the source is connected to the drains of the transistors MN66 and MN67.
  • the gate of the transistor MN66 is connected to the control line AZL, the drain is connected to the source of the transistor MN65 and the drain of the transistor MN67, and the source is connected to the power supply line VSS1.
  • the gate of the transistor MN67 is connected to the control line DSL, the drain is connected to the source of the transistor MN65 and the drain of the transistor MN66, and the source is connected to the anode of the light emitting element EL.
  • the pixel PIX when at least one of the transistors MN63 and MP64 is turned on, the voltage across the capacitors C61 and C62 is set based on the pixel signal supplied from the signal line SGL. .
  • Transistor MN67 is turned on and off based on a signal on control line DSL.
  • the transistor MN65 causes a current corresponding to the voltage across the capacitors C61 and C62 to flow through the light emitting element EL during the period when the transistor MN67 is in the on state.
  • the light emitting element EL emits light based on the current supplied from the transistor MP65. In this way, the pixel PIX emits light with a brightness according to the pixel signal.
  • Transistor MN66 may be turned on or off based on a signal on control line AZL. Further, the transistor MN66 may function as a resistance element having a resistance value depending on the signal on the control line AZL. In this case, transistor MN65 and transistor MN66 constitute a so-called source follower circuit.
  • FIG. 20 is a diagram showing an example of the appearance of the head mounted display 110.
  • the head-mounted display 110 has, for example, ear hook parts 112 on both sides of a glasses-shaped display part 111 to be worn on the user's head.
  • the techniques related to the above embodiments and the like can be applied to such a head mounted display 110.
  • FIG. 21 is a diagram showing an example of the appearance of another head-mounted display 120.
  • the head-mounted display 120 is a transmissive head-mounted display that includes a main body part 121, an arm part 122, and a lens barrel part 123.
  • This head mounted display 120 is attached to glasses 128.
  • the main body section 121 includes a control board and a display section for controlling the operation of the head mounted display 120.
  • This display section emits image light of a displayed image.
  • the arm portion 122 connects the main body portion 121 and the lens barrel portion 123 and supports the lens barrel portion 123.
  • the lens barrel section 123 projects the image light supplied from the main body section 121 via the arm section 122 toward the user's eyes via the lens 129 of the glasses 128 .
  • the techniques related to the above embodiments and the like can be applied to such a head-mounted display 120.
  • the head mounted display 120 is a so-called light guide plate type head mounted display, but is not limited thereto, and may be, for example, a so-called birdbath type head mounted display.
  • This birdbath type head-mounted display includes, for example, a beam splitter and a partially transparent mirror.
  • the beam splitter outputs light encoded with image information toward a mirror, which reflects the light toward the user's eyes.
  • Both the beam splitter and the partially transparent mirror are partially transparent. This allows light from the surrounding environment to reach the user's eyes.
  • FIG. 22 and 23 are diagrams showing an example of the appearance of the digital still camera 130.
  • FIG. 22 shows a front view
  • FIG. 23 shows a rear view.
  • This digital still camera 130 is a single-lens reflex type camera with interchangeable lenses, and includes a camera body 131, a photographing lens unit 132, a grip 133, a monitor 134, and an electronic viewfinder 135.
  • the imaging lens unit 312 is an exchangeable lens unit, and is provided near the center of the front of the camera body 311 .
  • the grip section 133 is provided on the left side of the front of the camera body section 311, and is designed to be held by the photographer.
  • the monitor 134 is provided on the left side of the rear surface of the camera body 131 from approximately the center.
  • the electronic viewfinder 135 is provided above the monitor 14 on the back side of the camera body section 131. By looking through the electronic viewfinder 135, the photographer can visually recognize the light image of the subject guided from the photographic lens unit 132 and determine the composition.
  • the technology related to the above embodiments and the like can be applied to the electronic viewfinder 135.
  • FIG. 24 is a diagram showing an example of the appearance of the television device 140.
  • the television device 140 has a video display screen section 141 that includes a front panel 142 and a filter glass 143.
  • the techniques related to the above embodiments and the like can be applied to this video display screen section 141.
  • FIG. 25 is a diagram showing an example of the appearance of the smartphone 150.
  • the smartphone 150 includes a display section 151 that displays various information, and an operation section 152 that includes buttons and the like that accept operation inputs from the user.
  • the technology according to the embodiments described above can be applied to this display section 151.
  • FIGS. 26 and 27 are diagrams showing an example of a configuration of a vehicle to which the technology of the present disclosure is applied.
  • FIG. 26 shows an example of the interior of the vehicle as seen from the rear of the vehicle
  • FIG. 27 shows an example of the interior of the vehicle as seen from the left rear of the vehicle.
  • the vehicle in FIGS. 26 and 27 includes a center display 201, a console display 202, a head-up display 203, a digital rear mirror 204, a steering wheel display 205, and a rear entertainment display 106.
  • the center display 201 is arranged on the dashboard 261 at a location facing the driver's seat 262 and the passenger seat 263.
  • Center display 201 can display information detected by various sensors.
  • the center display 201 displays images taken by an image sensor, distance images to obstacles in front of the vehicle and on the sides measured by a ToF sensor, body temperature of the occupant detected by an infrared sensor, etc. can be displayed.
  • the center display 201 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • the safety-related information is based on sensor detection results, such as detection of falling asleep, detection of looking away, detection of mischief by children in the same vehicle, presence or absence of seatbelts, and detection of occupants being left behind.
  • the operation-related information is information on gestures related to the occupant's operations, which are detected using a sensor.
  • the gesture may include the operation of various equipment in the vehicle, and includes, for example, the operation of an air conditioner, a navigation device, an AV (Audio/Visual) device, a lighting device, and the like.
  • the life log includes life logs of all crew members. For example, a life log includes a record of each occupant's actions.
  • the health-related information includes information about the occupant's body temperature detected using a temperature sensor and the occupant's health condition estimated based on the detected body temperature.
  • information on the occupant's health condition may be estimated based on the occupant's face imaged by an image sensor.
  • information regarding the health condition of the occupant may be estimated based on the occupant's response obtained by having a conversation with the occupant using an automated voice.
  • Authentication/identification related information includes information such as a keyless entry function that performs facial recognition using a sensor, and a function that automatically adjusts seat height and position using facial recognition.
  • the entertainment-related information includes information on the operation of the AV device by the occupant detected by the sensor, information on content to be displayed suitable for the occupant detected and recognized by the sensor, and the like.
  • the console display 202 can be used, for example, to display life log information.
  • Console display 202 is arranged near shift lever 265 on center console 264 between driver's seat 262 and passenger seat 263.
  • Console display 202 can also display information sensed by various sensors. Further, the console display 202 may display an image around the vehicle captured by an image sensor, or may display a distance image to an obstacle around the vehicle.
  • the head-up display 203 is virtually displayed behind the windshield 266 in front of the driver's seat 262.
  • the head-up display 203 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information. Since the head-up display 203 is often placed virtually in front of the driver's seat 262, it is difficult to display information directly related to vehicle operation, such as vehicle speed, remaining fuel level, and remaining battery level. suitable for
  • the digital rear mirror 204 can not only display the rear of the vehicle but also display the state of the occupants in the rear seats, so it can be used, for example, to display life log information of the occupants in the rear seats.
  • the steering wheel display 205 is placed near the center of the steering wheel 267 of the vehicle.
  • Steering wheel display 205 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • life log information such as the driver's body temperature, and information regarding the operation of AV equipment, air conditioning equipment, etc. There is.
  • the rear entertainment display 206 is attached to the back side of the driver's seat 262 and passenger seat 263, and is for viewing by passengers in the rear seats.
  • Rear entertainment display 206 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • the rear entertainment display 206 since the rear entertainment display 206 is located in front of the rear seat occupant, information relevant to the rear seat occupant is displayed.
  • the rear entertainment display 206 may display information regarding the operation of the AV device or air conditioning equipment, or may display the results of measuring the body temperature of the passenger in the rear seat using a temperature sensor.
  • the technology according to the above embodiments can be applied to the center display 201, console display 202, head-up display 203, digital rear mirror 204, steering wheel display 205, and rear entertainment display 206.
  • a voltage generation circuit a plurality of pixels, each of which emits light with a brightness corresponding to a grayscale voltage obtained from the voltage generated by the voltage generation circuit; Equipped with The generated voltage is lamp voltage and a non-lamp voltage including a voltage outside the voltage range of the lamp voltage; including; The non-ramp voltage includes a voltage corresponding to a gray scale voltage that minimizes the brightness of the pixel. Display device.
  • the non-ramp voltage is a voltage corresponding to a gray scale voltage that minimizes the brightness of the pixel,
  • the lamp voltage varies linearly between a voltage corresponding to a gradation voltage that makes the brightness of the pixel the second lowest and a voltage corresponding to a gradation voltage that makes the brightness of the pixel the highest.
  • (3) The voltage generation circuit generates the non-ramp voltage at a time outside the lamp voltage generation period.
  • (4) comprising an H-DRV that controls the gradation voltage of each of the plurality of pixels by holding the generated voltage at an arbitrary time;
  • the display device according to (3) comprising an H-DRV that controls the gradation voltage of each of the plurality of pixels by holding the generated voltage at an arbitrary time; The display device according to (3).
  • the voltage generation circuit generates the non-ramp voltage at a time spaced apart on the time axis from the generation period of the lamp voltage.
  • the length of the separation time is greater than or equal to the delay time of controlling the gray scale voltage of the pixel furthest from the H-DRV with respect to the gray scale voltage control of the pixel closest to the H-DRV among the plurality of pixels. be, The display device according to (5).
  • the voltage generation circuit continues to generate the non-ramp voltage for a certain period of time; The display device according to any one of (3) to (6).
  • the display device a grayscale voltage obtained from the lamp voltage and a grayscale voltage obtained from the non-ramp voltage are supplied to the pixel through different routes.
  • the display device (1) or (2).
  • the voltage generation circuit is a first buffer circuit that outputs the lamp voltage; a second buffer circuit that outputs the non-ramp voltage; including, The display device according to (8).
  • (10) a plurality of switches, each connected between a corresponding pixel and the first buffer circuit; a plurality of switches, each connected between a corresponding pixel and the second buffer circuit; including, The display device according to (9).
  • Display system 2 Display device 21 Pixel array section 22 V-DRV 23 H-DRV 231 Voltage generation circuit 231-1 Voltage generation circuit 231-2 Voltage generation circuit 232 Selector 233 Counter 24 Signal processing section 241 Gamma voltage generation circuit 25 Voltage generation circuit 3 Display controller 31 VLOGIC section 32 HLOGIC section 4 Timing controller 41 Clock generator 42 Timing generator 43 Image processing section 5 Data input I/F section 51 Image I/F section 52 Data S/P section 53 Clock control section 54 H/V synchronization section 91 Light emitting element 92 Transistor 93 Transistor 94 Transistor 95 Capacitor 96 Capacitor DL Control line DS Control signal SG Gradation voltage SL Signal line SW Switch SW2 Switch VG Generated voltage VG0 Voltage VG1 Voltage VGMAX Voltage VN Non-lamp voltage VR Lamp voltage WL Control line WS Control signal

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Abstract

表示装置は、電圧生成回路と、それぞれが、電圧生成回路の生成電圧から得られる階調電圧に応じた輝度で発光する複数の画素と、を備え、生成電圧は、ランプ電圧と、ランプ電圧の電圧範囲外の電圧を含む非ランプ電圧と、を含み、非ランプ電圧は、画素の輝度を最も低くする階調電圧に相当する電圧を含む。

Description

表示装置
　本開示は、表示装置に関する。
　例えば特許文献１に開示されるように、表示装置の画素の階調信号をランプ（ＲＡＭＰ）電圧から得る技術が知られている。
特開２０２１－１１７３６９号公報
　階調分解能等の階調特性を向上することは、重要な課題の１つである。一案として、低階調電圧を高階調電圧に近づけることが考えられる。同じ電圧範囲のランプ電圧からより多くの階調電圧を得ることができるので、階調特性は向上する。ただし、コントラストが低下する。
　本開示の一側面は、階調特性の向上及びコントラストの低下の抑制を両立する。
　本開示の一側面に表示装置は、電圧生成回路と、それぞれが、電圧生成回路の生成電圧から得られる階調電圧に応じた輝度で発光する複数の画素と、を備え、生成電圧は、ランプ電圧と、ランプ電圧の電圧範囲外の電圧を含む非ランプ電圧と、を含み、非ランプ電圧は、画素の輝度を最も低くする階調電圧に相当する電圧を含む。
実施形態に係る表示装置を含む表示システムの概略構成の例を示す図である。 画素構成の例を示す図である。 Ｈ－ＤＲＶ及び信号処理部の概略構成の例を示す図である。 生成電圧の例を示す図である。 比較例を示す図である。 階調特性を説明するための図である。 ランプ電圧及び非ランプ電圧の組合せの例を示す図である。 ランプ電圧及び非ランプ電圧の組合せの例を示す図である。 ランプ電圧及び非ランプ電圧の組合せの例を示す図である。 ランプ電圧及び非ランプ電圧の組合せの例を示す図である。 Ｈ－ＤＲＶ及び信号処理部の変形例を示す図である。 画素ＰＩＸの一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 画素ＰＩＸの他の一構成例を示す図である。 ヘッドマウントディスプレイ１１０の外観の一例を示す図である。 他のヘッドマウントディスプレイ１２０の外観の一例を示す図である。 デジタルスチルカメラ１３０の外観の一例を示す図である。 デジタルスチルカメラ１３０の外観の一例を示す図である。 テレビジョン装置１４０の外観の一例を示す図である。 スマートフォン１５０の外観の一例を示す図である。 本開示の技術が適用された車両の一構成例を示す図である。 本開示の技術が適用された車両の一構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。
　以下に示す項目順序に従って本開示を説明する。
　　０．序
　　１．実施形態
　　２．変形例
　　３．効果の例
　　４．画素回路の例
　　５．ユースケースの例
０．序
　画素の階調電圧の生成にランプ電圧を用いることで、抵抗分圧等を用いる場合よりも、回路規模、消費電力の抑制等のメリットが得られる。例えば２．２乗のガンマ補正が行われること等から知られるように、ランプ電圧の変化の態様と、輝度の変化の態様とは、互いに異なる。とくに低い階調では、輝度のわずかな変化がランプ電圧の大きな変化を必要とするので、ランプ電圧の電圧範囲の少なくない部分が低い階調に割り当てられることになる。結果として、高い階調に割り当てることのできるランプ電圧の電圧範囲が少なくなり、階調特性が低下する。
　一案として、最も低い輝度（例えば黒輝度）に対応する階調電圧を、最も高い輝度に対応する階調電圧に近づけることが考えられる。同じ電圧範囲のランプ電圧からより多くの階調電圧を得ることができるので、その分、階調特性が向上する。ただし、コントラストが低下する。開示される技術によれば、階調特性の向上及びコントラスト低下の抑制を両立することができる。
１．実施形態
　図１は、実施形態に係る表示装置を含む表示システムの概略構成の例を示す図である。表示システム１は、表示装置２と、ディスプレイコントローラ３と、タイミングコントローラ４と、データ入力Ｉ／Ｆ部５とを含む。なお、ディスプレイコントローラ３、タイミングコントローラ４及びデータ入力Ｉ／Ｆ部５の一部又は全部が表示装置２に含まれていてもよい。
　表示装置２は、映像信号に基づく映像を表示する。表示装置２は、画素アレイ部２１と、Ｖ－ＤＲＶ２２と、Ｈ－ＤＲＶ２３と、信号処理部２４とを含む。
　画素アレイ部２１は、複数の画素２１１を含む。複数の画素２１１は、水平方向及び垂直方向にアレイ状に配置される。水平方向及び垂直方向は、表示面における横方向及び縦方向の意味に解されてよい。
　複数の画素２１１のそれぞれは、階調電圧ＳＧに応じた輝度で発光する。画素２１１は、例えば、発光素子及び周辺回路を含んで構成される。発光素子の例は、ＯＬＥＤ（Organic　Light　Emitting　Diode）等である。周辺回路の要素の例は、トランジスタ、キャパシタ（コンデンサ）等である。なお、画素２１１が発光素子だけでなく周辺回路を含むので、画素２１１は画素回路と呼ぶこともできる。矛盾の無い範囲で、画素及び画素回路は互いに読み替えられてよい。
　Ｖ－ＤＲＶ２２は、水平方向の表示ラインに対応する画素２１１を走査して駆動する垂直ドライバである。Ｖ－ＤＲＶ２２は、複数の制御線を介して、画素アレイ部２１に接続される。例えば、１つの制御線は、水平方向に並ぶ画素２１１それぞれに接続される。Ｖ－ＤＲＶ２２は、制御線を選択し、対応する画素２１１に制御信号を供給することにより、画素２１１の発光及び非発光を制御する。
　Ｈ－ＤＲＶ２３は、垂直方向の表示ラインに対応する画素２１１を選択して駆動する水平ドライバである。Ｈ－ＤＲＶ２３は、複数の信号線ＳＬを介して、画素アレイ部２１に接続される。例えば、１つの信号線ＳＬは、垂直方向に並ぶ画素２１１それぞれに接続される。Ｈ－ＤＲＶ２３は、信号線ＳＬを選択し、複数の画素２１１それぞれに階調電圧ＳＧを供給する。これにより、各画素２１１の輝度が制御される（階調制御）。
　信号処理部２４は、映像信号を処理する。処理の一例は、ガンマ補正である。信号処理部２４を含めた表示装置２のさらなる詳細は後述する。
　ディスプレイコントローラ３は、ＶＬＯＧＩＣ部３１と、ＨＬＯＧＩＣ部３２とを含む。ＶＬＯＧＩＣ部３１は、表示装置２のＶ－ＤＲＶ２２の動作タイミングを規定する信号を、Ｖ－ＤＲＶ２２に供給する。Ｖ－ＤＲＶ２２は、ＶＬＯＧＩＣ部３１からの信号に基づいて、画素２１１を選択したり駆動したりする。ＨＬＯＧＩＣ部３２は、映像信号を、Ｈ－ＤＲＶ２３や信号処理部２４に供給する。
　タイミングコントローラ４は、クロック生成器４１と、タイミング生成器４２と、画像処理部４３とを含む。クロック生成器４１は、垂直同期クロック及び水平同期クロックを生成し、ディスプレイコントローラ３に供給する。タイミング生成器４２は、ディスプレイコントローラ３の動作タイミングを規定する信号を生成し、ディスプレイコントローラ３に供給する。画像処理部４３は、データ入力Ｉ／Ｆ部５に入力された映像信号に対して、種々の画像処理を施す。画像処理を行った後の映像信号は、ディスプレイコントローラ３のＨＬＯＧＩＣ部３２に供給される。
　データ入力Ｉ／Ｆ部５は、画像Ｉ／Ｆ部５１と、データＳ／Ｐ部５２と、クロック制御部５３と、Ｈ／Ｖ同期部５４とを含む。画像Ｉ／Ｆ部５１は、外部からの映像信号を受信する。映像信号は、シリアルのディジタルデータである。データＳ／Ｐ部５２は、映像信号をパラレルデータに変換した後、タイミングコントローラ４の画像処理部４３に送信する。クロック制御部５３は、表示装置２の表示周波数に適合するクロックを生成し、タイミングコントローラ４のクロック生成器４１に送信する。Ｈ／Ｖ同期部５４は、表示装置２の水平同期タイミング及び垂直同期タイミングを規定する信号を生成し、タイミングコントローラ４のタイミング生成器４２に送信する。
　表示装置２についてさらに説明する。先にも述べたように、画素アレイ部２１の複数の画素２１１それぞれは、階調電圧ＳＧに応じた輝度で発光する。種々の公知の画素構成が採用されてよい。一例について、図２を参照して説明する。
　図２は、画素構成の例を示す図である。１つの画素２１１の回路構成、並びに、Ｖ－ＤＲＶ２２及びＨ－ＤＲＶ２３との接続構成が示される。Ｖ－ＤＲＶ２２から画素２１１に延びる制御線として、制御線ＷＬ及び制御線ＤＬが例示される。制御線ＷＬを介して、画素２１１を走査するための制御信号ＷＳが供給される。制御線ＤＬを介して、画素２１１の発光及び非発光を制御するための制御信号ＤＳが供給される。また、Ｈ－ＤＲＶ２３から画素２１１に延びる信号線ＳＬを介して、階調電圧ＳＧが供給される。
　画素２１１は、発光素子９１と、トランジスタ９２と、トランジスタ９３と、トランジスタ９４と、キャパシタ９５と、キャパシタ９６とを含む。例示されるトランジスタ９２～トランジスタ９４は、それぞれのバックゲートに電源電圧が印加されたＰＭＯＳトランジスタである。
　トランジスタ９３は、Ｈ－ＤＲＶ２３からの階調電圧ＳＧをサンプリングする。トランジスタ９４は、電源電圧Ｖｃｃの電源ノードとトランジスタ９２のソース電極との間に接続され、制御信号ＤＳに基づいて、発光素子９１の発光及び非発光を制御する。
　キャパシタ９５は、トランジスタ９２のゲート電極とソース電極との間に接続され、トランジスタ９３によってサンプリングされた階調電圧ＳＧを保持する。トランジスタ９２は、キャパシタ９５が保持する階調電圧ＳＧに応じた駆動電流を発光素子９１に流すことによって発光素子９１を駆動する。キャパシタ９６は、トランジスタ９２のソース電極と、固定電位のノード、例えば、電源電圧Ｖｃｃの電源ノードとの間に接続されている。キャパシタ９６は、階調電圧ＳＧを書き込んだときにトランジスタ９２のソース電位が変動するのを抑制するとともに、トランジスタ９２のゲート・ソース間電圧をトランジスタ９２の閾値電圧に合わせる。
　例えば上記のような構成を備えることで、画素２１１は、階調電圧ＳＧに応じた輝度で発光する。上記の画素構成は一例に過ぎず、また、他の構成のいくつかの例は後に図１２～図１９を参照して説明する。
　複数の画素２１１それぞれの階調電圧ＳＧは、Ｈ－ＤＲＶ２３及び信号処理部２４によって制御される。図３を参照して説明する。
　図３は、Ｈ－ＤＲＶ及び信号処理部の概略構成の例を示す図である。Ｈ－ＤＲＶ２３の構成要素として、バッファ回路２３１、セレクタ２３２及びカウンタ２３３が例示される。信号処理部２４の構成要素として、ガンマ電圧生成回路２４１が例示される。バッファ回路２３１及びガンマ電圧生成回路２４１をまとめて、電圧生成回路２５とも称し図示する。
　電圧生成回路２５のガンマ電圧生成回路２４１は、ガンマ補正後の、いくつかの階調に対応する電圧を生成する。この例では、ガンマ電圧生成回路２４１は、電圧ＶＧ０、電圧ＶＧＭＡＸ及び電圧ＶＧ１を生成する。電圧ＶＧ０は、画素２１１の輝度を最も低くする階調電圧（０階調電圧）に相当する。電圧ＶＧＭＡＸは、画素２１１の輝度を最も高くする階調電圧（ＭＡＸ階調電圧）に相当する。電圧ＶＧ１は、画素２１１の輝度を、最も低い輝度よりも１段階だけ高くする階調電圧（１階調電圧）に相当する。
　電圧生成回路２５のバッファ回路２３１は、ガンマ電圧生成回路２４１からの電圧に基づいて（例えばその電圧を参照して）、階調電圧ＳＧを得るための電圧を生成して出力する。バッファ回路２３１が生成する電圧を、電圧生成回路２５の生成電圧ＶＧと称し図示する。生成電圧ＶＧについて、図４も参照して説明する。
　図４は、生成電圧の例を示す図である。グラフの横軸は時刻を示し、グラフの縦軸は生成電圧ＶＧの大きさを示す。生成電圧ＶＧは、ランプ電圧ＶＲと、非ランプ電圧ＶＮとを含む。この例では、ランプ電圧ＶＲの生成期間外の時刻に、非ランプ電圧ＶＮが生成される。
　ランプ電圧ＶＲは、時刻の経過とともに、電圧ＶＧ１と電圧ＶＧＭＡＸとの間で直線的に変化する。この例では、ランプ電圧ＶＲは、時刻ｔ３～時刻ｔ４において生成され、その間、電圧ＶＧ１～電圧ＶＧＭＡＸまで直線的に低下する。
　非ランプ電圧ＶＮは、ランプ電圧ＶＲの電圧範囲外の電圧を含む。より具体的に、非ランプ電圧ＶＮは、電圧ＶＧ０を含み、この例では非ランプ電圧ＶＮ＝電圧ＶＧ０である。非ランプ電圧ＶＮは、時刻ｔ１～時刻ｔ２において生成される。すなわち、時刻ｔ１～時刻ｔ２の一定期間、非ランプ電圧ＶＮ（＝電圧ＶＧ０）が生成され続ける。
　図４に示される例では、時刻ｔ２と時刻ｔ３との間に、一定のインターバルが与えられる。非ランプ電圧ＶＮは、ランプ電圧ＶＲの生成期間から時間軸上で離間した時刻に生成される。この離間の時間の長さは、複数の画素２１１のうち、Ｈ－ＤＲＶ２３に最も近い画素２１１の階調電圧ＳＧの制御に対するＨ－ＤＲＶ２３から最も遠い画素２１１の階調電圧ＳＧの制御の遅延時間以上であってよい。
　図３に戻り、例えば上記のようなランプ電圧ＶＲ及び非ランプ電圧ＶＮを含む生成電圧ＶＧから、複数の画素２１１それぞれの階調電圧ＳＧが得られる。Ｈ－ＤＲＶ２３は、電圧生成回路２５の生成電圧ＶＧを用いて、複数の画素２１１それぞれに階調電圧ＳＧを供給する。より具体的に、Ｈ－ＤＲＶ２３のセレクタ２３２及びカウンタ２３３が、電圧生成回路２５の生成電圧ＶＧの任意時刻での電圧を保持することにより、複数の画素２１１それぞれの階調電圧ＳＧを制御する。
　セレクタ２３２は、複数の信号線ＳＬに対応する複数のスイッチＳＷを含む。複数のスイッチＳＷそれぞれは、対応する信号線ＳＬ、すなわち対応する画素２１１と、バッファ回路２３１との間に接続される。各スイッチＳＷのオンオフのタイミングは、カウンタ２３３によって個別に制御される。この例では、カウンタ２３３のカウント結果に基づくＰＷＭ（Pulse　Width　Modulation）を介して、各スイッチＳＷのオンオフが制御される。
　先に説明した図４の生成電圧ＶＧを例に挙げて説明すると、時刻ｔ１よりも前の時点では、セレクタ２３２の各スイッチＳＷはいずれもＯＮ（導通状態）であり、各画素２１１の階調電圧ＳＧはいずれも電圧生成回路２５の生成電圧ＶＧと同じ電圧である。その後、任意の時刻に任意のスイッチＳＷがオンからオフに切り替えられ、対応する画素２１１の階調電圧ＳＧが、スイッチＳＷがオフになった時刻での生成電圧ＶＧに保持される。各スイッチＳＷをオフにするタイミングが、カウンタ２３３のカウント値に基づいて制御される。
　具体的に、階調電圧ＳＧを電圧ＶＧ１～電圧ＶＧＭＡＸのいずれかに制御する場合は、ランプ電圧ＶＲが生成される時刻ｔ３～時刻ｔ４の間の任意の時刻に、対応するスイッチＳＷがオフになる（ＲＡＭＰＤＡＣ制御）。一方で、階調電圧ＳＧを電圧ＶＧ０に制御する場合は、非ランプ電圧ＶＮが生成される時刻ｔ１～時刻ｔ２の間の任意の時刻、例えば時刻ｔ１及び時刻ｔ２の中間時刻に、対応するスイッチＳＷがオフになる。なお、時刻ｔ１～時刻ｔ２の一定期間にわたって非ランプ電圧ＶＮが生成され続ける分だけ、スイッチＳＷをオフにするタイミングに幅が与えられ、非ランプ電圧ＶＮ（例えば電圧ＶＧ０）に相当する階調電圧ＳＧが得られ易くなる。
　例えば以上のようにして、電圧生成回路２５の生成電圧ＶＧを用いて、複数の画素２１１それぞれの階調電圧ＳＧが制御される。本実施形態では、電圧ＶＧ０を除く電圧ＶＧ１～電圧ＶＧＭＡＸに、ランプ電圧ＶＲの電圧範囲が例えば等分割で割り当てられる。これにより、電圧ＶＧ０～電圧ＶＧＭＡＸにランプ電圧ＶＲの電圧範囲を割り当てる場合よりも、階調分解能を向上させることができる。階調電圧ＳＧに相当する電圧ＶＧ１～電圧ＶＧＭＡＸをシンプルに線形且つ等分割することで、処理に要する消費電力や設計コストを抑制することもできる。
　また、０階調電圧に相当する電圧ＶＧ０を含む非ランプ電圧ＶＮが、ランプ電圧ＶＲとは別に生成されるので、画素２１１の輝度を最も低くする階調電圧ＳＧを確実に得ることができる。これにより、コントラストの低下を抑制することができる。
　従って、階調特性の向上及びコントラストの低下の抑制を両立することが可能になる。
　なお、仮に、ランプ電圧だけを用いて同様の制御を行うと、次のような問題も生じ得る。すなわち、垂直方向の同じ表示ラインに対応する各画素２１１は、Ｈ－ＤＲＶ２３からの距離が互いに異なる。それらの画素２１１どうしの間で、階調電圧ＶＧの制御の遅延が生じる。最長の遅延は、Ｈ－ＤＲＶ２３に最も近い画素２１１の階調電圧ＳＧの制御に対する、Ｈ－ＤＲＶ２３から最も遠い画素２１１の階調電圧ＳＧの制御の遅延である。遅延に起因して、画素２１１どうしの間で、階調電圧ＳＧを電圧ＶＧ０に制御しようとした際の実際の電圧レベルに違いが生じる。図５を参照して説明する。
　図５は、比較例を示す図である。グラフ線Ｎｅａｒは、Ｈ－ＤＲＶ２３に最も近い画素２１１の階調電圧ＳＧを示す。グラフ線Ｆａｒは、Ｈ－ＤＲＶ２３から最も遠い画素２１１の階調電圧ＳＧを示す。比較例のランプ電圧を、ランプ電圧ＶＲＥと称し図示する。この例では、ランプ電圧ＶＲＥは、電圧ＶＧＭＡＸ～電圧ＶＧ０まで直線的に上昇する。理解されるように、グラフ線Ｆａｒで示される電圧変化は、グラフ線Ｎｅａｒで示される電圧変化よりも遅れる。
　時刻ｔＥでのランプ電圧ＶＲＥが、画素２１１の輝度を最も低くする階調電圧ＳＧとして保持される。グラフ線Ｎｅａｒで示されるように、Ｈ－ＤＲＶ２３に最も近い画素２１１の階調電圧ＳＧは、電圧ＶＧ０と同じである。一方で、グラフ線Ｆａｒで示されるように、Ｈ－ＤＲＶ２３から最も遠い画素２１１の階調電圧ＳＧは、電圧ＶＧ０よりも電圧ＶＧＭＡＸ側にずれている。この画素２１１は、最も低い輝度よりも高い輝度で発光する。結果として、一部の画素２１１におけるコントラストが低下する。
　これに対し、本実施形態では、ランプ電圧ＶＲとは別に生成された非ランプ電圧ＶＮを用いて、画素２１１の階調電圧ＳＧが電圧ＶＧ０に制御される。上述の遅延の影響を受けないタイミングで非ランプ電圧ＶＮを用いることで、いずれの画素２１１の階調電圧ＳＧも、確実に電圧ＶＧ０に制御することができる。これにより、Ｈ－ＤＲＶ２３から離れた画素２１１の部分で生じ得るコントラストの低下を抑制することができる。
　階調特性の向上に関してさらに述べる。とくに、画素２１１の輝度を最も低くする階調電圧ＳＧに相当する電圧ＶＧ０を、ランプ電圧ＶＲの電圧範囲から外し、電圧ＶＧに含めることが有効である。図６も参照して説明する。
　図６は、階調特性を説明するための図である。グラフの横軸は電圧を示し、グラフの縦軸は輝度（ログスケール）を示す。理解されるように、電圧ＶＧ０は、電圧ＶＧ１～電圧ＶＧＭＡＸから大きく離れている。この電圧ＶＧ０をランプ電圧ＶＲの電圧範囲から外すだけで、階調特性を大幅に向上させることができる。一例として、電圧ＶＧ０～電圧ＶＧＭＡＸが１０２４段階の電圧である場合、電圧ＶＧ０～電圧ＶＧＭＡＸの電圧範囲に占める電圧ＶＧ０～電圧ＶＧ１の電圧範囲の割合は、約２０％にもなる。ランプ電圧ＶＲの電圧範囲から電圧ＶＧ０を外し、電圧ＶＧ１～電圧ＶＧＭＡＸに割り当てることで、階調の分解能を約１．２５倍に向上させることができる。
２．変形例
　開示される技術は、上記の実施形態に限定されない。非ランプ電圧ＶＮは、電圧ＶＧ０だけでなく、それよりも高い階調の電圧、例えば電圧ＶＧ１等も含んでもよい。一般化して説明すると、Ｎを１以上の整数とした場合、非ランプ電圧ＶＮは、電圧ＶＧ０～電圧ＶＧＮを含み、ランプ電圧ＶＲは、電圧ＶＧＮ＋１～電圧ＶＧＭＡＸを含んでよい。矛盾の無い範囲において、電圧ＶＧ１及び電圧ＶＧＮは、適宜読み替えられてよい。
　一実施形態において、ランプ電圧ＶＲは、時間の経過とともに電圧が直線的に上昇する電圧であってもよい。また、非ランプ電圧ＶＮは、ランプ電圧ＶＲの生成時刻よりも後の時刻に生成されてもよい。さまざまなランプ電圧ＶＲ及び非ランプ電圧ＶＮの組合せが可能である。いくつかの具体例について、図７～図１０を参照して説明する。
　図７～図１０は、ランプ電圧及び非ランプ電圧の組合せの例を示す図である。
　図７に示される例では、時刻ｔ１１～時刻ｔ１２において、ランプ電圧ＶＲが生成される。このランプ電圧ＶＲは、電圧ＶＧ１～電圧ＶＧＭＡＸまで直線的に低下する。時刻ｔ１３からの一定期間において、非ランプ電圧ＶＮが生成される。一定期間の長さは、例えば先に説明した図４の時刻ｔ１～時刻ｔ２の期間の長さと同じであってよい。
　図８に示される例では、時刻ｔ２１～時刻ｔ２２において、ランプ電圧ＶＲが生成される。このランプ電圧ＶＲは、電圧ＶＧＭＡＸ～電圧ＶＧ１まで直線的に上昇する。時刻ｔ２３からの一定期間において、非ランプ電圧ＶＮが生成される。
　図９に示される例では、時刻ｔ３１～時刻ｔ３２の一定期間において、非ランプ電圧ＶＮが生成される。時刻ｔ３３～時刻ｔ３４において、ランプ電圧ＶＲが生成される。このランプ電圧ＶＲは、電圧ＶＧ１０２３～電圧ＶＧ１まで直線的に上昇する。
　図１０に示される例では、時刻ｔ４１において、非ランプ電圧ＶＮが生成される。時刻ｔ４２～時刻ｔ４３において、ランプ電圧ＶＲが生成される。このランプ電圧ＶＲは、電圧ＶＧ１～電圧ＶＧＭＡＸまで直線的に低下する。
　例えば上記のようなさまざまなランプ電圧ＶＲ及び非ランプ電圧ＶＮを含む電圧ＶＧが、電圧生成回路２５によって生成されてよい。
　一実施形態において、ランプ電圧ＶＲから得られる階調電圧ＳＧと、生成電圧ＶＧから得られる階調電圧ＳＧとは、互いに異なる経路を介して画素２１１に供給されてよい。そのような表示装置２の構成の一例について、図１１を参照して説明する。
　図１１は、Ｈ－ＤＲＶ及び信号処理部の変形例を示す図である。電圧生成回路２５（より具体的にはＨ－ＤＲＶ２３）は、２つのバッファ回路２３１を含む。第１のバッファ回路２３１を、バッファ回路２３１－１と称し図する。第２のバッファ回路２３１を、バッファ回路２３１－２と称し図示する。
　電圧生成回路２５のガンマ電圧生成回路２４１によって生成された電圧ＶＧ０、電圧ＶＧＭＡＸ及び電圧ＶＧ１のうち、電圧ＶＧ１及び電圧ＶＧＭＡＸは、バッファ回路２３１－１に供給される。バッファ回路２３１－１は、電圧ＶＧ１と電圧ＶＧＭＡＸとの間で直線的に変化するランプ電圧ＶＲを生成して出力する。ガンマ電圧生成回路２４１によって生成された電圧ＶＧ０は、バッファ回路２３１－２に供給される。バッファ回路２３１－２は、電圧ＶＧ０を含む非ランプ電圧ＶＮを生成して出力する。
　先に説明した信号処理部２４のセレクタ２３２の複数のスイッチＳＷそれぞれは、対応する信号線ＳＬ、すなわち対応する画素２１１と、バッファ回路２３１－１との間に接続される。
　セレクタ２３２は、複数の信号線ＳＬに対応する複数のスイッチＳＷ２も含む。複数のスイッチＳＷ２それぞれは、対応する信号線ＳＬ、すなわち対応する画素２１１と、バッファ回路２３１－２との間に接続される。各スイッチＳＷ２のオンオフは、個別に制御される。この制御はカウンタ２３３によって行われてもよいし、他の図示しない制御回路等によって行われてもよい。
　ランプ電圧ＶＲを用いて画素２１１の階調電圧ＳＧを制御する場合は、その画素２１１に対応するスイッチＳＷがオンになりスイッチＳＷ２がオフになるように、それらのスイッチＳＷ及びスイッチＳＷ２が制御される。ランプ電圧ＶＲから得られる階調電圧ＳＧは、スイッチＳＷを含む経路を介して画素２１１に供給される。
　非ランプ電圧ＶＮを用いて画素２１１の階調電圧ＳＧを制御する場合は、その画素２１１に対応するスイッチＳＷがオフになりスイッチＳＷ２がオンになるように、それらのスイッチＳＷ及びスイッチＳＷ２が制御される。非ランプ電圧ＶＮから得られる階調電圧ＳＧは、スイッチＳＷ２を含む経路を介して画素２１１に供給される。
　例えば上記の構成により、ランプ電圧ＶＲから得られる階調電圧ＳＧと、生成電圧ＶＧから得られる階調電圧ＳＧとを、互いに異なる経路を介して画素２１１に供給することができる。
３．効果の例
　以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、表示装置２である。図１～図４及び図７～図１１等を参照して説明したように、表示装置２は、電圧生成回路２５と、複数の画素２１１と、を備える。複数の画素２１１それぞれは、電圧生成回路２５の生成電圧ＶＧから得られる階調電圧ＳＧに応じた輝度で発光する。生成電圧ＶＧは、ランプ電圧ＶＲと、ランプ電圧ＶＲの電圧範囲外の電圧を含む非ランプ電圧ＶＮと、を含む。非ランプ電圧ＶＮは、画素２１１の輝度を最も低くする階調電圧ＳＧに相当する電圧ＶＧ０を含む。
　上記の表示装置２によれば、電圧ＶＧ０を除く電圧にランプ電圧ＶＲの電圧範囲を割り当てることができるので、電圧ＶＧ０を含む電圧にランプ電圧ＶＲの電圧範囲を割り当てる場合よりも、階調特性を向上させることができる。また、電圧ＶＧ０を含む非ランプ電圧ＶＮが、ランプ電圧ＶＲとは別に生成されるので、画素２１１の輝度を最も低くする階調電圧ＳＧを確実に得ることができる。これにより、コントラストの低下を抑制することができる。従って、階調特性の向上及びコントラストの低下の抑制を両立することが可能になる。
　図４及び図７～図１０等を参照して説明したように、非ランプ電圧ＶＮは、画素２１１の輝度を最も低くする階調電圧ＳＧに相当する電圧ＶＧ０であり、ランプ電圧ＶＲは、画素２１１の輝度を２番目に低くする階調電圧ＳＧに相当する電圧ＶＧ１と、画素２１１の輝度を最も高くする階調電圧ＳＧに相当する電圧ＶＭＡＸとの間で直線的に変化してよい。例えばこのようなランプ電圧ＶＲ及び非ランプ電圧ＶＮを含む生成電圧ＶＧから、画素２１１の階調電圧ＳＧを得ることができる。
　図４及び図７～図１０等を参照して説明したように、電圧生成回路２５は、ランプ電圧ＶＲの生成期間（例えば図４の時刻ｔ３～時刻ｔ４）外の時刻（例えば図４の時刻１～時刻ｔ２）に非ランプ電圧ＶＮを生成してよい。表示装置２は、生成電圧ＶＧの任意時刻での電圧を保持することによって、複数の画素２１１それぞれの階調電圧ＳＧを制御するＨ－ＤＲＶ２３を備えてよい。例えばこのような構成により、生成電圧ＶＧから階調電圧ＳＧを得ることができる。
　図４及び図７～図９等を参照して説明したように、電圧生成回路２５は、ランプ電圧ＶＲの生成期間（例えば図４の時刻ｔ３～時刻ｔ４）から時間軸上で離間した時刻（例えば図４の時刻ｔ１～時刻２）に生成してよい。その場合の離間の時間の長さは、複数の画素２１１のうち、Ｈ－ＤＲＶ２３に最も近い画素２１１の階調電圧ＳＧの制御に対するＨ－ＤＲＶ２３から最も遠い画素２１１の階調電圧ＳＧの制御の遅延時間以上であってよい。これにより、画素２１１どうしの間で生じ得る階調電圧ＳＧの制御遅延の影響を受けないように、非ランプ電圧ＶＮを用いて、各画素２１１の階調電圧ＳＧを非ランプ電圧ＶＮに相当する電圧（例えば電圧ＶＧ０）に制御することができる。これにより、Ｈ－ＤＲＶ２３から離れた画素２１１の部分で生じ得るコントラストの低下を抑制することができる。
　図４及び図７～図９等を参照して説明したように、電圧生成回路２５は、非ランプ電圧ＶＮを、一定期間（例えば図４の時刻ｔ１～時刻ｔ２）生成し続けてよい。その分、非ランプ電圧ＶＮに相当する階調電圧ＳＧが得られ易くなる。
　図１１等を参照して説明したように、生成電圧ＶＧから得られる階調電圧ＳＧのうち、ランプ電圧ＶＲから得られる階調電圧ＳＧと、非ランプ電圧ＶＮから得られる階調電圧ＳＧとは、互いに異なる経路で画素２１１に供給されてよい。例えば、電圧生成回路２５は、ランプ電圧ＶＲを出力する第１のバッファ回路２３１－１と、非ランプ電圧ＶＮを出力する第２のバッファ回路２３１－２と、を含んでよい。表示装置２は、それぞれが、対応する画素２１１と第１のバッファ回路２３１－１との間に接続された複数のスイッチＳＷと、それぞれが、対応する画素２１１と第２のバッファ回路２３１－２との間に接続された複数のスイッチＳＷ２と、を含んでよい。例えばこのようにして、互いに別の経路（別のノード）から得られるランプ電圧ＶＲ及び非ランプ電圧ＶＮを用いて、画素２１１の階調電圧ＳＧを制御することもできる。
　なお、上述の効果は例示である。他の効果があってもよい。
４．画素回路の例
　画素回路のいくつかの例について、図１２～図１９を参照して説明する。なお、それらの図では、画素は、画素ＰＩＸとして示される。Ｖ－ＤＲＶ２２からの制御線は、制御線ＷＳＬ、制御線ＤＳＬ等として示される。Ｈ－ＤＲＶ２３からの信号線は、信号線ＳＧＬ等として示される。
　図１２は、画素ＰＩＸの一構成例を示す図である。画素ＰＩＸは、キャパシタＣ０１と、トランジスタＭＮ０２～ＭＮ０３と、発光素子ＥＬとを有している。トランジスタＭＮ０２～ＭＮ０３は、Ｎ型のＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）である。トランジスタＭＮ０２のゲートは制御線ＷＳＬに接続され、ドレインは信号線ＳＧＬに接続され、ソースはトランジスタＭＮ０３のゲート及びキャパシタＣ０１に接続される。キャパシタＣ０１の一端はトランジスタＭＮ０２のソース及びトランジスタＭＮ０３のゲートに接続され、他端はトランジスタＭＮ０３のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＮ０３のゲートはトランジスタＭＮ０２のソース及びキャパシタＣ０１の一端に接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはキャパシタＣ０１の他端及び発光素子ＥＬのアノードに接続される。発光素子ＥＬは例えば有機ＥＬ発光素子であり、アノードはトランジスタＭＮ０３のソース及びキャパシタＣ０１の他端に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ０２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ０１の両端間の電圧が設定される。トランジスタＭＮ０３は、キャパシタＣ０１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ０３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。
　図１３は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ１１，Ｃ１２と、トランジスタＭＰ１２～ＭＰ１５と、発光素子ＥＬとを有している。トランジスタＭＰ１２～ＭＰ１５はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ１２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ１４のゲート及びキャパシタＣ１２に接続される。キャパシタＣ１１の一端は電源線ＶＣＣＰに接続され、他端はキャパシタＣ１２、トランジスタＭＰ１３のドレイン、及びトランジスタＭＰ１４のソースに接続される。キャパシタＣ１２の一端はキャパシタＣ１１の他端、トランジスタＭＰ１３のドレイン、及びトランジスタＭＰ１４のソースに接続され、他端はトランジスタＭＰ１２のドレイン及びトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１３のゲートは制御線ＤＳＬに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ１４のソース、キャパシタＣ１１の他端、及びキャパシタＣ１２の一端に接続される。トランジスタＭＰ１４のゲートはトランジスタＭＰ１２のドレイン及びキャパシタＣ１２の他端に接続され、ソースはトランジスタＭＰ１３のドレイン、キャパシタＣ１１の他端、及びキャパシタＣ１２の一端に接続され、ドレインは発光素子ＥＬのアノード及びトランジスタＭＰ１５のソースに接続される。トランジスタＭＰ１５のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ１４のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ１２の両端間の電圧が設定される。トランジスタＭＰ１３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１４は、トランジスタＭＰ１３がオン状態である期間において、キャパシタＣ１２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１４は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ２１と、トランジスタＭＮ２２～ＭＮ２５と、発光素子ＥＬとを有している。トランジスタＭＮ２２～ＭＮ２５はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ２２のゲートは制御線ＷＳＬに接続され、ドレインは信号線ＳＧＬに接続され、ソースはトランジスタＭＮ２４のゲート及びキャパシタＣ２１に接続される。キャパシタＣ２１の一端はトランジスタＭＮ２２のソース及びトランジスタＭＮ２４のゲートに接続され、他端はトランジスタＭＮ２４のソース、トランジスタＭＮ２５のドレイン、及び発光素子ＥＬのアノードに接続される。トランジスタＭＮ２３のゲートは制御線ＤＳＬに接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはトランジスタＭＮ２４のドレインに接続される。トランジスタＭＮ２４のゲートはトランジスタＭＮ２２のソース及びキャパシタＣ２１の一端に接続され、ドレインはトランジスタＭＮ２３のソースに接続され、ソースはキャパシタＣ２１の他端、トランジスタＭＮ２５のドレイン、及び発光素子ＥＬのアノードに接続される。トランジスタＭＮ２５のゲートは制御線ＡＺＳＬに接続され、ドレインはトランジスタＭＮ２４のソース、キャパシタＣ２１の他端、及び発光素子ＥＬのアノードに接続され、ソースは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ２２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ２１の両端間の電圧が設定される。トランジスタＭＮ２３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ２４は、トランジスタＭＮ２３がオン状態である期間において、キャパシタＣ２１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ２４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ２５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１５は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ３１と、トランジスタＭＰ３２～ＭＰ３６と、発光素子ＥＬとを有している。トランジスタＭＰ３２～ＭＰ３６はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ３２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ３３のゲート、トランジスタＭＰ３４のドレイン、及びキャパシタＣ３１に接続される。キャパシタＣ３１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、及びトランジスタＭＰ３４のドレインに接続される。トランジスタＭＰ３４のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ３３のドレイン及びトランジスタＭＰ３５のソースに接続され、ドレインはトランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、及びキャパシタＣ３１の他端に接続される。トランジスタＭＰ３５のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ３３のドレイン及びトランジスタＭＰ３４のソースに接続され、ドレインはトランジスタＭＰ３６のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ３６のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ３５のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ３２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ３１の両端間の電圧が設定される。トランジスタＭＰ３５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ３３は、トランジスタＭＰ３５がオン状態である期間において、キャパシタＣ３１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ３３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ３４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ３４がオン状態である期間において、トランジスタＭＰ３３のドレイン及びゲートが互いに接続される。トランジスタＭＰ３６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ３６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１６は、画素ＰＩＸの他の一構成例を示す図である。キャパシタＣ４８の一端は信号線ＳＧＬ１に接続され、他端は電源線ＶＳＳに接続される。キャパシタＣ４９の一端は信号線ＳＧＬ１に接続され、他端は信号線ＳＧＬ２に接続される。トランジスタＭＰ４９はＰ型のＭＯＳＦＥＴであり、ゲートは制御線ＷＳＬ２に接続され、ソースは信号線ＳＧＬ１に接続され、ドレインは信号線ＳＧＬ２に接続される。
　画素ＰＩＸは、キャパシタＣ４１と、トランジスタＭＰ４２～ＭＰ４６と、発光素子ＥＬとを有している。トランジスタＭＰ４２～ＭＰ４６は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ４２のゲートは制御線ＷＳＬ１に接続され、ソースは信号線ＳＧＬ２に接続され、ドレインはトランジスタＭＰ４３のゲート及びキャパシタＣ４１に接続される。キャパシタＣ４１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ４２のドレイン及びトランジスタＭＰ４３のゲートに接続される。トランジスタＭＰ４３のゲートはトランジスタＭＰ４２のドレイン及びキャパシタＣ４１の他端に接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ４４、ＭＰ４５のソースに接続される。トランジスタＭＰ４４のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ４３のドレイン及びトランジスタＭＰ４５のソースに接続され、ドレインは信号線ＳＧＬ２に接続される。トランジスタＭＰ４５のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ４３のドレイン及びトランジスタＭＰ４４のソースに接続され、ドレインはトランジスタＭＰ４６のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ４６のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ４５のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ４２がオン状態になることにより、信号線ＳＧＬ１からキャパシタＣ４９を介して供給された画素信号に基づいてキャパシタＣ４１の両端間の電圧が設定される。トランジスタＭＰ４５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ４３は、トランジスタＭＰ４５がオン状態である期間において、キャパシタＣ４１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ４３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ４４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ４４がオン状態である期間において、トランジスタＭＰ４３のドレイン及び信号線ＳＧＬ２が互いに接続される。トランジスタＭＰ４６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ４６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１７は、画素ＰＩＸの他の一構成例を示す図である。複数の画素ＰＩＸは、表示領域１００にマトリクス状に設けられ、表示領域１００は、第１の制御部４０と第２の制御部７０の間に設けられる。
　第１の制御部４０は、トランスミッションゲートＴＧ４５、ＴＧ４６と、トランジスタＭＰ５６、ＭＰ５７と、キャパシタＣ６１とを有している。トランジスタＭＰ５６、ＭＰ５７は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ４５の入力端には画素信号が供給され、トランスミッションゲートＴＧ４５の出力端は信号線１４ａの一端に接続される。トランスミッションゲートＴＧ４６の入力端は信号線１４ｂに接続され、トランスミッションゲートＴＧ４６の出力端は電源線Ｖｏｒｓｔに接続される。キャパシタＣ６１の一端は信号線１４ａに接続され、他端は電源線ＶＳＳ１に接続される。トランジスタＭＰ５６のゲートは制御線に接続され、ソースは電源線Ｖｉｎｉに接続され、ドレインは信号線１４ｂに接続される。トランジスタＭＰ５７のゲートは制御線に接続され、ソースは電源線Ｖｅｌに接続され、ドレインは信号線１４ｂに接続される。
　第２の制御部７０は、トランスミッションゲートＴＧ７２と、トランジスタＭＰ７３と、キャパシタＣ８２とを有している。トランジスタＭＰ７３は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ７２の入力端は信号線１４ａの他端に接続され、出力端はトランジスタＭＰ７３のドレイン及びキャパシタＣ８２の一端に接続される。トランジスタＭＰ７３のゲートは制御線に接続され、ソースは電源線Ｖｒｅｆに接続され、ドレインはトランスミッションゲートＭＰ７２の出力端及びキャパシタＣ８２の一端に接続される。キャパシタＣ８２の一端はトランスミッションゲートＴＧ７２の出力端及びトランジスタＭＰ７３のドレインに接続され、他端は信号線１４ｂの一端に接続される。
　画素ＰＩＸは、キャパシタＣ１３２と、トランジスタＭＰ１２１～ＭＰ１２５と、発光素子ＥＬとを有している。トランジスタＭＰ１２１～ＭＰ１２５は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ１２２のゲートは制御線ＷＳＬに接続され、ソースは信号線１４ｂに接続され、ドレインはトランジスタＭＰ１２１のゲート及びキャパシタＣ１３２に接続される。キャパシタＣ１３２の一端は電源線Ｖｅｌに接続され、他端はトランジスタＭＰ１２２のドレイン及びトランジスタＭＰ１２１のゲートに接続される。トランジスタＭＰ１２１のゲートはトランジスタＭＰ１２２のドレイン及びキャパシタＣ１３２の他端に接続され、ソースは電源線Ｖｅｌに接続され、ドレインはトランジスタＭＰ１２３、ＭＰ１２４のソースに接続される。トランジスタＭＰ１２３のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ１２１のドレイン及びトランジスタＭＰ１２４のソースに接続され、ドレインは信号線１４ｂに接続される。トランジスタＭＰ１２４のゲートは制御線に接続され、ソースはトランジスタＭＰ１２１のドレイン及びトランジスタＭＰ１２３のソースに接続され、ドレインはトランジスタＭＰ１２５のドレイン及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ１２５のゲートは制御線ＡＺＳＬに接続され、ソースは電源線Ｖｏｒｓｔに接続され、ドレインはトランジスタＭＰ１２４のドレイン及び発光素子ＥＬのアノードに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２２がオン状態になることにより、トランスミッションゲートＴＧ４５、信号線１４ａ、トランスミッションゲートＴＧ７２、キャパシタＣ８２及び信号線１４ｂを介して供給された画素信号に基づいてキャパシタＣ１３２の両端間の電圧が設定される。トランジスタＭＰ１２４は、制御線の信号に基づいてオンオフする。トランジスタＭＰ１２１は、トランジスタＭＰ１２４がオン状態である期間において、キャパシタＣ１３２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１２１から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１２３、ＭＰ１２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１２３がオン状態である期間において、トランジスタＭＰ１２１のドレイン及びトランジスタＭＰ１２４のソースが信号線１４ｂに接続される。トランジスタＭＰ１２５がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線Ｖｏｒｓｔの電圧に設定されることにより初期化される。また、トランジスタＭＰ５６は、制御線の信号に基づいてオンオフし、トランジスタＭＰ５７は、制御線の信号に基づいてオンオフし、トランジスタＭＰ７３は、制御線の信号に基づいてオンオフする。トランジスタＭＰ５６がオン状態になると、信号線１４ｂは電源線Ｖｉｎｉの電圧に設定され、トランジスタＭＰ５７がオン状態になると、信号線１４ｂは電源線Ｖｅｌの電圧に設定される。トランジスタＭＰ７３がオン状態になると、キャパシタＣ８２の一端は電源線Ｖｒｅｆの電圧に設定されることにより初期化される。
　図１８は、画素ＰＩＸの他の一構成例を示す図である。この画素ＰＩＸは、キャパシタＣ５１と、トランジスタＭＰ５２～ＭＰ６０と、発光素子ＥＬとを有している。トランジスタＭＰ５２～ＭＰ６０はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ５２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ５３のドレイン及びトランジスタＭＰ５４のソースに接続される。トランジスタＭＰ５３のゲートは制御線ＤＳＬに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ５２のドレイン及びトランジスタＭＰ５４のソースに接続される。トランジスタＭＰ５４のゲートはトランジスタＭＰ５５のソース、トランジスタＭＰ５７のドレイン、及びキャパシタＣ５１に接続され、ソースはトランジスタＭＰ５２，ＭＰ５３のドレインに接続され、ドレインはトランジスタＭＰ５８，ＭＰ５９のソースに接続される。キャパシタＣ５１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソース、及びトランジスタＭＰ５７のドレインに接続される。キャパシタＣ５１は、互いに並列に接続された２つのキャパシタを含んでいてもよい。トランジスタＭＰ５５のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ５４のゲート、トランジスタＭＰ５７のドレイン、及びキャパシタＣ５１の他端に接続され、ドレインはトランジスタＭＰ５６のソースに接続される。トランジスタＭＰ５６のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ５５のドレインに接続され、ドレインは電源線ＶＳＳに接続される。トランジスタＭＰ５７のゲートは制御線ＷＳＬに接続され、ドレインはトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソース、及びキャパシタＣ５１の他端に接続され、ソースはトランジスタＭＰ５８のドレインに接続される。トランジスタＭＰ５８のゲートは制御線ＷＳＬに接続され、ドレインはトランジスタＭＰ５７のソースに接続され、ソースはトランジスタＭＰ５４のドレイン及びトランジスタＭＰ５９のソースに接続される。トランジスタ５９のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ５４のドレイン及びトランジスタＭＰ５８のソースに接続され、ドレインはトランジスタＭＰ６０のソース及び発光素子ＥＬのアノードに接続される。トランジスタＭＰ６０のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ５９のドレイン及び発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ５２，ＭＰ５４，ＭＰ５８，ＭＰ５７がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ５１の両端間の電圧が設定される。トランジスタＭＰ５３，ＭＰ５９は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ５４は、トランジスタＭＰ５３，ＭＰ５９がオン状態である期間において、キャパシタＣ５１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ５４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ５５，ＭＰ５６は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ５５，ＭＰ５６がオン状態である期間において、トランジスタＭＰ５４のゲートの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。トランジスタＭＰ６０は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ６０がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　図１９は、画素ＰＩＸの他の一構成例を示す図である。制御線ＷＳＮＬの信号及び制御線ＷＳＰＬの信号は、互いに反転した信号である。
　画素ＰＩＸは、キャパシタＣ６１，Ｃ６２と、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７と、発光素子ＥＬとを有している。トランジスタＭＮ６３，ＭＮ６５～ＭＮ６７はＮ型のＭＯＳＦＥＴであり、トランジスタＭＰ６４はＰ型のＭＯＳＦＥＴである。トランジスタＭＮ６３のゲートは制御線ＷＳＮＬに接続され、ドレインは信号線ＳＧＬ及びトランジスタＭＰ６４のソースに接続され、ソースはトランジスタＭＰ６４のドレイン、キャパシタＣ６１，Ｃ６２、及びトランジスタＭＮ６５のゲートに接続される。トランジスタＭＰ６４のゲートは制御線ＷＳＰＬに接続され、ソースは信号線ＳＧＬ及びトランジスタＭＮ６３のドレインに接続され、ドレインはトランジスタＭＮ６３のソース、キャパシタＣ６１，Ｃ６２、及びトランジスタＭＮ６５のゲートに接続される。キャパシタＣ６１は、例えばＭＯＭ（Metal　Oxide　Metal）キャパシタを用いて構成され、一端はトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６２、及びトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６１は、例えばＭＯＳキャパシタやＭＩＭ（Metal　Insulator　Metal）キャパシタを用いて構成されてもよい。キャパシタＣ６２は、例えばＭＯＳキャパシタを用いて構成され、一端はトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６１の一端、及びトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６２は、例えば、ＭＯＭキャパシタやＭＩＭキャパシタを用いて構成されてもよい。トランジスタＭＮ６５のゲートはトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、及びキャパシタＣ６１，Ｃ６２の一端に接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはトランジスタＭＮ６６，ＭＮ６７のドレインに接続される。トランジスタＭＮ６６のゲートは制御線ＡＺＬに接続され、ドレインはトランジスタＭＮ６５のソース及びトランジスタＭＮ６７のドレインに接続され、ソースは電源線ＶＳＳ１に接続される。トランジスタＭＮ６７のゲートは制御線ＤＳＬに接続され、ドレインはトランジスタＭＮ６５のソース及びトランジスタＭＮ６６のドレインに接続され、ソースは発光素子ＥＬのアノードに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ６３，ＭＰ６４のうちの少なくとも一方がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ６１，Ｃ６２の両端間の電圧が設定される。トランジスタＭＮ６７は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ６５は、トランジスタＭＮ６７がオン状態である期間において、キャパシタＣ６１，Ｃ６２の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ６５から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ６６は、制御線ＡＺＬの信号に基づいてオンオフしてもよい。また、トランジスタＭＮ６６は、制御線ＡＺＬの信号に応じた抵抗値を有する抵抗素子として機能してもよい。この場合、トランジスタＭＮ６５及びトランジスタＭＮ６６はいわゆるソースフォロワ回路を構成する。
５．ユースケースの例
　表示装置２のいくつかのユースケース（適用）の例について、図２０～図２７を参照して説明する。
（適用例１）
　図２０は、ヘッドマウントディスプレイ１１０の外観の一例を示す図である。ヘッドマウントディスプレイ１１０は、例えば、眼鏡形の表示部１１１の両側に、使用者の頭部に装着するための耳掛け部１１２を有する。このようなヘッドマウントディスプレイ１１０に、上記実施の形態等に係る技術を適用することができる。
（適用例２）
　図２１は、他のヘッドマウントディスプレイ１２０の外観の一例を示す図である。ヘッドマウントディスプレイ１２０は、本体部１２１と、アーム部１２２と、鏡筒部１２３とを有する、透過式のヘッドマウントディスプレイである。このヘッドマウントディスプレイ１２０は、眼鏡１２８に装着されている。本体部１２１は、ヘッドマウントディスプレイ１２０の動作を制御するための制御基板や表示部を有している。この表示部は、表示画像の画像光を射出する。アーム部１２２は、本体部１２１と鏡筒部１２３とを連結し、鏡筒部１２３を支持する。鏡筒部１２３は、本体部１２１からアーム部１２２を介して供給された画像光を、眼鏡１２８のレンズ１２９を介して、ユーザの目に向かって投射する。このようなヘッドマウントディスプレイ１２０に、上記実施の形態等に係る技術を適用することができる。
　なお、このヘッドマウントディスプレイ１２０は、いわゆる導光板方式のヘッドマウントディスプレイであるが、これに限定されるものではなく、例えば、いわゆるバードバス方式のヘッドマウントディスプレイであってもよい。このバードバス方式のヘッドマウントディスプレイは、例えば、ビームスプリッタと、部分的に透明なミラーとを備えている。ビームスプリッタは、画像情報でエンコードされた光をミラーに向けて出力し、ミラーは、光をユーザの目に向かって反射させる。ビームスプリッタ及び部分的に透明なミラーの両方は、部分的に透明である。これにより、周囲環境からの光がユーザの目に到達する。
（適用例３）
　図２２及び図２３は、デジタルスチルカメラ１３０の外観の一例を示す図である。図２２は正面図を示し、図２３は背面図を示す。このデジタルスチルカメラ１３０は、レンズ交換式一眼レフレックスタイプのカメラであり、カメラ本体部（カメラボディ）１３１と、撮影レンズユニット１３２と、グリップ部１３３と、モニタ１３４と、電子ビューファインダ１３５とを有する。撮像レンズユニット３１２は、交換式のレンズユニットであり、カメラ本体部３１１の正面のほぼ中央付近に設けられる。グリップ部１３３は、カメラ本体部３１１の正面の左側に設けられ、撮影者は、このグリップ部１３３を把持するようになっている。モニタ１３４は、カメラ本体部１３１の背面のほぼ中央よりも左側に設けられる。電子ビューファインダ１３５は、カメラ本体部１３１の背面において、モニタ１４の上部に設けられる。撮影者は、この電子ビューファインダ１３５を覗くことにより、撮影レンズユニット１３２から導かれた被写体の光像を視認し、構図を決定することができる。電子ビューファインダ１３５に、上記実施の形態等に係る技術を適用することができる。
（適用例４）
　図２４は、テレビジョン装置１４０の外観の一例を示す図である。テレビジョン装置１４０は、フロントパネル１４２及びフィルターガラス１４３を含む映像表示画面部１４１を有する。この映像表示画面部１４１に、上記実施の形態等に係る技術を適用することができる。
（適用例５）
　図２５は、スマートフォン１５０の外観の一例を示す図である。スマートフォン１５０は、各種情報を表示する表示部１５１と、ユーザによる操作入力を受け付けるボタンなどを含む操作部１５２とを有する。この表示部１５１に、上記実施の形態等に係る技術を適用することができる。
（適用例６）
　図２６及び図２７は、本開示の技術が適用された車両の一構成例を示す図である。図２６は、車両の後部から見た車両の内部の一例を示し、図２７は、車両の左後方からみた車両の内部の一例を示す。
　図２６及び図２７の車両は、センターディスプレイ２０１と、コンソールディスプレイ２０２と、ヘッドアップディスプレイ２０３と、デジタルリアミラー２０４と、ステアリングホイールディスプレイ２０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ２０１は、ダッシュボード２６１における、運転席２６２及び助手席２６３に対向する場所に配置されている。図では、運転席２６２側から助手席２６３側まで延びる横長形状のセンターディスプレイ２０１の例を示すが、センターディスプレイ２０１の画面サイズや配置場所はこれに限定されるものではない。センターディスプレイ２０１は、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ２０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された、車両前方や側方の障害物までの距離画像、赤外線センサで検出された乗員の体温などを表示可能である。センターディスプレイ２０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、センサの検出結果に基づく、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報である。操作関連情報は、センサを用いて検出された、乗員の操作に関するジェスチャの情報である。ジェスチャは、車両内の種々の設備の操作を含んでいてもよく、例えば、空調設備、ナビゲーション装置、ＡＶ（Audio　Visual）装置、照明装置等の操作を含む。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、各乗員の行動記録を含む。ライフログを取得し保存することにより、事故が生じた際、乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて検出された乗員の体温や、検出された体温に基づいて推測された乗員の健康状態の情報を含む。或いは、乗員の健康状態の情報は、イメージセンサにより撮像された乗員の顔に基づいて推測されてもよい。また、乗員の健康状態の情報は、乗員と自動音声を用いて会話を行うことにより得られた乗員の回答内容に基づいて推測されてもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などの情報を含む。エンタテイメント関連情報は、センサにより検出された乗員によるＡＶ装置の操作情報や、センサにより検出され認識された乗員に適した、表示すべきコンテンツの情報などを含む。
　コンソールディスプレイ２０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ２０２は、運転席２６２と助手席２６３の間のセンターコンソール２６４における、シフトレバー２６５の近くに配置されている。コンソールディスプレイ２０２も、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ２０２は、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ２０３は、運転席２６２の前方のフロントガラス２６６の奥に仮想的に表示される。ヘッドアップディスプレイ２０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ２０３は、運転席２６２の正面に仮想的に配置されることが多いため、車両の速度、燃料の残量、バッテリの残量などの車両の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー２０４は、車両の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、例えば後部座席の乗員のライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ２０５は、車両のステアリングホイール２６７の中心付近に配置されている。ステアリングホイールディスプレイ２０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ２０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ２０６は、運転席２６２や助手席２６３の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ２０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ２０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。リアエンタテイメントディスプレイ２０６は、例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　これらのセンターディスプレイ２０１、コンソールディスプレイ２０２、ヘッドアップディスプレイ２０３、デジタルリアミラー２０４、ステアリングホイールディスプレイ２０５、リアエンタテイメントディスプレイ２０６に、上記実施の形態等に係る技術を適用することができる。
　なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　電圧生成回路と、
　それぞれが、前記電圧生成回路の生成電圧から得られる階調電圧に応じた輝度で発光する複数の画素と、
　を備え、
　前記生成電圧は、
　ランプ電圧と、
　前記ランプ電圧の電圧範囲外の電圧を含む非ランプ電圧と、
　を含み、
　前記非ランプ電圧は、前記画素の輝度を最も低くする階調電圧に相当する電圧を含む、
　表示装置。
（２）
　前記非ランプ電圧は、前記画素の輝度を最も低くする階調電圧に相当する電圧であり、
　前記ランプ電圧は、前記画素の輝度を２番目に低くする階調電圧に相当する電圧と、前記画素の輝度を最も高くする階調電圧に相当する電圧との間で直線的に変化する、
　（１）に記載の表示装置。
（３）
　前記電圧生成回路は、前記ランプ電圧の生成期間外の時刻に前記非ランプ電圧を生成する、
　（１）又は（２）に記載の表示装置。
（４）
　前記生成電圧の任意時刻での電圧を保持することによって、前記複数の画素それぞれの前記階調電圧を制御するＨ－ＤＲＶを備える、
　（３）に記載の表示装置。
（５）
　前記電圧生成回路は、前記ランプ電圧の生成期間から時間軸上で離間した時刻に前記非ランプ電圧を生成する、
　（４）に記載の表示装置。
（６）
　前記離間の時間の長さは、前記複数の画素のうち、前記Ｈ－ＤＲＶに最も近い画素の階調電圧の制御に対する前記Ｈ－ＤＲＶから最も遠い画素の階調電圧の制御の遅延時間以上である、
　（５）に記載の表示装置。
（７）
　前記電圧生成回路は、前記非ランプ電圧を、一定期間生成し続ける、
　（３）～（６）のいずれかに記載の表示装置。
（８）
　前記生成電圧から得られる階調電圧のうち、前記ランプ電圧から得られる階調電圧と、前記非ランプ電圧から得られる階調電圧とは、互いに異なる経路で前記画素に供給される、
　（１）又は（２）に記載の表示装置。
（９）
　前記電圧生成回路は、
　前記ランプ電圧を出力する第１のバッファ回路と、
　前記非ランプ電圧を出力する第２のバッファ回路と、
　を含む、
　（８）に記載の表示装置。
（１０）
　それぞれが、対応する画素と前記第１のバッファ回路との間に接続された複数のスイッチと、
　それぞれが、対応する画素と前記第２のバッファ回路との間に接続された複数のスイッチと、
　を含む、
　（９）に記載の表示装置。
　　　　１　表示システム
　　　　２　表示装置
　　　２１　画素アレイ部
　　　２２　Ｖ－ＤＲＶ
　　　２３　Ｈ－ＤＲＶ
　　２３１　電圧生成回路
２３１－１　電圧生成回路
２３１－２　電圧生成回路
　　２３２　セレクタ
　　２３３　カウンタ
　　　２４　信号処理部
　　２４１　ガンマ電圧生成回路
　　　２５　電圧生成回路
　　　　３　ディスプレイコントローラ
　　　３１　ＶＬＯＧＩＣ部
　　　３２　ＨＬＯＧＩＣ部
　　　　４　タイミングコントローラ
　　　４１　クロック生成器
　　　４２　タイミング生成器
　　　４３　画像処理部
　　　　５　データ入力Ｉ／Ｆ部
　　　５１　画像Ｉ／Ｆ部
　　　５２　データＳ／Ｐ部
　　　５３　クロック制御部
　　　５４　Ｈ／Ｖ同期部
　　　９１　発光素子
　　　９２　トランジスタ
　　　９３　トランジスタ
　　　９４　トランジスタ
　　　９５　キャパシタ
　　　９６　キャパシタ
　　　ＤＬ　制御線
　　　ＤＳ　制御信号
　　　ＳＧ　階調電圧
　　　ＳＬ　信号線
　　　ＳＷ　スイッチ
　　ＳＷ２　スイッチ
　　　ＶＧ　生成電圧
　　ＶＧ０　電圧
　　ＶＧ１　電圧
ＶＧＭＡＸ　電圧
　　　ＶＮ　非ランプ電圧
　　　ＶＲ　ランプ電圧
　　　ＷＬ　制御線
　　　ＷＳ　制御信号

Claims (10)

  1. 　電圧生成回路と、
    　それぞれが、前記電圧生成回路の生成電圧から得られる階調電圧に応じた輝度で発光する複数の画素と、
    　を備え、
    　前記生成電圧は、
    　ランプ電圧と、
    　前記ランプ電圧の電圧範囲外の電圧を含む非ランプ電圧と、
    　を含み、
    　前記非ランプ電圧は、前記画素の輝度を最も低くする階調電圧に相当する電圧を含む、
    　表示装置。
  2. 　前記非ランプ電圧は、前記画素の輝度を最も低くする階調電圧に相当する電圧であり、
    　前記ランプ電圧は、前記画素の輝度を２番目に低くする階調電圧に相当する電圧と、前記画素の輝度を最も高くする階調電圧に相当する電圧との間で直線的に変化する、
    　請求項１に記載の表示装置。
  3. 　前記電圧生成回路は、前記ランプ電圧の生成期間外の時刻に前記非ランプ電圧を生成する、
    　請求項１に記載の表示装置。
  4. 　前記生成電圧の任意時刻での電圧を保持することによって、前記複数の画素それぞれの前記階調電圧を制御するＨ－ＤＲＶを備える、
    　請求項３に記載の表示装置。
  5. 　前記電圧生成回路は、前記ランプ電圧の生成期間から時間軸上で離間した時刻に前記非ランプ電圧を生成する、
    　請求項４に記載の表示装置。
  6. 　前記離間の時間の長さは、前記複数の画素のうち、前記Ｈ－ＤＲＶに最も近い画素の階調電圧の制御に対する前記Ｈ－ＤＲＶから最も遠い画素の階調電圧の制御の遅延時間以上である、
    　請求項５に記載の表示装置。
  7. 　前記電圧生成回路は、前記非ランプ電圧を、一定期間生成し続ける、
    　請求項３に記載の表示装置。
  8. 　前記生成電圧から得られる階調電圧のうち、前記ランプ電圧から得られる階調電圧と、前記非ランプ電圧から得られる階調電圧とは、互いに異なる経路で前記画素に供給される、
    　請求項１に記載の表示装置。
  9. 　前記電圧生成回路は、
    　前記ランプ電圧を出力する第１のバッファ回路と、
    　前記非ランプ電圧を出力する第２のバッファ回路と、
    　を含む、
    　請求項８に記載の表示装置。
  10. 　それぞれが、対応する画素と前記第１のバッファ回路との間に接続された複数のスイッチと、
    　それぞれが、対応する画素と前記第２のバッファ回路との間に接続された複数のスイッチと、
    　を含む、
    　請求項９に記載の表示装置。
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US5489918A (en) * 1991-06-14 1996-02-06 Rockwell International Corporation Method and apparatus for dynamically and adjustably generating active matrix liquid crystal display gray level voltages
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