WO2023182097A1 - 表示装置及びその駆動方法 - Google Patents

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WO2023182097A1
WO2023182097A1 PCT/JP2023/010067 JP2023010067W WO2023182097A1 WO 2023182097 A1 WO2023182097 A1 WO 2023182097A1 JP 2023010067 W JP2023010067 W JP 2023010067W WO 2023182097 A1 WO2023182097 A1 WO 2023182097A1
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transistor
pixel
voltage
correction process
display device
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PCT/JP2023/010067
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一樹 横山
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a display device and a method for driving the same.
  • Display devices using self-luminous elements such as organic EL (Electro-luminescence) elements are known. Light emission brightness is adjusted by controlling the current flowing through the self-luminous element using a drive transistor.
  • organic EL Electro-luminescence
  • the threshold voltage of the drive transistor may vary due to manufacturing reasons. When the threshold voltage fluctuates, variations in screen brightness occur and image quality deteriorates. For this reason, in pixel circuits using self-luminous elements, it is common to correct the threshold voltage of the drive transistor before causing the self-luminous elements to emit light (see Patent Document 1).
  • a driving method in which the threshold voltage of the driving transistor of each pixel is corrected, and then a pixel signal voltage is written to the gate of the driving transistor. If the threshold voltages of the drive transistors of all pixels are corrected at the same timing, and then the pixel signal voltage is written for each pixel row, the timing to start writing the pixel signal voltage for each pixel row will be Since the threshold voltages are different, the threshold voltage correction periods for each pixel row will also be different, causing a difference in luminance between the upper end and the lower end of the display device, which may cause shading to be visually recognized. Therefore, the present disclosure provides a display device that can improve display quality and a method for driving the same.
  • a pixel array in which a plurality of pixel groups including two or more pixels arranged in a first direction are arranged in a second direction intersecting the first direction.
  • Department and a light emitting element provided in each pixel in the pixel array section; a first transistor provided in each pixel in the pixel array section and controlling light emission brightness of the light emitting element; a first capacitor provided in each pixel in the pixel array section and connected between the gate and source of the first transistor; After performing a first correction process that simultaneously corrects the threshold voltages of the first transistors in the plurality of pixel groups, restoring the source-gate voltage of the first transistor to the voltage before starting the first correction process.
  • a display device including a display control unit that supplies voltage.
  • the correction of the threshold voltage of the first transistor of each pixel may be completed by the second correction process.
  • the length of the period of the first correction process is different for each of the plurality of pixel groups arranged in the second direction,
  • the length of the period of the second correction process may be substantially the same for the plurality of pixel groups.
  • the display control section includes: Immediately before the first correction processing period, an offset voltage is temporarily supplied to the gates of the first transistors in the plurality of pixel groups to temporarily connect the sources to the first reference voltage node; During the period of the first correction process, the supply of the offset voltage to the gate of the first transistor may be cut off, and the connection between the source of the first transistor and the first reference voltage node may be cut off. good.
  • the display control unit sequentially drives each of the plurality of pixel groups to temporarily connect the source of the first transistor in the pixel group to be driven to a first reference voltage node, and then During the second correction process, the threshold voltage of the first transistor may be corrected by disconnecting the source of the first transistor from the first reference voltage node.
  • the display control unit may match the source-gate voltage of the first transistor in the pixel group to be driven with the threshold voltage of the first transistor during the period of the second correction process.
  • the display control section simultaneously raises the source voltage of the first transistors in the plurality of pixel groups, and
  • the light emitting elements in the pixel group may simultaneously emit light at a brightness that corresponds to the pixel signal voltage.
  • the display control unit may start the first correction process within the vertical blanking period.
  • the display control unit sequentially raises the source voltages of the first transistors in the pixel group to be driven for which the second correction process has been completed, and controls the light emitting elements in the pixel group to be driven by the pixel signal.
  • the light may be emitted with a brightness depending on the voltage.
  • the display control unit may perform the first correction process within a predetermined period.
  • the display control unit simultaneously performs the first correction process on the first transistors in all the pixel groups in the pixel array unit, and then sequentially performs the first correction process on the first transistors in all the pixel groups.
  • the second correction process may be performed.
  • the plurality of pixel groups arranged in the second direction in the pixel array section are divided into two or more pixel blocks,
  • the display control unit performs the first correction process on the first transistor in the pixel block for each of the two or more pixel blocks, and then sequentially performs the first correction process on each of the pixel groups in the pixel block.
  • the second correction process for the first transistor may be performed.
  • the display control section includes: During the first correction process, the second transistors in the plurality of pixel groups are temporarily turned on to temporarily supply an offset voltage to the gates of the first transistors, and the second transistors in the plurality of pixel groups are temporarily turned on. temporarily turn on the third transistor in the plurality of pixel groups arranged in the second direction and temporarily connect the source of the first transistor to the first reference voltage node.
  • each of the plurality of pixel groups is sequentially driven, and the third transistor in the pixel group to be driven is temporarily turned on to temporarily change the source of the first transistor to the first reference voltage. connect to the node, During the second correction process, the connection between the source of the first transistor and the first reference voltage node is cut off, and the threshold voltage of the first transistor is corrected; Thereafter, the second transistor connected to the gate of the first transistor whose threshold voltage has been corrected may be temporarily turned on to supply the pixel signal voltage to the gate of the first transistor whose threshold voltage has been corrected.
  • the display control unit repeats an operation of temporarily turning on the third transistor in the pixel group to be driven a plurality of times, and then turns on the second transistor and the third transistor.
  • the threshold voltage of the first transistor may be corrected by turning off the third transistor.
  • a fourth transistor that switches whether or not to connect the drain of the first transistor to a second reference voltage node; a second capacitor connected between the source of the first transistor and the source of the third transistor, The light emitting element may be connected between the drain of the first transistor and the second reference voltage node.
  • the fourth transistor Before the second transistor transitions from off to on with the pixel signal voltage being supplied to the source of the second transistor, the fourth transistor remains on, and the drain of the first transistor remains on. connected to the second reference voltage node; When the second transistor transitions from off to on with the pixel signal voltage being supplied to the source of the second transistor, the fourth transistor turns off, and then the third transistor turns on, causing the The light emitting element may start emitting light.
  • the first transistor, the second transistor, the third transistor, and the fourth transistor may be P-type MOS (Metal Oxide Semiconductor) transistors.
  • the display control section is configured to apply the pixel signal voltage to the gate of the first transistor in the other while correcting the threshold voltage of the first transistor in one of the two pixel groups in the second direction. May be supplied.
  • the light emitting element may be an organic EL (Electro-luminescence) element.
  • a pixel array section in which a plurality of pixel groups including two or more pixels arranged in a first direction are arranged in a second direction intersecting the first direction; a light emitting element provided in each pixel in the pixel array section; a first transistor provided in each pixel in the pixel array section and controlling light emission brightness of the light emitting element;
  • a method for driving a display device comprising: a first capacitor provided in each pixel in the pixel array section and connected between the gate and source of the first transistor, After performing a first correction process that simultaneously corrects the threshold voltages of the first transistors in the plurality of pixel groups, restoring the source-gate voltage of the first transistor to the voltage before starting the first correction process.
  • a second correction process is performed to sequentially correct the threshold voltage of the first transistor for each of the plurality of pixel groups, and a pixel signal voltage is applied to the gate of the first transistor after the second correction process.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device.
  • FIG. 2 is a block diagram showing a detailed configuration of a display unit.
  • FIG. 3 is a diagram showing a circuit configuration of each pixel in a pixel array section.
  • FIG. 3 is a diagram illustrating a line sequential driving method.
  • FIG. 3 is a diagram illustrating a surface batch driving method.
  • FIG. 4B is a drive timing diagram according to a comparative example when the surface batch drive method of FIG. 4B is adopted.
  • 6 is a diagram showing source voltage waveforms and gate voltage waveforms of the drive transistor in FIG. 5.
  • FIG. FIG. 7 is a diagram showing source voltage waveforms and gate voltage waveforms of the drive transistor when the Vth correction period is too short.
  • FIG. 7 is a diagram showing the source voltage waveform and gate voltage waveform of the drive transistor when the Vth correction period is too long.
  • FIG. 6 is a diagram illustrating the amount of variation in the gate voltage and the amount of variation in the source voltage of the drive transistor during Vth correction.
  • FIG. 7 is a diagram showing a current flowing through a pixel during Vth correction.
  • FIG. 2 is a circuit diagram of a pixel according to an embodiment. 11 is a diagram showing source voltage waveforms and gate voltage waveforms of the drive transistor in the circuit of FIG. 10.
  • FIG. FIG. 12 is a diagram showing the current flowing through the pixels of FIGS. 8 and 11.
  • FIG. FIG. 2 is a diagram schematically showing the scanning order of the display device 1 according to the present embodiment.
  • FIG. 2 is a timing diagram of the display device 1 according to one embodiment.
  • FIG. 4 is a timing diagram of a display device 1 according to a comparative example.
  • FIG. 14B is a timing diagram according to a modified example of FIG. 14A.
  • FIG. 3 is a diagram showing the inside of the vehicle from the rear to the front of the vehicle. A diagram showing the interior of the vehicle from diagonally rearward to diagonally forward.
  • FIG. 7 is a front view of a digital camera that is a second application example of the electronic device. Rear view of the digital camera.
  • FIG. 3 is an external view of an HMD, which is a third application example of electronic equipment. External view of smart glasses.
  • FIG. 4 is an external view of a TV, which is a fourth application example of electronic equipment.
  • FIG. 7 is an external view of a smartphone, which is a fifth application example of an electronic device.
  • the display device may include components and functions that are not shown or explained. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device 1.
  • the display device 1 in FIG. 1 is a display device 1 using a self-luminous element such as an OLED (Organic Light Emitting Device), and one implementation is a microdisplay.
  • OLED Organic Light Emitting Device
  • the display device 1 in FIG. 1 is not limited to a microdisplay, and can be incorporated into various electronic devices and used as a display unit of any size and display resolution.
  • the display device 1 in FIG. 1 includes a display section 2, a display control section 3, a timing control section 4, and a data input/output I/F section 5.
  • the display section 2 includes a pixel array section 6, a write scanning section 7, a light emission driving section 8, an auto zero scanning section 9, and a signal output section 10.
  • the internal configuration and operation of the display section 2 will be described later.
  • the display control section 3 includes a scanning control section 11 and a writing control section 12.
  • the scan control section 11 determines the scan timing of each pixel row in the pixel array section 6 and controls the write scanning section 7 .
  • the write control section 12 determines the light emission brightness of each pixel 14 in the pixel array section 6 and controls the signal output section 10 .
  • the timing control section 4 includes a clock generation section 21, a timing generation section 22, and an image processing section 23.
  • the clock generation section 21 generates a clock signal according to the driving timing of each pixel row in the pixel array section 6 and a clock signal according to the timing to write a pixel signal voltage to each pixel 14 of each pixel row in the pixel array section 6. etc.
  • the timing generation section 22 generates a signal (for example, a horizontal synchronization signal, a vertical synchronization signal, etc.) that controls the timing of the display control section 3.
  • the image processing section 23 generates a pixel signal according to the luminance of the self-luminous element in each pixel 14 of the display section 2 .
  • the data input/output I/F section 5 includes a high-speed I/F section 24, an S/P conversion section 25, a clock control section 26, and an H/V synchronization generation section 27.
  • the high-speed I/F unit 24 receives image data, clock signals, etc. from a host device (not shown) at high speed.
  • the S/P conversion unit 25 converts the parallel image data received by the high-speed I/F unit 24 into serial image data, and supplies the serial image data to the image processing unit 23.
  • the clock control section 26 extracts a clock signal from the data received by the high-speed I/F section 24 and supplies it to the clock generation section 21 .
  • the H/V synchronization generation section 27 extracts a horizontal synchronization signal and a vertical synchronization signal from the data received by the high-speed I/F section 24 and supplies them to the timing generation section 22 .
  • FIG. 2 is a block diagram showing the detailed configuration of the display section 2.
  • a plurality of pixels 14 are arranged in the horizontal direction (first direction) and the vertical direction (second direction).
  • the horizontal direction is called a row
  • the vertical direction is called a column
  • the plurality of pixels 14 arranged in the horizontal direction are called a pixel row 13 or a pixel group.
  • a plurality of pixel rows 13 extending in the horizontal direction are arranged in a plurality of columns in the vertical direction.
  • the number of pixels 14 in the horizontal and vertical directions within the pixel array section 6 is arbitrary. The detailed configuration of the pixel 14 will be described later.
  • the write scanning section 7 drives a plurality of write scanning lines.
  • a plurality of write scanning lines are provided for each pixel row 13.
  • Each write scan line extends horizontally and provides a write scan signal to each pixel 14 in the corresponding pixel row 13.
  • the light emission driving section 8 drives a plurality of light emission control lines.
  • a plurality of light emission control lines are provided for each pixel row 13.
  • Each light emission control line extends in the horizontal direction and supplies a light emission control signal to each pixel 14 in the corresponding pixel row 13.
  • the auto-zero scanning unit 9 drives a plurality of auto-zero signal lines (hereinafter referred to as AZ signal lines).
  • the plurality of AZ signal lines extend in the horizontal direction and supply AZ signals to each pixel 14 in the corresponding pixel row 13.
  • the AZ signal is used to stop the light emitting element from emitting light until the threshold voltage correction of the drive transistor in each pixel 14 is completed.
  • the signal output section 10 drives a plurality of data lines sig.
  • the plurality of data lines sig extend in the vertical direction and supply offset voltages or pixel signal voltages to the corresponding pixels 14. In this way, the data line sig is used to supply offset voltages or pixel signal voltages at different timings.
  • FIG. 3 is a diagram showing the circuit configuration of each pixel 14 in the pixel array section 6.
  • Each pixel 14 has four PMOS transistors Q1 to Q4 and two capacitors Cs and Csub, and is sometimes called a Pch 4Tr2C.
  • the four transistors in each pixel 14 are referred to as a drive transistor (first transistor) Q1, a WS transistor (second transistor) Q2, a DS transistor (third transistor) Q3, and an AZ transistor (fourth transistor) Q4. call.
  • the two capacitors Cs and Csub in each pixel 14 will be referred to as a first capacitor Cs and a second capacitor Csub.
  • a self-luminous element including an OLED 20 is arranged in each pixel 14.
  • An AZ transistor Q4 is connected between the drain of the drive transistor Q1 and the second reference voltage node Vss. More specifically, the drain of the drive transistor Q1 is connected to the source of the AZ transistor Q4, and the drain of the AZ transistor Q4 is connected to the second reference voltage node Vss.
  • An OLED 20 is connected between the drain of the drive transistor Q1 and the third reference voltage node Vcath. More specifically, the drain of the drive transistor Q1 is connected to the anode of the OLED 20, and the cathode of the OLED 20 is connected to the third reference voltage node Vcath.
  • the voltage level of the third reference voltage node Vcath may be the same as or different from the voltage level of the second reference voltage node Vss.
  • a WS transistor Q2 is connected between the gate of the drive transistor Q1 and the data line sig. More specifically, the gate of the drive transistor Q1 is connected to the drain of the WS transistor Q2, and the source of the WS transistor Q2 is connected to the data line sig. A WS signal is input to the gate of the WS transistor Q2.
  • a DS transistor Q3 is connected between the source of the drive transistor Q1 and a power supply potential node (first reference voltage node) Vdd. More specifically, the source of the drive transistor Q1 is connected to the drain of the DS transistor Q3. The source of the DS transistor Q3 is connected to the power supply potential node Vdd.
  • a first capacitor Cs is connected between the gate and source of the drive transistor Q1.
  • a second capacitor Csub is connected between the source and drain of the DS transistor Q3. That is, the first capacitor Cs and the second capacitor Csub are connected in series between the power supply potential node Vdd and the gate of the driving transistor Q1.
  • the display device 1 As methods for driving pixels of the display device 1, there are a line-sequential driving method in which each pixel row 13 is driven line-sequentially, and a surface batch driving method in which all pixels 14 in all pixel rows 13 are driven at once.
  • the line sequential drive method is also called a progressive drive method.
  • the display device 1 according to one embodiment is applicable to both a line sequential driving method and a surface batch driving method.
  • the pixel array section 6 may be divided into a plurality of pixel blocks in the vertical direction, and each pixel 14 may be driven for each pixel block using a line sequential driving method or a surface batch driving method.
  • FIG. 4A is a diagram for explaining the line-sequential driving method
  • FIG. 4B is a diagram for explaining the surface-at-a-time driving method.
  • the OLED 20 starts emitting light immediately after the pixel signal voltage of each pixel row 13 is written. That is, the light emission timing is shifted for each pixel row 13.
  • the surface batch driving method of FIG. 4B after the writing of pixel signal voltages for all pixel rows 13 is completed, all pixel rows 13 are caused to emit light at once.
  • FIG. 5 is a drive timing chart according to a comparative example when the surface batch drive method of FIG. 4B is adopted.
  • the operation of the circuit of the pixel 14 in FIG. 3 will be described below with reference to the timing diagram in FIG. However, in the following description, depending on the pixel signal voltage to be written, the direction of some voltage fluctuations may be reversed from the following description.
  • the threshold voltage of the drive transistor Q1 is corrected before the pixel signal voltage is supplied to the data line sig.
  • the DS transistor Q3 in the first pixel row 13 is turned on (time t1).
  • the accumulated charge in the second capacitor Csub is discharged and reset.
  • the AZ transistor Q4 is continuously set to the on state until the OLED 20 starts emitting light.
  • the offset voltage Vofs is supplied to the data line sig to turn on the WS transistor Q2 (time t2).
  • the offset voltage Vofs is supplied to the gate of the drive transistor Q1 via the WS transistor Q2.
  • the source of the drive transistor Q1 becomes the power supply potential Vdd.
  • the WS transistor Q2 is turned off (time t3), and then the DS transistor Q3 is turned off (time t4).
  • the source voltage of drive transistor Q1 begins to decrease. Since the first capacitor Cs is connected between the gate and source of the drive transistor Q1, when the source voltage of the drive transistor Q1 decreases, the gate voltage of the drive transistor Q1 also decreases. Eventually, when the gate-source voltage of the drive transistor Q1 matches the threshold voltage of the drive transistor Q1, the gate voltage and source voltage of the drive transistor Q1 become stable, and the threshold voltage correction process ends.
  • the pixel signal voltage Vsig is supplied to the data line sig, and the WS transistor Q2 of each pixel 14 in the pixel row 13 whose threshold voltage has been corrected is temporarily turned on (times t5 to t6).
  • a voltage corresponding to the pixel signal voltage Vsig and the threshold voltage is supplied to the gate of the driving transistor Q1 to be driven, and writing of the pixel signal voltage Vsig is performed.
  • FIG. 6 is a diagram showing the source voltage waveform w1 and gate voltage waveform w2 of the drive transistor Q1 from time t1 to t8 in FIG.
  • the source voltage of the drive transistor Q1 begins to rise.
  • the WS transistor Q2 is turned on, and the gate voltage of the drive transistor Q1 begins to rise due to the offset voltage Vofs on the data line sig. Note that depending on the voltage level of the offset voltage Vofs, the gate voltage of the drive transistor Q1 may start to decrease.
  • the voltage levels of the source voltage and gate voltage of the drive transistor Q1 become stable.
  • the potential difference between the source voltage and the gate voltage is (Vdd-Vofs).
  • the source voltage of the drive transistor Q1 starts to fall, and accordingly, the gate voltage of the drive transistor Q1 also starts to fall.
  • the potential difference between the source voltage and the gate voltage of the drive transistor Q1 is stabilized to match the threshold voltage of the drive transistor Q1.
  • the gate voltage of the drive transistor Q1 begins to decrease due to the pixel signal voltage Vsig on the data line sig. Along with this, the source voltage of the drive transistor Q1 also begins to decrease. Note that depending on the voltage level of the pixel signal voltage Vsig, the gate voltage of the drive transistor Q1 may start to rise and the source voltage of the drive transistor Q1 may start to fall.
  • the source voltage of the drive transistor Q1 increases, and accordingly, the gate voltage of the drive transistor Q1 also increases, and the potential difference between the source voltage and the gate voltage of the drive transistor Q1 becomes The value corresponds to the signal voltage Vsig.
  • a current flows from the DS transistor Q3 to the OLED 20 via the drive transistor Q1, and the OLED 20 emits light with a luminance according to the pixel signal voltage Vsig.
  • the source voltage and gate voltage of the drive transistor Q1 may decrease at time t8.
  • Time t4 to t5 in FIG. 6 is a correction period for the threshold voltage of the drive transistor Q1, and is also called a Vth correction period.
  • the period from time t4 to time t5 needs to be set to such a length that the source-gate voltages of all drive transistors Q1 to be corrected reach the threshold voltage.
  • FIG. 7A is a diagram showing the source voltage waveform w1 and gate voltage waveform w2 of the drive transistor Q1 when the Vth correction period is relatively short.
  • FIG. 7B is a diagram showing the source voltage waveform w1 and gate voltage waveform w2 of the drive transistor Q1 when the Vth correction period is relatively long.
  • the source-gate voltage of the drive transistor Q1 becomes larger than the threshold voltage.
  • the Vth correction period is relatively long as shown in FIG. 7B, the accumulated charge in the first capacitor Cs is gradually discharged, and the source-gate voltage of the drive transistor Q1 becomes smaller than the threshold voltage, and the final Specifically, the source voltage and gate voltage are approximately equal.
  • the source-gate voltage of the drive transistor Q1 changes depending on whether the Vth correction period is relatively short or long. As the voltage between the source and gate of the drive transistor Q1 is larger, as shown in FIG. 7A, the current flowing through the OLED 20 during light emission becomes larger, and the luminance becomes higher.
  • FIG. 8 is a diagram illustrating the amount of variation ⁇ Vg in the gate voltage of the drive transistor Q1 and the amount of variation Vs in the source voltage during Vth correction.
  • Cgg in equation (2) is the total gate capacitance of drive transistor Q1
  • Cgs in equation (2) is the coupling capacitance between the source and gate of drive transistor Q1.
  • FIG. 9 is a diagram showing the current flowing through the pixel 14 during Vth correction.
  • both the WS transistor Q2 and the DS transistor Q3 are off, and the AZ transistor Q4 is on.
  • the accumulated charge in the first capacitor Cs is discharged through the source-drain of the drive transistor Q1.
  • the current flowing between the source and drain of the drive transistor Q1 flows to the AZ transistor Q4. Therefore, the source voltage and gate voltage of drive transistor Q1 gradually decrease.
  • Equation (1) The degree of change in the source voltage and the degree of change in the gate voltage have a linear relationship as shown in Equation (1), and the proportionality constant ⁇ , which is the slope of the degree of change in the source voltage with respect to the degree of change in the gate voltage, is expressed by Equation (2). As shown in , it depends on the source-gate coupling capacitance with respect to the total capacitance of the drive transistor Q1, and 0 ⁇ 1.
  • both the source voltage and the gate voltage of the drive transistor Q1 gradually decrease, but since the proportionality constant ⁇ in equation (2) is less than 1, the source voltage decreases more than the gate voltage. As the voltage increases, the voltage between the source and gate of the drive transistor Q1 gradually decreases.
  • the voltage between the source and gate of the drive transistor Q1 changes depending on the length of the Vth correction period, and even when the pixel signal voltage Vsig is subsequently applied to the gate voltage of the drive transistor Q1, the voltage between the source and gate of the drive transistor Q1 changes. A difference occurs in the voltage between source and gate. If the voltage between the source and gate of the drive transistor Q1 changes, it will affect the luminance of the OLED 20, so control is required so that the voltage between the source and gate of the drive transistor Q1 does not change depending on the length of the Vth correction period.
  • the display device 1 according to the embodiment described below is characterized in that the voltage between the source and gate of the drive transistor Q1 is kept constant regardless of the length of the Vth correction period.
  • FIG. 10 is a circuit diagram of the pixel 14 according to one embodiment
  • FIG. 11 is a diagram showing the source voltage waveform w1 and gate voltage waveform w2 of the drive transistor Q1 in the circuit of FIG.
  • the circuit in FIG. 10 has the same circuit configuration as the circuit in FIG. 3, but differs from that in FIG. 9 in the current flowing through the circuit during Vth correction.
  • the Vth correction period is divided into two, as shown in FIG. This period is called the 2-correction processing period.
  • the second correction process is performed after the first correction process. Through the second correction process, correction of the threshold voltage of the drive transistor Q1 of each pixel 14 is completed.
  • FIG. 10 shows the current flowing within the pixel 14 immediately before the start of the second correction process.
  • the length of the first correction processing period is different for each of the plurality of pixel rows 13 arranged in the second direction.
  • the length of the second correction processing period is approximately the same for the plurality of pixel rows 13.
  • the display control unit 3 temporarily supplies the offset voltage Vofs to the gates of the drive transistors Q1 in the plurality of pixel rows 13 to temporarily set the sources to the first reference voltage node Vdd. , and during the first correction processing period, the supply of the offset voltage Vofs to the gate of the drive transistor Q1 is cut off, and the connection between the source of the drive transistor Q1 and the first reference voltage node Vdd is cut off.
  • the display control unit 3 sequentially drives each of the plurality of pixel rows 13 to temporarily set the source of the drive transistor Q1 in the pixel row 13 to be driven to the first reference voltage node. After that, during the second correction processing period, the connection between the source of the drive transistor Q1 and the first reference voltage node Vdd is cut off to correct the threshold voltage of the drive transistor Q1.
  • the display control unit 3 matches the source-gate voltage of the drive transistor Q1 in the pixel row 13 to be driven with the threshold voltage of the drive transistor Q1 during the second correction processing period. After the second correction process for the drive transistors Q1 in the plurality of pixel rows 13 is completed, the display control unit 3 simultaneously raises the source voltages of the drive transistors Q1 in the plurality of pixel rows 13 to The light-emitting elements are caused to emit light at the same time with a brightness corresponding to the pixel signal voltage Vsig.
  • the display control unit 3 sequentially raises the source voltage of the drive transistor Q1 in the pixel row 13 to be driven, for which the second correction process has been completed, and controls the light emitting elements in the pixel row 13 to be driven according to the pixel signal voltage Vsig. emit light at a brightness level.
  • the display control unit 3 may perform the first correction process within a predetermined period.
  • the display control unit 3 simultaneously performs the first correction process on the drive transistors Q1 in all the pixel rows 13 in the pixel array unit 6, and then sequentially performs the second correction process on the drive transistors Q1 in each of all the pixel rows 13. Correction processing may also be performed.
  • the plurality of pixel rows 13 arranged in the second direction within the pixel array unit 6 may be divided into two or more pixel blocks.
  • the display control unit 3 performs the first correction process on the drive transistor Q1 in the pixel block for each of two or more pixel blocks, and then sequentially performs the drive transistor Q1 on each pixel row 13 in the pixel block.
  • a second correction process may be performed.
  • the threshold voltages of the drive transistors Q1 in all the pixels 14 are corrected at the same time.
  • the DS transistor Q3 is turned on at time t1 in FIG.
  • the source voltage of the drive transistor Q1 gradually increases and eventually reaches the power supply voltage Vdd.
  • the source voltage of the drive transistor Q1 may gradually decrease.
  • WS transistor Q2 is temporarily turned on.
  • an offset voltage Vofs is supplied on the data line sig.
  • the gate voltage of the drive transistor Q1 gradually increases.
  • the gate voltage of the drive transistor Q1 may gradually decrease.
  • the DS transistor Q3 is turned on at time t5a.
  • the operation from time t1 to t5a is the same as that from time t1 to t5 in FIG.
  • Turning on the DS transistor Q3 at time t5a is an operation not envisioned in FIGS. 8 and 9.
  • the source voltage of the drive transistor Q1 increases rapidly, and accordingly, the gate voltage of the drive transistor Q1 also increases rapidly, causing The voltage is the same as the voltage between the source and gate of the drive transistor Q1 at the time when the first correction process is started (time t4a).
  • FIG. 10 shows the state at time t5a.
  • the DS transistor Q3 and the AZ transistor Q4 are turned on, and the WS transistor Q2 is turned off.
  • the current flowing between the source and drain of the DS transistor Q3 flows to the second reference voltage node Vss through the source and drain of the AZ transistor Q4, but does not flow to the OLED 20. Therefore, the OLED 20 does not emit light.
  • part of the current flowing between the source and drain of the DS transistor Q3 also flows into the first capacitor Cs, and the voltage across the first capacitor Cs, that is, the voltage between the source and gate of the drive transistor Q1 is reduced by the first correction process.
  • the potential difference is approximately equal to the potential difference at time t4a at which .
  • the voltage between the source and gate of the drive transistor Q1 at the end of the first correction processing period changes depending on the length of the first correction processing period, but the voltage between the source and gate of the drive transistor Q1 changes after the end of the first correction processing period.
  • the voltage between the source and gate of the drive transistor Q1 can be restored to the voltage immediately before starting the first correction process.
  • the DS transistor Q3 is turned off and the second correction process is started.
  • the second correction processing period as in the first correction processing period, since the WS transistor Q2 and the DS transistor Q3 are off, both the source voltage and gate voltage of the drive transistor Q1 gradually decrease, and the voltage of the drive transistor Q1 gradually decreases. The source-gate voltage also gradually decreases.
  • the period of the second correction process (times t4b to t5b) is controlled to have an appropriate length of time. Specifically, the period of the second correction process is set in advance to a time length such that the voltage between the source and gate of the drive transistor Q1 substantially matches the threshold voltage of the drive transistor Q1.
  • the second correction process ends by turning on the WS transistor Q2 at time t5b.
  • pixel signal voltage Vsig is supplied onto data line sig. Therefore, the gate voltage of the drive transistor Q1 decreases according to the voltage level of the pixel signal voltage Vsig, and as the gate voltage changes, the source voltage of the drive transistor Q1 also changes.
  • the source voltage of the drive transistor Q1 increases, and the gate voltage also increases accordingly.
  • the voltage between the source and gate of the drive transistor Q1 has a value that depends on the pixel signal voltage Vsig, and the OLED 20 starts emitting light with a luminance that corresponds to the pixel signal voltage Vsig.
  • FIG. 12 is a diagram showing the current flowing through the pixel 14 at time t2 in FIGS. 8 and 11.
  • the WS transistor Q2, the DS transistor Q3, and the AZ transistor Q4 are all turned on, and the offset voltage Vofs is supplied to the data line sig.
  • both the DS transistor Q3 and the AZ transistor Q4 are turned on, but the WS transistor Q2 is turned off. Therefore, no matter what voltage the data line sig has, it does not affect the source voltage and gate voltage of the drive transistor Q1.
  • the individual data lines sig extend in the vertical direction within the pixel array section 6 and are connected to pixels 14 in the same column of different pixel rows 13. Therefore, at time t5a, when the voltage between the source and gate of the drive transistor Q1 of the corresponding pixel 14 in a certain pixel row 13 is restored to the potential difference immediately before the start of the first correction process, the same data line sig is connected. A pixel signal can be written to the corresponding pixel 14 in another pixel row 13 by turning on the WS transistor Q2.
  • the pixel signal voltage Vsig is applied to the drive transistor Q1 in the other pixel row 13. Since it is possible to perform parallel processing, it is possible to draw one frame at high speed.
  • FIG. 13 is a diagram schematically showing the scanning order of the display device 1 according to this embodiment.
  • FIG. 13 shows an example in which a surface batch driving method is adopted.
  • the offset voltage Vofs is written to all pixels 14 in all pixel rows 13 at once during the vertical blanking period, and the first correction process is performed.
  • the second correction process is performed for each pixel row 13 sequentially from the upper end side pixel row 13 to correct the threshold voltage of each pixel 14 in the pixel row 13 to be driven, and then the pixel signal voltage Vsig Write.
  • the second correction process is completed up to the bottom pixel row 13, all the pixels 14 in all the pixel rows 13 start emitting light.
  • the timing at which the offset voltage Vofs is written to all pixels 14 of all pixel rows 13 at once does not necessarily have to be during the vertical blanking period.
  • FIG. 14A is a timing diagram of the display device 1 according to one embodiment. Further, FIG. 14B is a timing diagram of the display device 1 according to a comparative example. The timing diagram of FIG. 14B is substantially the same as FIG. 5.
  • both the WS transistor Q2 and the DS transistor Q3 of all the pixels 14 in the pixel array section 6 are turned on (times t12 to t13), and the first Correction processing is performed (times t11 to t15).
  • the DS transistor Q3 is turned on for each pixel 14 in the pixel row 13 to be driven (times t15 to t16), and the second correction process is performed.
  • the WS transistor Q2 is turned on and the pixel signal voltage Vsig on the data line sig is written to the gate of the drive transistor Q1 (times t18 to t19).
  • the DS transistor Q3 is turned on (times t17 to t20). In the pixel 14 where the DS transistor Q3 is turned on, the WS transistor Q2 is turned off, so the source of the drive transistor Q1 is The gate-to-gate voltage can be restored to the voltage immediately before the first correction processing period.
  • both the WS transistor Q2 and the DS transistor Q3 are turned on for each pixel 14 in the corresponding pixel row 13 within one horizontal line period.
  • the WS transistor Q2 is turned on again and the pixel signal voltage Vsig is written to the gate of the drive transistor Q1 (times t1 to t6).
  • the display device 1 according to the present embodiment can shorten the length of one horizontal line period and draw one frame at a higher speed than the display device 1 according to a comparative example.
  • the DS transistor Q3 when the first correction processing period ends, the DS transistor Q3 is turned on within a predetermined period (time t15 to t16), and the voltage between the source and gate of the drive transistor Q1 is set to the voltage immediately before the first correction processing period. However, by turning on the DS transistor Q3 multiple times, the source-to-gate voltage of the drive transistor Q1 can be restored more stably.
  • FIG. 15 is a timing diagram according to a modified example of FIG. 14A.
  • the DS transistor Q3 is turned on twice (times t15 to t16, t17 to t18, and t19 to t22). Thereby, the source-gate voltage of the drive transistor Q1 can be more accurately restored to the voltage immediately before the first correction process.
  • the first correction process is performed by writing the offset voltage Vofs to the gates of the drive transistors Q1 of all the pixels 14 in all the pixel rows 13 during the vertical blanking period or the like. Thereafter, for each pixel row 13, the DS transistor Q3 is temporarily turned on to restore the source-gate voltage of the drive transistor Q1 to the voltage immediately before the first correction process, and then the second correction process is performed. A pixel signal voltage Vsig is written to the gate of the drive transistor Q1. Thereby, even if the first correction processing period differs for each pixel row 13, the threshold voltage of the drive transistor Q1 of each pixel 14 can be appropriately corrected.
  • the one horizontal line period can be shortened.
  • a pixel signal is sent to the gate of the drive transistor Q1 in the other pixel row 13.
  • the voltage Vsig can be written, and drawing for one frame can be performed at high speed.
  • 16A and 16B are diagrams showing the internal configuration of a vehicle 100 that is a first application example of an electronic device 50 equipped with an image display device 1 according to the present disclosure.
  • 16A is a diagram showing the interior of the vehicle 100 from the rear to the front of the vehicle 100
  • FIG. 16B is a diagram showing the interior of the vehicle 100 from the diagonally rear to the diagonally front.
  • the vehicle 100 of FIGS. 16A and 16B includes a center display 101, a console display 102, a head-up display 103, a digital rear mirror 104, a steering wheel display 105, and a rear entertainment display 106.
  • the center display 101 is placed on the dashboard 107 at a location facing the driver's seat 108 and passenger seat 109.
  • FIG. 16 shows an example of a horizontally long center display 101 extending from the driver's seat 108 side to the passenger seat 109 side
  • the screen size and placement location of the center display 101 are arbitrary.
  • Center display 101 can display information detected by various sensors. As a specific example, the center display 101 displays images taken by an image sensor, distance images to obstacles in front and on the side of the vehicle measured by a ToF sensor, and passenger body temperature detected by an infrared sensor. Can be displayed.
  • the center display 101 can be used to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information, for example.
  • Safety-related information includes information such as detection of falling asleep, detection of looking away, detection of mischief by children in the same vehicle, presence or absence of seatbelts, and detection of leaving passengers behind. This information is detected by The operation-related information uses sensors to detect gestures related to operations by the occupant.
  • the detected gestures may include manipulation of various equipment within the vehicle 100. For example, the operation of air conditioning equipment, navigation equipment, AV equipment, lighting equipment, etc. is detected.
  • the life log includes life logs of all crew members. For example, a life log includes a record of the actions of each occupant during the ride. By acquiring and saving life logs, it is possible to check the condition of the occupants at the time of the accident.
  • a temperature sensor is used to detect the occupant's body temperature, and the occupant's health condition is estimated based on the detected body temperature.
  • an image sensor may be used to capture an image of the occupant's face, and the occupant's health condition may be estimated from the captured facial expression.
  • Authentication/identification related information includes a keyless entry function that performs facial recognition using a sensor, and a function that automatically adjusts seat height and position using facial recognition.
  • the entertainment-related information includes a function that uses a sensor to detect operation information of an AV device by a passenger, a function that recognizes the passenger's face using a sensor, and provides the AV device with content suitable for the passenger.
  • the console display 102 can be used, for example, to display life log information.
  • the console display 102 is arranged near a shift lever 111 on a center console 110 between a driver's seat 108 and a passenger seat 109.
  • the console display 102 can also display information detected by various sensors. Further, the console display 102 may display an image around the vehicle captured by an image sensor, or may display a distance image to an obstacle around the vehicle.
  • the head-up display 103 is virtually displayed behind the windshield 112 in front of the driver's seat 108.
  • the head-up display 103 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information. Since the head-up display 103 is often placed virtually in front of the driver's seat 108, it is difficult to display information directly related to the operation of the vehicle 100, such as the speed of the vehicle 100 and the remaining amount of fuel (battery). Are suitable.
  • the digital rear mirror 104 can display not only the rear of the vehicle 100 but also the state of the occupants in the rear seats. Therefore, by arranging a sensor on the back side of the digital rear mirror 104, it can be used for displaying life log information, for example. be able to.
  • the steering wheel display 105 is placed near the center of the steering wheel 113 of the vehicle 100.
  • Steering wheel display 105 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • life log information such as the driver's body temperature, information regarding the operation of AV equipment, air conditioning equipment, etc. There is.
  • the rear entertainment display 106 is attached to the back side of the driver's seat 108 and the passenger seat 109, and is for viewing by passengers in the rear seats.
  • the rear entertainment display 106 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • information relevant to the rear seat occupant is displayed. For example, information regarding the operation of the AV device or air conditioning equipment may be displayed, or the results of measuring the body temperature of the passenger in the rear seat using a temperature sensor may be displayed.
  • a passive type sensor measures distance by receiving light from an object without emitting light from the sensor to the object.
  • Passive methods include the lens focusing method, stereo method, and monocular viewing method.
  • the active type measures distance by projecting light onto an object and receiving the reflected light from the object with a sensor.
  • Active types include an optical radar method, an active stereo method, a photometric stereo method, a moiré topography method, and an interferometry method.
  • the image display device 1 according to the present disclosure is applicable to any of these methods of distance measurement.
  • the image display device 1 according to the present disclosure is applicable not only to various displays used in vehicles, but also to displays mounted on various electronic devices 50.
  • FIG. 17A is a front view of a digital camera 120, which is a second application example of the electronic device 50, and FIG. 17B is a rear view of the digital camera 120.
  • the digital camera 120 in FIGS. 17A and 17B is an example of a single-lens reflex camera in which the lens 121 can be replaced, but the present invention is also applicable to a camera in which the lens 121 cannot be replaced.
  • a monitor screen 126 for displaying shooting data, live images, etc., and an electronic viewfinder 124 are provided on the top surface of the camera.
  • the image display device 1 By arranging a sensor overlapping the back side of the monitor screen 126, electronic viewfinder 124, sub-screen, etc. used in the camera, it can be used as the image display device 1 according to the present disclosure.
  • the image display device 1 according to the present disclosure is also applicable to a head mounted display (hereinafter referred to as HMD).
  • HMDs can be used for VR (Virtual Reality), AR (Augmented Reality), MR (Mixed Reality), SR (Substitutional Reality), and the like.
  • FIG. 18A is an external view of an HMD 130 that is a third application example of the electronic device 50.
  • the HMD 130 in FIG. 18A has a mounting member 131 that is worn to cover a human's eyes. This mounting member 131 is fixed by being hooked onto a human ear, for example.
  • a display device 132 is provided inside the HMD 130, and the wearer of the HMD 130 can view stereoscopic images and the like on this display device 132.
  • the HMD 130 includes, for example, a wireless communication function and an acceleration sensor, and can switch the stereoscopic image displayed on the display device 132 according to the wearer's posture, gestures, and the like.
  • a camera may be provided in the HMD 130 to take images of the surroundings of the wearer, and an image obtained by combining the image taken by the camera and an image generated by a computer may be displayed on the display device 132.
  • a camera is placed on the back side of the display device 132 that is visible to the wearer of the HMD 130, and the camera takes pictures of the area around the eyes of the wearer, and the captured image is sent to another camera provided on the outer surface of the HMD 130.
  • the image display device 1 can also be applied to smart glasses 130a that display various information on glasses 134.
  • Smart glasses 130a in FIG. 18B include a main body portion 135, an arm portion 136, and a lens barrel portion 137.
  • the main body portion 135 is connected to an arm portion 136.
  • the main body portion 135 is removably attached to the glasses 134.
  • the main body section 135 incorporates a control board and a display section for controlling the operation of the smart glasses 130a.
  • the main body part 135 and the lens barrel part 137 are connected to each other via an arm part 136.
  • the lens barrel section 137 emits the image light emitted from the main body section 135 via the arm section 136 to the lens 138 side of the glasses 134 .
  • This image light enters the human eye through lens 138.
  • the wearer of the smart glasses 130a in FIG. 18B can visually recognize not only the surrounding situation but also various information emitted from the lens barrel section 137, like normal glasses.
  • the image display device 1 according to the present disclosure is also applicable to a television device (hereinafter referred to as TV).
  • TV television device
  • Recent TVs tend to have frame sizes as small as possible from the viewpoint of miniaturization and aesthetic design. For this reason, when a TV is provided with a camera for photographing the viewer, it is desirable to arrange it so as to overlap the back side of the display section 2 of the TV.
  • FIG. 19 is an external view of a TV 140 that is a fourth application example of the electronic device 50.
  • the TV 140 in FIG. 19 has a minimized frame, and almost the entire front side is the display area.
  • the TV 140 may have a built-in sensor such as a camera for photographing the viewer.
  • FIG. 20 is an external view of a smartphone 150 that is a fifth application example of the electronic device 50.
  • the display surface 1z extends to nearly the external size of the electronic device 50, and the width of the bezel 1y around the display surface 1z is set to several mm or less.
  • a front camera is often mounted on the bezel 1y, but in FIG. 20, as shown by the broken line, an image sensor module functioning as a front camera is arranged on the back side of the display surface 1z, for example, approximately in the center. are doing.
  • the present technology can have the following configuration. (1) a pixel array section in which a plurality of pixel groups including two or more pixels arranged in a first direction are arranged in a second direction intersecting the first direction; a light emitting element provided in each pixel in the pixel array section; a first transistor provided in each pixel in the pixel array section and controlling light emission brightness of the light emitting element; a first capacitor provided in each pixel in the pixel array section and connected between the gate and source of the first transistor; After performing a first correction process that simultaneously corrects the threshold voltages of the first transistors in the plurality of pixel groups, restoring the source-gate voltage of the first transistor to the voltage before starting the first correction process.
  • a display device comprising: a display control section that supplies voltage.
  • the length of the period of the first correction process is different for each of the plurality of pixel groups arranged in the second direction, The display device according to (1) or (2), wherein the length of the second correction processing period is substantially the same for the plurality of pixel groups.
  • the display control section Immediately before the first correction processing period, an offset voltage is temporarily supplied to the gates of the first transistors in the plurality of pixel groups to temporarily connect the sources to the first reference voltage node; During the period of the first correction process, the supply of the offset voltage to the gate of the first transistor is cut off, and the connection between the source of the first transistor and the first reference voltage node is cut off.
  • the display device according to any one of 1) to (3).
  • the display control unit sequentially drives each of the plurality of pixel groups to temporarily connect the source of the first transistor in the pixel group to be driven to a first reference voltage node; Thereafter, during the period of the second correction process, the connection between the source of the first transistor and the first reference voltage node is cut off to correct the threshold voltage of the first transistor (1) to (4).
  • the display device according to any one of the above.
  • the display control unit matches the source-gate voltage of the first transistor in the pixel group to be driven with the threshold voltage of the first transistor during the period of the second correction process; The display device according to (5).
  • the display control unit After the second correction process of the first transistors in the plurality of pixel groups is completed, the display control unit simultaneously raises the source voltages of the first transistors in the plurality of pixel groups;
  • the display device any one of (1) to (6), wherein the light emitting elements in the plurality of pixel groups simultaneously emit light at a brightness according to the pixel signal voltage.
  • the display device (8) The display device according to (7), wherein the display control unit starts the first correction process within a vertical blanking period.
  • the display control unit sequentially raises the source voltage of the first transistor in the pixel group to be driven for which the second correction process has been completed, and increases the voltage of the light emitting element in the pixel group to be driven.
  • the display device according to any one of (1) to (6), which emits light with a brightness that corresponds to the pixel signal voltage. (10) The display device according to (9), wherein the display control unit performs the first correction process within a predetermined period. (11) The display control unit simultaneously performs the first correction process on the first transistors in all the pixel groups in the pixel array unit, and then sequentially performs the first correction process on each of all the pixel groups. The display device according to any one of (1) to (10), wherein the second correction process for one transistor is performed.
  • the plurality of pixel groups arranged in the second direction in the pixel array section are divided into two or more pixel blocks,
  • the display control unit performs the first correction process on the first transistor in the pixel block for each of the two or more pixel blocks, and then sequentially performs the first correction process on each of the pixel groups in the pixel block.
  • the display device according to any one of (1) to (10), wherein the second correction process of the first transistor is performed.
  • the display control section includes: During the first correction process, the second transistors in the plurality of pixel groups are temporarily turned on to temporarily supply an offset voltage to the gates of the first transistors, and the second transistors in the plurality of pixel groups are temporarily turned on. temporarily turn on the third transistor in the plurality of pixel groups arranged in the second direction and temporarily connect the source of the first transistor to the first reference voltage node.
  • each of the plurality of pixel groups is sequentially driven, and the third transistor in the pixel group to be driven is temporarily turned on to temporarily change the source of the first transistor to the first reference voltage. connect to the node, During the second correction process, the connection between the source of the first transistor and the first reference voltage node is cut off, and the threshold voltage of the first transistor is corrected; Thereafter, temporarily turning on the second transistor connected to the gate of the first transistor whose threshold voltage has been corrected, and supplying the pixel signal voltage to the gate of the first transistor whose threshold voltage has been corrected; (1) The display device according to any one of (12) to (12).
  • the display control unit repeats an operation of temporarily turning on the third transistor in the pixel group to be driven a plurality of times, and then the second The display device according to (13), wherein the threshold voltage of the first transistor is corrected by turning off the transistor and the third transistor.
  • a fourth transistor that switches whether or not to connect the drain of the first transistor to a second reference voltage node; a second capacitor connected between the source of the first transistor and the source of the third transistor, The display device according to (13) or (14), wherein the light emitting element is connected between the drain of the first transistor and the second reference voltage node.
  • the fourth transistor Before the second transistor transitions from off to on with the pixel signal voltage being supplied to the source of the second transistor, the fourth transistor maintains the on state and the first transistor a drain of is connected to the second reference voltage node, When the second transistor transitions from off to on with the pixel signal voltage being supplied to the source of the second transistor, the fourth transistor turns off, and then the third transistor turns on, causing the The display device according to (15), wherein the light emitting element starts emitting light.
  • the first transistor, the second transistor, the third transistor, and the fourth transistor are P-type MOS (Metal Oxide Semiconductor) transistors.
  • the display control unit may cause the pixel to be connected to the gate of the first transistor in the other.
  • the light emitting element is an organic EL (Electro-luminescence) element.
  • a pixel array section in which a plurality of pixel groups including two or more pixels arranged in a first direction are arranged in a second direction intersecting the first direction; a light emitting element provided in each pixel in the pixel array section; a first transistor provided in each pixel in the pixel array section and controlling light emission brightness of the light emitting element;
  • a method for driving a display device comprising: a first capacitor provided in each pixel in the pixel array section and connected between the gate and source of the first transistor, After performing a first correction process that simultaneously corrects the threshold voltages of the first transistors in the plurality of pixel groups, restoring the source-gate voltage of the first transistor to the voltage before starting the first correction process.
  • a second correction process is performed to sequentially correct the threshold voltage of the first transistor for each of the plurality of pixel groups, and a pixel signal voltage is applied to the gate of the first transistor after the second correction process.
  • 1 display device 1y bezel, 1z display surface, 2 display section, 3 display control section, 4 timing control section, 5 data input/output I/F section, 6 pixel array section, 7 write scanning section, 8 light emission drive section, 9 Auto zero scanning section, 10 Signal output section, 11 Scan control section, 12 Write control section, 13 Pixel row, 13 All pixel rows, 14 Pixel, 21 Clock generation section, 22 Timing generation section, 23 Image processing section, 24 High speed I/F section, 25 S/P conversion section, 26 clock control section, 27 H/V synchronization generation section, 50 electronic equipment, 100 vehicle, 101 center display, 102 console display, 103 head-up display, 104 digital rear mirror, 105 Steering wheel display, 106 Rear entertainment display, 107 Dashboard, 108 Driver's seat, 109 Passenger seat, 110 Center console, 111 Shift lever, 112 Windshield, 113 Steering wheel, 120 Digital camera, 121 Lens, 122 Camera body, 123 Grip, 124 Electronic viewfinder, 125 Shutter,

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Abstract

［課題］表示品質を向上可能な表示装置を提供する。 ［解決手段］表示装置は、第１方向に配置される２以上の画素を含む画素群が第１方向に交差する第２方向に複数個配置されている画素アレイ部と、画素アレイ部内の各画素に設けられる発光素子と、画素アレイ部内の各画素に設けられ、発光素子の発光輝度を制御する第１トランジスタと、画素アレイ部内の各画素に設けられ、第１トランジスタのゲート及びソース間に接続される第１キャパシタと、複数の画素群内の第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、第１トランジスタのソース－ゲート間電圧を第１補正処理の開始前の電圧に復元させて、その後、複数の画素群のそれぞれごとに順次に第１トランジスタの閾値電圧を補正する第２補正処理を行い、第２補正処理が終わった第１トランジスタのゲートに画素信号電圧を供給する表示制御部と、を備える。

Description

表示装置及びその駆動方法
　本開示は、表示装置及びその駆動方法に関する。
　有機ＥＬ（Electro-luminescence）素子などの自発光素子を用いた表示装置が知られている。自発光素子に流れる電流を駆動トランジスタで制御することで、発光輝度を調整する。
　製造上の都合等で駆動トランジスタの閾値電圧が変動する場合がある。閾値電圧が変動すると、画面の輝度ばらつきが生じ、画質が低下する。このため、自発光素子を用いた画素回路では、自発光素子を発光させる前に、駆動トランジスタの閾値電圧の補正を行うのが一般的である（特許文献１参照）。
特開２００７－１３３２８２号公報
　自発光素子を発光させる場合、各画素の駆動トランジスタの閾値電圧の補正を行い、その後に駆動トランジスタのゲートに画素信号電圧を書き込む駆動方式が知られている。
　全画素の駆動トランジスタの閾値電圧の補正を同タイミングで行い、その後に、画素行ごとに画素信号電圧の書込を行うようにすると、画素行ごとに画素信号電圧の書込を開始するタイミングが異なるため、画素行ごとの閾値電圧の補正期間も異なってしまい、表示装置の上端側と下端側で発光輝度に違いが生じ、シェーディングが視認されるおそれがある。
　そこで、本開示では、表示品質を向上可能な表示装置及びその駆動方法を提供するものである。
　上記の課題を解決するために、本開示によれば、第１方向に配置される２以上の画素を含む画素群が前記第１方向に交差する第２方向に複数個配置されている画素アレイ部と、
　前記画素アレイ部内の各画素に設けられる発光素子と、
　前記画素アレイ部内の各画素に設けられ、前記発光素子の発光輝度を制御する第１トランジスタと、
　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲート及びソース間に接続される第１キャパシタと、
　複数の前記画素群内の前記第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、前記第１トランジスタのソース－ゲート間電圧を前記第１補正処理の開始前の電圧に復元させて、その後、前記複数の画素群のそれぞれごとに順次に前記第１トランジスタの閾値電圧を補正する第２補正処理を行い、前記第２補正処理が終わった前記第１トランジスタのゲートに画素信号電圧を供給する表示制御部と、を備える、表示装置が提供される。
　前記第２補正処理により、各画素の前記第１トランジスタの閾値電圧の補正が完了してもよい。
　前記第１補正処理の期間の長さは、前記第２方向に配置される複数の前記画素群のそれぞれごとに相違しており、
　前記第２補正処理の期間の長さは、前記複数の画素群で略同一であってもよい。
　前記表示制御部は、
　前記第１補正処理の期間の直前には、複数の前記画素群内の前記第１トランジスタのゲートにオフセット電圧を一時的に供給してソースを一時的に第１基準電圧ノードに接続し、
　前記第１補正処理の期間内には、前記第１トランジスタのゲートへの前記オフセット電圧の供給を遮断し、かつ前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断してもよい。
　前記表示制御部は、前記複数の画素群のそれぞれを順次に駆動して、駆動対象の前記画素群内の前記第１トランジスタのソースを一時的に第１基準電圧ノードに接続し、その後、前記第２補正処理の期間内には、前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断して前記第１トランジスタの閾値電圧を補正してもよい。
　前記表示制御部は、前記第２補正処理の期間内には、駆動対象の前記画素群内の前記第１トランジスタのソース－ゲート間電圧を前記第１トランジスタの閾値電圧に一致させてもよい。
　前記表示制御部は、前記複数の画素群内の前記第１トランジスタの前記第２補正処理が終わった後、前記複数の画素群内の前記第１トランジスタのソース電圧を同時に引き上げて、前記複数の画素群内の前記発光素子を前記画素信号電圧に応じた輝度で同時に発光させてもよい。
　前記表示制御部は、垂直ブランキング期間内に前記第１補正処理を開始してもよい。
　前記表示制御部は、前記第２補正処理が終了した駆動対象の前記画素群内の前記第１トランジスタのソース電圧を順次に引き上げて、駆動対象の前記画素群内の前記発光素子を前記画素信号電圧に応じた輝度で発光させてもよい。
　前記表示制御部は、所定の期間内に前記第１補正処理を行ってもよい。
　前記表示制御部は、前記画素アレイ部内の全ての前記画素群内の前記第１トランジスタについて同時に前記第１補正処理を行い、その後、前記全ての画素群のそれぞれごとに順次に前記第１トランジスタの前記第２補正処理を行ってもよい。
　前記画素アレイ部内の前記第２方向に配置される前記複数の画素群は、２以上の画素ブロックに分割され、
　前記表示制御部は、前記２以上の画素ブロックのそれぞれごとに、前記画素ブロック内の前記第１トランジスタについて前記第１補正処理を行い、その後、前記画素ブロック内の前記画素群ごとに順次に前記第１トランジスタの前記第２補正処理を行ってもよい。
　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲートにオフセット電圧又は前記画素信号電圧を供給するか否かを切り替える第２トランジスタと、
　前記画素アレイ部内の各画素内に設けられ、前記第１トランジスタのソースを所定の第１基準電圧ノードに接続するか否かを切り替える第３トランジスタと、を備え、
　前記表示制御部は、
　前記第１補正処理の期間には、複数の前記画素群内の前記第２トランジスタを一時的にオンして前記第１トランジスタのゲートにオフセット電圧を一時的に供給するとともに、前記複数の画素群内の前記第３トランジスタを一時的にオンして前記第１トランジスタのソースを一時的に第１基準電圧ノードに接続して、前記第２方向に配置された前記複数の画素群内の前記第１トランジスタの閾値電圧を同時に補正し、
　その後、前記複数の画素群のそれぞれを順次に駆動して、駆動対象の前記画素群内の前記第３トランジスタを一時的にオンして前記第１トランジスタのソースを一時的に前記第１基準電圧ノードに接続し、
　前記第２補正処理の期間には、前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断して、前記第１トランジスタの閾値電圧を補正し、
　その後、閾値電圧を補正した前記第１トランジスタのゲートに繋がる前記第２トランジスタを一時的にオンして、閾値電圧を補正した前記第１トランジスタのゲートに前記画素信号電圧を供給してもよい。
　前記表示制御部は、前記第２補正処理の期間の直前に、駆動対象の前記画素群内の前記第３トランジスタを複数回にわたって一時的にオンする動作を繰り返し、その後に前記第２トランジスタ及び前記第３トランジスタをオフして前記第１トランジスタの閾値電圧を補正してもよい。
　前記第１トランジスタのドレインを第２基準電圧ノードに接続するか否かを切り替える第４トランジスタと、
　前記第１トランジスタのソースと前記第３トランジスタのソースとの間に接続される第２キャパシタと、を備え、
　前記発光素子は、前記第１トランジスタのドレインと前記第２基準電圧ノードとの間に接続されてもよい。
　前記第２トランジスタのソースに前記画素信号電圧が供給された状態で前記第２トランジスタがオフからオンに遷移する以前は、前記第４トランジスタはオン状態を維持して、前記第１トランジスタのドレインは前記第２基準電圧ノードに接続されており、
　前記第２トランジスタのソースに前記画素信号電圧が供給された状態で前記第２トランジスタがオフからオンに遷移すると、前記第４トランジスタがオフして、その後に前記第３トランジスタがオンして、前記発光素子の発光が開始されてもよい。
　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであってもよい。
　前記表示制御部は、前記第２方向の２つの前記画素群のうち一方において前記第１トランジスタの閾値電圧の補正を行っている間に、他方において前記第１トランジスタのゲートに前記画素信号電圧を供給してもよい。
　前記発光素子は、有機ＥＬ（Electro-luminesence）素子であってもよい。
　本開示によれば、第１方向に配置される２以上の画素を含む画素群が前記第１方向に交差する第２方向に複数個配置されている画素アレイ部と、
　前記画素アレイ部内の各画素に設けられる発光素子と、
　前記画素アレイ部内の各画素に設けられ、前記発光素子の発光輝度を制御する第１トランジスタと、
　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲート及びソース間に接続される第１キャパシタと、を備える表示装置の駆動方法であって、
　複数の前記画素群内の前記第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、前記第１トランジスタのソース－ゲート間電圧を前記第１補正処理の開始前の電圧に復元させ、その後、前記複数の画素群のそれぞれごとに順次に前記第１トランジスタの閾値電圧を補正する第２補正処理を行い、前記第２補正処理が終わった前記第１トランジスタのゲートに画素信号電圧を供給する、表示装置の駆動方法が提供される。
表示装置の概略構成を示すブロック図。 表示部の詳細な構成を示すブロック図。 画素アレイ部内の各画素の回路構成を示す図。 線順次駆動方式を説明する図。 面一括駆動方式を説明する図。 図４Ｂの面一括駆動方式を採用した場合の一比較例による駆動タイミング図。 図５の駆動トランジスタのソース電圧波形とゲート電圧波形を示す図。 Ｖth補正期間が短すぎる場合の駆動トランジスタのソース電圧波形とゲート電圧波形を示す図。 Ｖth補正期間が長すぎる場合の駆動トランジスタのソース電圧波形とゲート電圧波形を示す図。 Ｖth補正時の駆動トランジスタのゲート電圧の変動量とソース電圧の変動量を説明する図。 Ｖth補正時に画素に流れる電流を示す図。 一実施形態に係る画素の回路図。 図１０の回路内の駆動トランジスタのソース電圧波形とゲート電圧波形を示す図。 図８と図１１の画素を流れる電流を示す図。 本実施形態に係る表示装置１の走査順序を模式的に示す図。 一実施形態に係る表示装置１のタイミング図。 一比較例に係る表示装置１のタイミング図。 図１４Ａの一変形例によるタイミング図。 乗物の後方から前方にかけての乗物の内部の様子を示す図。 乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図。 電子機器の第２適用例であるデジタルカメラの正面図。 デジタルカメラの背面図。 電子機器の第３適用例であるＨＭＤの外観図。 スマートグラスの外観図。 電子機器の第４適用例であるＴＶの外観図。 電子機器の第５適用例であるスマートフォンの外観図。
　以下、図面を参照して、表示装置及びその駆動方法の実施形態について説明する。以下では、表示装置の主要な構成部分を中心に説明するが、表示装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　図１は表示装置１の概略構成を示すブロック図である。図１の表示装置１は、ＯＬＥＤ（Organic Light Emitting Device）などの自発光素子を用いた表示装置１であり、一実装形態はマイクロディスプレイである。なお、図１の表示装置１は、マイクロディスプレイに限定されるものではなく、種々の電子機器に組み込んで任意のサイズ及び表示解像度の表示部として適用可能である。
　図１の表示装置１は、表示部２と、表示制御部３と、タイミング制御部４と、データ入出力Ｉ／Ｆ部５とを備えている。
　表示部２は、画素アレイ部６と、書込走査部７と、発光駆動部８と、オートゼロ走査部９と、信号出力部１０とを有する。表示部２の内部構成及び動作は後述する。
　表示制御部３は、走査制御部１１と、書込制御部１２とを有する。走査制御部１１は、画素アレイ部６内の各画素行の走査タイミングを決定して、書込走査部７を制御する。書込制御部１２は、画素アレイ部６内の各画素１４の発光輝度を決定して、信号出力部１０を制御する。
　タイミング制御部４は、クロック生成部２１と、タイミング生成部２２と、画像処理部２３とを有する。クロック生成部２１は、画素アレイ部６内の各画素行の駆動タイミングに応じたクロック信号と、画素アレイ部６内の各画素行の各画素１４に画素信号電圧を書き込むタイミングに応じたクロック信号などを生成する。タイミング生成部２２は、表示制御部３のタイミングを制御する信号（例えば、水平同期信号や垂直同期信号など）を生成する。画像処理部２３は、表示部２の各画素１４内の自発光素子の発光輝度に応じた画素信号を生成する。
　データ入出力Ｉ／Ｆ部５は、高速Ｉ／Ｆ部２４と、Ｓ／Ｐ変換部２５と、クロック制御部２６と、Ｈ／Ｖ同期生成部２７とを有する。高速Ｉ／Ｆ部２４は、不図示のホスト機器からの画像データやクロック信号等を高速に受信する。Ｓ／Ｐ変換部２５は、高速Ｉ／Ｆ部２４で受信されたパラレルの画像データをシリアルの画像データに変換して、画像処理部２３に供給する。クロック制御部２６は、高速Ｉ／Ｆ部２４で受信されたデータからクロック信号を抽出してクロック生成部２１に供給する。Ｈ／Ｖ同期生成部２７は、高速Ｉ／Ｆ部２４で受信されたデータから水平同期信号と垂直同期信号を抽出してタイミング生成部２２に供給する。
　図２は表示部２の詳細な構成を示すブロック図である。画素アレイ部６には、水平方向（第１方向）及び垂直方向（第２方向）に複数個ずつ画素１４が配置されている。本明細書では、水平方向を行、垂直方向を列と呼び、水平方向に配置される複数の画素１４を画素行１３または画素群と呼ぶ。画素アレイ部６には、水平方向に延びる画素行１３が垂直方向に複数列配置されている。画素アレイ部６内の水平方向及び垂直方向の画素１４数は任意である。画素１４の詳細構成は後述する。
　書込走査部７は、複数の書込走査線を駆動する。複数の書込走査線は、画素行１３ごとに設けられている。各書込走査線は、水平方向に延びており、対応する画素行１３内の各画素１４に書込走査信号を供給する。
　発光駆動部８は、複数の発光制御線を駆動する。複数の発光制御線は、画素行１３ごとに設けられている。各発光制御線は、水平方向に延びており、対応する画素行１３内の各画素１４に発光制御信号を供給する。
　オートゼロ走査部９は、複数のオートゼロ信号線（以下、ＡＺ信号線）を駆動する。複数のＡＺ信号線は、水平方向に延びており、対応する画素行１３内の各画素１４にＡＺ信号を供給する。ＡＺ信号は、各画素１４内の駆動トランジスタの閾値電圧補正が終わるまでは、発光素子の発光を停止するために用いられる。
　信号出力部１０は、複数のデータ線ｓｉｇを駆動する。複数のデータ線ｓｉｇは、垂直方向に延びており、対応する画素１４にオフセット電圧又は画素信号電圧を供給する。このように、データ線ｓｉｇは、オフセット電圧又は画素信号電圧を互いに異なるタイミングで供給するために用いられる。
　図３は画素アレイ部６内の各画素１４の回路構成を示す図である。各画素１４は、４つのＰＭＯＳトランジスタＱ１～Ｑ４と２つのキャパシタＣs、Ｃsubを有し、Ｐｃｈの４Ｔｒ２Ｃと呼ばれることがある。以下では、各画素１４内の４つのトランジスタを、駆動トランジスタ（第１トランジスタ）Ｑ１、ＷＳトランジスタ（第２トランジスタ）Ｑ２、ＤＳトランジスタ（第３トランジスタ）Ｑ３、及びＡＺトランジスタ（第４トランジスタ）Ｑ４と呼ぶ。また、以下では、各画素１４内の２つのキャパシタＣs、Ｃsubを、第１キャパシタＣｓ、及び第２キャパシタＣsubと呼ぶ。さらに、以下では、各画素１４内にＯＬＥＤ２０からなる自発光素子が配置される例を説明する。
　駆動トランジスタＱ１のドレインと第２基準電圧ノードＶssの間には、ＡＺトランジスタＱ４が接続されている。より詳細には、駆動トランジスタＱ１のドレインには、ＡＺトランジスタＱ４のソースが接続され、ＡＺトランジスタＱ４のドレインは第２基準電圧ノードＶssに接続されている。
　駆動トランジスタＱ１のドレインと第３基準電圧ノードＶcathの間には、ＯＬＥＤ２０が接続されている。より詳細には、駆動トランジスタＱ１のドレインには、ＯＬＥＤ２０のアノードが接続され、ＯＬＥＤ２０のカソードは第３基準電圧ノードＶcathに接続されている。第３基準電圧ノードＶcathの電圧レベルは、第２基準電圧ノードＶssの電圧レベルと同じでもよいし、異なっていてもよい。
　駆動トランジスタＱ１のゲートとデータ線ｓｉｇとの間にはＷＳトランジスタＱ２が接続されている。より詳細には、駆動トランジスタＱ１のゲートには、ＷＳトランジスタＱ２のドレインが接続され、ＷＳトランジスタＱ２のソースはデータ線ｓｉｇに接続されている。ＷＳトランジスタＱ２のゲートには、ＷＳ信号が入力されている。
　駆動トランジスタＱ１のソースと電源電位ノード（第１基準電圧ノード）Ｖddの間にはＤＳトランジスタＱ３が接続されている。より詳細には、駆動トランジスタＱ１のソースは、ＤＳトランジスタＱ３のドレインと接続されている。ＤＳトランジスタＱ３のソースは電源電位ノードＶddに接続されている。
　駆動トランジスタＱ１のゲートとソースの間には、第１キャパシタＣsが接続されている。ＤＳトランジスタＱ３のソースとドレインとの間には、第２キャパシタＣsubが接続されている。すなわち、第１キャパシタＣsと第２キャパシタＣsubは、電源電位ノードＶddと駆動トランジスタＱ１のゲートとの間に直列に接続されている。
　表示装置１の画素駆動の方式として、画素行１３ごとに線順次に駆動する線順次駆動方式と、全画素行１３の全画素１４を一括で駆動する面一括駆動方式がある。線順次駆動方式は、プログレッシブ駆動方式とも呼ばれる。一実施形態に係る表示装置１は、線順次駆動方式と面一括駆動方式のいずれにも適用可能である。また、画素アレイ部６を垂直方向に複数の画素ブロックに分割し、画素ブロックごとに線順次駆動方式又は面一括駆動方式で各画素１４を駆動してもよい。
　図４Ａは線順次駆動方式を説明する図、図４Ｂは面一括駆動方式を説明する図である。図４Ａの線順次駆動方式では、各画素行１３の画素信号電圧の書込を行った直後にＯＬＥＤ２０の発光を開始する。すなわち、画素行１３ごとに発光タイミングをずらしている。これに対して、図４Ｂの面一括駆動方式では、全画素行１３の画素信号電圧の書込が終わった後に、全画素行１３の発光を一括で行う。
　（一比較例）
　図５は図４Ｂの面一括駆動方式を採用した場合の一比較例による駆動タイミング図である。以下、図５のタイミング図を参照しながら、図３の画素１４の回路の動作を説明する。ただし、以下の説明において、書き込む画素信号電圧によっては、一部の電圧変動の向きが以下の説明とは逆転する場合がある。
　図３の画素１４では、画素信号電圧をデータ線ｓｉｇに供給する前に駆動トランジスタＱ１の閾値電圧の補正が行われる。駆動トランジスタＱ１の閾値電圧を補正するにあたって、まず、先頭の画素行１３のＤＳトランジスタＱ３をオンする（時刻ｔ１）。これにより、第２キャパシタＣsubの蓄積電荷が放電されて、リセットされる。なお、ＡＺトランジスタＱ４は、ＯＬＥＤ２０の発光を開始するまでは、継続してオン状態に設定される。
　次に、先頭の画素行１３のＤＳトランジスタＱ３をオンにしたままで、データ線ｓｉｇにオフセット電圧Ｖofsを供給して、ＷＳトランジスタＱ２をオンする（時刻ｔ２）。これにより、駆動トランジスタＱ１のゲートには、ＷＳトランジスタＱ２を介してオフセット電圧Ｖofsが供給される。このとき、ＤＳトランジスタＱ３がオンであるため、駆動トランジスタＱ１のソースは電源電位Ｖddになる。
　その後、ＷＳトランジスタＱ２をオフし（時刻ｔ３）、続いてＤＳトランジスタＱ３をオフする（時刻ｔ４）。これにより、駆動トランジスタＱ１のソース電圧は下がり始める。駆動トランジスタＱ１のゲートとソース間には第１キャパシタＣsが接続されているため、駆動トランジスタＱ１のソース電圧が下がると、それに連動して、駆動トランジスタＱ１のゲート電圧も下がる。やがて駆動トランジスタＱ１のゲート－ソース間電圧が駆動トランジスタＱ１の閾値電圧に一致した時点で、駆動トランジスタＱ１のゲート電圧とソース電圧は安定化し、閾値電圧の補正処理が終了する。
　その後、画素信号電圧Ｖsigをデータ線ｓｉｇに供給するとともに、閾値電圧の補正処理が終わった画素行１３の各画素１４のＷＳトランジスタＱ２を一時的にオンする（時刻ｔ５～ｔ６）。これにより、画素信号電圧Ｖsigと閾値電圧に応じた電圧が、駆動対象の駆動トランジスタＱ１のゲートに供給されて、画素信号電圧Ｖsigの書込が行われる。
　以上の動作が画素行１３ごとに順次に行われ、線順次に画素信号電圧Ｖsigの書込が行われる。
　全画素行１３への画素信号電圧Ｖsigの書き込みが終了して、ＯＬＥＤ２０の発光タイミングに到達すると、全画素１４のＡＺトランジスタＱ４をオフして（時刻ｔ７）、ＤＳトランジスタＱ３をオンする（時刻ｔ８）。これにより、画素信号電圧Ｖsigに応じた電流が駆動トランジスタＱ１からＯＬＥＤ２０に流れて、画素信号電圧Ｖsigに応じた発光輝度で発光する。
　このように、図５に示す一比較例による表示装置１では、画素行１３ごとに、各画素１４の駆動トランジスタＱ１の閾値電圧の補正を行った後に、各画素１４への画素信号電圧Ｖsigの書き込みを行う。
　図６は図５の時刻ｔ１～ｔ８の駆動トランジスタＱ１のソース電圧波形ｗ１とゲート電圧波形ｗ２を示す図である。時刻ｔ１でＤＳトランジスタＱ３がオンすると、駆動トランジスタＱ１のソース電圧は上昇し始める。その後、時刻ｔ２でＷＳトランジスタＱ２がオンして、データ線ｓｉｇ上のオフセット電圧Ｖofsにより、駆動トランジスタＱ１のゲート電圧が上昇し始める。なお、オフセット電圧Ｖofsの電圧レベルによっては駆動トランジスタＱ１のゲート電圧が低下し始める場合もありうる。
　時刻ｔ２からしばらくすると、駆動トランジスタＱ１のソース電圧とゲート電圧の電圧レベルは安定する。ソース電圧とゲート電圧の電位差は、（Ｖdd－Ｖofs）である。
　時刻ｔ３でＷＳトランジスタＱ２がオフし、その後、時刻ｔ４でＤＳトランジスタＱ３がオフすると、駆動トランジスタＱ１のソース電圧は下がり始め、それに伴って駆動トランジスタＱ１のゲート電圧も下がり始める。駆動トランジスタＱ１のソース電圧とゲート電圧との電位差は、駆動トランジスタＱ１の閾値電圧と一致した状態で安定化する。
　時刻ｔ５でＷＳトランジスタＱ２がオンすると、データ線ｓｉｇ上の画素信号電圧Ｖsigにより、駆動トランジスタＱ１のゲート電圧が下がり始める。これに伴って、駆動トランジスタＱ１のソース電圧も下がり始める。なお、画素信号電圧Ｖsigの電圧レベルによっては、駆動トランジスタＱ１のゲート電圧が上がり始めて、駆動トランジスタＱ１のソース電圧が下がり始める場合もありうる。
　その後、時刻ｔ８でＤＳトランジスタＱ３がオンすると、駆動トランジスタＱ１のソース電圧が上昇し、それに伴って、駆動トランジスタＱ１のゲート電圧も上がり、駆動トランジスタＱ１のソース電圧とゲート電圧との電位差は、画素信号電圧Ｖsigに応じた値になる。これにより、ＤＳトランジスタＱ３から駆動トランジスタＱ１を介してＯＬＥＤ２０に電流が流れて、ＯＬＥＤ２０は画素信号電圧Ｖsigに応じた発光輝度で発光する。なお、上述したように、時刻ｔ８で駆動トランジスタＱ１のソース電圧とゲート電圧が下がる場合もある。
　図６の時刻ｔ４～ｔ５は駆動トランジスタＱ１の閾値電圧の補正期間であり、Ｖth補正期間とも呼ばれる。時刻ｔ４～ｔ５の期間は、補正対象となるすべての駆動トランジスタＱ１のソース－ゲート間電圧が閾値電圧になる程度の時間長さに設定する必要がある。
　図７ＡはＶth補正期間が相対的に短い場合の駆動トランジスタＱ１のソース電圧波形ｗ１とゲート電圧波形ｗ２を示す図である。図７ＢはＶth補正期間が相対的に長い場合の駆動トランジスタＱ１のソース電圧波形ｗ１とゲート電圧波形ｗ２を示す図である。
　図７ＡのようにＶth補正期間が相対的に短い場合、駆動トランジスタＱ１のソース－ゲート間電圧は、閾値電圧よりも大きくなる。逆に、図７ＢのようにＶth補正期間が相対的に長い場合、第１キャパシタＣsの蓄積電荷が徐々に放電し、駆動トランジスタＱ１のソース－ゲート間電圧は、閾値電圧よりも小さくなり、最終的にはソース電圧とゲート電圧が略等しくなる。
　このように、Ｖth補正期間が相対的に短い場合と長い場合で、駆動トランジスタＱ１のソース－ゲート間電圧が変化する。駆動トランジスタＱ１のソース－ゲート間電圧が大きいほど、図７Ａのように、発光時にＯＬＥＤ２０に流れる電流が大きくなり、発光輝度が高くなる。
　図８はＶth補正時の駆動トランジスタＱ１のゲート電圧の変動量ΔＶgとソース電圧の変動量Ｖsを説明する図である。ΔＶgとΔＶsとは、以下の式（１）を満たす。なお、αは比例定数である。
　　ΔＶg＝αΔＶs　　…（１）
　式（１）の比例定数αは、以下の式（２）で表される。
　α＝Ｃgs／Ｃgg　　…（２）
　式（２）のＣggは駆動トランジスタＱ１のゲート全容量、式（２）のＣgsは駆動トランジスタＱ１のソース－ゲート間の結合容量である。
　図９はＶth補正時に画素１４に流れる電流を示す図である。図９に示すように、Ｖth補正時には、ＷＳトランジスタＱ２とＤＳトランジスタＱ３はともにオフであり、ＡＺトランジスタＱ４はオンである。これにより、第１キャパシタＣsの蓄積電荷は、駆動トランジスタＱ１のソース－ドレイン間を通って放電される。駆動トランジスタＱ１のソース－ドレイン間を流れる電流は、ＡＺトランジスタＱ４に流れる。よって、駆動トランジスタＱ１のソース電圧とゲート電圧は徐々に低下する。ソース電圧の変化度合とゲート電圧の変化度合は式（１）に示すように線形な関係にあり、ゲート電圧の変化度合に対するソース電圧の変化度合の傾きである比例定数αは、式（２）に示すように、駆動トランジスタＱ１の全容量に対するソース－ゲート間の結合容量に依存し、０＜α＜１である。
　Vth補正期間には、駆動トランジスタＱ１のソース電圧とゲート電圧はともに徐々に低下するが、式（２）の比例定数αは１未満の値であるため、ゲート電圧よりもソース電圧の下がり度合が大きくなり、駆動トランジスタＱ１のソース－ゲート間の電圧は徐々に低下する。
　このように、Ｖth補正期間の長さによって、駆動トランジスタＱ１のソース－ゲート間の電圧が変化し、その後に画素信号電圧Ｖsigを駆動トランジスタＱ１のゲート電圧に与えたときにも、駆動トランジスタＱ１のソース－ゲート間の電圧に差異が生じる。駆動トランジスタＱ１のソース－ゲート間の電圧が変動すると、ＯＬＥＤ２０の発光輝度に影響するため、Ｖth補正期間の長短によって駆動トランジスタＱ１のソース－ゲート間の電圧が変動しないような制御が求められる。以下に説明する実施形態に係る表示装置１では、Ｖth補正期間の長さによらず、駆動トランジスタＱ１のソース－ゲート間の電圧を一定にすることを特徴とする。
　（一実施形態）
　図１０は一実施形態に係る画素１４の回路図、図１１は図１０の回路内の駆動トランジスタＱ１のソース電圧波形ｗ１とゲート電圧波形ｗ２を示す図である。図１０の回路は、図３の回路と同じ回路構成を備えているが、Ｖth補正時に回路内を流れる電流が図９とは異なる。
　一実施形態に係る画素１４では、図１１に示すように、Ｖth補正期間を二つに分けており、以下では、第１補正処理を行う第１補正処理期間と、第２補正処理を行う第２補正処理期間と呼ぶ。第２補正処理は、第１補正処理の後に行われる。第２補正処理により、各画素１４の駆動トランジスタＱ１の閾値電圧の補正が完了する。図１０は第２補正処理の開始直前に画素１４内を流れる電流を表している。
　第１補正処理期間の長さは、第２方向に配置される複数の画素行１３のそれぞれごとに相違している。第２補正処理期間の長さは、複数の画素行１３で略同一である。
　表示制御部３は、複数の画素行１３内の駆動トランジスタＱ１の閾値電圧を同時に補正する第１補正処理を行った後、駆動トランジスタＱ１のソース－ゲート間電圧を第１補正処理の開始前の電圧に復元させ、その後、複数の画素行１３のそれぞれごとに順次に駆動トランジスタＱ１の閾値電圧を補正する第２補正処理を行い、第２補正処理が終わった駆動トランジスタＱ１のゲートに画素信号電圧Ｖsigを供給する。
　表示制御部３は、第１補正処理期間の直前には、複数の画素行１３内の駆動トランジスタＱ１のゲートにオフセット電圧Ｖofsを一時的に供給してソースを一時的に第１基準電圧ノードＶddに接続し、第１補正処理期間内には、駆動トランジスタＱ１のゲートへのオフセット電圧Ｖofsの供給を遮断し、かつ駆動トランジスタＱ１のソースと第１基準電圧ノードＶddとの接続を遮断する。
　表示制御部３は、プログレッシブ駆動方式を採用する場合、複数の画素行１３のそれぞれを順次に駆動して、駆動対象の画素行１３内の駆動トランジスタＱ１のソースを一時的に第１基準電圧ノードＶddに接続し、その後、第２補正処理期間内には、駆動トランジスタＱ１のソースと第１基準電圧ノードＶddとの接続を遮断して駆動トランジスタＱ１の閾値電圧を補正する。
　表示制御部３は、第２補正処理期間内には、駆動対象の画素行１３内の駆動トランジスタＱ１のソース－ゲート間電圧を駆動トランジスタＱ１の閾値電圧に一致させる。
　表示制御部３は、複数の画素行１３内の駆動トランジスタＱ１の第２補正処理が終わった後、複数の画素行１３内の駆動トランジスタＱ１のソース電圧を同時に引き上げて、複数の画素行１３内の発光素子を画素信号電圧Ｖsigに応じた輝度で同時に発光させる。
　表示制御部３は、第２補正処理が終了した駆動対象の画素行１３内の駆動トランジスタＱ１のソース電圧を順次に引き上げて、駆動対象の画素行１３内の発光素子を画素信号電圧Ｖsigに応じた輝度で発光させる。表示制御部３は、所定の期間内に第１補正処理を行ってもよい。
　表示制御部３は、画素アレイ部６内の全ての画素行１３内の駆動トランジスタＱ１について同時に第１補正処理を行い、その後、全ての画素行１３のそれぞれごとに順次に駆動トランジスタＱ１の第２補正処理を行ってもよい。
　あるいは、表示制御部３は、画素アレイ部６内の第２方向に配置される複数の画素行１３は、２以上の画素ブロックに分割されていてもよい。この場合、表示制御部３は、２以上の画素ブロックのそれぞれごとに、画素ブロック内の駆動トランジスタＱ１について第１補正処理を行い、その後、画素ブロック内の画素行１３ごとに順次に駆動トランジスタＱ１の第２補正処理を行ってもよい。
　画素アレイ部６内の全画素１４を一括で表示制御する場合、第１補正処理では、全画素１４内の駆動トランジスタＱ１の閾値電圧を同時に補正する。第１補正処理を行うにあたって、図１１の時刻ｔ１でＤＳトランジスタＱ３がオンする。これにより、駆動トランジスタＱ１のソース電圧は徐々に上昇し、やがて電源電圧Ｖddに到達する。上述したように、駆動トランジスタＱ１のソース電圧が徐々に低下する場合もある。
　また、時刻ｔ２でＷＳトランジスタＱ２が一時的にオンする。時刻ｔ２では、データ線ｓｉｇ上にオフセット電圧Ｖofsが供給される。これにより、駆動トランジスタＱ１のゲート電圧は徐々に上昇する。上述したように、駆動トランジスタＱ１のゲート電圧は徐々に低下する場合もある。
　時刻ｔ４ａでＤＳトランジスタＱ３がオフする。これにより、駆動トランジスタＱ１のソース電圧とゲート電圧がともに下がり始める。駆動トランジスタＱ１のソース電圧とゲート電圧は、上述した式（１）と式（２）に応じて、時間とともに徐々に低下する。
　その後、時刻ｔ５ａでＤＳトランジスタＱ３をオンする。時刻ｔ１～ｔ５ａまでの動作は、図８の時刻ｔ１～ｔ５と同じである。時刻ｔ５ａでＤＳトランジスタＱ３をオンすることは、図８及び図９では想定していなかった動作である。ＤＳトランジスタＱ３をオンすると、図１１に示すように、駆動トランジスタＱ１のソース電圧が急激に高くなり、これに伴って駆動トランジスタＱ１のゲート電圧も急激に高くなり、駆動トランジスタＱ１のソース－ゲート間の電圧は、第１補正処理を開始する時点（時刻ｔ４ａ）での駆動トランジスタＱ１のソース－ゲート間の電圧と同じになる。
　図１０は、時刻ｔ５ａの状態を示している。時刻ｔ５ａでは、ＤＳトランジスタＱ３とＡＺトランジスタＱ４がオンし、ＷＳトランジスタＱ２はオフしている。ＤＳトランジスタＱ３のソース－ドレイン間を流れる電流は、ＡＺトランジスタＱ４のソース－ドレイン間を通って第２基準電圧ノードＶssに流れ、ＯＬＥＤ２０には流れない。よって、ＯＬＥＤ２０は発光しない。また、ＤＳトランジスタＱ３のソース－ドレイン間を流れる電流の一部が第１キャパシタＣsにも流れ、第１キャパシタＣsの両端電圧、すなわち駆動トランジスタＱ１のソース－ゲート間の電圧は、第１補正処理を開始する時点ｔ４ａの電位差と略等しくなる。
　第１補正処理期間内の駆動トランジスタＱ１のソース電圧の低下分をΔＶs、ゲート電圧の低下分をΔＶgとすると、時刻ｔ５ａでＤＳトランジスタＱ３をオンすることで、以下の式（３）が成り立ち、ゲート電圧は第１補正処理の開始直前の電圧に復元する。
　ΔＶg＝α(ΔＶs＋(－ΔＶs))＝０　　…（３）
　このように、第１補正処理期間の長短によって、第１補正処理期間の終了時点での駆動トランジスタＱ１のソース－ゲート間の電圧が変化するが、第１補正処理期間の終了後にＤＳトランジスタＱ３をオンさせることで、駆動トランジスタＱ１のソース－ゲート間の電圧を、第１補正処理を開始する直前の電圧に復元することができる。
　その後、時刻ｔ４ｂでＤＳトランジスタＱ３をオフし、第２補正処理を開始させる。第２補正処理期間内は、第１補正処理期間と同様に、ＷＳトランジスタＱ２とＤＳトランジスタＱ３がオフであるため、駆動トランジスタＱ１のソース電圧とゲート電圧がともに徐々に低下し、駆動トランジスタＱ１のソース－ゲート間の電圧も徐々に小さくなる。
　第２補正処理の期間（時刻ｔ４ｂ～ｔ５ｂ）は、適切な時間長さになるように制御される。具体的には、第２補正処理の期間は、駆動トランジスタＱ１のソース－ゲート間の電圧が駆動トランジスタＱ１の閾値電圧に略一致するような時間長さに予め設定される。
　時刻ｔ５ｂでＷＳトランジスタＱ２がオンすることで、第２補正処理が終了する。時刻ｔ５ｂでは、データ線ｓｉｇ上に画素信号電圧Ｖsigが供給される。よって、駆動トランジスタＱ１のゲート電圧は、画素信号電圧Ｖsigの電圧レベルに応じて低下し、ゲート電圧の変化に伴って、駆動トランジスタＱ１のソース電圧も変化する。
　その後、時刻ｔ８でＤＳトランジスタＱ３がオンすると、駆動トランジスタＱ１のソース電圧が上昇し、これに伴ってゲート電圧も上昇する。駆動トランジスタＱ１のソース－ゲート間の電圧は、画素信号電圧Ｖsigに依存する値であり、画素信号電圧Ｖsigに応じた発光輝度でＯＬＥＤ２０が発光を開始する。
　図１２は図８と図１１の時刻ｔ２のときに画素１４を流れる電流を示す図である。時刻ｔ２では、ＷＳトランジスタＱ２、ＤＳトランジスタＱ３、及びＡＺトランジスタＱ４がいずれもオンし、データ線ｓｉｇにはオフセット電圧Ｖofsが供給される。これに対して、図１１の時刻ｔ５ａでは、図１０に示すように、ＤＳトランジスタＱ３とＡＺトランジスタＱ４はともにオンするが、ＷＳトランジスタＱ２はオフである。よって、データ線ｓｉｇがどのような電圧であっても、駆動トランジスタＱ１のソース電圧とゲート電圧には影響しない。
　個々のデータ線ｓｉｇは、画素アレイ部６内の垂直方向に延びており、異なる画素行１３の同一列の画素１４に接続されている。よって、時刻ｔ５ａで、ある画素行１３の対応画素１４の駆動トランジスタＱ１のソース－ゲート間の電圧を第１補正処理の開始直前の電位差に復元させたときに、同じデータ線ｓｉｇが接続される別の画素行１３の対応画素１４に対して、ＷＳトランジスタＱ２をオンして画素信号の書き込みを行うことができる。
　このように、本実施形態による表示装置１では、２つの画素行１３の一方で駆動トランジスタＱ１の閾値電圧の補正を行っている間に、他方の画素行１３で駆動トランジスタＱ１に画素信号電圧Ｖsigの書き込みを行うことができ、並列処理可能になることから、１フレーム分の描画を高速に行うことができる。
　図１３は本実施形態に係る表示装置１の走査順序を模式的に示す図である。図１３は面一括駆動方式を採用する例を示している。本実施形態に係る表示装置１では、垂直ブランキング期間内に、全画素行１３の全画素１４に一括でオフセット電圧Ｖofsの書き込みを行い、第１補正処理を行う。
　次に、例えば上端側の画素行１３から順次、画素行１３ごとに第２補正処理を行って、駆動対象の画素行１３内の各画素１４の閾値電圧の補正を行った後に画素信号電圧Ｖsigの書き込みを行う。下端の画素行１３までの第２補正処理が終わると、全画素行１３の全画素１４の発光を開始する。
　なお、プログレッシブ駆動方式を採用する場合は、全画素行１３の全画素１４に一括でオフセット電圧Ｖofsの書き込みを行うタイミングは、必ずしも垂直ブランキング期間でなくてもよい。
　図１４Ａは一実施形態に係る表示装置１のタイミング図である。また、図１４Ｂは一比較例に係る表示装置１のタイミング図である。図１４Ｂのタイミング図は、図５と実質的に同一である。
　一実施形態に係る表示装置１では、例えば垂直ブランキング期間内に、例えば画素アレイ部６内の全画素１４のＷＳトランジスタＱ２とＤＳトランジスタＱ３をともにオンさせて（時刻ｔ１２～ｔ１３）、第１補正処理を行う（時刻ｔ１１～ｔ１５）。
　このように、本実施形態では、ＷＳトランジスタＱ２とＤＳトランジスタＱ３をともにオンさせる動作を垂直ブランキング期間内に行うため、１水平ライン期間内にはＷＳトランジスタＱ２とＤＳトランジスタＱ３をともにオンさせる必要がなくなり、各画素１４の画素信号書き込みを余裕を持って行うことができる。
　１水平ライン期間内には、駆動対象の画素行１３内の画素１４ごとに、ＤＳトランジスタＱ３をオンして（時刻ｔ１５～ｔ１６）、第２補正処理を行う。第２補正処理が終わった画素１４については、ＷＳトランジスタＱ２をオンして、データ線ｓｉｇ上の画素信号電圧Ｖsigを駆動トランジスタＱ１のゲートに書き込む（時刻ｔ１８～ｔ１９）。
　ＷＳトランジスタＱ２をオンにして画素信号電圧Ｖsigを書き込んだ画素１４とは異なる画素行１３の同一データ線ｓｉｇが接続される画素１４では、ＤＳトランジスタＱ３をオンする（時刻ｔ１７～ｔ２０）。ＤＳトランジスタＱ３をオンにした画素１４では、ＷＳトランジスタＱ２がオフしているため、他の画素行１３の画素１４に書き込むための画素信号電圧Ｖsigの影響を受けずに、駆動トランジスタＱ１のソース－ゲート間電圧を、第１補正処理期間の直前の電圧に復元させることができる。
　これに対して、一比較例による表示装置１では、図１４Ｂに示すように、１水平ライン期間内に、対応する画素行１３内の各画素１４について、ＷＳトランジスタＱ２とＤＳトランジスタＱ３をともにオンして駆動トランジスタＱ１の閾値電圧の補正を行った後に、ＷＳトランジスタＱ２を再度オンして駆動トランジスタＱ１のゲートに画素信号電圧Ｖsigを書き込む（時刻ｔ１～ｔ６）。
　これにより、本実施形態による表示装置１は、一比較例による表示装置１よりも、１水平ライン期間の長さを短縮でき、１フレーム分の描画をより高速に行うことができる。
　図１４Ａは、第１補正処理期間が終わると、所定期間（時刻ｔ１５～ｔ１６）内にＤＳトランジスタＱ３をオンして駆動トランジスタＱ１のソース－ゲート間電圧を第１補正処理期間の直前の電圧に復元させているが、複数回にわたってＤＳトランジスタＱ３をオンさせることで、より安定に駆動トランジスタＱ１のソース－ゲート間電圧を復元させることができる。
　図１５は図１４Ａの一変形例によるタイミング図である。図１５では、第１補正処理期間が終わったときに、２回にわたって、ＤＳトランジスタＱ３をオンさせている（時刻ｔ１５～ｔ１６、ｔ１７～ｔ１８、ｔ１９～ｔ２２）。これにより、駆動トランジスタＱ１のソース－ゲート間電圧を、第１補正処理の直前の電圧により正確に復元させることができる。
　このように、本実施形態では、垂直ブランキング期間等に、全画素行１３の全画素１４の駆動トランジスタＱ１のゲートにオフセット電圧Ｖofsを書き込んで第１補正処理を行う。その後、画素行１３ごとに、ＤＳトランジスタＱ３を一時的にオンして駆動トランジスタＱ１のソース－ゲート間電圧を第１補正処理の直前に電圧に復元させてから第２補正処理を行い、続いて駆動トランジスタＱ１のゲートに画素信号電圧Ｖsigの書き込みを行う。これにより、第１補正処理期間が画素行１３ごとに異なっていても、各画素１４の駆動トランジスタＱ１の閾値電圧を適正に補正できる。
　また、本実施形態では、１水平ライン期間内にＷＳトランジスタＱ２とＤＳトランジスタＱ３をともにオンしなくて済むため、１水平ライン期間を短縮できる。
　さらに、本実施形態では、二つの画素行１３のうち、一方の画素行１３で駆動トランジスタＱ１の閾値電圧の補正を行っている間に、他方の画素行１３で駆動トランジスタＱ１のゲートに画素信号電圧Ｖsigを書き込むことができ、１フレーム分の描画を高速に行うことができる。
　（本開示による画像表示装置１及び電子機器の適用例）
　（第１適用例）
　本開示による画像表示装置１及び電子機器５０は、種々の用途に用いることができる。図１６Ａ及び図１６Ｂは本開示による画像表示装置１を備えた電子機器５０の第１適用例である乗物１００の内部の構成を示す図である。図１６Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図１６Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。
　図１６Ａ及び図１６Ｂの乗物１００は、センターディスプレイ１０１と、コンソールディスプレイ１０２と、ヘッドアップディスプレイ１０３と、デジタルリアミラー１０４と、ステアリングホイールディスプレイ１０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ１０１は、ダッシュボード１０７上の運転席１０８及び助手席１０９に対向する場所に配置されている。図１６では、運転席１０８側から助手席１０９側まで延びる横長形状のセンターディスプレイ１０１の例を示すが、センターディスプレイ１０１の画面サイズや配置場所は任意である。センターディスプレイ１０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ１０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ１０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ１０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物１００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。
　コンソールディスプレイ１０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ１０２は、運転席１０８と助手席１０９の間のセンターコンソール１１０のシフトレバー１１１の近くに配置されている。コンソールディスプレイ１０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ１０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ１０３は、運転席１０８の前方のフロントガラス１１２の奥に仮想的に表示される。ヘッドアップディスプレイ１０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ１０３は、運転席１０８の正面に仮想的に配置されることが多いため、乗物１００の速度や燃料（バッテリ）残量などの乗物１００の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー１０４は、乗物１００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー１０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ１０５は、乗物１００のハンドル１１３の中心付近に配置されている。ステアリングホイールディスプレイ１０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ１０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ１０６は、運転席１０８や助手席１０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ１０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ１０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　上述したように、画像表示装置１の裏面側に重ねてセンサを配置することで、周囲に存在する物体までの距離を計測することができる。光学的な距離計測の手法には、大きく分けて、受動型と能動型がある。受動型は、センサから物体に光を投光せずに、物体からの光を受光して距離計測を行うものである。受動型には、レンズ焦点法、ステレオ法、及び単眼視法などがある。能動型は、物体に光を投光して、物体からの反射光をセンサで受光して距離計測を行うものである。能動型には、光レーダ方式、アクティブステレオ方式、照度差ステレオ法、モアレトポグラフィ法、干渉法などがある。本開示による画像表示装置１は、これらのどの方式の距離計測にも適用可能である。本開示による画像表示装置１の裏面側に重ねて配置されるセンサを用いることで、上述した受動型又は能動型の距離計測を行うことができる。
　（第２適用例）
　本開示による画像表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器５０に搭載されるディスプレイにも適用可能である。
　図１７Ａは電子機器５０の第２適用例であるデジタルカメラ１２０の正面図、図１７Ｂはデジタルカメラ１２０の背面図である。図１７Ａ及び図１７Ｂのデジタルカメラ１２０は、レンズ１２１を交換可能な一眼レフカメラの例を示しているが、レンズ１２１を交換できないカメラにも適用可能である。
　図１７Ａ及び図１７Ｂのカメラは、撮影者がカメラボディ１２２のグリップ１２３を把持した状態で電子ビューファインダ１２４を覗いて構図を決めて、焦点調節を行った状態でシャッタ１２５を押すと、カメラ内のメモリに撮影データが保存される。カメラの背面側には、図１７Ｂに示すように、撮影データ等やライブ画像等を表示するモニタ画面１２６と、電子ビューファインダ１２４とが設けられている。また、カメラの上面には、シャッタ速度や露出値などの設定情報を表示するサブ画面が設けられる場合もある。
　カメラに用いられるモニタ画面１２６、電子ビューファインダ１２４、サブ画面等の裏面側に重ねてセンサを配置することで、本開示による画像表示装置１として用いることができる。
　（第３適用例）
　本開示による画像表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。
　図１８Ａは電子機器５０の第３適用例であるＨＭＤ１３０の外観図である。図１８ＡのＨＭＤ１３０は、人間の目を覆うように装着するための装着部材１３１を有する。この装着部材１３１は例えば人間の耳に引っ掛けて固定される。ＨＭＤ１３０の内側には表示装置１３２が設けられており、ＨＭＤ１３０の装着者はこの表示装置１３２にて立体映像等を視認できる。ＨＭＤ１３０は例えば無線通信機能と加速度センサなどを備えており、装着者の姿勢やジェスチャなどに応じて、表示装置１３２に表示される立体映像等を切り換えることができる。
　また、ＨＭＤ１３０にカメラを設けて、装着者の周囲の画像を撮影し、カメラの撮影画像とコンピュータで生成した画像とを合成した画像を表示装置１３２で表示してもよい。例えば、ＨＭＤ１３０の装着者が視認する表示装置１３２の裏面側に重ねてカメラを配置して、このカメラで装着者の目の周辺を撮影し、その撮影画像をＨＭＤ１３０の外表面に設けた別のディスプレイに表示することで、装着者の周囲にいる人間は、装着者の顔の表情や目の動きをリアルタイムに把握可能となる。
　なお、ＨＭＤ１３０には種々のタイプが考えられる。例えば、図１８Ｂのように、本開示による画像表示装置１は、メガネ１３４に種々の情報を映し出すスマートグラス１３０ａにも適用可能である。図１８Ｂのスマートグラス１３０ａは、本体部１３５と、アーム部１３６と、鏡筒部１３７とを有する。本体部１３５はアーム部１３６に接続されている。本体部１３５は、メガネ１３４に着脱可能とされている。本体部１３５は、スマートグラス１３０ａの動作を制御するための制御基板や表示部を内蔵している。本体部１３５と鏡筒部１３７は、アーム部１３６を介して互いに連結されている。鏡筒部１３７は、本体部１３５からアーム部１３６を介して出射される画像光を、メガネ１３４のレンズ１３８側に出射する。この画像光は、レンズ１３８を通して人間の目に入る。図１８Ｂのスマートグラス１３０ａの装着者は、通常のメガネと同様に、周囲の状況だけでなく、鏡筒部１３７から出射された種々の情報を合わせて視認できる。
　（第４適用例）
　本開示による画像表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。最近のＴＶは、小型化の観点及び意匠デザイン性の観点から、額縁をできるだけ小さくする傾向にある。このため、視聴者を撮影するカメラをＴＶに設ける場合には、ＴＶの表示部２の裏面側に重ねて配置するのが望ましい。
　図１９は電子機器５０の第４適用例であるＴＶ１４０の外観図である。図１９のＴＶ１４０は、額縁が極小化されており、正面側のほぼ全域が表示エリアとなっている。ＴＶ１４０には視聴者を撮影するためのカメラ等のセンサが内蔵されていてもよい。
　（第５適用例）
　本開示による画像表示装置１は、スマートフォンや携帯電話にも適用可能である。図２０は電子機器５０の第５適用例であるスマートフォン１５０の外観図である。図２０の例では、電子機器５０の外形サイズの近くまで表示面１ｚが広がっており、表示面１ｚの周囲にあるベゼル１ｙの幅を数ｍｍ以下にしている。通常、ベゼル１ｙには、フロントカメラが搭載されることが多いが、図２０では、破線で示すように、表示面１ｚの例えば略中央部の裏面側にフロントカメラとして機能するイメージセンサモジュールを配置している。このように、フロントカメラを表示面１ｚの裏面側に設けることで、ベゼル１ｙにフロントカメラを配置する必要がなくなり、ベゼル１ｙの幅を狭めることができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）第１方向に配置される２以上の画素を含む画素群が前記第１方向に交差する第２方向に複数個配置されている画素アレイ部と、
　前記画素アレイ部内の各画素に設けられる発光素子と、
　前記画素アレイ部内の各画素に設けられ、前記発光素子の発光輝度を制御する第１トランジスタと、
　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲート及びソース間に接続される第１キャパシタと、
　複数の前記画素群内の前記第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、前記第１トランジスタのソース－ゲート間電圧を前記第１補正処理の開始前の電圧に復元させて、その後、前記複数の画素群のそれぞれごとに順次に前記第１トランジスタの閾値電圧を補正する第２補正処理を行い、前記第２補正処理が終わった前記第１トランジスタのゲートに画素信号電圧を供給する表示制御部と、を備える、表示装置。
　（２）前記第２補正処理により、各画素の前記第１トランジスタの閾値電圧の補正が完了する、（１）に記載の表示装置。
　（３）前記第１補正処理の期間の長さは、前記第２方向に配置される複数の前記画素群のそれぞれごとに相違しており、
　前記第２補正処理の期間の長さは、前記複数の画素群で略同一である、（１）又は（２）に記載の表示装置。
　（４）前記表示制御部は、
　前記第１補正処理の期間の直前には、複数の前記画素群内の前記第１トランジスタのゲートにオフセット電圧を一時的に供給してソースを一時的に第１基準電圧ノードに接続し、
　前記第１補正処理の期間内には、前記第１トランジスタのゲートへの前記オフセット電圧の供給を遮断し、かつ前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断する、（１）乃至（３）のいずれか一項に記載の表示装置。
　（５）前記表示制御部は、前記複数の画素群のそれぞれを順次に駆動して、駆動対象の前記画素群内の前記第１トランジスタのソースを一時的に第１基準電圧ノードに接続し、その後、前記第２補正処理の期間内には、前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断して前記第１トランジスタの閾値電圧を補正する、（１）乃至（４）のいずれか一項に記載の表示装置。
　（６）前記表示制御部は、前記第２補正処理の期間内には、駆動対象の前記画素群内の前記第１トランジスタのソース－ゲート間電圧を前記第１トランジスタの閾値電圧に一致させる、（５）に記載の表示装置。
　（７）前記表示制御部は、前記複数の画素群内の前記第１トランジスタの前記第２補正処理が終わった後、前記複数の画素群内の前記第１トランジスタのソース電圧を同時に引き上げて、前記複数の画素群内の前記発光素子を前記画素信号電圧に応じた輝度で同時に発光させる、（１）乃至（６）のいずれか一項に記載の表示装置。
　（８）前記表示制御部は、垂直ブランキング期間内に前記第１補正処理を開始する、（７）に記載の表示装置。
　（９）前記表示制御部は、前記第２補正処理が終了した駆動対象の前記画素群内の前記第１トランジスタのソース電圧を順次に引き上げて、駆動対象の前記画素群内の前記発光素子を前記画素信号電圧に応じた輝度で発光させる、（１）乃至（６）のいずれか一項に記載の表示装置。
　（１０）前記表示制御部は、所定の期間内に前記第１補正処理を行う、（９）に記載の表示装置。
　（１１）前記表示制御部は、前記画素アレイ部内の全ての前記画素群内の前記第１トランジスタについて同時に前記第１補正処理を行い、その後、前記全ての画素群のそれぞれごとに順次に前記第１トランジスタの前記第２補正処理を行う、（１）乃至（１０）のいずれか一項に記載の表示装置。
　（１２）前記画素アレイ部内の前記第２方向に配置される前記複数の画素群は、２以上の画素ブロックに分割され、
　前記表示制御部は、前記２以上の画素ブロックのそれぞれごとに、前記画素ブロック内の前記第１トランジスタについて前記第１補正処理を行い、その後、前記画素ブロック内の前記画素群ごとに順次に前記第１トランジスタの前記第２補正処理を行う、（１）乃至（１０）のいずれか一項に記載の表示装置。
　（１３）前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲートにオフセット電圧又は前記画素信号電圧を供給するか否かを切り替える第２トランジスタと、
　前記画素アレイ部内の各画素内に設けられ、前記第１トランジスタのソースを所定の第１基準電圧ノードに接続するか否かを切り替える第３トランジスタと、を備え、
　前記表示制御部は、
　前記第１補正処理の期間には、複数の前記画素群内の前記第２トランジスタを一時的にオンして前記第１トランジスタのゲートにオフセット電圧を一時的に供給するとともに、前記複数の画素群内の前記第３トランジスタを一時的にオンして前記第１トランジスタのソースを一時的に第１基準電圧ノードに接続して、前記第２方向に配置された前記複数の画素群内の前記第１トランジスタの閾値電圧を同時に補正し、
　その後、前記複数の画素群のそれぞれを順次に駆動して、駆動対象の前記画素群内の前記第３トランジスタを一時的にオンして前記第１トランジスタのソースを一時的に前記第１基準電圧ノードに接続し、
　前記第２補正処理の期間には、前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断して、前記第１トランジスタの閾値電圧を補正し、
　その後、閾値電圧を補正した前記第１トランジスタのゲートに繋がる前記第２トランジスタを一時的にオンして、閾値電圧を補正した前記第１トランジスタのゲートに前記画素信号電圧を供給する、（１）乃至（１２）のいずれか一項に記載の表示装置。
　（１４）前記表示制御部は、前記第２補正処理の期間の直前に、駆動対象の前記画素群内の前記第３トランジスタを複数回にわたって一時的にオンする動作を繰り返し、その後に前記第２トランジスタ及び前記第３トランジスタをオフして前記第１トランジスタの閾値電圧を補正する、（１３）に記載の表示装置。
　（１５）前記第１トランジスタのドレインを第２基準電圧ノードに接続するか否かを切り替える第４トランジスタと、
　前記第１トランジスタのソースと前記第３トランジスタのソースとの間に接続される第２キャパシタと、を備え、
　前記発光素子は、前記第１トランジスタのドレインと前記第２基準電圧ノードとの間に接続される、（１３）又は（１４）に記載の表示装置。
　（１６）前記第２トランジスタのソースに前記画素信号電圧が供給された状態で前記第２トランジスタがオフからオンに遷移する以前は、前記第４トランジスタはオン状態を維持して、前記第１トランジスタのドレインは前記第２基準電圧ノードに接続されており、
　前記第２トランジスタのソースに前記画素信号電圧が供給された状態で前記第２トランジスタがオフからオンに遷移すると、前記第４トランジスタがオフして、その後に前記第３トランジスタがオンして、前記発光素子の発光が開始される、（１５）に記載の表示装置。
　（１７）前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである、（１５）又は（１６）に記載の表示装置。
　（１８）前記表示制御部は、前記第２方向の２つの前記画素群のうち一方において前記第１トランジスタの閾値電圧の補正を行っている間に、他方において前記第１トランジスタのゲートに前記画素信号電圧を供給する、（１）乃至（１７）のいずれか一項に記載の表示装置。
　（１９）前記発光素子は、有機ＥＬ（Electro-luminesence）素子である、（１）乃至（１８）のいずれか一項に記載の表示装置。
　（２０）第１方向に配置される２以上の画素を含む画素群が前記第１方向に交差する第２方向に複数個配置されている画素アレイ部と、
　前記画素アレイ部内の各画素に設けられる発光素子と、
　前記画素アレイ部内の各画素に設けられ、前記発光素子の発光輝度を制御する第１トランジスタと、
　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲート及びソース間に接続される第１キャパシタと、を備える表示装置の駆動方法であって、
　複数の前記画素群内の前記第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、前記第１トランジスタのソース－ゲート間電圧を前記第１補正処理の開始前の電圧に復元させ、その後、前記複数の画素群のそれぞれごとに順次に前記第１トランジスタの閾値電圧を補正する第２補正処理を行い、前記第２補正処理が終わった前記第１トランジスタのゲートに画素信号電圧を供給する、表示装置の駆動方法。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　表示装置、１ｙ　ベゼル、１ｚ　表示面、２　表示部、３　表示制御部、４　タイミング制御部、５　データ入出力Ｉ／Ｆ部、６　画素アレイ部、７　書込走査部、８　発光駆動部、９　オートゼロ走査部、１０　信号出力部、１１　走査制御部、１２　書込制御部、１３　画素行、１３　全画素行、１４　画素、２１　クロック生成部、２２　タイミング生成部、２３　画像処理部、２４　高速Ｉ／Ｆ部、２５　Ｓ／Ｐ変換部、２６　クロック制御部、２７　Ｈ／Ｖ同期生成部、５０　電子機器、１００　乗物、１０１　センターディスプレイ、１０２　コンソールディスプレイ、１０３　ヘッドアップディスプレイ、１０４　デジタルリアミラー、１０５　ステアリングホイールディスプレイ、１０６　リアエンタテイメントディスプレイ、１０７　ダッシュボード、１０８　運転席、１０９　助手席、１１０　センターコンソール、１１１　シフトレバー、１１２　フロントガラス、１１３　ハンドル、１２０　デジタルカメラ、１２１　レンズ、１２２　カメラボディ、１２３　グリップ、１２４　電子ビューファインダ、１２５　シャッタ、１２６　モニタ画面、１３０ａ　スマートグラス、１３１　装着部材、１３２　表示装置、１３４　メガネ、１３５　本体部、１３６　アーム部、１３７　鏡筒部、１３８　レンズ、１５０　スマートフォン

Claims (20)

  1. 　第１方向に配置される２以上の画素を含む画素群が前記第１方向に交差する第２方向に複数個配置されている画素アレイ部と、
    　前記画素アレイ部内の各画素に設けられる発光素子と、
    　前記画素アレイ部内の各画素に設けられ、前記発光素子の発光輝度を制御する第１トランジスタと、
    　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲート及びソース間に接続される第１キャパシタと、
    　複数の前記画素群内の前記第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、前記第１トランジスタのソース－ゲート間電圧を前記第１補正処理の開始前の電圧に復元させて、その後、前記複数の画素群のそれぞれごとに順次に前記第１トランジスタの閾値電圧を補正する第２補正処理を行い、前記第２補正処理が終わった前記第１トランジスタのゲートに画素信号電圧を供給する表示制御部と、を備える、表示装置。
  2. 　前記第２補正処理により、各画素の前記第１トランジスタの閾値電圧の補正が完了する、請求項１に記載の表示装置。
  3. 　前記第１補正処理の期間の長さは、前記第２方向に配置される複数の前記画素群のそれぞれごとに相違しており、
    　前記第２補正処理の期間の長さは、前記複数の画素群で略同一である、請求項１に記載の表示装置。
  4. 　前記表示制御部は、
    　前記第１補正処理の期間の直前には、複数の前記画素群内の前記第１トランジスタのゲートにオフセット電圧を一時的に供給してソースを一時的に第１基準電圧ノードに接続し、
    　前記第１補正処理の期間内には、前記第１トランジスタのゲートへの前記オフセット電圧の供給を遮断し、かつ前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断する、請求項１に記載の表示装置。
  5. 　前記表示制御部は、前記複数の画素群のそれぞれを順次に駆動して、駆動対象の前記画素群内の前記第１トランジスタのソースを一時的に第１基準電圧ノードに接続し、その後、前記第２補正処理の期間内には、前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断して前記第１トランジスタの閾値電圧を補正する、請求項１に記載の表示装置。
  6. 　前記表示制御部は、前記第２補正処理の期間内には、駆動対象の前記画素群内の前記第１トランジスタのソース－ゲート間電圧を前記第１トランジスタの閾値電圧に一致させる、請求項５に記載の表示装置。
  7. 　前記表示制御部は、前記複数の画素群内の前記第１トランジスタの前記第２補正処理が終わった後、前記複数の画素群内の前記第１トランジスタのソース電圧を同時に引き上げて、前記複数の画素群内の前記発光素子を前記画素信号電圧に応じた輝度で同時に発光させる、請求項１に記載の表示装置。
  8. 　前記表示制御部は、垂直ブランキング期間内に前記第１補正処理を開始する、請求項７に記載の表示装置。
  9. 　前記表示制御部は、前記第２補正処理が終了した駆動対象の前記画素群内の前記第１トランジスタのソース電圧を順次に引き上げて、駆動対象の前記画素群内の前記発光素子を前記画素信号電圧に応じた輝度で発光させる、請求項１に記載の表示装置。
  10. 　前記表示制御部は、所定の期間内に前記第１補正処理を行う、請求項９に記載の表示装置。
  11. 　前記表示制御部は、前記画素アレイ部内の全ての前記画素群内の前記第１トランジスタについて同時に前記第１補正処理を行い、その後、前記全ての画素群のそれぞれごとに順次に前記第１トランジスタの前記第２補正処理を行う、請求項１に記載の表示装置。
  12. 　前記画素アレイ部内の前記第２方向に配置される前記複数の画素群は、２以上の画素ブロックに分割され、
    　前記表示制御部は、前記２以上の画素ブロックのそれぞれごとに、前記画素ブロック内の前記第１トランジスタについて前記第１補正処理を行い、その後、前記画素ブロック内の前記画素群ごとに順次に前記第１トランジスタの前記第２補正処理を行う、請求項１に記載の表示装置。
  13. 　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲートにオフセット電圧又は前記画素信号電圧を供給するか否かを切り替える第２トランジスタと、
    　前記画素アレイ部内の各画素内に設けられ、前記第１トランジスタのソースを所定の第１基準電圧ノードに接続するか否かを切り替える第３トランジスタと、を備え、
    　前記表示制御部は、
    　前記第１補正処理の期間には、複数の前記画素群内の前記第２トランジスタを一時的にオンして前記第１トランジスタのゲートにオフセット電圧を一時的に供給するとともに、前記複数の画素群内の前記第３トランジスタを一時的にオンして前記第１トランジスタのソースを一時的に第１基準電圧ノードに接続して、前記第２方向に配置された前記複数の画素群内の前記第１トランジスタの閾値電圧を同時に補正し、
    　その後、前記複数の画素群のそれぞれを順次に駆動して、駆動対象の前記画素群内の前記第３トランジスタを一時的にオンして前記第１トランジスタのソースを一時的に前記第１基準電圧ノードに接続し、
    　前記第２補正処理の期間には、前記第１トランジスタのソースと前記第１基準電圧ノードとの接続を遮断して、前記第１トランジスタの閾値電圧を補正し、
    　その後、閾値電圧を補正した前記第１トランジスタのゲートに繋がる前記第２トランジスタを一時的にオンして、閾値電圧を補正した前記第１トランジスタのゲートに前記画素信号電圧を供給する、請求項１に記載の表示装置。
  14. 　前記表示制御部は、前記第２補正処理の期間の直前に、駆動対象の前記画素群内の前記第３トランジスタを複数回にわたって一時的にオンする動作を繰り返し、その後に前記第３トランジスタをオフして前記第１トランジスタの閾値電圧を補正する、請求項１３に記載の表示装置。
  15. 　前記第１トランジスタのドレインを第２基準電圧ノードに接続するか否かを切り替える第４トランジスタと、
    　前記第１トランジスタのソースと前記第３トランジスタのソースとの間に接続される第２キャパシタと、を備え、
    　前記発光素子は、前記第１トランジスタのドレインと前記第２基準電圧ノードとの間に接続される、請求項１３に記載の表示装置。
  16. 　前記第２トランジスタのソースに前記画素信号電圧が供給された状態で前記第２トランジスタがオフからオンに遷移する以前は、前記第４トランジスタはオン状態を維持して、前記第１トランジスタのドレインは前記第２基準電圧ノードに接続されており、
    　前記第２トランジスタのソースに前記画素信号電圧が供給された状態で前記第２トランジスタがオフからオンに遷移すると、前記第４トランジスタがオフして、その後に前記第３トランジスタがオンして、前記発光素子の発光が開始される、請求項１５に記載の表示装置。
  17. 　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである、請求項１５に記載の表示装置。
  18. 　前記表示制御部は、前記第２方向の２つの前記画素群のうち一方において前記第１トランジスタの閾値電圧の補正を行っている間に、他方において前記第１トランジスタのゲートに前記画素信号電圧を供給する、請求項１に記載の表示装置。
  19. 　前記発光素子は、有機ＥＬ（Electro-luminesence）素子である、請求項１に記載の表示装置。
  20. 　第１方向に配置される２以上の画素を含む画素群が前記第１方向に交差する第２方向に複数個配置されている画素アレイ部と、
    　前記画素アレイ部内の各画素に設けられる発光素子と、
    　前記画素アレイ部内の各画素に設けられ、前記発光素子の発光輝度を制御する第１トランジスタと、
    　前記画素アレイ部内の各画素に設けられ、前記第１トランジスタのゲート及びソース間に接続される第１キャパシタと、を備える表示装置の駆動方法であって、
    　複数の前記画素群内の前記第１トランジスタの閾値電圧を同時に補正する第１補正処理を行った後、前記第１トランジスタのソース－ゲート間電圧を前記第１補正処理の開始前の電圧に復元させ、その後、前記複数の画素群のそれぞれごとに順次に前記第１トランジスタの閾値電圧を補正する第２補正処理を行い、前記第２補正処理が終わった前記第１トランジスタのゲートに画素信号電圧を供給する、表示装置の駆動方法。
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