WO2023243474A1 - 表示装置 - Google Patents

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WO2023243474A1
WO2023243474A1 PCT/JP2023/020920 JP2023020920W WO2023243474A1 WO 2023243474 A1 WO2023243474 A1 WO 2023243474A1 JP 2023020920 W JP2023020920 W JP 2023020920W WO 2023243474 A1 WO2023243474 A1 WO 2023243474A1
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light emitting
display device
emitting element
switching element
subframes
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春樹 土屋
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ソニーグループ株式会社
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • the present disclosure relates to a display device.
  • Microdisplays are widely used in virtual reality (VR) and augmented reality (VR) display devices, head-mounted displays, electronic viewfinders, etc., and their range of use is expected to continue to expand in the future. There is.
  • VR virtual reality
  • VR augmented reality
  • Self-luminous elements such as LEDs may cause a deterioration in image quality called roughness. Deterioration in image quality of self-luminous elements such as LEDs occurs due to variations in voltage-current (VI) characteristics and variations in current-luminance (IL) characteristics.
  • VIP voltage-current
  • IL current-luminance
  • Voltage driving tends to cause variations in VI characteristics.
  • Current driving can reduce variations in VI characteristics, but current driving requires a current source. Due to variations in the manufacturing process of the current source, variations in the current output from the current source may occur, which is a factor in deteriorating image quality.
  • the correction circuit for reducing the above-mentioned variations outside the pixel instead of providing it inside the pixel.
  • the function of the correction circuit can be enhanced, but this becomes a factor of increased cost.
  • the present disclosure provides a display device that can achieve faster display and improved image quality without relying on external correction.
  • the present disclosure provides a display device that displays gradations of a plurality of pixels in one frame including a plurality of subframes
  • the pixel includes a light emitting element and a pixel circuit that controls a current that drives the light emitting element,
  • the pixel circuit is a current source that generates a current for driving the light emitting element; a correction circuit that corrects variations in the current generated by the current source,
  • the plurality of subframes include a subframe in which the correction circuit drives the light emitting element after correcting the variation, and a subframe in which the correction circuit drives the light emitting element without correcting the variation.
  • Only one subframe may be provided among the plurality of subframes in which the light emitting element is driven after the variation is corrected by the correction circuit.
  • the subframe in which the light emitting element is driven after the variation is corrected by the correction circuit may be the first subframe among the plurality of subframes.
  • Two or more subframes may be provided in the plurality of subframes in which the light emitting element is driven after the variation is corrected by the correction circuit.
  • the subframe in which the light emitting element is driven after the variation is corrected by the correction circuit may include two or more non-adjacent subframes among the plurality of subframes.
  • the subframe in which the light emitting element is driven after the variation is corrected by the correction circuit may include two or more adjacent subframes among the plurality of subframes.
  • the subframe in which the light emitting element is driven after the variation is corrected by the correction circuit may include a predetermined number of adjacent subframes, including a first subframe among the plurality of subframes.
  • the plurality of correction circuits included in the plurality of pixels may correct variations in currents generated by the plurality of current sources in the plurality of pixels connected to the plurality of gate lines at the same timing.
  • the pixel circuit is a storage unit that stores pixel data; a first switching element that switches whether or not to supply the current corrected by the correction circuit to the light emitting element based on the pixel data stored in the storage unit for each of the plurality of subframes; May have.
  • the current source has a second switching element connected in cascode to the first switching element,
  • the correction circuit may correct a threshold voltage of the second switching element.
  • the first switching element is turned on or off according to pixel data stored in the storage unit, When the first switching element and the second switching element are turned on, the pixel circuit causes a current corrected according to a threshold voltage of the second switching element to pass from the second switching element to the first switching element.
  • the light-emitting element may be supplied with the light-emitting element.
  • the second switching element may be turned on when the bias signal reaches a predetermined voltage level.
  • the correction circuit is a third switching element connected between the gate and drain of the second switching element; a first capacitor connected between the gate of the second switching element and the bias signal line; and a second capacitor connected between the gate and source of the second switching element.
  • the plurality of correction circuits included in the plurality of pixels synchronously turn on or off the plurality of first switching elements, synchronously turn on or off the plurality of second switching elements, and synchronously turn on or off the plurality of second switching elements, and
  • the three switching elements may be turned on or off synchronously.
  • the conductivity types of the first switching element and the second switching element may be the same.
  • the conductivity types of the first switching element and the second switching element may be different from each other.
  • a fourth switching element that switches whether or not to set the anode of the light emitting element to the first reference voltage, the first switching element is connected to an anode of the light emitting element;
  • a cathode of the light emitting element may be set to a second reference voltage.
  • the fourth switching element that switches whether or not to set the cathode of the light emitting element to the first reference voltage; the first switching element is connected to the cathode of the light emitting element, The anode of the light emitting device may be set to a second reference voltage.
  • the light emitting periods of the light emitting elements in the plurality of subframes may be different from each other.
  • the light emitting period of the light emitting element in the plurality of subframes may be the same.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to the present disclosure.
  • FIG. 2 is a circuit diagram showing a circuit configuration of a pixel circuit in a display device according to a first embodiment.
  • 3 is an operation timing diagram of the pixel circuit in FIG. 2.
  • FIG. 4 is a detailed timing diagram within the correction period of FIG. 3.
  • FIG. 3 is a circuit diagram of a pixel circuit according to a comparative example.
  • FIG. 6 is an operation timing diagram of the pixel circuit in FIG. 5;
  • 3 is a circuit diagram of a modified example of the pixel circuit of FIG. 2.
  • FIG. FIG. 3 is an operation timing diagram according to a second modified example of the pixel circuit of FIG. 2;
  • FIG. 3 is a circuit diagram of a pixel circuit in a display device according to a second embodiment. 10 is a circuit diagram of a modified example of the pixel circuit of FIG. 9.
  • FIG. FIG. 7 is an operation timing diagram of a pixel circuit according to a third embodiment.
  • FIG. 12 is an operation timing chart according to a modified example of FIG. 11;
  • FIG. 3 is a diagram showing the inside of the vehicle from the rear to the front of the vehicle. A diagram showing the interior of the vehicle from diagonally rearward to diagonally forward.
  • FIG. 7 is a front view of a digital camera that is a second application example of the electronic device. Rear view of the digital camera.
  • FIG. 3 is an external view of an HMD, which is a third application example of electronic equipment. External view of smart glasses.
  • FIG. 4 is an external view of a TV, which is a fourth application example of electronic equipment.
  • FIG. 7 is an external view of a smartphone, which is a fifth application example of an electronic device.
  • the display device may include components and functions that are not shown or explained. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device 1 according to the present disclosure.
  • the display device 1 in FIG. 1 includes a pixel array section 2, a horizontal drive circuit 3, a vertical drive circuit 4, and a bias control circuit 5.
  • the pixel array section 2 has a plurality of pixels 6 arranged in a first direction (horizontal direction) X and a second direction (vertical direction) Y.
  • the internal configuration of the pixel 6 will be described later.
  • the horizontal drive circuit 3 outputs pixel data Data via a plurality of data lines L2 arranged at regular intervals in the horizontal direction X and extending in the vertical direction Y. Pixel data Data output via each data line L2 is supplied to a plurality of pixels 6 connected to each data line L2.
  • the vertical drive circuit 4 outputs a gate signal Gate via a plurality of gate lines L1 arranged at regular intervals in the vertical direction Y and extending in the horizontal direction X.
  • a gate signal Gate output through each gate line L1 is supplied to a plurality of pixels 6 connected to each gate line L1.
  • the bias control circuit 5 supplies a common bias signal BIAS to all pixels 6 in the pixel array section 2 via the bias signal line L3.
  • the bias signal BIAS is a binary signal that can take a high potential or a low potential.
  • Each pixel 6 in the pixel array section 2 has a light emitting element and a pixel circuit, which are not shown in FIG.
  • the light emitting element is a self-luminous element such as an LED or an OLED.
  • the display device 1 performs gradation display using a PWM (Pulse Width Modulation) modulation method.
  • PWM Pulse Width Modulation
  • one frame is divided into a plurality of subframes, and a light emitting element is caused to emit light for each subframe.
  • the light emitting period of the light emitting element is determined for each subframe, and by selecting a subframe for each pixel 6, the light emitting element emits light during the light emitting period according to the pixel data Data, thereby realizing gradation display.
  • the pixel circuit according to the present disclosure performs current drive in which a current is passed through the light emitting element to cause it to emit light. For this reason, the pixel circuit is provided with a current source, but since the current output from the current source may vary, a correction circuit for correcting the variation in current is provided for each pixel circuit.
  • the pixel circuit according to the present disclosure employs a current source batch correction method that corrects the current sources in the pixel circuits of all pixels 6 at once.
  • a plurality of configurations and operation timings of the pixel circuit according to the present disclosure can be considered. Hereinafter, typical circuit configurations and operation timings of the pixel circuit will be explained in order.
  • FIG. 2 is a circuit diagram showing the circuit configuration of the pixel circuit 10 in the display device 1 according to the first embodiment.
  • the pixel circuit 10 in FIG. 2 includes a memory 11, a switch transistor (first switching element) 12, a drive transistor (second switching element) 13, a reset transistor (fourth switching element) 14, and an offset transistor (third switching element). (switching element) 15, a first capacitor C1, and a second capacitor C2.
  • the memory 11 is connected to a pair of data lines L1 and xL1 (hereinafter referred to as a first data line L1 and a second data line xL1) output from the horizontal drive circuit 3.
  • the first data line L1 and the second data line xL1 output complementary pixel data Data.
  • Complementary output means that the logic outputs signals that are opposite to each other. Note that in FIG. 1, illustration of the second data line xL1 is omitted.
  • the memory 11 is, for example, an SRAM (Static Random Access Memory), and includes two inverters (hereinafter referred to as a first inverter 16 and a second inverter 17) connected in a ring shape and two transistors (a first transistor 18 and a second inverter 17). transistor 19).
  • a first inverter 16 and a second inverter 17 By connecting the first inverter 16 and the second inverter 17 in a ring shape, the pixel data Data and xData can be stably held.
  • the first inverter 16 and the second inverter 17 can each be configured with two transistors.
  • the first transistor 18 is connected between the output node of the first inverter 16 and the first data line L1.
  • the second transistor 19 is connected between the output node of the second inverter 17 and the second data line xL1.
  • the first transistor 18 and the second transistor 19 are, for example, NMOS (N channel Metal-Oxide-Semiconductor) transistors.
  • the gate of the first transistor 18 and the gate of the second transistor 19 are connected to a common gate line L2.
  • the gate signal Gate on the gate line L2 becomes a high potential
  • the first transistor 18 and the second transistor 19 are turned on, and the pixel data Data and xData of the first data line L1 and the second data line xL1 are transferred to the first inverter 16. is maintained by the second inverter 17.
  • the cathode of the light emitting element 7 is connected to a reference voltage Vcathode node whose voltage level is fixed.
  • a reset transistor 14 is connected between the anode of the light emitting element 7 and the ground potential VSS node.
  • the reset transistor 14 is, for example, a PMOS (P channel Metal-Oxide-Semiconductor) transistor.
  • a reset signal AZ_G is input to the gate of the reset transistor 14 . When the reset signal AZ_G becomes a low potential, the reset transistor 14 is turned on, and the anode potential of the light emitting element 7 becomes the ground potential VSS. During the period when the reset transistor 14 is on, the current flowing through the switch transistor 12 flows through the reset transistor 14, so no current flows through the light emitting element 7, and the light emitting element 7 does not emit light.
  • the reset transistor 14 When the reset signal AZ_G is at a high potential, the reset transistor 14 is turned off. In this state, a current can flow between the anode and cathode of the light emitting element 7.
  • a drive transistor 13 and a switch transistor 12 are connected in cascode between the power supply potential VDD node and the anode of the light emitting element 7. More specifically, the source of the drive transistor 13 is connected to the power supply potential VDD node, the drain of the drive transistor 13 is connected to the source of the switch transistor 12, and the drain of the switch transistor 12 is connected to the anode of the light emitting element 7. .
  • the gate of switch transistor 12 is connected to the output node of second inverter 17 within memory 11 .
  • a first capacitor C1 is connected between the gate of the drive transistor 13 and the bias signal line L3.
  • a second capacitor C2 is connected between the gate of the drive transistor 13 and the power supply potential VDD node.
  • the drive transistor 13 in the pixel circuit 10 in FIG. 2 constitutes a current source 20. Further, the offset transistor 15, the first capacitor C1, and the second capacitor C2 in the pixel circuit 10 constitute a correction circuit 21 for correcting variations in the threshold voltage of the drive transistor 13. That is, the correction circuit 21 corrects variations in the current source 20 made up of the drive transistor 13.
  • the correction circuit 21 holds charges corresponding to the threshold voltage of the drive transistor 13 in the first capacitor C1 and the second capacitor C2. Therefore, when the bias signal line L3 is set to a low potential, a current corresponding to the threshold voltage of the drive transistor 13 can flow between the source and drain of the drive transistor 13. That is, the correction circuit 21 causes a current that takes the threshold voltage of the drive transistor 13 into consideration to flow between the source and drain of the drive transistor 13 when the drive transistor 13 is in an on state.
  • a plurality of correction circuits 21 in a plurality of pixel circuits 10 corresponding to a plurality of pixels 6 perform correction processing on all pixels 6 at the same timing. More specifically, the plurality of correction circuits 21 corresponding to the plurality of pixels 6 synchronously turn on or off the plurality of switch transistors 12, and synchronously turn on or off the plurality of drive transistors 13, and A plurality of offset transistors 15 are turned on or off synchronously.
  • FIG. 3 is an operation timing diagram of the pixel circuit 10 of FIG. 2.
  • the display device 1 performs gradation display using a pulse width modulation method. Specifically, one frame period is divided into a plurality of subframe periods, and the light emitting period of the light emitting element 7 is made different for each subframe period. In the example of FIG. 3, one frame is divided into eight subframes sf1 to sf8, and among the subframes sf1 to sf8, the subframe with a larger number has a longer light emission period. The longer the light emission period, the higher the light emission brightness.
  • the pixel data Data is, for example, 8 bits, and each bit of the pixel data Data is associated with one of the subframes. More specifically, the least significant bit of the pixel data Data is associated with the subframe sf1, and the most significant bit of the pixel data Data is associated with the subframe sf8.
  • gradation display can be performed for each pixel 6. More specifically, when the corresponding bit of the pixel data Data is 1, the light emitting element 7 emits light, and when the corresponding bit is 0, the light emitting element 7 does not emit light. The higher the bit of the pixel data Data, the longer the light emitting period of the light emitting element 7.
  • FIG. 3 shows an example in which one frame is divided into eight subframes
  • the number of subframes is arbitrary, and in reality, the number of subframes is provided according to the number of bits of pixel data Data.
  • the number of bits of pixel data Data increases, the number of subframes increases, the number of gradations increases, and image quality improves.
  • a correction period in which the correction circuit 21 performs correction processing is provided immediately before the first subframe sf1 in one frame.
  • the correction circuit 21 applies electric charges to the first capacitor C1 and the second capacitor C2 according to the threshold voltage of the drive transistor 13 by controlling the on/off switching of the switch transistor 12 and the offset transistor 15 and controlling the potential of the bias signal line L3. Hold.
  • the charges held in the first capacitor C1 and the second capacitor C2 are held over subsequent subframes. Therefore, a current corresponding to the threshold voltage of the drive transistor 13 can be supplied to the anode of the light emitting element 7 during each light emission period of the first to eighth subframes. Therefore, even if the threshold voltage of the drive transistor 13 varies, variation in the luminance of the light emitting element 7 can be suppressed.
  • light emission processing is performed for each of the subframes sf1 to sf8.
  • a write process is performed to store pixel data Data in the memory 11 in each pixel 6 for each pixel row arranged at regular intervals in the vertical direction Y and each extending in the horizontal direction X.
  • the light emitting elements 7 in all pixels 6 are caused to emit light at the same timing.
  • the correction period by the correction circuit 21 is set before starting processing of the first subframe sf1 among the eight subframes sf1 to sf8 obtained by dividing one frame into eight parts. is provided to correct variations in the current source 20 made up of the drive transistor 13.
  • This correction result is effective in the light emission processing of the subsequent eight subframes sf1 to sf8, and there is no need to perform the correction processing by the correction circuit 21 between the light emission processing of the subframes sf1 to sf8.
  • the proportion of the correction period in one frame period can be kept low, and the display speed can be increased and the light emitting period can be expanded accordingly.
  • FIG. 4 is a detailed timing diagram within the correction period of FIG. 3.
  • the bias signal BIAS is at a high potential
  • the drive transistor 13 is off
  • the offset transistor 15 is off
  • the reset transistor 14 is on. Therefore, the anode of the light emitting element 7 becomes the ground potential VSS.
  • Data 1 is stored in the memory 11 for correction processing.
  • the gate signal OFS_G of the offset transistor 15 becomes low level, and the offset transistor 15 is turned on.
  • the gate signal Gate is set to low level.
  • the gate signal SW_G of the switch transistor 12 connected to the output node of the memory 11 becomes a low potential, and the switch transistor 12 is turned on. Therefore, the drain voltage of drive transistor 13 decreases. Since the offset transistor 15 is on, the gate voltage Drv_G of the drive transistor 13 also decreases.
  • the gate voltage Drv_G of the drive transistor 13 decreases.
  • the gate voltage Drv_G of the drive transistor 13 at this point becomes a voltage level corresponding to the threshold voltage of the drive transistor 13.
  • subframe sf1 is started, and if the corresponding bit of the pixel data Data is 1, 1 is written into the memory 11.
  • a current corresponding to the threshold voltage of the drive transistor 13 flows from the drive transistor 13 through the switch transistor 12 to the light emitting element 7. emits light with a brightness that corresponds to the current.
  • FIG. 5 is a circuit diagram of a pixel circuit 10 according to a comparative example.
  • the same reference numerals are given to the same components as those of the pixel circuit 10 of FIG. 2, and the following description will focus on the differences.
  • the pixel circuit 10 in FIG. 5 is similar to the pixel circuit 10 in FIG. 4 in that it includes a correction circuit 21 for correcting variations in the threshold voltage of the drive transistor 13.
  • the correction circuit 21 in the pixel circuit 10 in FIG. 5 includes a write transistor 22 in addition to the circuit configuration of the correction circuit 21 in FIG.
  • the write transistor 22 is connected between the bias signal line L3 and one end of the first capacitor C1.
  • the write transistor 22 is turned on or off depending on the logic of the control signal WS_G.
  • the control signal WS_G is turned on every time pixel data Data of each pixel row is written into the memory 11. Thereby, the correction circuit 21 corrects variations in the threshold voltage of the drive transistor 13 for each pixel row.
  • FIG. 6 is an operation timing diagram of the pixel circuit 10 of FIG. 5.
  • the pixel circuit 10 in FIG. 5 performs gradation display using the pulse width modulation method, similar to the pixel circuit 10 in FIG. More specifically, the pixel circuit 10 in FIG. 5 divides one frame into a plurality of subframes, and makes the light emitting period of the light emitting element 7 different for each subframe.
  • the correction circuit 21 performs correction processing for each pixel row in each subframe. Therefore, as shown in FIG. 6, a correction period must be provided for each subframe, and it becomes impossible to lengthen the light emission period of the light emitting element 7 within each subframe period. Therefore, in the pixel circuit 10 of FIG. 5, it is difficult to shorten the subframe period or increase the number of subframes, and it is impossible to increase the speed and brightness.
  • a correction period is provided by the correction circuit 21 before starting processing of the first subframe sf1, but the correction period is set before starting processing of subframes other than the first subframe sf1. It may be provided. However, if a correction period is provided before the second and subsequent subframes, some subframes will be included in which light emission processing is performed based on threshold correction in the immediately preceding frame period.
  • a subframe in which the light emitting element 7 is driven after correcting the variation in the correction circuit 21 there is a subframe in which the light emitting element 7 is driven after correcting the variation in the correction circuit 21, and a subframe in which the light emitting element 7 is driven after the variation in the correction circuit 21 is corrected. It is characterized in that it includes a subframe that drives the light emitting element 7 without correcting the . As will be described in the embodiment described later, a correction period may be provided before starting processing of two or more subframes.
  • all transistors in the pixel circuit 10 are configured with PMOS transistors, but the conductivity type of the transistors is arbitrary, and at least some transistors in the pixel circuit 10 are configured with NMOS transistors. You may.
  • FIG. 7 is a circuit diagram of a modified example of the pixel circuit 10 in FIG. 2.
  • the pixel circuit 10 of FIG. 7 is different from the pixel circuit 10 of FIG. 2 in the conductivity types of the switch transistor 12, the offset transistor 15, and the reset transistor 14. More specifically, the switch transistor 12, offset transistor 15, and reset transistor 14 in the pixel circuit 10 in FIG. 7 are all NMOS transistors.
  • the drain of the switch transistor 12 is connected to the drain of the drive transistor 13.
  • the logic of the pixel data Data stored in the memory 11 needs to be reversed from that of the pixel circuit 10 of FIG.
  • the output signal of the memory 11 is the gate signal SW_G of the switch transistor 12, and the switch transistor 12 is turned on when the gate signal SW_G is at a high potential.
  • the pixel circuit 10 in FIG. 7 performs correction processing by the correction circuit 21 before the first subframe sf1.
  • the light emitting periods of each subframe within one frame period are different, but the light emitting periods of each subframe may be the same. .
  • FIG. 8 is an operation timing diagram according to a second modification of the pixel circuit 10 of FIG. 2.
  • FIG. 8 shows an example in which the light emission periods in eight subframes sf1 to sf8 included in one frame are the same.
  • it is necessary to take measures such as emitting light in two or more subframes for the upper bits of pixel data, for example.
  • the length of the light emitting period in each subframe is arbitrary.
  • the light emitting element 7 By causing the light emitting element 7 to emit light in one or more subframes according to the pixel data Data, gradation display according to the pixel data Data is possible.
  • the light emitting period of each subframe is the same, so the number of gradations is smaller than in FIG. Become.
  • the The variation in the threshold voltage of the drive transistor 13 is corrected.
  • a current is caused to flow through the light emitting element 7 while reflecting the result of the correction process by the correction circuit 21, so there is no need to provide a correction period in each subframe.
  • the number of correction periods can be reduced, one frame period can be shortened, the number of subframes can be increased, and the light emitting period in each subframe can be lengthened, resulting in faster speeds, improved display quality, and and brightness can be improved.
  • the cathode voltage of the light emitting element 7 in the pixel circuit 10 is fixed, and the current flowing to the anode is controlled to perform gradation display.
  • the anode voltage of the light emitting element 7 is fixed and the current flowing to the cathode is controlled to perform gradation display.
  • FIG. 9 is a circuit diagram of the pixel circuit 10 in the display device 1 according to the second embodiment.
  • the pixel circuit 10 in FIG. 9 supplies a fixed reference voltage Vanode to the anode of the light emitting element 7 and controls the current flowing to the cathode of the light emitting element 7.
  • the switch transistor 12, drive transistor 13, offset transistor 15, and reset transistor 14 in the pixel circuit 10 in FIG. 9 are NMOS transistors.
  • the switch transistor 12 and the drive transistor 13 are connected in cascode between the cathode of the light emitting element 7 and the ground potential VSS node.
  • Offset transistor 15 is connected between the drain of switch transistor 12 and the gate of drive transistor 13.
  • a first capacitor C1 is connected between the gate of the drive transistor 13 and the bias signal line L3.
  • a second capacitor C2 is connected between the source of the offset transistor 15 (gate of the drive transistor 13) and the ground potential VSS node.
  • a reset transistor 14 is connected between the power supply potential VDD node and the cathode of the light emitting element 7.
  • the reset transistor 14 When the reset transistor 14 is turned off, when the output node of the memory 11 becomes a high potential, the voltage of the drive transistor 13 is transferred from the cathode of the light emitting element 7 to the ground voltage VSS node through the switch transistor 12 and the drive transistor 13. A current according to the threshold voltage flows, and the light emitting element 7 emits light.
  • the switch transistor 12, offset transistor 15, and reset transistor 14 in FIG. 9 can also be configured with PMOS transistors.
  • FIG. 10 is a circuit diagram of a modified example of the pixel circuit 10 of FIG. 9.
  • the switch transistor 12, offset transistor 15, and reset transistor 14 in FIG. 10 are composed of PMOS transistors.
  • the logic of the pixel data Data stored in the memory 11 needs to be reversed from that of the memory 11 in the pixel circuit 10 of FIG.
  • the logic of the offset signal input to the gate of the offset transistor 15 and the reset signal input to the gate of the reset transistor 14 is set to the logic of the offset signal input to the gate of the offset transistor 15 and It is necessary to reverse the reset transistor 14.
  • the anode voltage of the light emitting element 7 is fixed, and the current flowing through the cathode can be corrected by taking into account variations in the threshold voltage of the drive transistor 13.
  • the correction circuit 21 similarly to FIG. 3 or FIG. 8, the correction circuit 21 performs correction processing before the first subframe, and the results of the correction processing are reflected in the first to eighth subframes. Light emitting treatment can be performed.
  • a correction period in which the correction circuit 21 performs correction processing is provided before the start of the first subframe among a plurality of subframes obtained by dividing one frame.
  • the correction period performed by the correction circuit 21 does not necessarily have to be before the start of the first subframe, but may be before the start of any subframe.
  • the correction period by the correction circuit 21 is provided only once before the start of the first subframe among the plurality of subframes obtained by dividing one frame.
  • a plurality of correction periods may be provided within a frame period.
  • a pixel circuit 10 according to a third embodiment described below has a circuit configuration similar to that of the pixel circuit 10 in FIG. 2, FIG. 7, FIG. 9, or FIG. 10.
  • FIG. 11 is an operation timing diagram of the pixel circuit 10 according to the third embodiment.
  • the pixel circuit 10 of FIG. 11 one frame is divided into eight subframes and gradation display is performed using a pulse width modulation method.
  • the pixel circuit 10 in FIG. 11 shows an example in which a correction period is provided by the correction circuit 21 before the start of the first subframe sf1 and before the start of the last subframe sf8.
  • the correction period by the correction circuit 21 can be provided before the start of any subframe among the subframes sf1 to sf8, and various modifications can be considered for the location where the correction period is provided.
  • FIG. 12 is an operation timing diagram according to a modified example of FIG. 11.
  • a correction period by the correction circuit 21 is provided before the start of the first three subframes sf1 to sf3 among the plurality of subframe periods.
  • the threshold voltage of the drive transistor 13 cannot be completely corrected by performing only one correction process by the correction circuit 21. Therefore, the correction process is performed multiple times before the light emission process for the plurality of subframes sf1 to sf3 with short light emission periods.
  • a current that accurately corrects variations in the threshold voltage of the drive transistor 13 can be passed through the light emitting element 7 without performing correction processing.
  • a correction period is provided by the correction circuit 21 before the start of an arbitrary number of subframes among a plurality of subframes obtained by dividing one frame. Also when performing this, it is possible to flow a current to the light emitting element 7 while taking into account the variation in the threshold voltage of the drive transistor 13.
  • the pixel circuit 10 has subframes in which light emission processing is performed after correction processing by the correction circuit 21, and subframes in which light emission processing is performed without correction processing. It includes a subframe.
  • the number of correction periods in which the correction process is performed is not necessarily limited to one time, and may be provided in multiple periods. When two or more correction periods are provided, they may be provided before a plurality of consecutive subframes or may be provided before discontinuous subframes.
  • FIGS. 13A and 13B are diagrams showing the internal configuration of a vehicle 100 that is a first application example of an electronic device 50 including a display device 1 according to the present disclosure.
  • 13A is a diagram showing the interior of the vehicle 100 from the rear to the front of the vehicle 100
  • FIG. 13B is a diagram showing the interior of the vehicle 100 from the diagonally rear to the diagonally front.
  • the vehicle 100 of FIGS. 13A and 13B includes a center display 101, a console display 102, a head-up display 103, a digital rear mirror 104, a steering wheel display 105, and a rear entertainment display 106.
  • the center display 101 is placed on the dashboard 107 at a location facing the driver's seat 108 and passenger seat 109.
  • FIG. 13 shows an example of a horizontally long center display 101 extending from the driver's seat 108 side to the passenger seat 109 side
  • the screen size and placement location of the center display 101 are arbitrary.
  • Center display 101 can display information detected by various sensors. As a specific example, the center display 101 displays images taken by an image sensor, distance images to obstacles in front and on the side of the vehicle measured by a ToF sensor, and passenger body temperature detected by an infrared sensor. Can be displayed.
  • the center display 101 can be used to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information, for example.
  • Safety-related information includes information such as detection of falling asleep, detection of looking away, detection of mischief by children in the same vehicle, presence or absence of seatbelts, and detection of leaving passengers behind. This information is detected by The operation-related information uses sensors to detect gestures related to operations by the occupant.
  • the detected gestures may include manipulation of various equipment within the vehicle 100. For example, the operation of air conditioning equipment, navigation equipment, AV equipment, lighting equipment, etc. is detected.
  • the life log includes life logs of all crew members. For example, a life log includes a record of the actions of each occupant during the ride. By acquiring and saving life logs, it is possible to check the condition of the occupants at the time of the accident.
  • a temperature sensor is used to detect the occupant's body temperature, and the occupant's health condition is estimated based on the detected body temperature.
  • an image sensor may be used to capture an image of the occupant's face, and the occupant's health condition may be estimated from the captured facial expression.
  • Authentication/identification related information includes a keyless entry function that performs facial recognition using a sensor, and a function that automatically adjusts seat height and position using facial recognition.
  • the entertainment-related information includes a function that uses a sensor to detect operation information of an AV device by a passenger, a function that recognizes the passenger's face using a sensor, and provides the AV device with content suitable for the passenger.
  • the console display 102 can be used, for example, to display life log information.
  • the console display 102 is arranged near a shift lever 111 on a center console 110 between a driver's seat 108 and a passenger seat 109.
  • the console display 102 can also display information detected by various sensors. Further, the console display 102 may display an image around the vehicle captured by an image sensor, or may display a distance image to an obstacle around the vehicle.
  • the head-up display 103 is virtually displayed behind the windshield 112 in front of the driver's seat 108.
  • the head-up display 103 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information. Since the head-up display 103 is often placed virtually in front of the driver's seat 108, it is difficult to display information directly related to the operation of the vehicle 100, such as the speed of the vehicle 100 and the remaining amount of fuel (battery). Are suitable.
  • the digital rear mirror 104 can display not only the rear of the vehicle 100 but also the state of the occupants in the rear seats. Therefore, by arranging a sensor on the back side of the digital rear mirror 104, it can be used for displaying life log information, for example. be able to.
  • the steering wheel display 105 is placed near the center of the steering wheel 113 of the vehicle 100.
  • Steering wheel display 105 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • life log information such as the driver's body temperature, information regarding the operation of AV equipment, air conditioning equipment, etc. There is.
  • the rear entertainment display 106 is attached to the back side of the driver's seat 108 and the passenger seat 109, and is for viewing by passengers in the rear seats.
  • the rear entertainment display 106 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • information relevant to the rear seat occupant is displayed. For example, information regarding the operation of the AV device or air conditioning equipment may be displayed, or the results of measuring the body temperature of the passenger in the rear seat using a temperature sensor may be displayed.
  • optical distance measurement methods There are two main types of optical distance measurement methods: passive and active.
  • a passive type sensor measures distance by receiving light from an object without emitting light from the sensor to the object.
  • Passive methods include the lens focusing method, stereo method, and monocular viewing method.
  • the active type measures distance by projecting light onto an object and receiving the reflected light from the object with a sensor.
  • Active types include an optical radar method, an active stereo method, a photometric stereo method, a moiré topography method, and an interferometry method.
  • the display device 1 according to the present disclosure is applicable to any of these methods of distance measurement. By using the sensors stacked on the back side of the display device 1 according to the present disclosure, the above-mentioned passive or active distance measurement can be performed.
  • the display device 1 according to the present disclosure is applicable not only to various displays used in vehicles, but also to displays mounted on various electronic devices 50.
  • FIG. 14A is a front view of a digital camera 120, which is a second application example of the electronic device 50, and FIG. 14B is a rear view of the digital camera 120.
  • the digital camera 120 in FIGS. 14A and 14B is an example of a single-lens reflex camera in which the lens 121 is replaceable, the digital camera 120 is also applicable to a camera in which the lens 121 is not replaceable.
  • FIGS. 14A and 14B when the photographer looks through the electronic viewfinder 124 while holding the grip 123 of the camera body 122, decides on the composition, adjusts the focus, and presses the shutter 125, the camera The shooting data is saved in the memory of the camera.
  • a monitor screen 126 for displaying shooting data, live images, etc., and an electronic viewfinder 124 are provided on the back side of the camera.
  • a sub-screen that displays setting information such as shutter speed and exposure value may be provided on the top surface of the camera.
  • the display device 1 By arranging a sensor overlapping the back side of the monitor screen 126, electronic viewfinder 124, sub-screen, etc. used in the camera, it can be used as the display device 1 according to the present disclosure.
  • the display device 1 according to the present disclosure is also applicable to a head mounted display (hereinafter referred to as HMD).
  • HMDs can be used for VR (Virtual Reality), AR (Augmented Reality), MR (Mixed Reality), SR (Substitutional Reality), and the like.
  • FIG. 15A is an external view of an HMD 130 that is a third application example of the electronic device 50.
  • the HMD 130 in FIG. 15A has a mounting member 131 that is worn to cover a human's eyes. This mounting member 131 is fixed by being hooked onto a human ear, for example.
  • a display device 132 is provided inside the HMD 130, and the wearer of the HMD 130 can view stereoscopic images and the like on this display device 132.
  • the HMD 130 includes, for example, a wireless communication function and an acceleration sensor, and can switch the stereoscopic image displayed on the display device 132 according to the wearer's posture, gestures, and the like.
  • a camera may be provided in the HMD 130 to take images of the surroundings of the wearer, and an image obtained by combining the image taken by the camera and an image generated by a computer may be displayed on the display device 132.
  • a camera is placed on the back side of the display device 132 that is visible to the wearer of the HMD 130, and the camera takes pictures of the area around the eyes of the wearer, and the captured image is sent to another camera provided on the outer surface of the HMD 130.
  • the display device 1 can also be applied to smart glasses 130a that display various information on glasses 134.
  • Smart glasses 130a in FIG. 15B include a main body portion 135, an arm portion 136, and a lens barrel portion 137.
  • the main body portion 135 is connected to an arm portion 136.
  • the main body portion 135 is attachable to and detachable from the glasses 134.
  • the main body section 135 includes a control board and a display section for controlling the operation of the smart glasses 130a.
  • the main body part 135 and the lens barrel part 137 are connected to each other via an arm part 136.
  • the lens barrel section 137 emits the image light emitted from the main body section 135 via the arm section 136 to the lens 138 side of the glasses 134 .
  • This image light enters the human eye through lens 138.
  • the wearer of the smart glasses 130a in FIG. 15B can visually recognize not only the surrounding situation but also various information emitted from the lens barrel section 137, similar to normal glasses.
  • the display device 1 according to the present disclosure is also applicable to a television device (hereinafter referred to as TV).
  • TV television device
  • Recent TVs tend to have frame sizes as small as possible from the viewpoint of miniaturization and aesthetic design. For this reason, when a TV is provided with a camera that photographs the viewer, it is desirable to place the camera on the back side of the display panel of the TV.
  • FIG. 16 is an external view of a TV 140 that is a fourth application example of the electronic device 50.
  • the TV 140 in FIG. 16 has a minimized frame, and almost the entire front side is the display area.
  • the TV 140 may have a built-in sensor such as a camera for photographing the viewer.
  • FIG. 17 is an external view of a smartphone 150, which is a fifth application example of the electronic device 50.
  • the display surface 1z extends to nearly the external size of the electronic device 50, and the width of the bezel 1y around the display surface 1z is set to several mm or less.
  • a front camera is often mounted on the bezel 1y, but an image sensor module functioning as a front camera may be arranged, for example, on the back side of the display surface 1z at approximately the center.
  • a display device that displays gradations of multiple pixels in one frame including multiple subframes,
  • the pixel includes a light emitting element and a pixel circuit that controls a current that drives the light emitting element,
  • the pixel circuit is a current source that generates a current for driving the light emitting element; a correction circuit that corrects variations in the current generated by the current source,
  • the plurality of subframes include a subframe in which the correction circuit drives the light emitting element after correcting the variation, and a subframe in which the correction circuit drives the light emitting element without correcting the variation. , display device.
  • Display device (6) The display according to (4), wherein the subframe in which the light emitting element is driven after the variation is corrected by the correction circuit includes two or more adjacent subframes among the plurality of subframes.
  • the subframe in which the light emitting element is driven after the variation is corrected by the correction circuit includes a predetermined number of adjacent subframes including the first subframe among the plurality of subframes; 4) The display device according to item 4).
  • Each of the plurality of pixels is connected to one of the plurality of gate lines, (1) The plurality of correction circuits included in the plurality of pixels correct at the same timing variations in currents generated by the plurality of current sources in the plurality of pixels connected to the plurality of gate lines.
  • the display device according to any one of (7) to (7).
  • the pixel circuit is a storage unit that stores pixel data; a first switching element that switches whether or not to supply the current corrected by the correction circuit to the light emitting element based on the pixel data stored in the storage unit for each of the plurality of subframes;
  • the display device according to any one of (1) to (8).
  • the current source includes a second switching element connected in cascode to the first switching element, The display device according to (9), wherein the correction circuit corrects the threshold voltage of the second switching element.
  • the first switching element is turned on or off according to pixel data stored in the storage unit, When the first switching element and the second switching element are turned on, the pixel circuit causes a current corrected according to a threshold voltage of the second switching element to pass from the second switching element to the first switching element.
  • the display device according to (10), wherein the light is supplied to the light emitting element.
  • (12) comprising a bias signal line that supplies a common bias signal to the plurality of correction circuits included in the plurality of pixels;
  • the correction circuit includes: a third switching element connected between the gate and drain of the second switching element; a first capacitor connected between the gate of the second switching element and the bias signal line; The display device according to (12), further comprising a second capacitor connected between the gate and source of the second switching element.
  • the plurality of correction circuits included in the plurality of pixels synchronously turn on or off the plurality of first switching elements, and synchronously turn on or off the plurality of second switching elements, and The display device according to (13), wherein the plurality of third switching elements are turned on or off in synchronization.

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Abstract

［課題］外部補正に頼らずに、表示の高速化と画質の向上を実現する。 ［解決手段］複数のサブフレームを含む１フレームで複数の画素の階調表示を行う表示装置は、画素は、発光素子と、発光素子を駆動する電流を制御する画素回路と、を有する。画素回路は、発光素子を駆動するための電流を生成する電流源と、電流源で生成される電流のばらつきを補正する補正回路と、を有する。複数のサブフレームは、補正回路でばらつきを補正してから発光素子を駆動するサブフレームと、補正回路でばらつきを補正せずに発光素子を駆動するサブフレームとを含む。

Description

表示装置
　本開示は、表示装置に関する。
　ＬＥＤ（Light Emitting Diode）及びＯＬＥＤ（Organic Light Emitting Diode）などの自発光素子は、製造工程に起因して、素子ごとに輝度がばらついて、表示画面にムラが生じる。ムラを抑制するために、画素不存在領域の輝度値を適正値に置換し、置換された輝度値に基づいてムラ補正データを生成する技術が知られている（特許文献１参照）。
　ＬＥＤ等の自発光素子は微細化が可能なため、マイクロディスプレイと呼ばれる小型で高解像度の表示装置にも用いられる。マイクロディスプレイは、仮想現実ＶＲ（Virtual Reality）及び拡張現実（Augmented Reality）用の表示装置、ヘッドマウントディスプレイ、電子ビューファインダなどに幅広く利用されており、今後ますます利用範囲が広がることが期待されている。
特開２０２０－３６９４号公報
　ＬＥＤ等の自発光素子は、ザラと呼ばれる画質低下を生じさせることがある。ＬＥＤ等の自発光素子の画質低下は、電圧－電流（ＶＩ）特性のばらつきと、電流－輝度（ＩＬ）特性のばらつきに起因して生じる。
　自発光素子の駆動方式として、電圧駆動と電流駆動がある。電圧駆動は、ＶＩ特性のばらつきが生じやすい。電流駆動は、ＶＩ特性のばらつきを低減できるが、電流駆動を行うには電流源が必要である。電流源は、製造工程のばらつきにより、電流源から出力される電流にばらつきが生じることがあり、画質が低下する要因になる。
　電流源から出力される電流のばらつきを補正する補正回路を画素内に設けることが考えられる。しかしながら、画素内に補正回路を設けて、電流源から出力される電流のばらつきを補正するには、補正処理に要する補正期間が必要となり、画素表示の更新周期を高速化するのが困難になる。
　また、上述したばらつきを低減する補正回路を画素内に設けるのではなく、画素外に設けることも可能である。しかしながら、画素外に上述した補正回路を設けると、補正回路の機能を充実させることができるが、コストアップの要因になる。
　そこで、本開示では、外部補正に頼らずに、表示の高速化と画質の向上を実現できる表示装置を提供するものである。
　上記の課題を解決するために、本開示によれば、複数のサブフレームを含む１フレームで複数の画素の階調表示を行う表示装置であって、
　前記画素は、発光素子と、前記発光素子を駆動する電流を制御する画素回路と、を有し、
　前記画素回路は、
　前記発光素子を駆動するための電流を生成する電流源と、
　前記電流源で生成される電流のばらつきを補正する補正回路と、を有し、
　前記複数のサブフレームは、前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームと、前記補正回路で前記ばらつきを補正せずに前記発光素子を駆動するサブフレームとを含む、表示装置が提供される。
　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中に一つだけ設けられてもよい。
　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の先頭のサブフレームであってもよい。
　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中に二つ以上設けられてもよい。
　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の隣り合わない二つ以上のサブフレームを含んでもよい。
　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の隣り合う二つ以上のサブフレームを含んでもよい。
　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の先頭のサブフレームを含む、隣り合う所定数のサブフレームを含んでもよい。
　前記複数の画素のそれぞれは、複数のゲート線のいずれかに接続されており、
　前記複数の画素が有する複数の前記補正回路は、前記複数のゲート線に接続された前記複数の画素内の複数の前記電流源で生成される電流のばらつきを同タイミングで補正してもよい。
　前記画素回路は、
　画素データを記憶する記憶部と、
　前記複数のサブフレームのそれぞれごとに、前記記憶部に記憶された前記画素データに基づいて前記補正回路で補正された電流を前記発光素子に供給するか否かを切り替える第１スイッチング素子と、を有してもよい。
　前記電流源は、前記第１スイッチング素子にカスコード接続される第２スイッチング素子を有し、
　前記補正回路は、前記第２スイッチング素子の閾値電圧を補正してもよい。
　前記第１スイッチング素子は、前記記憶部に記憶された画素データに応じてオン又はオフし、
　前記画素回路は、前記第１スイッチング素子及び前記第２スイッチング素子がオンすると、前記第２スイッチング素子の閾値電圧に応じて補正された電流を、前記第２スイッチング素子から前記第１スイッチング素子を通って前記発光素子に流してもよい。
　前記複数の画素が有する複数の前記補正回路に共通のバイアス信号を供給するバイアス信号線を備え、
　前記第２スイッチング素子は、前記バイアス信号が所定の電圧レベルになるとオンしてもよい。
　前記補正回路は、
　前記第２スイッチング素子のゲート及びドレインの間に接続される第３スイッチング素子と、
　前記第２スイッチング素子のゲートと前記バイアス信号線との間に接続される第１キャパシタと、
　前記第２スイッチング素子のゲート及びソースの間に接続される第２キャパシタと、を有してもよい。
　前記複数の画素が有する複数の前記補正回路は、複数の前記第１スイッチング素子を同期してオンまたはオフし、かつ複数の前記第２スイッチング素子を同期してオンまたはオフし、かつ複数の第３スイッチング素子を同期してオン又はオフしてもよい。
　前記第１スイッチング素子及び前記第２スイッチング素子の導電型は同一であってもよい。
　前記第１スイッチング素子及び前記第２スイッチング素子の導電型は互いに異なってもよい。
　前記発光素子のアノードを第１基準電圧に設定するか否かを切り替える第４スイッチング素子を備え、
　前記第１スイッチング素子は、前記発光素子のアノードに接続され、
　前記発光素子のカソードは、第２基準電圧に設定されてもよい。
　前記発光素子のカソードを第１基準電圧に設定するか否かを切り替える第４スイッチング素子を備え、
　前記第１スイッチング素子は、前記発光素子のカソードに接続され、
　前記発光素子のアノードは、第２基準電圧に設定されてもよい。
　前記複数のサブフレームにおける前記発光素子の発光期間はそれぞれ異なってもよい。
　前記複数のサブフレームにおける前記発光素子の発光期間は同一であってもよい。
本開示に係る表示装置の概略構成を示すブロック図。 第１の実施形態に係る表示装置内の画素回路の回路構成を示す回路図。 図２の画素回路の動作タイミング図。 図３の補正期間内の詳細なタイミング図。 一比較例に係る画素回路の回路図。 図５の画素回路の動作タイミング図。 図２の画素回路の一変形例の回路図。 図２の画素回路の第２変形例による動作タイミング図。 第２の実施形態に係る表示装置内の画素回路の回路図。 図９の画素回路の一変形例の回路図。 第３の実施形態による画素回路の動作タイミング図。 図１１の一変形例による動作タイミング図。 乗物の後方から前方にかけての乗物の内部の様子を示す図。 乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図。 電子機器の第２適用例であるデジタルカメラの正面図。 デジタルカメラの背面図。 電子機器の第３適用例であるＨＭＤの外観図。 スマートグラスの外観図。 電子機器の第４適用例であるＴＶの外観図。 電子機器の第５適用例であるスマートフォンの外観図。
　以下、図面を参照して、表示装置の実施形態について説明する。以下では、表示装置の主要な構成部分を中心に説明するが、表示装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（表示装置の概略構成）
　図１は本開示に係る表示装置１の概略構成を示すブロック図である。図１の表示装置１は、画素アレイ部２と、水平駆動回路３と、垂直駆動回路４と、バイアス制御回路５とを備えている。
　画素アレイ部２は、第１方向（水平方向）Ｘ及び第２方向（垂直方向）Ｙに配列される複数の画素６を有する。画素６の内部構成については、後述する。
　水平駆動回路３は、水平方向Ｘに一定間隔で配置されて垂直方向Ｙに延びる複数のデータ線Ｌ２を介して画素データＤａｔａを出力する。各データ線Ｌ２を介して出力される画素データＤａｔａは、各データ線Ｌ２に接続される複数の画素６に供給される。
　垂直駆動回路４は、垂直方向Ｙに一定間隔で配置されて水平方向Ｘに延びる複数のゲート線Ｌ１を介してゲート信号Ｇａｔｅを出力する。各ゲート線Ｌ１を介して出力されるゲート信号Ｇａｔｅは、各ゲート線Ｌ１に接続された複数の画素６に供給される。
　バイアス制御回路５は、画素アレイ部２内の全画素６にバイアス信号線Ｌ３を介して共通のバイアス信号ＢＩＡＳを供給する。バイアス信号ＢＩＡＳはハイ電位又はロー電位を取りうる二値信号である。
　画素アレイ部２内の各画素６は、図１では不図示の発光素子と画素回路を有する。発光素子は、ＬＥＤやＯＬＥＤなどの自発光素子である。本開示による表示装置１は、ＰＷＭ（Pulse Width Modulation）変調方式による階調表示を行う。パルス幅変調方式では、１フレームを複数のサブフレームに分割して、サブフレームごとに発光素子を発光させる。サブフレームごとに発光素子の発光期間が決まっており、画素６ごとにサブフレームを選択することで、画素データＤａｔａに応じた発光期間に発光素子を発光させ、これにより階調表示を実現する。
　また、本開示による画素回路は、発光素子に電流を流して発光させる電流駆動を行う。このため、画素回路には電流源が設けられるが、電流源から出力される電流はばらつくおそれがあるため、電流のばらつきを補正するための補正回路が画素回路ごとに設けられている。本開示による画素回路は、全画素６の画素回路内の電流源を一括で補正する電流源一括補正方式を採用する。本開示による画素回路の回路構成及び動作タイミングには複数の形態が考えられる。以下、画素回路の代表的な回路構成及び動作タイミングを順に説明する。
　（第１の実施形態）
　図２は第１の実施形態に係る表示装置１内の画素回路１０の回路構成を示す回路図である。図２の画素回路１０は、メモリ１１と、スイッチトランジスタ（第１スイッチング素子）１２と、ドライブトランジスタ（第２スイッチング素子）１３と、リセットトランジスタ（第４スイッチング素子）１４と、オフセットトランジスタ（第３スイッチング素子）１５と、第１キャパシタＣ１と、第２キャパシタＣ２とを有する。
　メモリ１１は、水平駆動回路３から出力される一対のデータ線Ｌ１、ｘＬ１（以下、第１データ線Ｌ１と第２データ線ｘＬ１）に接続されている。第１データ線Ｌ１と第２データ線ｘＬ１は、画素データＤａｔａを相補出力する。相補出力とは、論理が互いに逆の信号を出力することを意味する。なお、図１では、第２データ線ｘＬ１の図示を省略している。
　メモリ１１は、例えばＳＲＡＭ（Static Random Access Memory）であり、リング状に接続される２つのインバータ（以下、第１インバータ１６と第２インバータ１７）と、２つのトランジスタ（第１トランジスタ１８と第２トランジスタ１９）とを有する。
　第１インバータ１６と第２インバータ１７をリング状に接続することで、画素データＤａｔａ、ｘＤａｔａを安定に保持できる。第１インバータ１６と第２インバータ１７は、それぞれ２個ずつのトランジスタで構成可能である。第１トランジスタ１８は、第１インバータ１６の出力ノードと第１データ線Ｌ１との間に接続されている。第２トランジスタ１９は、第２インバータ１７の出力ノードと第２データ線ｘＬ１との間に接続されている。
　第１トランジスタ１８と第２トランジスタ１９は、例えばＮＭＯＳ（N channel Metal-Oxide-Semiconductor）トランジスタである。第１トランジスタ１８のゲートと第２トランジスタ１９のゲートは、共通のゲート線Ｌ２に接続されている。このゲート線Ｌ２上のゲート信号Ｇａｔｅがハイ電位になると、第１トランジスタ１８と第２トランジスタ１９がオンし、第１データ線Ｌ１と第２データ線ｘＬ１の画素データＤａｔａ、ｘＤａｔａが第１インバータ１６と第２インバータ１７で保持される。
　発光素子７のカソードは、電圧レベルが固定の基準電圧Ｖcathodeノードに接続されている。発光素子７のアノードと接地電位ＶＳＳノードの間には、リセットトランジスタ１４が接続されている。リセットトランジスタ１４は、例えばＰＭＯＳ（P channel Metal-Oxide-Semiconductor）トランジスタである。リセットトランジスタ１４のゲートには、リセット信号ＡＺ＿Ｇが入力される。リセット信号ＡＺ＿Ｇがロー電位になると、リセットトランジスタ１４がオンし、発光素子７のアノード電位は接地電位ＶＳＳになる。リセットトランジスタ１４がオンの期間内は、スイッチトランジスタ１２を流れる電流はリセットトランジスタ１４に流れるため、発光素子７には電流が流れず、発光素子７は発光しない。
　リセット信号ＡＺ＿Ｇがハイ電位の場合には、リセットトランジスタ１４はオフする。この状態では、発光素子７のアノード－カソード間に電流を流せる状態になる。
　電源電位ＶＤＤノードと発光素子７のアノードとの間には、ドライブトランジスタ１３とスイッチトランジスタ１２がカスコード接続されている。より詳細には、ドライブトランジスタ１３のソースは電源電位ＶＤＤノードに接続され、ドライブトランジスタ１３のドレインはスイッチトランジスタ１２のソースに接続され、スイッチトランジスタ１２のドレインは発光素子７のアノードに接続されている。スイッチトランジスタ１２のゲートは、メモリ１１内の第２インバータ１７の出力ノードに接続されている。
　ドライブトランジスタ１３のゲートとバイアス信号線Ｌ３との間には、第１キャパシタＣ１が接続されている。ドライブトランジスタ１３のゲートと電源電位ＶＤＤノードとの間には、第２キャパシタＣ２が接続されている。
　図２の画素回路１０内のドライブトランジスタ１３は、電流源２０を構成する。また、画素回路１０内のオフセットトランジスタ１５、第１キャパシタＣ１、及び第２キャパシタＣ２は、ドライブトランジスタ１３の閾値電圧のばらつきを補正するための補正回路２１を構成する。すなわち、補正回路２１は、ドライブトランジスタ１３からなる電流源２０のばらつきを補正する。
　補正回路２１は、ドライブトランジスタ１３の閾値電圧に応じた電荷を第１キャパシタＣ１と第２キャパシタＣ２に保持する。よって、バイアス信号線Ｌ３をロー電位にしたときに、ドライブトランジスタ１３の閾値電圧に応じた電流をドライブトランジスタ１３のソース－ドレイン間に流すことができる。すなわち、補正回路２１は、ドライブトランジスタ１３がオン状態のときに、ドライブトランジスタ１３の閾値電圧を考慮に入れた電流をドライブトランジスタ１３のソース－ドレイン間に流す。
　複数の画素６に対応する複数の画素回路１０内の複数の補正回路２１は、全画素６について、同タイミングで補正処理を行う。より具体的には、複数の画素６に対応する複数の補正回路２１は、複数のスイッチトランジスタ１２を同期してオンまたはオフし、かつ複数のドライブトランジスタ１３を同期してオンまたはオフし、かつ複数のオフセットトランジスタ１５を同期してオン又はオフする。
　図３は図２の画素回路１０の動作タイミング図である。本開示による表示装置１は、上述したように、パルス幅変調方式の階調表示を行う。具体的には、１フレーム期間を複数のサブフレーム期間に分けて、サブフレーム期間ごとに発光素子７の発光期間を相違させる。図３の例では、１フレームが８つのサブフレームｓｆ１～ｓｆ８に分割され、サブフレームｓｆ１～ｓｆ８のうち、番号の大きいサブフレームほど、発光期間を長くしている。発光期間が長いほど、発光輝度が高くなる。
　画素データＤａｔａは例えば８ビットであり、画素データＤａｔａの各ビットは、いずれかのサブフレームと対応づけられている。より詳細には、画素データＤａｔａの最下位ビットはサブフレームｓｆ１に、画素データＤａｔａの最上位ビットはサブフレームｓｆ８に対応づけられている。
　１フレーム内に、画素データＤａｔａのビットごとに、画素回路１０内のメモリ１１への書き込みと発光素子７の発光とを行うことで、画素６ごとの階調表示を行うことができる。より具体的には、画素データＤａｔａの対応ビットが１のときに発光素子７が発光され、対応ビットがゼロのときには発光素子７は発光されない。画素データＤａｔａの上位側のビットほど、発光素子７の発光期間を長くする。
　図３では、１フレームを８つのサブフレームに分ける例を示すが、サブフレームの数は任意であり、実際には画素データＤａｔａのビット数に応じた数のサブフレームが設けられる。画素データＤａｔａのビット数が多いほど、サブフレームの数も多くなり、階調数が増えて画質が向上する。
　第１の実施形態に係る表示装置１では、１フレーム中の先頭のサブフレームｓｆ１の直前に補正回路２１による補正処理を行う補正期間が設けられる。補正回路２１は、スイッチトランジスタ１２とオフセットトランジスタ１５のオン／オフの切替制御とバイアス信号線Ｌ３の電位制御により、ドライブトランジスタ１３の閾値電圧に応じた電荷を第１キャパシタＣ１と第２キャパシタＣ２に保持する。第１キャパシタＣ１と第２キャパシタＣ２に保持された電荷は、その後に続くサブフレームに渡って保持される。よって、第１～第８サブフレームの各発光期間には、ドライブトランジスタ１３の閾値電圧に応じた電流を発光素子７のアノードに供給できる。したがって、ドライブトランジスタ１３の閾値電圧がばらついても、発光素子７の発光輝度のばらつきを抑制できる。
　より詳細には、補正回路２１による補正処理が終わると、サブフレームｓｆ１～ｓｆ８のそれぞれごとの発光処理が行われる。例えば、サブフレームｓｆ１では、垂直方向Ｙに一定間隔で配置されてそれぞれが水平方向Ｘに延びる画素行ごとに、各画素６内のメモリ１１に画素データＤａｔａを記憶させる書き込み処理が行われる。その後、全画素６内の発光素子７を同タイミングで発光させる。
　上述したように、第１の実施形態では、１フレームを８つに分割した８つのサブフレームｓｆ１～ｓｆ８のうち、先頭のサブフレームｓｆ１の処理を開始する前に、補正回路２１による補正期間を設けて、ドライブトランジスタ１３からなる電流源２０のばらつきを補正する。この補正結果は、その後の８つのサブフレームｓｆ１～ｓｆ８の発光処理で有効であり、サブフレームｓｆ１～ｓｆ８の発光処理の合間に補正回路２１による補正処理を行う必要はない。これにより、１フレーム期間に占める補正期間の割合を低く抑えることができ、その分、表示速度の高速化や発光期間の拡大を図れる。
　図４は図３の補正期間内の詳細なタイミング図である。時刻ｔ１より前では、バイアス信号ＢＩＡＳはハイ電位、ドライブトランジスタ１３はオフ、オフセットトランジスタ１５はオフ、リセットトランジスタ１４はオンである。よって、発光素子７のアノードは接地電位ＶＳＳになる。メモリ１１には、補正処理のためにデータ１を記憶しておく。
　時刻ｔ１で、オフセットトランジスタ１５のゲート信号ＯＦＳ＿Ｇがローレベルになり、オフセットトランジスタ１５がオンする。また、図４では省略しているが、ゲート信号Ｇａｔｅをローレベルにする。これにより、メモリ１１の出力ノードに接続されたスイッチトランジスタ１２のゲート信号ＳＷ＿Ｇはロー電位になり、スイッチトランジスタ１２がオンする。したがって、ドライブトランジスタ１３のドレイン電圧が下がる。オフセットトランジスタ１５がオンであるため、ドライブトランジスタ１３のゲート電圧Ｄｒｖ＿Ｇも低下する。
　時刻ｔ２でメモリ１１にデータ０を書き込む。これにより、メモリ１１の出力ノードに接続されたスイッチトランジスタ１２のゲート信号ＳＷ＿Ｇはハイレベルになる。よって、スイッチトランジスタ１２はオフする。このとき、オフセットトランジスタ１５はまだオンしているため、ドライブトランジスタ１３のゲート電圧は徐々に上昇する。ドライブトランジスタ１３のゲート－ソース間の電圧がドライブトランジスタ１３の閾値電圧に一致したときに（時刻ｔ３付近）、ドライブトランジスタ１３のゲート電圧が安定化する。ドライブトランジスタ１３のゲート電圧が安定化した時点では、第１キャパシタＣ１と第２キャパシタＣ２には、ドライブトランジスタ１３の閾値電圧に応じた電荷が保持される。
　時刻ｔ３でオフセットトランジスタ１５がオフし、その後、時刻ｔ４でバイアス信号線Ｌ３の電位が下がると、ドライブトランジスタ１３のゲート電圧Ｄｒｖ＿Ｇが低下する。この時点のドライブトランジスタ１３のゲート電圧Ｄｒｖ＿Ｇは、ドライブトランジスタ１３の閾値電圧に応じた電圧レベルになる。
　その後、サブフレームｓｆ１が開始され、画素データＤａｔａの対応ビットが１であれば、メモリ１１に１が書き込まれる。すべての画素行についてメモリ１１への画素データＤａｔａの書込が終了すると、ドライブトランジスタ１３の閾値電圧に応じた電流がドライブトランジスタ１３からスイッチトランジスタ１２を通って発光素子７に流れて、発光素子７は電流に応じた輝度で発光する。
　図５は一比較例に係る画素回路１０の回路図である。図５の画素回路１０では、図２の画素回路１０と共通する構成部分に同一符号を付しており、以下では相違点を中心に説明する。
　図５の画素回路１０は、ドライブトランジスタ１３の閾値電圧のばらつきを補正するための補正回路２１を備える点では、図４の画素回路１０と共通する。ただし、図５の画素回路１０内の補正回路２１は、図４の補正回路２１の回路構成に加えて、書き込みトランジスタ２２を備えている。書き込みトランジスタ２２は、バイアス信号線Ｌ３と第１キャパシタＣ１の一端との間に接続されている。書き込みトランジスタ２２は、制御信号ＷＳ＿Ｇの論理によりオン又はオフする。制御信号ＷＳ＿Ｇは、各画素行の画素データＤａｔａをメモリ１１に書き込むたびにオンする。これにより、補正回路２１は、画素行ごとにドライブトランジスタ１３の閾値電圧のばらつきの補正を行う。
　図６は図５の画素回路１０の動作タイミング図である。図５の画素回路１０は、図２の画素回路１０と同様に、パルス幅変調方式による階調表示を行う。より具体的には、図５の画素回路１０は、１フレームを複数のサブフレームに分割して、サブフレームごとに発光素子７の発光期間を相違させる。図５の画素回路１０は、各サブフレームにおいて、画素行ごとに補正回路２１による補正処理を行う。このため、図６に示すように、各サブフレームごとに補正期間を設けなければならず、各サブフレーム期間内の発光素子７の発光期間を長くすることもできなくなる。よって、図５の画素回路１０では、サブフレーム期間の短縮化やサブフレーム数を増やすことが困難になり、高速化と輝度向上を図ることができない。
　図３の例では、先頭のサブフレームｓｆ１の処理を開始する前に補正回路２１による補正期間を設けているが、補正期間は、先頭のサブフレームｓｆ１以外のサブフレームの処理を開始する前に設けてもよい。ただし、２番目以降のサブフレームの前に補正期間を設けると、直前のフレーム期間内の閾値補正に基づいて発光処理を行うサブフレームが一部含まれることになる。
　第１の実施形態に係る画素回路１０は、１フレームを分割した複数のサブフレームの中に、補正回路２１でばらつきを補正してから発光素子７を駆動するサブフレームと、補正回路２１でばらつきを補正せずに発光素子７を駆動するサブフレームとを含むことに特徴がある。後述する実施形態で説明するように、２以上のサブフレームの処理を開始する前にそれぞれ補正期間を設けてもよい。
　図２の画素回路１０では、画素回路１０内のすべてのトランジスタをＰＭＯＳトランジスタで構成しているが、トランジスタの導電型は任意であり、画素回路１０内の少なくとも一部のトランジスタをＮＭＯＳトランジスタで構成してもよい。
　図７は図２の画素回路１０の一変形例の回路図である。図７の画素回路１０は、スイッチトランジスタ１２、オフセットトランジスタ１５、及びリセットトランジスタ１４の導電型が図２の画素回路１０とは異なっている。より具体的には、図７の画素回路１０内のスイッチトランジスタ１２、オフセットトランジスタ１５、及びリセットトランジスタ１４はいずれも、ＮＭＯＳトランジスタである。スイッチトランジスタ１２のドレインは、ドライブトランジスタ１３のドレインに接続されている。
　図７の画素回路１０では、メモリ１１に記憶する画素データＤａｔａの論理を、図２の画素回路１０とは逆にする必要がある。メモリ１１の出力信号はスイッチトランジスタ１２のゲート信号ＳＷ＿Ｇであり、ゲート信号ＳＷ＿Ｇがハイ電位のときにスイッチトランジスタ１２はオンする。
　また、図７の画素回路１０では、オフセットトランジスタ１５のゲートに入力されるオフセット信号ＯＦＳ＿Ｇと、リセットトランジスタ１４のゲートに入力されるリセット信号ＡＺ＿Ｇの論理を、図２の画素回路１０とは逆にする必要がある。
　図７の画素回路１０は、図３と同様に、先頭のサブフレームｓｆ１の前に補正回路２１による補正処理を行う。
　図２の画素回路１０では、図３の動作タイミング図に示すように、１フレーム期間内の各サブフレームの発光期間をそれぞれ相違させているが、各サブフレームの発光期間を同一にしてもよい。
　図８は図２の画素回路１０の第２変形例による動作タイミング図である。図８は、１フレームに含まれる８つのサブフレームｓｆ１～ｓｆ８内の発光期間が同一である例を示している。図８の場合、画素データのビットごとに、いずれかのサブフレームを割り当てるのではなく、例えば、画素データの上位側ビットは２以上のサブフレームで発光させる等の工夫が必要となる。
　このように、各サブフレームにおける発光期間の長さは任意である。画素データＤａｔａに応じて、１つ又は複数のサブフレームで発光素子７を発光させることで、画素データＤａｔａに応じた階調表示が可能となる。
　図８の例では、各サブフレームの発光期間を同一にしているため、図３と比べて階調数が少なくなるものの、発光期間が長いサブフレームが存在しないため、表示の高速化が可能となる。
　このように、第１の実施形態では、パルス幅変調方式で階調表示を行う場合に、１フレームに含まれる複数のサブフレームのうち、先頭のサブフレームの開始前に、画素回路１０内のドライブトランジスタ１３の閾値電圧のばらつきを補正する。各サブフレームでは、補正回路２１の補正処理の結果を反映させて発光素子７に電流を流すため、各サブフレーム内に補正期間を設けなくて済む。これにより、１フレームに一つの補正期間を設けるだけで、電流源２０の電流のばらつきを補正した上で、複数のサブフレームの発光処理を行うことができる。よって、補正期間の回数を減らせるため、その分、１フレーム期間を短縮したり、サブフレームの数を増やしたり、各サブフレーム内の発光期間を長くできるため、高速化、表示品質の向上、及び輝度向上を図れる。
　（第２の実施形態）
　第１の実施形態では、画素回路１０内の発光素子７のカソード電圧を固定にし、アノードに流れる電流を制御して階調表示を行っていた。これに対して、以下に説明する第２の実施形態では、発光素子７のアノード電圧を固定にし、カソードに流れる電流を制御して階調表示を行うものである。
　図９は第２の実施形態に係る表示装置１内の画素回路１０の回路図である。図９の画素回路１０は、発光素子７のアノードに固定の基準電圧Ｖanodeを供給し、発光素子７のカソードに流れる電流を制御するものである。図９の画素回路１０内のスイッチトランジスタ１２、ドライブトランジスタ１３、オフセットトランジスタ１５、及びリセットトランジスタ１４は、ＮＭＯＳトランジスタである。
　図９の画素回路１０において、スイッチトランジスタ１２とドライブトランジスタ１３は、発光素子７のカソードと接地電位ＶＳＳノードとの間にカスコード接続されている。オフセットトランジスタ１５は、スイッチトランジスタ１２のドレインとドライブトランジスタ１３のゲートとの間に接続されている。ドライブトランジスタ１３のゲートとバイアス信号線Ｌ３との間には、第１キャパシタＣ１が接続されている。オフセットトランジスタ１５のソース（ドライブトランジスタ１３のゲート）と接地電位ＶＳＳノードとの間には、第２キャパシタＣ２が接続されている。電源電位ＶＤＤノードと発光素子７のカソードとの間には、リセットトランジスタ１４が接続されている。
　メモリ１１の出力ノード（スイッチトランジスタ１２のゲート信号ＳＷ＿Ｇ）がハイ電位になると、スイッチトランジスタ１２はオンして、ソース電圧が上昇する。この時点では、リセットトランジスタ１４がオンしており、スイッチトランジスタ１２のソース電圧とドライブトランジスタ１３のドレイン電圧は電源電位ＶＤＤである。また、この時点では、オフセットトランジスタ１５はオンであり、ドライブトランジスタ１３はオンする。
　その後、メモリ１１の出力ノードがロー電位なってスイッチトランジスタ１２がオフすると、ドライブトランジスタ１３のドレイン電圧は徐々に低下する。オフセットトランジスタ１５がオンで、バイアス信号線Ｌ３がロー電位の場合、第１キャパシタＣ１と第２キャパシタＣ２には、ドライブトランジスタ１３の閾値電圧に応じた電荷が保持される。
　その後、リセットトランジスタ１４がオフすると、メモリ１１の出力ノードがハイ電位になったときに、発光素子７のカソードから、スイッチトランジスタ１２とドライブトランジスタ１３を通って接地電圧ＶＳＳノードに、ドライブトランジスタ１３の閾値電圧に応じた電流が流れて、発光素子７は発光する。
　図９のスイッチトランジスタ１２、オフセットトランジスタ１５、及びリセットトランジスタ１４は、ＰＭＯＳトランジスタで構成することも可能である。
　図１０は図９の画素回路１０の一変形例の回路図である。図１０のスイッチトランジスタ１２、オフセットトランジスタ１５、及びリセットトランジスタ１４は、ＰＭＯＳトランジスタで構成されている。
　図１０の画素回路１０では、メモリ１１に記憶される画素データＤａｔａの論理を図９の画素回路１０内のメモリ１１とは逆にする必要がある。また、図１０の画素回路１０では、オフセットトランジスタ１５のゲートに入力されるオフセット信号と、リセットトランジスタ１４のゲートに入力されるリセット信号の論理を、図９の画素回路１０内のオフセットトランジスタ１５及びリセットトランジスタ１４とは逆にする必要がある。
　このように、第２の実施形態では、発光素子７のアノード電圧を固定にして、カソードを流れる電流を、ドライブトランジスタ１３の閾値電圧のばらつきを考慮に入れて補正することができる。第２の実施形態においても、図３又は図８と同様に、先頭のサブフレームの前に補正回路２１による補正処理を行って、補正処理の結果を反映させて第１～第８サブフレームの発光処理を行うことができる。
　（第３の実施形態）
　上述した第１及び第２の実施形態では、１フレームを分割した複数のサブフレームのうち、先頭のサブフレームの開始前に、補正回路２１が補正処理を行う補正期間を設けている。補正回路２１が行う補正期間は、必ずしも先頭のサブフレームの開始前でなくてもよく、任意のサブフレームの開始前でもよい。また、上述した第１及び第２の実施形態では、１フレームを分割した複数のサブフレームのうち先頭のサブフレームの開始前に、１回だけ補正回路２１による補正期間を設けているが、１フレーム期間内に複数の補正期間を設けてもよい。
　以下に説明する第３の実施形態による画素回路１０は、図２、図７、図９、又は図１０の画素回路１０と同様の回路構成を備えている。
　図１１は第３の実施形態による画素回路１０の動作タイミング図である。図１１の画素回路１０では、１フレームを８つのサブフレームに分割してパルス幅変調方式による階調表示を行う。図１１の画素回路１０は、先頭のサブフレームｓｆ１の開始前と、最後のサブフレームｓｆ８の開始前とに、補正回路２１による補正期間を設ける例を示している。
　最後のサブフレームｓｆ８の期間は、サブフレームｓｆ１～ｓｆ８の中で最も長いため、その直前に補正回路２１による補正処理を行うことで、ドライブトランジスタ１３の閾値電圧のばらつきを直前に補正した上で、サブフレームｓｆ８の発光処理を行うことができる。
　上述したように、補正回路２１による補正期間は、サブフレームｓｆ１～ｓｆ８のうち、任意のサブフレームの開始前に設けることができ、補正期間を設ける場所には種々の変形例が考えられる。
　図１２は図１１の一変形例による動作タイミング図である。図１２では、複数のサブフレーム期間のうち、先頭から３つのサブフレームｓｆ１～ｓｆ３の開始前に、補正回路２１による補正期間を設けている。補正回路２１による１回の補正処理だけでは、ドライブトランジスタ１３の閾値電圧の補正を完全には行えないおそれがある。そこで、発光期間の短い複数のサブフレームｓｆ１～ｓｆ３の発光処理の前に補正処理を複数回行う。これにより、サブフレームｓｆ４以降は、補正処理を行わなくても、ドライブトランジスタ１３の閾値電圧のばらつきを精度よく補正した電流を発光素子７に流すことができる。
　このように、第３の実施形態では、１フレームを分割した複数のサブフレームのうち、任意の数のサブフレームの開始前に、補正回路２１による補正期間を設けるため、どのサブフレームの発光処理を行う際にも、ドライブトランジスタ１３の閾値電圧のばらつきを考慮に入れた電流を発光素子７に流すことができる。
　第１～第３の実施形態で説明したように、本開示による画素回路１０は、補正回路２１による補正処理を行ってから発光処理を行うサブフレームと、補正処理を行わずに発光処理を行うサブフレームとを含んでいる。補正処理を行う補正期間の回数は必ずしも一回だけとは限らず、複数設けてもよい。２以上の補正期間を設ける場合は、連続した複数のサブフレームの前に設けてもよいし、不連続のサブフレームの前に設けてもよい。
　（本開示による表示装置１及び電子機器の適用例）
　（第１適用例）
　本開示による表示装置１及び電子機器５０は、種々の用途に用いることができる。図１３Ａ及び図１３Ｂは本開示による表示装置１を備えた電子機器５０の第１適用例である乗物１００の内部の構成を示す図である。図１３Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図１３Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。
　図１３Ａ及び図１３Ｂの乗物１００は、センターディスプレイ１０１と、コンソールディスプレイ１０２と、ヘッドアップディスプレイ１０３と、デジタルリアミラー１０４と、ステアリングホイールディスプレイ１０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ１０１は、ダッシュボード１０７上の運転席１０８及び助手席１０９に対向する場所に配置されている。図１３では、運転席１０８側から助手席１０９側まで延びる横長形状のセンターディスプレイ１０１の例を示すが、センターディスプレイ１０１の画面サイズや配置場所は任意である。センターディスプレイ１０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ１０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ１０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ１０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物１００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。
　コンソールディスプレイ１０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ１０２は、運転席１０８と助手席１０９の間のセンターコンソール１１０のシフトレバー１１１の近くに配置されている。コンソールディスプレイ１０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ１０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ１０３は、運転席１０８の前方のフロントガラス１１２の奥に仮想的に表示される。ヘッドアップディスプレイ１０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ１０３は、運転席１０８の正面に仮想的に配置されることが多いため、乗物１００の速度や燃料（バッテリ）残量などの乗物１００の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー１０４は、乗物１００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー１０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ１０５は、乗物１００のハンドル１１３の中心付近に配置されている。ステアリングホイールディスプレイ１０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ１０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ１０６は、運転席１０８や助手席１０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ１０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ１０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　上述したように、表示装置１の裏面側に重ねてセンサを配置することで、周囲に存在する物体までの距離を計測することができる。光学的な距離計測の手法には、大きく分けて、受動型と能動型がある。受動型は、センサから物体に光を投光せずに、物体からの光を受光して距離計測を行うものである。受動型には、レンズ焦点法、ステレオ法、及び単眼視法などがある。能動型は、物体に光を投光して、物体からの反射光をセンサで受光して距離計測を行うものである。能動型には、光レーダ方式、アクティブステレオ方式、照度差ステレオ法、モアレトポグラフィ法、干渉法などがある。本開示による表示装置１は、これらのどの方式の距離計測にも適用可能である。本開示による表示装置１の裏面側に重ねて配置されるセンサを用いることで、上述した受動型又は能動型の距離計測を行うことができる。
　（第２適用例）
　本開示による表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器５０に搭載されるディスプレイにも適用可能である。
　図１４Ａは電子機器５０の第２適用例であるデジタルカメラ１２０の正面図、図１４Ｂはデジタルカメラ１２０の背面図である。図１４Ａ及び図１４Ｂのデジタルカメラ１２０は、レンズ１２１を交換可能な一眼レフカメラの例を示しているが、レンズ１２１を交換できないカメラにも適用可能である。
　図１４Ａ及び図１４Ｂのカメラは、撮影者がカメラボディ１２２のグリップ１２３を把持した状態で電子ビューファインダ１２４を覗いて構図を決めて、焦点調節を行った状態でシャッタ１２５を押すと、カメラ内のメモリに撮影データが保存される。カメラの背面側には、図１４Ｂに示すように、撮影データ等やライブ画像等を表示するモニタ画面１２６と、電子ビューファインダ１２４とが設けられている。また、カメラの上面には、シャッタ速度や露出値などの設定情報を表示するサブ画面が設けられる場合もある。
　カメラに用いられるモニタ画面１２６、電子ビューファインダ１２４、サブ画面等の裏面側に重ねてセンサを配置することで、本開示による表示装置１として用いることができる。
　（第３適用例）
　本開示による表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。
　図１５Ａは電子機器５０の第３適用例であるＨＭＤ１３０の外観図である。図１５ＡのＨＭＤ１３０は、人間の目を覆うように装着するための装着部材１３１を有する。この装着部材１３１は例えば人間の耳に引っ掛けて固定される。ＨＭＤ１３０の内側には表示装置１３２が設けられており、ＨＭＤ１３０の装着者はこの表示装置１３２にて立体映像等を視認できる。ＨＭＤ１３０は例えば無線通信機能と加速度センサなどを備えており、装着者の姿勢やジェスチャなどに応じて、表示装置１３２に表示される立体映像等を切り換えることができる。
　また、ＨＭＤ１３０にカメラを設けて、装着者の周囲の画像を撮影し、カメラの撮影画像とコンピュータで生成した画像とを合成した画像を表示装置１３２で表示してもよい。例えば、ＨＭＤ１３０の装着者が視認する表示装置１３２の裏面側に重ねてカメラを配置して、このカメラで装着者の目の周辺を撮影し、その撮影画像をＨＭＤ１３０の外表面に設けた別のディスプレイに表示することで、装着者の周囲にいる人間は、装着者の顔の表情や目の動きをリアルタイムに把握可能となる。
　なお、ＨＭＤ１３０には種々のタイプが考えられる。例えば、図１５Ｂのように、本開示による表示装置１は、メガネ１３４に種々の情報を映し出すスマートグラス１３０ａにも適用可能である。図１５Ｂのスマートグラス１３０ａは、本体部１３５と、アーム部１３６と、鏡筒部１３７とを有する。本体部１３５はアーム部１３６に接続されている。本体部１３５は、メガネ１３４に着脱可能とされている。本体部１３５は、スマートグラス１３０ａの動作を制御するための制御基板や表示部を内蔵している。本体部１３５と鏡筒部１３７は、アーム部１３６を介して互いに連結されている。鏡筒部１３７は、本体部１３５からアーム部１３６を介して出射される画像光を、メガネ１３４のレンズ１３８側に出射する。この画像光は、レンズ１３８を通して人間の目に入る。図１５Ｂのスマートグラス１３０ａの装着者は、通常のメガネと同様に、周囲の状況だけでなく、鏡筒部１３７から出射された種々の情報を合わせて視認できる。
　（第４適用例）
　本開示による表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。最近のＴＶは、小型化の観点及び意匠デザイン性の観点から、額縁をできるだけ小さくする傾向にある。このため、視聴者を撮影するカメラをＴＶに設ける場合には、ＴＶの表示パネルの裏面側に重ねて配置するのが望ましい。
　図１６は電子機器５０の第４適用例であるＴＶ１４０の外観図である。図１６のＴＶ１４０は、額縁が極小化されており、正面側のほぼ全域が表示エリアとなっている。ＴＶ１４０には視聴者を撮影するためのカメラ等のセンサが内蔵されていてもよい。
　（第５適用例）
　本開示による表示装置１は、スマートフォンや携帯電話にも適用可能である。図１７は電子機器５０の第５適用例であるスマートフォン１５０の外観図である。図１７の例では、電子機器５０の外形サイズの近くまで表示面１ｚが広がっており、表示面１ｚの周囲にあるベゼル１ｙの幅を数ｍｍ以下にしている。通常、ベゼル１ｙには、フロントカメラが搭載されることが多いが、表示面１ｚの例えば略中央部の裏面側にフロントカメラとして機能するイメージセンサモジュールを配置してもよい。このように、フロントカメラを表示面１ｚの裏面側に設けることで、ベゼル１ｙにフロントカメラを配置する必要がなくなり、ベゼル１ｙの幅を狭めることができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）複数のサブフレームを含む１フレームで複数の画素の階調表示を行う表示装置であって、
　前記画素は、発光素子と、前記発光素子を駆動する電流を制御する画素回路と、を有し、
　前記画素回路は、
　前記発光素子を駆動するための電流を生成する電流源と、
　前記電流源で生成される電流のばらつきを補正する補正回路と、を有し、
　前記複数のサブフレームは、前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームと、前記補正回路で前記ばらつきを補正せずに前記発光素子を駆動するサブフレームとを含む、表示装置。
　（２）前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中に一つだけ設けられる、（１）に記載の表示装置。
　（３）前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の先頭のサブフレームである、（２）に記載の表示装置。
　（４）前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中に二つ以上設けられる、（１）に記載の表示装置。
　（５）前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の隣り合わない二つ以上のサブフレームを含む、（４）に記載の表示装置。
　（６）前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の隣り合う二つ以上のサブフレームを含む、（４）に記載の表示装置。
　（７）前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の先頭のサブフレームを含む、隣り合う所定数のサブフレームを含む、（４）に記載の表示装置。
　（８）前記複数の画素のそれぞれは、複数のゲート線のいずれかに接続されており、
　前記複数の画素が有する複数の前記補正回路は、前記複数のゲート線に接続された前記複数の画素内の複数の前記電流源で生成される電流のばらつきを同タイミングで補正する、（１）乃至（７）のいずれか一項に記載の表示装置。
　（９）前記画素回路は、
　画素データを記憶する記憶部と、
　前記複数のサブフレームのそれぞれごとに、前記記憶部に記憶された前記画素データに基づいて前記補正回路で補正された電流を前記発光素子に供給するか否かを切り替える第１スイッチング素子と、を有する、（１）乃至（８）のいずれか一項に記載の表示装置。
　（１０）前記電流源は、前記第１スイッチング素子にカスコード接続される第２スイッチング素子を有し、
　前記補正回路は、前記第２スイッチング素子の閾値電圧を補正する、（９）に記載の表示装置。
　（１１）前記第１スイッチング素子は、前記記憶部に記憶された画素データに応じてオン又はオフし、
　前記画素回路は、前記第１スイッチング素子及び前記第２スイッチング素子がオンすると、前記第２スイッチング素子の閾値電圧に応じて補正された電流を、前記第２スイッチング素子から前記第１スイッチング素子を通って前記発光素子に流す、（１０）に記載の表示装置。
　（１２）前記複数の画素が有する複数の前記補正回路に共通のバイアス信号を供給するバイアス信号線を備え、
　前記第２スイッチング素子は、前記バイアス信号が所定の電圧レベルになるとオンする、（１０）又は（１１）に記載の表示装置。
　（１３）前記補正回路は、
　前記第２スイッチング素子のゲート及びドレインの間に接続される第３スイッチング素子と、
　前記第２スイッチング素子のゲートと前記バイアス信号線との間に接続される第１キャパシタと、
　前記第２スイッチング素子のゲート及びソースの間に接続される第２キャパシタと、を有する、（１２）に記載の表示装置。
　（１４）前記複数の画素が有する複数の前記補正回路は、複数の前記第１スイッチング素子を同期してオンまたはオフし、かつ複数の前記第２スイッチング素子を同期してオンまたはオフし、かつ複数の第３スイッチング素子を同期してオン又はオフする、（１３）に記載の表示装置。
　（１５）前記第１スイッチング素子及び前記第２スイッチング素子の導電型は同一である、（１０）乃至（１４）のいずれか一項に記載の表示装置。
　（１６）前記第１スイッチング素子及び前記第２スイッチング素子の導電型は互いに異なる、（１０）乃至（１４）のいずれか一項に記載の表示装置。
　（１７）前記発光素子のアノードを第１基準電圧に設定するか否かを切り替える第４スイッチング素子を備え、
　前記第１スイッチング素子は、前記発光素子のアノードに接続され、
　前記発光素子のカソードは、第２基準電圧に設定される、（１０）乃至（１６）のいずれか一項に記載の表示装置。
　（１８）前記発光素子のカソードを第１基準電圧に設定するか否かを切り替える第４スイッチング素子を備え、
　前記第１スイッチング素子は、前記発光素子のカソードに接続され、
　前記発光素子のアノードは、第２基準電圧に設定される、（１０）乃至（１６）のいずれか一項に記載の表示装置。
　（１９）前記複数のサブフレームにおける前記発光素子の発光期間はそれぞれ異なる、（１）乃至（１８）のいずれか一項に記載の表示装置。
　（２０）前記複数のサブフレームにおける前記発光素子の発光期間は同一である、（１）乃至（１８）のいずれか一項に記載の表示装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　表示装置、１ｙ　ベゼル、１ｚ　表示面、２　画素アレイ部、３　水平駆動回路、４　垂直駆動回路、５　バイアス制御回路、６　画素、７　発光素子、１０　画素回路、１１　メモリ、１２　スイッチトランジスタ、１３　ドライブトランジスタ、１４　リセットトランジスタ、１５　オフセットトランジスタ、１６　第１インバータ、１７　第２インバータ、１８　第１トランジスタ、１９　第２トランジスタ、２０　電流源、２１　補正回路、２２　トランジスタ、５０　電子機器、１００　乗物、１０１　センターディスプレイ、１０２　コンソールディスプレイ、１０３　ヘッドアップディスプレイ、１０４　デジタルリアミラー、１０５　ステアリングホイールディスプレイ、１０６　リアエンタテイメントディスプレイ、１０７　ダッシュボード、１０８　運転席、１０９　助手席、１１０　センターコンソール、１１１　シフトレバー、１１２　フロントガラス、１１３　ハンドル、１２０　デジタルカメラ、１２１　レンズ、１２２　カメラボディ、１２３　グリップ、１２４　電子ビューファインダ、１２５　シャッタ、１２６　モニタ画面、１３０ａ　スマートグラス、１３１　装着部材、１３２　表示装置、１３４　メガネ、１３５　本体部、１３６　アーム部、１３７　鏡筒部、１３８　レンズ、１５０　スマートフォン

Claims (20)

  1. 　複数のサブフレームを含む１フレームで複数の画素の階調表示を行う表示装置であって、
    　前記画素は、発光素子と、前記発光素子を駆動する電流を制御する画素回路と、を有し、
    　前記画素回路は、
    　前記発光素子を駆動するための電流を生成する電流源と、
    　前記電流源で生成される電流のばらつきを補正する補正回路と、を有し、
    　前記複数のサブフレームは、前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームと、前記補正回路で前記ばらつきを補正せずに前記発光素子を駆動するサブフレームとを含む、表示装置。
  2. 　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中に一つだけ設けられる、請求項１に記載の表示装置。
  3. 　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の先頭のサブフレームである、請求項２に記載の表示装置。
  4. 　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中に二つ以上設けられる、請求項１に記載の表示装置。
  5. 　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の隣り合わない二つ以上のサブフレームを含む、請求項４に記載の表示装置。
  6. 　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の隣り合う二つ以上のサブフレームを含む、請求項４に記載の表示装置。
  7. 　前記補正回路で前記ばらつきを補正してから前記発光素子を駆動するサブフレームは、前記複数のサブフレームの中の先頭のサブフレームを含む、隣り合う所定数のサブフレームを含む、請求項４に記載の表示装置。
  8. 　前記複数の画素のそれぞれは、複数のゲート線のいずれかに接続されており、
    　前記複数の画素が有する複数の前記補正回路は、前記複数のゲート線に接続された前記複数の画素内の複数の前記電流源で生成される電流のばらつきを同タイミングで補正する、請求項１に記載の表示装置。
  9. 　前記画素回路は、
    　画素データを記憶する記憶部と、
    　前記複数のサブフレームのそれぞれごとに、前記記憶部に記憶された前記画素データに基づいて前記補正回路で補正された電流を前記発光素子に供給するか否かを切り替える第１スイッチング素子と、を有する、請求項１に記載の表示装置。
  10. 　前記電流源は、前記第１スイッチング素子にカスコード接続される第２スイッチング素子を有し、
    　前記補正回路は、前記第２スイッチング素子の閾値電圧を補正する、請求項９に記載の表示装置。
  11. 　前記第１スイッチング素子は、前記記憶部に記憶された画素データに応じてオン又はオフし、
    　前記画素回路は、前記第１スイッチング素子及び前記第２スイッチング素子がオンすると、前記第２スイッチング素子の閾値電圧に応じて補正された電流を、前記第２スイッチング素子から前記第１スイッチング素子を通って前記発光素子に流す、請求項１０に記載の表示装置。
  12. 　前記複数の画素が有する複数の前記補正回路に共通のバイアス信号を供給するバイアス信号線を備え、
    　前記第２スイッチング素子は、前記バイアス信号が所定の電圧レベルになるとオンする、請求項１０に記載の表示装置。
  13. 　前記補正回路は、
    　前記第２スイッチング素子のゲート及びドレインの間に接続される第３スイッチング素子と、
    　前記第２スイッチング素子のゲートと前記バイアス信号線との間に接続される第１キャパシタと、
    　前記第２スイッチング素子のゲート及びソースの間に接続される第２キャパシタと、を有する、請求項１２に記載の表示装置。
  14. 　前記複数の画素が有する複数の前記補正回路は、複数の前記第１スイッチング素子を同期してオンまたはオフし、かつ複数の前記第２スイッチング素子を同期してオンまたはオフし、かつ複数の第３スイッチング素子を同期してオン又はオフする、請求項１３に記載の表示装置。
  15. 　前記第１スイッチング素子及び前記第２スイッチング素子の導電型は同一である、請求項１０に記載の表示装置。
  16. 　前記第１スイッチング素子及び前記第２スイッチング素子の導電型は互いに異なる、請求項１０に記載の表示装置。
  17. 　前記発光素子のアノードを第１基準電圧に設定するか否かを切り替える第４スイッチング素子を備え、
    　前記第１スイッチング素子は、前記発光素子のアノードに接続され、
    　前記発光素子のカソードは、第２基準電圧に設定される、請求項１０に記載の表示装置。
  18. 　前記発光素子のカソードを第１基準電圧に設定するか否かを切り替える第４スイッチング素子を備え、
    　前記第１スイッチング素子は、前記発光素子のカソードに接続され、
    　前記発光素子のアノードは、第２基準電圧に設定される、請求項１０に記載の表示装置。
  19. 　前記複数のサブフレームにおける前記発光素子の発光期間はそれぞれ異なる、請求項１に記載の表示装置。
  20. 　前記複数のサブフレームにおける前記発光素子の発光期間は同一である、請求項１に記載の表示装置。
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