WO2024084876A1 - 表示装置および電子機器 - Google Patents

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WO2024084876A1
WO2024084876A1 PCT/JP2023/033885 JP2023033885W WO2024084876A1 WO 2024084876 A1 WO2024084876 A1 WO 2024084876A1 JP 2023033885 W JP2023033885 W JP 2023033885W WO 2024084876 A1 WO2024084876 A1 WO 2024084876A1
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transistor
light
capacitor
signal
emitting element
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PCT/JP2023/033885
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直史 豊村
真優子 吉田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to display devices and electronic devices.
  • Display devices that use self-luminous elements are known.
  • display devices that use organic electroluminescence elements OLEDs: Organic Light Emitting Diodes
  • OLEDs Organic Light Emitting Diodes
  • organic EL display devices have features such as high visibility compared to conventional liquid crystal display devices, low power consumption, and the ability to be made lighter and thinner.
  • OLEDs Organic Light Emitting Diodes
  • organic EL display devices have features such as high visibility compared to conventional liquid crystal display devices, low power consumption, and the ability to be made lighter and thinner.
  • they have a fast response speed so there is no afterimage, and because they do not require a backlight, they can express black without emitting light, making them suitable for high contrast.
  • Patent Document 1 discloses a display device that initializes the anode potential of a light-emitting element.
  • a transistor is provided between the anode of the light-emitting element and a power line that supplies an initialization power supply voltage, and the transistor is turned on to set the anode voltage of the light-emitting element to the initialization voltage.
  • the display device becomes larger accordingly.
  • One of the goals of this technology is to improve the contrast of display devices and reduce their size.
  • This technology is, for example, A light-emitting element; a first transistor that controls a current flowing through the light emitting element in response to a voltage based on a pixel signal input via a signal line;
  • the display device includes a pixel circuit having a second transistor and a first capacitor connected in series between the node of the signal line potential and the node of the anode potential of the light-emitting element.
  • the present invention relates to an electronic device having a display device according to the present technology.
  • FIG. 1 is a diagram showing a schematic configuration example of a display device to which the present technology can be applied.
  • FIG. 2 is a diagram showing a more detailed configuration example of the display device.
  • FIG. 3 is a diagram showing an example of the configuration of a pixel circuit in a comparative example.
  • FIG. 4 is a diagram showing an example of a timing chart in a pixel circuit of a comparative example.
  • FIG. 5 is a diagram for explaining an example of operation during a Vth correction period in the comparative example.
  • FIG. 6 is a diagram showing the relationship between a pixel circuit and a vertical scanner in a comparative example.
  • FIG. 7 is a diagram showing a configuration example (first configuration example) of a pixel circuit according to an embodiment of the present technology.
  • FIG. 8 is a diagram showing an example of a timing chart in the pixel circuit of this embodiment.
  • FIG. 9 is a diagram for explaining an example of operation during the Vth correction period in this embodiment.
  • FIG. 10 is a diagram showing the relationship between the pixel circuits and the vertical scanner of this embodiment.
  • FIG. 11A is a diagram showing a first modified example of the pixel circuit of the first configuration example
  • FIG. 11B is a diagram showing a second modified example of the pixel circuit of the first configuration example.
  • FIG. 12 is a diagram showing an example of the configuration of a pixel circuit before the present technology is applied.
  • FIG. 13 is a diagram showing a second configuration example of a pixel circuit to which the present technology is applied.
  • FIG. 14A is a diagram showing a first modified example of the pixel circuit of the second configuration example
  • FIG. 14B is a diagram showing a second modified example of the pixel circuit of the second configuration example
  • FIG. 14C is a diagram showing a third modified example of the pixel circuit of the second configuration example.
  • FIG. 15 is a diagram showing an example of the configuration of a pixel circuit before the present technology is applied.
  • FIG. 16 is a diagram showing a third configuration example of a pixel circuit to which the present technology is applied.
  • FIG. 17A is a diagram showing a first modified example of the pixel circuit of the third configuration example
  • FIG. 17B is a diagram showing a second modified example of the pixel circuit of the third configuration example
  • FIG. 17C is a diagram showing a third modified example of the pixel circuit of the third configuration example.
  • FIG. 18 is a diagram showing an example of the configuration of a pixel circuit before the present technology is applied.
  • FIG. 19 is a diagram showing a fourth configuration example of a pixel circuit to which the present technology is applied.
  • FIG. 20A is a diagram showing a first modified example of the pixel circuit of the fourth configuration example
  • FIG. 20B is a diagram showing a second modified example of the pixel circuit of the fourth configuration example
  • FIG. 20C is a diagram showing a third modified example of the pixel circuit of the fourth configuration example.
  • FIG. 21 is a diagram showing an example of the configuration of a pixel circuit before the present technology is applied.
  • FIG. 22 is a diagram showing a fifth configuration example of a pixel circuit to which the present technology is applied.
  • FIG. 23A is a diagram showing a first modified example of the pixel circuit of the fifth configuration example
  • FIG. 23B is a diagram showing a second modified example of the pixel circuit of the fifth configuration example.
  • FIG. 24 is a diagram showing an example of the configuration of a pixel circuit to which the present technology can be applied.
  • FIG. 25 is a diagram showing an example of the configuration of a pixel circuit to which the present technology can be applied.
  • FIG. 26 is a perspective view showing an example of the appearance of a head mounted display.
  • FIG. 27 is a perspective view showing an example of the appearance of a see-through head mounted display.
  • FIG. 28A and 28B are front and rear views showing an example of the external appearance of a digital still camera.
  • FIG. 29 is a perspective view showing an example of the appearance of a television device.
  • FIG. 30 is a perspective view showing an example of the appearance of a smartphone.
  • Fig. 31A is a diagram showing an example of the interior of a vehicle as viewed from the rear to the front of the vehicle
  • Fig. 31B is a diagram showing an example of the interior of a vehicle as viewed from diagonally rear to diagonally front of the vehicle.
  • One embodiment 1-1 Configuration example of a display device 1-2. Configuration example of a pixel circuit in a comparative example 1-3. Operation example of a pixel circuit in a comparative example 1-4. Configuration example of a pixel circuit according to the present embodiment 1-5. Operation example of a pixel circuit according to the present embodiment 1-6. Modification of a pixel circuit ⁇ 2. Other configuration examples of a pixel circuit> ⁇ 3. Application Examples> 4. Modifications
  • One embodiment 1 shows a schematic configuration example of a display device 1 (electro-optical device) to which the present technology can be applied.
  • the display device 1 is an organic EL (Electro Luminescence) display device that includes an active matrix type drive circuit and uses OLEDs as light-emitting elements. Note that the display device 1 may also use other light-emitting elements such as micro LEDs (Light Emitting Diodes) and quantum dot light-emitting elements.
  • the display device 1 has a pixel section 2, a horizontal selector 3, and a vertical scanner 4. These are formed on a semiconductor substrate such as a silicon substrate. A number of signal lines extend vertically from the horizontal selector 3 to the pixel section 2, and a number of scanning lines extend horizontally from the vertical scanner 4.
  • FIG. 2 shows a more detailed example of the configuration of the display device 1.
  • a signal line SGL is wired for each pixel column along the column direction (the direction in which pixels in a pixel column are arranged) for the matrix-like arrangement of pixels PIX (pixel circuits).
  • a group of control lines (control lines WSL, DSL, AZSL) is wired for each pixel row along the row direction (the direction in which pixels in a pixel row are arranged) for the matrix-like arrangement of pixels PIX.
  • Each signal line SGL is connected to the pixels PIX of the corresponding pixel column, and each control line WSL, DSL, AZSL is connected to the pixels PIX of the corresponding pixel row.
  • the pixel section 2 is provided with pixels PIX corresponding to the three primary colors, as indicated by R (red), G (green), and B (blue). These three pixels represent one dot of a color image. Note that the combination of pixels that represent one dot is not limited to this, and it may be configured by adding a W (white) pixel to improve brightness, or a complementary color pixel to expand the color reproduction range. Furthermore, the pixel PIX is not limited to a color image, and may be configured to represent a monochrome (black and white) image.
  • the vertical scanner 4 has a write scanner (Write Scan) 5, a drive scanner (Drive Scan) 6, and an auto zero scanner (Auto Zero Scan) 7. Each of these scanners is composed of a shift register circuit, etc.
  • Each signal line SGL is connected to the output terminal of the corresponding column of the horizontal selector 3.
  • each control line (scanning line) WSL is connected to the output terminal of the corresponding row of the write scanner 5.
  • Each control line DSL is connected to the output terminal of the corresponding row of the drive scanner 6.
  • Each control line AZSL is connected to the output terminal of the corresponding row of the auto-zero scanner 7.
  • the horizontal selector 3 supplies pixel signals based on a video signal supplied from a control circuit (not shown) or the like to each signal line SGL. For example, the horizontal selector 3 selectively outputs, as a pixel signal, a signal voltage Vsig corresponding to the video signal and various reference voltages that serve as the basis for the signal voltage Vsig (for example, a reference voltage Vofs used when performing a correction operation to correct the threshold voltage of a DR transistor, which will be described later).
  • a reference voltage Vofs used when performing a correction operation to correct the threshold voltage of a DR transistor, which will be described later.
  • the write scanner 5 controls the writing of pixel signals to each pixel PIX. For example, when writing pixel signals to each pixel PIX of the pixel section 2, the write scanner 5 sequentially supplies control signals to each control line WSL to scan each pixel PIX of the pixel section 2 in sequence by row (line sequential scanning).
  • the drive scanner 6 controls the emission/extinction (non-emission) of each pixel PIX. Specifically, the drive scanner 6 controls the emission/extinction of the pixel PIX by supplying a control signal to the control line DSL in synchronization with the scanning of the write scanner 5.
  • the auto-zero scanner 7 controls the initialization of each pixel PIX. Specifically, the auto-zero scanner 7 controls the pixel PIX not to emit light during the extinction period by supplying a control signal to the control line AZSL in synchronization with the scanning of the write scanner 5.
  • the horizontal selector 3, vertical scanner 4, signal line SIG, and control lines WSL, DSL, AZSL may be configured according to the type of pixel PIX.
  • the signal line SIG and control lines WSL, DSL, AZSL may each be of multiple types (e.g., control lines AZSL1, AZSL2, ...), or may be configured with only the necessary ones.
  • FIG. 3 shows an example of the configuration of the pixel PIX in a comparative example.
  • the pixel PIX shown in FIG. 3 has capacitors C11 and C12, transistors MP12 to MP15, and a light-emitting element EL.
  • the transistors MP12 to MP15 are P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors).
  • the gate of the transistor MP12 is connected to a control line WSL, the source is connected to a signal line SGL, and the drain is connected to the gate of the transistor MP14 and the capacitor C12.
  • One end of the capacitor C11 is connected to a power supply line VCCP, and the other end is connected to the capacitor C12, the drain of the transistor MP13, and the source of the transistor MP14.
  • One end of the capacitor C12 is connected to the other end of the capacitor C11, the drain of the transistor MP13, and the source of the transistor MP14, and the other end is connected to the drain of the transistor MP12 and the gate of the transistor MP14.
  • the gate of the transistor MP13 is connected to the control line DSL, the source is connected to the power supply line VCCP, and the drain is connected to the source of the transistor MP14, the other end of the capacitor C11, and one end of the capacitor C12.
  • the gate of the transistor MP14 is connected to the drain of the transistor MP12 and the other end of the capacitor C12, the source is connected to the drain of the transistor MP13, the other end of the capacitor C11, and one end of the capacitor C12, and the drain is connected to the anode of the light-emitting element EL and the source of the transistor MP15.
  • the gate of the transistor MP15 is connected to the control line AZSL, the source is connected to the drain of the transistor MP14 and the anode of the light-emitting element EL, and the drain is connected to the power supply line VSS.
  • the light-emitting element EL is, for example, an organic EL light-emitting element, with its anode connected to the drain of the transistor MP14 and the source of the transistor MP15, and its cathode connected to a power supply line Vcath common to all pixels.
  • Transistor MP13 when transistor MP12 is turned on, the voltage across capacitor C12 is set based on the pixel signal supplied from signal line SGL.
  • Transistor MP13 turns on and off based on the signal on control line DSL.
  • transistor MP14 passes a current corresponding to the voltage across capacitor C12 through light-emitting element EL.
  • Light-emitting element EL emits light based on the current supplied from transistor MP14.
  • Transistor MP15 turns on and off based on the signal on control line AZSL. During the period when transistor MP15 is on, the voltage of the anode of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistor MP14 (first transistor) will be referred to as a DR transistor
  • transistor MP15 (second transistor) as an AZ transistor
  • transistor MP12 (third transistor) as a WS transistor
  • transistor MP13 (fourth transistor) as a DS transistor
  • capacitor C11 will be referred to as auxiliary capacitance Csub
  • capacitor C12 as holding capacitance Cs.
  • Fig. 4 shows an example of a timing chart in pixel PIX in the comparative example. Note that Fig. 4 shows the temporal transition of the potentials of signal DS of control line DSL, signal WS of control line WSL, and signal AZ of control line AZSL. In this example, one horizontal period (1H) is composed of five periods (initialization, Vth correction, writing, light emission, and extinction).
  • the initialization period (t0 to t2) is the period during which the DR transistor is initialized. Specifically, at time t1 after the start of initialization (time t0), the signal DS goes from high to low, and the DS transistor goes from off to on, causing the source voltage of the DR transistor to become the voltage of the power line VCCP. Then, at time t2, the signal WS goes from high to low, and the WS transistor goes from off to on, causing the gate voltage of the DR transistor to become the signal voltage of the signal line SGL. At this time, the reference voltage Vofs is applied to the signal line SGL as a pixel signal, and the gate voltage of the DR transistor becomes the reference voltage Vofs.
  • the next Vth correction period (t2 to t6) is a period for correcting the threshold voltage Vth of the DR transistor, which may vary between pixels PIX.
  • the signal WS goes high, turning off the WS transistor and ending the writing of the reference voltage Vofs.
  • the signal DS goes high, turning off the DS transistor.
  • the gate-source voltage of the DR transistor converges to the threshold voltage Vth of the DR transistor, and a voltage equivalent to the threshold voltage Vth is held in the storage capacitance Cs.
  • the next write period is a period during which the signal voltage Vsig corresponding to the video signal is written to the pixel PIX.
  • the signal WS goes from high to low, and the WS transistor goes from off to on, causing the gate voltage of the DR transistor to become the signal voltage of the signal line SGL.
  • the signal voltage Vsig is applied to the signal line SGL, and the gate voltage of the DR transistor becomes the signal voltage Vsig.
  • the signal WS goes high, turning off the WS transistor, completing the writing of the signal voltage Vsig.
  • the signal DS goes from high to low, and the DS transistor goes from off to on, entering the light emission period.
  • the light-emitting period (t10 to t11) is a period during which the light-emitting element EL emits light based on the signal voltage Vsig. Specifically, at time t10, the DS transistor turns on, causing a drain-source current of the DR transistor to flow to the light-emitting element EL, increasing the anode voltage of the light-emitting element EL. When the anode voltage of the light-emitting element EL exceeds the threshold voltage Vth of the light-emitting element EL, a drive current flows through the light-emitting element EL, causing the light-emitting element EL to emit light.
  • the signal DS goes high, turning off the DS transistor, ending the light-emitting operation, and the light-extinguishing period (t11 to the start time of the next initialization) begins.
  • This series of operations is executed, for example, in one horizontal period.
  • the signal AZ is high during the light emission period and the AZ transistor is turned off, allowing a current to flow through the light-emitting element EL. During other periods, the signal AZ is appropriately controlled so that no current flows through the light-emitting element EL. Specifically, the signal AZ is basically low during periods other than the light emission period and the AZ transistor is turned on to prevent a current from flowing through the light-emitting element EL. Note that in the illustrated example, in order to suppress horizontal crosstalk, the signal AZ goes from low to high at time t5 during the Vth correction period immediately before the writing of the signal voltage Vsig, and the AZ transistor goes from on to off.
  • the signal AZ goes low at time t7 during the writing period of the signal voltage Vsig, and the AZ transistor is turned on. Then, at time t9 immediately before the light emission period, the signal AZ goes high and the AZ transistor is turned off.
  • the amplitude of the signal AZ e.g., -6 to 3 V
  • the amplitudes of the signals DS and WS e.g., 0 to 3 V.
  • FIG. 5 is a diagram for explaining an example of operation during the Vth correction period in the comparative example.
  • Vth correction t4 to t6 in FIG. 4
  • the DS transistor and WS transistor are off (represented by a dashed cross in the diagram), but the AZ transistor is basically on (represented by a dashed circle in the diagram).
  • the source voltage and gate voltage of the DR transistor flow through the AZ transistor as shown by the dashed arrow, so the light-emitting element EL does not emit light.
  • FIG. 6 shows the relationship between one of the pixels PIX of the comparative example and the vertical scanner 4 (Vdriver).
  • the vertical scanner 4 outputs a signal DS to control the DS transistor and a signal WS to control the WS transistor as control signals to control the DR transistor. It also outputs a signal AZ as a control signal to control the anode voltage of the light-emitting element EL.
  • a certain level of voltage is required.
  • the pixel PIX of the 4Tr (Transistor) 2C (Capacitor) configuration in this comparative example is configured such that the positive power supply voltage of the power supply line VCCP that drives the light-emitting element EL is 3V, the negative power supply voltage of the power supply line Vcath is -6V, and the anode voltage Vanode of the light-emitting element EL fluctuates in the range of -6 to 3V.
  • the amplitude of the signals DS and WS is 0 to 3V (specifically, 0 or 3 (0/3)V), and 3V-driven transistors that operate with a gate voltage in the range of 0 to 3V are used as the DS and WS transistors. Therefore, the vertical scanner 4 that outputs the signals DS and WS has a circuit configuration that supports a signal output with a 3V amplitude, specifically, 3V-driven transistors.
  • the AZ transistor has a source connected to the anode of the light-emitting element EL and a drain connected to a power supply line VSS (e.g., a -6V power supply).
  • VSS e.g., a -6V power supply
  • the amplitude of the signal AZ is -6 to 3V (specifically, -6 or 3(-6/3)V)
  • the AZ transistor must be one that operates with a gate voltage in the range of -6 to 3V (e.g., a 10V drive transistor). Therefore, the vertical scanner 4 that outputs the signal AZ must have a circuit configuration that supports a signal output with an amplitude of about 10V, specifically, a 10V drive transistor that is larger in size than the 3V drive transistor described above.
  • a -6V power supply must be prepared for the vertical scanner 4.
  • the provision of AZ transistors increases the number of implementation steps, leading to increased costs.
  • the increase in size of peripheral circuits such as the vertical scanner 4 hinders frame shrink (reducing the size of the outer frame of the display device 1).
  • the use of large-sized AZ transistors also hinders pixel miniaturization. Therefore, these issues are addressed by the embodiments described below.
  • Example of the configuration of the pixel circuit according to the present embodiment Fig. 7 shows an example of the configuration (first example of the configuration) of the pixel PIX according to the present technology.
  • the pixel PIX shown in Fig. 7 is obtained by removing the power supply line VSS of the pixel PIX shown in Fig. 3, changing the connection method by replacing the transistor MP15 with a transistor MP100 (the second transistor in this example of the configuration), and adding a capacitor C100.
  • this transistor MP100 will be appropriately referred to as an AZ transistor in the following description.
  • the pixel PIX shown in FIG. 7 has a transistor MP100 and a capacitor C100 (first capacitor) connected in series between a first node N1, which is a node of the signal line potential, and a second node N2, which is a node of the anode potential of the light-emitting element EL.
  • the node of the signal line potential here refers to a node that has the same potential as the signal line SGL
  • the node of the anode potential refers to a node that has the same potential as the anode potential of the light-emitting element EL.
  • the first node N1 is connected to the gate of the transistor MP14, and the second node N2 is connected to the anode of the light-emitting element EL.
  • the transistor MP100 is provided on the first node N1 side
  • the capacitor C100 is provided on the second node N2 side. The detailed configuration will be described below.
  • Pixel PIX shown in FIG. 7 has capacitors C11, C12, C100, transistors MP12 to MP14, MP100, and a light-emitting element EL.
  • Transistors MP12 to MP14, MP100 are P-type MOSFETs.
  • the gate of transistor MP12 is connected to a control line WSL, the source is connected to a signal line SGL, and the drain is connected to the gate of transistor MP14, the source of transistor MP100, and capacitor C12.
  • One end of capacitor C11 is connected to a power supply line VCCP, and the other end is connected to capacitor C12, the drain of transistor MP13, and the source of transistor MP14.
  • capacitor C12 (the second capacitor in this configuration example) is connected to the other end of capacitor C11, the drain of transistor MP13, and the source of transistor MP14, and the other end is connected to the drain of transistor MP12, the gate of transistor MP14, and the source of transistor MP100.
  • the gate of the transistor MP13 is connected to the control line DSL, the source is connected to the power supply line VCCP, and the drain is connected to the source of the transistor MP14, the other end of the capacitor C11, and one end of the capacitor C12.
  • the gate of the transistor MP14 is connected to the drain of the transistor MP12, the source of the transistor MP100, and the other end of the capacitor C12, the source is connected to the drain of the transistor MP13, the other end of the capacitor C11, and one end of the capacitor C12, and the drain is connected to the anode of the light-emitting element EL and the capacitor C100.
  • the capacitor C100 is configured using, for example, a MOS (Metal Oxide Semiconductor) capacitor.
  • the capacitor C100 may also be configured using a MIM (Metal Insulator Metal) capacitor, a MOM (Metal Oxide Metal) capacitor, or the like.
  • One end of the capacitor C100 is connected to the drain of the transistor MP100, and the other end is connected to the drain of the transistor MP14 and the anode of the light-emitting element EL.
  • the gate of transistor MP100 is connected to the control line AZSL, the source is connected to the drain of transistor MP12, the gate of transistor MP14, and the other end of capacitor C12, and the drain is connected to one end of capacitor C100.
  • the anode of the light-emitting element EL is connected to the drain of transistor MP14 and the other end of capacitor C100, and the cathode is connected to the power supply line Vcath.
  • Transistor MP13 when transistor MP12 is turned on, the voltage across capacitor C12 is set based on the pixel signal supplied from signal line SGL.
  • Transistor MP13 turns on and off based on the signal on control line DSL.
  • transistor MP14 passes a current corresponding to the voltage across capacitor C12 through light-emitting element EL.
  • Light-emitting element EL emits light based on the current supplied from transistor MP14. In this way, pixel PIX emits light with a brightness corresponding to the pixel signal.
  • Transistor MP100 turns on and off based on the signal on control line AZSL. During the period when transistor MP100 is on, the voltage of the anode of light-emitting element EL is initialized by being set to a predetermined voltage.
  • FIG. 8 shows an example of a timing chart in the pixel PIX of the present embodiment.
  • FIG. 8 also shows the temporal transition of the potentials of the signal SIG (pixel signal), signal DS, signal WS and signal AZ of the signal line SGL and the anode voltage of the light-emitting element EL.
  • one horizontal period is composed of five periods (initialization, Vth correction, writing, light emission and extinction).
  • initialization of the DR transistor begins.
  • the signal DS goes low and the DS transistor is turned on.
  • the source voltage of the DR transistor becomes the voltage of the power line VCCP.
  • the signal WS is high and the WS transistor is turned off.
  • the signal WS goes from high to low and the WS transistor goes from off to on, causing the gate voltage of the DR transistor to become the voltage of the signal line SGL.
  • the reference voltage Vofs is applied to the signal line SGL, and the gate voltage of the DR transistor becomes the reference voltage Vofs.
  • This reference voltage Vofs changes, for example, according to the signal voltage Vsig written for each pixel PIX. It is also possible to use a fixed voltage (for example, a voltage equivalent to a black level) as the reference voltage Vofs.
  • the signal WS goes high, turning off the WS transistor and ending the writing of the reference voltage Vofs.
  • the signal DS goes high, turning off the DS transistor.
  • the gate-source voltage of the DR transistor converges to the threshold voltage Vth of the DR transistor, and a voltage equivalent to the threshold voltage Vth is held in the holding capacitance Cs.
  • the signal WS goes from high to low, and the WS transistor goes from off to on, causing the gate voltage of the DR transistor to become the voltage of the signal line SGL.
  • the signal voltage Vsig is applied to the signal line SGL, and the gate voltage of the DR transistor becomes the signal voltage Vsig.
  • the signal WS goes high, turning the WS transistor off, and writing of the signal voltage Vsig ends.
  • the signal DS goes from high to low, and the DS transistor goes from off to on. This causes the drain-source current of the DR transistor to flow to the light-emitting element EL, and the anode voltage Vanode of the light-emitting element EL rises.
  • the anode voltage Vanode of the light-emitting element EL exceeds the threshold voltage Vth of the light-emitting element EL, a drive current flows to the light-emitting element EL, and the light-emitting element EL emits light.
  • the signal DS goes high, and the DS transistor turns off, ending the light emission, and the light-extinguishing period begins, during which the light-emitting element EL is extinguished.
  • the signal WS goes from high to low, and the WS transistor turns from off to on, allowing a current to flow in order to initialize the anode potential of the light-emitting element EL, which will be described later.
  • the signal WS goes high, and the transistor WS turns off, and the light-extinguishing period ends. This series of operations is performed, for example, in one horizontal period.
  • the signal AZ is high during the light emission period (t10 to t11), turning off the AZ transistor and allowing current to flow to the light-emitting element EL.
  • the signal AZ is appropriately controlled so that no current flows through the light-emitting element EL.
  • the signal AZ is controlled so that the AZ transistor is turned on when the light-emitting element EL is turned off and at the timing when the anode potential of the light-emitting element EL is pulled down by coupling of the capacitor C100.
  • the signal AZ is high from time t0 when initialization begins until t12 just after extinction begins, during which time the AZ transistor is off. Then, at time t12, the signal AZ switches from high to low, turning the AZ transistor from off to on. At this time, as described above, the DS transistor is off, but the WS transistor is on in sync with the AZ transistor. In this manner, in the operation example of this embodiment, the signal AZ keeps the AZ transistor off during the period from when initialization begins (t0) to when light emission begins (t10), because driving the AZ transistor causes the anode potential of the light-emitting element EL to fluctuate. Then, the signal AZ goes high at time t14, turning the AZ transistor off.
  • the period (t12 to t14) when the signal AZ is low is controlled to include the timing (time t13) when the potential of the signal SIG is lowered.
  • the potential of the signal SIG is lowered from the gradation voltage VG0 (e.g., 3V) for emitting light at the minimum luminance when the luminance is expressed in 8-bit gradation to the gradation voltage VG255 (e.g., 0V) for emitting light at the maximum luminance.
  • the gate voltage of the DR transistor begins to decrease at time t13, and the anode voltage of the light-emitting element EL is lowered by coupling of the capacitor C100 because the AZ transistor is on.
  • the signal voltage Vsig is written during the write period, and during the light-emitting period, during the extinction operation after the light-emitting element EL emits light, the WS transistor is left open (on state) to lower the potential of the gate of the DR transistor. At that time, the AZ transistor is also opened (on) to lower the potential of the anode of the light-emitting element EL using coupling from the gate of the DR transistor. This lowers the anode voltage of the light-emitting element EL and initializes the anode potential.
  • the anode voltage Vanode of the light-emitting element EL is lowered so that it is smaller than the light-emitting threshold voltage Vth_oled of the light-emitting element EL (Vanode ⁇ Vth_oled).
  • the illustrated signals SIG, DS, WS, and AZ are merely examples, and may be other than those illustrated as long as the anode voltage of the light-emitting element EL is lowered by the AZ transistor being turned on by the signal AZ.
  • the amount by which the signal SIG is lowered when the AZ transistor is on, the waveform of the signal SIG, the timing at which the signals DS, WS, and AZ are switched between high and low, the number of times they are switched, etc. are not limited to those illustrated, and can be selected as appropriate.
  • FIG. 9 is a diagram for explaining an example of operation during the Vth correction period in this embodiment.
  • the DS transistor and WS transistor are turned off, and the AZ transistor is also turned off. Even if the AZ transistor is off, the current flow due to the source voltage and gate voltage of the DR transistor is not large during the Vth correction period, so as shown in FIG. 9, it flows through the parasitic capacitance Coled of the anode of the light-emitting element EL. Therefore, the light-emitting element EL does not emit light.
  • the anode voltage of the light-emitting element EL is initialized during the extinction period, so that the light-emitting element EL can be prevented from emitting light. From the above, it is possible to prevent the light-emitting element EL from emitting light except during the light-emitting period, thereby improving the contrast.
  • FIG. 10 shows the relationship between one of the pixels PIX of this embodiment and the vertical scanner 4.
  • the pixel PIX of this embodiment has a 4Tr3C configuration in which the power supply line VSS is removed, a capacitor C100 is added, and a transistor MP100 as an AZ transistor is connected to the capacitor C100 and the gate of the DR transistor.
  • the AZ transistor is inserted between the anode of the light-emitting element EL and the gate of the DR transistor. This allows the AZ transistor to be driven by a 3V-driven transistor (specifically, 0/3V-driven).
  • a circuit configuration corresponding to a signal output of the same 3V amplitude as the signals DS and WS, specifically a 3V-driven transistor is sufficient, and there is no need to use a circuit configuration corresponding to a signal output of an amplitude of about 10V (specifically a 10V-driven transistor).
  • the number of types of power supplies used in the vertical scanner 4 can be reduced. From the above, by using the pixel PIX according to this embodiment, the implementation process and costs can be reduced. This also allows the vertical scanner 4 to be made smaller, enabling frame shrinking to be achieved. Furthermore, pixel miniaturization can be achieved.
  • the anode voltage Vnode can be lowered, allowing contrast to be taken care of. This allows the display device 1 to have improved contrast and be made smaller.
  • the values of each voltage e.g., anode voltage, voltage of the power line VCCP, voltage of the power line Vcath, drive voltage of each transistor, etc.
  • gradation values in the above explanation are merely examples, and can also be applied to those that use other values.
  • FIG. 11A shows a first modification of the pixel PIX shown in FIG. 7, and FIG. 11B shows a second modification.
  • the pixel PIX may have a configuration in which the transistor MP100 and the capacitor C100 of the pixel PIX shown in FIG. 7 are interchanged. That is, the transistor MP100 may be provided on the second node N2 side, and the capacitor C100 may be provided on the first node N1 side. Specifically, they may be connected as follows.
  • One end of the capacitor C100 is connected to the first node N1, that is, the drain of the transistor MP12, the gate of the transistor MP14, and the other end of the capacitor C12, and the other end is connected to the source of the transistor MP100.
  • the gate of the transistor MP100 is connected to the control line AZSL, the source is connected to the other end of the capacitor C100, and the drain is connected to the second node N2, that is, the drain of the transistor MP14 and the anode of the light-emitting element EL, thereby improving the degree of freedom in circuit layout.
  • the first node N1 may be connected to the signal line SGL instead of the gate of the transistor MP14.
  • the gate of the transistor MP100 is connected to the control line AZSL
  • the source is connected to the first node N1, i.e., the signal line SGL
  • the drain is connected to the capacitor C100.
  • One end of the capacitor C100 is connected to the drain of the transistor MP100, and the other end is connected to the second node N2, i.e., the drain of the transistor MP14 and the anode of the light-emitting element EL.
  • the pixel PIX may have a configuration in which the transistor MP100 and the capacitor C100 of the pixel PIX shown in FIG. 11B are swapped. This makes it possible to obtain the advantages of both the pixels PIX in FIG. 11A and FIG. 11B.
  • the pixel PIX according to the above modified example can achieve the same effect as the pixel PIX shown in FIG. 7.
  • this embodiment it is possible to reduce costs while maintaining contrast. In other words, it is possible to reduce costs while maintaining the surface image quality. It is also possible to achieve frame shrink and pixel miniaturization.
  • FIG. 12 shows an example of the configuration of a pixel PIX (pixel circuit before application) to which the present technology can be applied.
  • This pixel PIX has a capacitor C31, transistors MP32 to MP36, and a light-emitting element EL.
  • the transistors MP32 to MP36 are P-type MOSFETs.
  • the gate of the transistor MP32 is connected to a control line WSL, the source is connected to a signal line SGL, and the drain is connected to the gate of the transistor MP33, the drain of the transistor MP34, and the capacitor C31.
  • One end of the capacitor C31 is connected to a power supply line VCCP, and the other end is connected to the drain of the transistor MP32, the gate of the transistor MP33, and the drain of the transistor MP34.
  • the gate of the transistor MP33 is connected to the drain of the transistor MP32, the other end of the capacitor C31, and the drain of the transistor MP34, the source is connected to the power supply line VCCP, and the drain is connected to the source of the transistor MP34 and the source of the transistor MP35.
  • the gate of the transistor MP34 is connected to the control line AZSL1, the source is connected to the drain of the transistor MP33 and the source of the transistor MP35, and the drain is connected to the drain of the transistor MP32, the gate of the transistor MP33, and the other end of the capacitor C31.
  • the gate of the transistor MP35 is connected to the control line DSL, the source is connected to the drain of the transistor MP33 and the source of the transistor MP34, and the drain is connected to the source of the transistor MP36 and the anode of the light-emitting element EL.
  • the gate of the transistor MP36 is connected to the control line AZSL2, the source is connected to the drain of the transistor MP35 and the anode of the light-emitting element EL, and the drain is connected to the power supply line VSS.
  • the anode of the light-emitting element EL is connected to the drain of the transistor MP35 and the source of the transistor MP36, and the cathode is connected to the power supply line Vcath.
  • Transistor MP35 when transistor MP32 is turned on, the voltage across capacitor C31 is set based on the pixel signal supplied from signal line SGL. Transistor MP35 is turned on and off based on the signal on control line DSL. During the period when transistor MP35 is on, transistor MP33 passes a current corresponding to the voltage across capacitor C31 through light-emitting element EL. Light-emitting element EL emits light based on the current supplied from transistor MP33. In this way, pixel PIX emits light with a luminance corresponding to the pixel signal. Transistor MP34 is turned on and off based on the signal on control line AZSL1.
  • Transistor MP36 is turned on and off based on the signal on control line AZSL2.
  • the voltage of the anode of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistor MP33 corresponds to the DR transistor described above, and transistor MP36 corresponds to the AZ transistor before this technology is applied.
  • Transistor MP32 corresponds to the WS transistor, and transistor MP35 corresponds to the DS transistor.
  • Capacitor C31 corresponds to the storage capacitance Cs.
  • FIG. 13 shows a second example of the configuration of a pixel PIX to which this technology is applied.
  • the pixel PIX shown in FIG. 13 is the pixel PIX shown in FIG. 12 with the power supply line VSS removed, the transistor MP36 replaced with a transistor MP100 to change the connection method, and a capacitor C100 added.
  • This pixel PIX has a transistor MP100 and a capacitor C100 connected in series between a first node N1, which is a node of the signal line potential, and a second node N2, which is a node of the anode potential of the light-emitting element EL.
  • the first node N1 is connected to the gate of the transistor MP33, and the second node N2 is connected to the anode of the light-emitting element EL.
  • the transistor MP100 is provided on the first node N1 side, and the capacitor C100 is provided on the second node N2 side.
  • the gate of the transistor MP100 is connected to the control line AZSL2, the source is connected to the first node N1, that is, the drain of the transistor MP32, the gate of the transistor MP33, the drain of the transistor MP34, and the other end of the capacitor C31, and the drain is connected to the capacitor C100.
  • One end of the capacitor C100 is connected to the drain of the transistor MP100, and the other end is connected to the second node N2, that is, the drain of the transistor MP35 and the anode of the light-emitting element EL.
  • FIG. 14 shows a modified example of the pixel PIX shown in FIG. 13.
  • FIGS. 14A to 14C show first to third modified examples, respectively.
  • the first node N1 may be connected to the signal line SGL. That is, the source of the transistor MP100 may be connected to the signal line SGL.
  • the second node N2 may be connected to the drain of the transistor MP33. Specifically, the following connections may be made.
  • the gate of the transistor MP100 is connected to the control line AZSL2, the source is connected to the first node N1, that is, the drain of the transistor MP32, the gate of the transistor MP33, the drain of the transistor MP34, and the other end of the capacitor C31, and the drain is connected to the capacitor C100.
  • One end of the capacitor C100 is connected to the drain of the transistor MP100, and the other end is connected to the second node N2, that is, the drain of the transistor MP33, the source of the transistor MP34, and the source of the transistor MP35.
  • the configuration included in the existing pixel PIX shown in FIG. 12 may be used.
  • the transistor MP100 is not newly provided, but the capacitor C100 is adjacently disposed to the existing transistor MP34, so that the transistor MP34 (the second transistor in this configuration example) and the capacitor C100 are connected in series between the first node N1 and the second node N2.
  • the first node N1 is connected to the gate of the transistor MP33
  • the second node N2 is connected to the drain of the transistor MP33.
  • the transistor MP34 is provided on the first node N1 side
  • the capacitor C100 is provided on the second node N2 side. More specifically, they are connected as follows.
  • the gate of the transistor MP34 is connected to the control line AZSL1, the source is connected to the first node N1, that is, the drain of the transistor MP32, the gate of the transistor MP33, and the other end of the capacitor C31, and the drain is connected to the capacitor C100.
  • One end of the capacitor C100 is connected to the drain of the transistor MP34, and the other end is connected to the second node N2, that is, the drain of the transistor MP33 and the source of the transistor MP35.
  • the source and drain of the existing transistor MP34 may be used interchangeably. Note that a transistor whose source and drain are not interchangeable may also be used. By reusing the existing transistors in this way, the number of transistors can be reduced, enabling pixel miniaturization.
  • each pixel PIX shown in FIG. 13 and FIG. 14A to FIG. 14C may have a configuration in which the transistor MP100 (transistor MP34 in FIG. 14C) and the capacitor C100 are interchanged.
  • the first node N1 may be connected to either the gate of the transistor MP33 or the signal line SGL, and the second node N2 may be connected to either the anode of the light-emitting element EL or the drain of the transistor MP33.
  • the pixel PIX of the second configuration example which includes the above-mentioned modified examples, can also achieve the same effects as the pixel PIX of the first configuration example described above.
  • [2-2. Third Configuration Example of Pixel Circuit] 15 shows an example of a configuration of a pixel PIX (pixel circuit before application) to which the present technology can be applied.
  • One end of a capacitor C48 is connected to a signal line SGL1, and the other end is connected to a power supply line VSS.
  • One end of a capacitor C49 is connected to a signal line SGL1, and the other end is connected to a signal line SGL2.
  • a transistor MP49 is a P-type MOSFET, and has a gate connected to a control line WSL2, a source connected to the signal line SGL1, and a drain connected to the signal line SGL2.
  • Pixel PIX has a capacitor C41, transistors MP42 to MP46, and a light-emitting element EL.
  • Transistors MP42 to MP46 are P-type MOSFETs.
  • the gate of transistor MP42 is connected to control line WSL1, its source is connected to signal line SGL2, and its drain is connected to the gate of transistor MP43 and capacitor C41.
  • One end of capacitor C41 is connected to power line VCCP, and the other end is connected to the drain of transistor MP42 and the gate of transistor MP43.
  • the gate of transistor MP43 is connected to the drain of transistor MP42 and the other end of capacitor C41, its source is connected to power line VCCP, and its drain is connected to the sources of transistors MP44 and MP45.
  • the gate of transistor MP44 is connected to control line AZSL1, its source is connected to the drain of transistor MP43 and the source of transistor MP45, and its drain is connected to signal line SGL2.
  • the gate of transistor MP45 is connected to the control line DSL, the source is connected to the drain of transistor MP43 and the source of transistor MP44, and the drain is connected to the source of transistor MP46 and the anode of the light-emitting element EL.
  • the gate of transistor MP46 is connected to the control line AZSL2, the source is connected to the drain of transistor MP45 and the anode of the light-emitting element EL, and the drain is connected to the power supply line VSS.
  • the anode of the light-emitting element EL is connected to the drain of transistor MP45 and the source of transistor MP46, and the cathode is connected to the power supply line Vcath.
  • Transistor MP45 when transistor MP42 is turned on, the voltage across capacitor C41 is set based on the pixel signal supplied from signal line SGL1 via capacitor C49.
  • Transistor MP45 is turned on and off based on the signal on control line DSL.
  • transistor MP43 passes a current corresponding to the voltage across capacitor C41 through light-emitting element EL.
  • Light-emitting element EL emits light based on the current supplied from transistor MP43. In this way, pixel PIX emits light with a luminance corresponding to the pixel signal.
  • Transistor MP44 is turned on and off based on the signal on control line AZSL1.
  • transistor MP44 the drain of transistor MP43 and signal line SGL2 are connected to each other.
  • Transistor MP46 is turned on and off based on the signal on control line AZSL2.
  • the voltage of the anode of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • Transistor MP43 corresponds to the DR transistor described above, and transistor MP46 corresponds to the AZ transistor before this technology is applied.
  • Transistor MP42 corresponds to the WS transistor, and transistor MP45 corresponds to the DS transistor.
  • Capacitor C41 corresponds to the storage capacitance Cs.
  • FIG. 16 shows a third example of the configuration of a pixel PIX to which this technology is applied.
  • the pixel PIX shown in FIG. 16 is the pixel PIX shown in FIG. 15 with the power supply line VSS removed, the transistor MP46 replaced with a transistor MP100 to change the connection method, and a capacitor C100 added.
  • This pixel PIX has a transistor MP100 and a capacitor C100 connected in series between a first node N1, which is a node of the signal line potential, and a second node N2, which is a node of the anode potential of the light-emitting element EL.
  • the first node N1 is connected to the gate of the transistor MP43, and the second node N2 is connected to the anode of the light-emitting element EL.
  • the transistor MP100 is provided on the first node N1 side
  • the capacitor C100 is provided on the second node N2 side.
  • FIG. 17 shows a modified example of the pixel PIX shown in FIG. 16.
  • FIGS. 17A to 17C show first to third modified examples, respectively.
  • the first node N1 may be connected to the signal line SGL2, or as shown in FIG. 17B, it may be connected to the signal line SGL1.
  • the second node N2 may be connected to the drain of the transistor MP43, or the configuration included in the existing pixel circuit PIX shown in FIG. 15 may be used.
  • FIG. 17 shows a modified example of the pixel PIX shown in FIG. 16.
  • the transistor MP100 is not newly provided, but a capacitor C100 is disposed adjacent to the existing transistor MP44, resulting in a configuration having a transistor MP44 (the second transistor in this configuration example) and a capacitor C100 connected in series between the first node N1 and the second node N2.
  • the first node N1 is connected to the signal line SGL2, and the second node N2 is connected to the drain of the transistor MP43.
  • transistor MP44 is provided on the first node N1 side
  • capacitor C100 is provided on the second node N2 side.
  • each pixel PIX shown in FIG. 16 and FIG. 17A to FIG. 17C may have a configuration in which the transistor MP100 (transistor MP44 in FIG. 17C) and the capacitor C100 are interchanged.
  • the first node N1 may be connected to the gate of the transistor MP43, or to the signal line SGL1 or SGL2, and the second node N2 may be connected to the anode of the light-emitting element EL or to the drain of the transistor MP43.
  • the pixel PIX of the third configuration example which includes the above-mentioned modifications, can also achieve the same effects as the pixel PIX of the other configuration examples described above.
  • [2-3. Fourth Configuration Example of Pixel Circuit] 18 shows an example of a configuration of a pixel PIX (a pixel circuit before application) to which the present technology can be applied.
  • a plurality of pixels PIX (only one pixel is partially shown in FIG. 18 ) are provided in a matrix in a display area 90, and the display area 90 is provided between a first control unit 70 and a second control unit 80.
  • the first control unit 70 has a transmission gate MP75, a transistor MP76, and a capacitor C71.
  • the transistor MP76 is a P-type MOSFET.
  • a pixel signal is supplied to the input terminal of the transmission gate MP75, and the output terminal of the transmission gate MP75 is connected to one end of the signal line 14a.
  • One end of the capacitor C71 is connected to the signal line 14a, and the other end is connected to the power supply line VSS1.
  • the gate of the transistor MP76 is connected to the control line Gini, the source is connected to the signal line 14b, and the drain is connected to the power supply line Vini.
  • the second control unit 80 has a transmission gate MP82, a transistor MP83, and a capacitor C82.
  • the transistor MP83 is a P-type MOSFET.
  • the input end of the transmission gate MP82 is connected to the other end of the signal line 14a, and the output end is connected to the source of the transistor MP83 and one end of the capacitor C82.
  • the gate of the transistor MP83 is connected to the control line Gref, the source is connected to the output end of the transmission gate MP82 and one end of the capacitor C82, and the drain is connected to the power supply line Vref.
  • One end of the capacitor C82 is connected to the output end of the transmission gate MP82 and the source of the transistor MP83, and the other end is connected to one end of the signal line 14b.
  • Pixel PIX has a capacitor C92, transistors MP91 to MP95, and a light-emitting element EL.
  • Transistors MP91 to MP95 are P-type MOSFETs.
  • the gate of transistor MP92 is connected to control line 12, its source is connected to signal line 14b, and its drain is connected to the gate of transistor MP91 and capacitor C92.
  • One end of capacitor C92 is connected to power supply line 13, and the other end is connected to the drain of transistor MP92 and the gate of transistor MP91.
  • the gate of transistor MP91 is connected to the drain of transistor MP92 and the other end of capacitor C92, its source is connected to power supply line 13, and its drain is connected to the sources of transistors MP93 and MP94.
  • the gate of transistor MP93 is connected to control line AZSL, its source is connected to the drain of transistor MP91 and the source of transistor MP94, and its drain is connected to signal line 14b.
  • the gate of transistor MP94 is connected to control line Gel, the source is connected to the drain of transistor MP91 and the source of transistor MP93, and the drain is connected to the source of transistor MP95 and the anode of light-emitting element EL.
  • the gate of transistor MP95 is connected to control line AZSL, the source is connected to the drain of transistor MP94 and the anode of light-emitting element EL, and the drain is connected to power supply line Vorst.
  • the anode of light-emitting element EL is connected to the drain of transistor MP94 and the source of transistor MP95, and the cathode is connected to power supply line Vcath.
  • Transistor MP94 is turned on and off based on the signal on control line Gel.
  • transistor MP91 passes a current corresponding to the voltage across capacitor C92 through light-emitting element EL.
  • Light-emitting element EL emits light based on the current supplied from transistor MP91. In this way, pixel PIX emits light at a luminance corresponding to the pixel signal.
  • Transistors MP93 and MP95 are turned on and off based on the signal on control line AZSL.
  • transistor MP93 the drain of transistor MP91 and the source of transistor MP94 are connected to signal line 14b.
  • the voltage of the anode of light-emitting element EL is initialized by being set to the voltage of power supply line Vorst.
  • transistor MP76 is turned on and off based on the signal on control line Gini
  • transistor MP83 is turned on and off based on the signal on control line Gref.
  • signal line 14b is initialized by being set to the voltage of power supply line Vini.
  • transistor MP83 one end of capacitor C82 is initialized by being set to the voltage of power supply line Vref.
  • Transistor MP91 corresponds to the DR transistor described above, and transistor MP95 corresponds to the AZ transistor before the application of this technology.
  • Transistor MP92 corresponds to the WS transistor, and transistor MP94 corresponds to the DS transistor.
  • Capacitor C92 corresponds to the storage capacitance Cs.
  • Control line Gel is the same type as control line DSL described above.
  • FIG. 19 shows a fourth example configuration of a pixel PIX to which this technology is applied.
  • the pixel PIX shown in FIG. 19 is the pixel PIX shown in FIG. 18 with the power supply line Vorst removed, the transistor MP95 replaced with a transistor MP100 to change the connection method, and a capacitor C100 added.
  • This pixel PIX has a transistor MP100 and a capacitor C100 connected in series between a first node N1, which is a node of the signal line potential, and a second node N2, which is a node of the anode potential of the light-emitting element EL.
  • the first node N1 is connected to the gate of the transistor MP91, and the second node N2 is connected to the anode of the light-emitting element EL.
  • the transistor MP100 is provided on the first node N1 side, and the capacitor C100 is provided on the second node N2 side.
  • the gate of the transistor MP100 may be connected to the control line AZSL instead of the new control line AZSL1. The same applies to the modified examples of Figures 20A and 20B described later.
  • FIG. 20 shows a modified example of the pixel PIX shown in FIG. 19.
  • FIGS. 20A to 20C show first to third modified examples, respectively.
  • the first node N1 may be connected to the signal line 14b, or as shown in FIG. 20B, it may be connected to the signal line 14a.
  • the second node N2 may be connected to the drain of the transistor MP91, or the configuration included in the existing pixel circuit PIX shown in FIG. 18 may be used.
  • FIG. 20 shows a modified example of the pixel PIX shown in FIG. 19.
  • the transistor MP100 is not newly provided, but a capacitor C100 is disposed adjacent to the existing transistor MP93, resulting in a configuration having a transistor MP93 (the second transistor in this configuration example) and a capacitor C100 connected in series between the first node N1 and the second node N2.
  • the first node N1 is connected to the signal line 14b
  • the second node N2 is connected to the drain of the transistor MP91.
  • transistor MP93 is provided on the first node N1 side
  • capacitor C100 is provided on the second node N2 side.
  • each pixel PIX shown in FIG. 19 and FIG. 20A to FIG. 20C may have a configuration in which the transistor MP100 (transistor MP93 in FIG. 20C) and the capacitor C100 are interchanged.
  • the first node N1 may be connected to the gate of the transistor MP91, or to the signal line 14a or signal line 14b, and the second node N2 may be connected to the anode of the light-emitting element EL or to the drain of the transistor MP91.
  • the pixel PIX of the fourth configuration example which includes the above-mentioned modifications, can also achieve the same effects as the pixel PIX of the other configuration examples described above.
  • [2-4. Fifth Configuration Example of Pixel Circuit] 21 shows an example of the configuration of a pixel PIX (a pixel circuit before application) to which the present technology can be applied.
  • the signal of the control line WSNL and the signal of the control line WSPL are mutually inverted signals.
  • the control lines WSNL and WSPL are the same type as the control line WSL described above.
  • Pixel PIX has capacitors C61 and C62, transistors MN63, MP64, MN65 to MN67, and a light-emitting element EL.
  • Transistors MN63, MN65 to MN67 are N-type MOSFETs
  • transistor MP64 is a P-type MOSFET.
  • the gate of transistor MN63 is connected to a control line WSNL, the drain is connected to a signal line SGL and the source of transistor MP64, the source is connected to the drain of transistor MP64, capacitors C61 and C62, and the gate of transistor MN65.
  • the gate of transistor MP64 is connected to a control line WSPL, the source is connected to a signal line SGL and the drain of transistor MN63, and the drain is connected to the source of transistor MN63, capacitors C61 and C62, and the gate of transistor MN65.
  • the capacitor C61 is configured, for example, using a MOM capacitor, one end of which is connected to the source of the transistor MN63, the drain of the transistor MP64, the capacitor C62, and the gate of the transistor MN65, and the other end of which is connected to the power supply line VSS2.
  • the capacitor C61 may be configured, for example, using a MOS capacitor or an MIM capacitor.
  • the capacitor C62 is configured, for example, using a MOS capacitor, one end of which is connected to the source of the transistor MN63, the drain of the transistor MP64, one end of the capacitor C61, and the gate of the transistor MN65, and the other end of which is connected to the power supply line VSS2.
  • the capacitor C62 may be configured, for example, using a MOM capacitor or an MIM capacitor.
  • the gate of the transistor MN65 is connected to the source of the transistor MN63, the drain of the transistor MP64, and one end of the capacitors C61 and C62, the drain of which is connected to the power supply line VCCP, and the source of which is connected to the drains of the transistors MN66 and MN67.
  • the gate of transistor MN66 is connected to the control line AZSL, the drain is connected to the source of transistor MN65 and the drain of transistor MN67, and the source is connected to the power supply line VSS1.
  • the gate of transistor MN67 is connected to the control line DSL, the drain is connected to the source of transistor MN65 and the drain of transistor MN66, and the source is connected to the anode of the light-emitting element EL.
  • the anode of the light-emitting element EL is connected to the source of transistor MN67, and the cathode is connected to the power supply line Vcath.
  • the transistors MN63 and MP64 are turned on, and the voltage between both ends of the capacitors C61 and C62 is set based on the pixel signal supplied from the signal line SGL.
  • the transistor MN67 is turned on and off based on the signal of the control line DSL.
  • the transistor MN65 passes a current corresponding to the voltage between both ends of the capacitors C61 and C62 through the light-emitting element EL.
  • the light-emitting element EL emits light based on the current supplied from the transistor MN65. In this way, the pixel PIX emits light with a luminance corresponding to the pixel signal.
  • the transistor MN66 may be turned on and off based on the signal of the control line AZSL.
  • the transistor MN66 may also function as a resistive element having a resistance value corresponding to the signal of the control line AZSL.
  • the transistors MN65 and MN66 form a so-called source follower circuit.
  • Transistor MN65 corresponds to the DR transistor described above, and transistor MN66 corresponds to the AZ transistor before this technology is applied.
  • Transistors MN63 and MP64 correspond to WS transistors, and transistor MN67 corresponds to a DS transistor.
  • Capacitors C61 and C62 correspond to the storage capacitance Cs.
  • FIG. 22 shows a fifth example configuration of a pixel PIX to which this technology is applied.
  • the pixel PIX shown in FIG. 22 is the pixel PIX shown in FIG. 21 with the power supply line VSS1 removed, the transistor MN66 replaced with a transistor MN100 (the second transistor in this example configuration) to change the connection method, and a capacitor C100 added.
  • the transistor MN100 is an N-type MOSFET.
  • This pixel PIX has a transistor MN100 and a capacitor C100 connected in series between a first node N1, which is a node of the signal line potential, and a second node N2, which is a node of the anode potential of the light-emitting element EL.
  • the first node N1 is connected to the gate of the transistor MN65, and the second node N2 is connected to the anode of the light-emitting element EL.
  • the transistor MN100 is provided on the first node N1 side, and the capacitor C100 is provided on the second node N2 side.
  • the gate of the transistor MN100 is connected to the control line AZSL, the drain is connected to the first node N1, that is, the source of the transistor MN63, the drain of the transistor MP64, one end of the capacitors C61 and C62, and the gate of the transistor MN65, and the source is connected to the capacitor C100.
  • One end of the capacitor C100 is connected to the source of the transistor MN100, and the other end is connected to the second node N2, that is, the source of the transistor MN67 and the anode of the light-emitting element EL.
  • FIG. 23 shows a modified example of the pixel PIX shown in FIG. 22.
  • FIGS. 23A and 23B show a first modified example and a second modified example, respectively.
  • the first node N1 may be connected to the signal line SGL. That is, the drain of the transistor MN100 may be connected to the signal line SGL.
  • the second node N2 may be connected to the source of the transistor MN65. That is, the other end of the capacitor C100 may be connected to the source of the transistor MN65 and the drain of the transistor MN67.
  • each pixel PIX shown in Figures 22, 23A, and 23B may have a configuration in which the transistor MN100 and the capacitor C100 are interchanged.
  • the first node N1 may be connected to either the gate of the transistor MN65 or the signal line SGL, and the second node N2 may be connected to either the anode of the light-emitting element EL or the source of the transistor MN65.
  • the pixel PIX of the fifth configuration example which includes the above-mentioned modifications, can also achieve the same effects as the pixel PIX of the other configuration examples described above.
  • FIG. 24 shows an example of a configuration of a pixel PIX (a pixel circuit before application) to which the present technology can be applied.
  • the pixel PIX has a capacitor C01, transistors MN02 to MN03, and a light-emitting element EL.
  • the transistors MN02 to MN03 are N-type MOSFETs.
  • the gate of the transistor MN02 is connected to a control line WSL, the drain is connected to a signal line SGL, and the source is connected to the gate of the transistor MN03 and the capacitor C01.
  • One end of the capacitor C01 is connected to the source of the transistor MN02 and the gate of the transistor MN03, and the other end is connected to the source of the transistor MN03 and the anode of the light-emitting element EL.
  • the gate of the transistor MN03 is connected to the source of the transistor MN02 and one end of the capacitor C01, the drain is connected to the power supply line VCCP, and the source is connected to the other end of the capacitor C01 and the anode of the light-emitting element EL.
  • the anode of the light-emitting element EL is connected to the source of the transistor MN03 and the other end of the capacitor C01, and the cathode is connected to the power supply line Vcath.
  • transistor MN02 is turned on, and the voltage across capacitor C01 is set based on the pixel signal supplied from signal line SGL.
  • Transistor MN03 passes a current corresponding to the voltage across capacitor C01 through light-emitting element EL.
  • the light-emitting element EL emits light based on the current supplied from transistor MN03. In this way, pixel PIX emits light with a brightness corresponding to the pixel signal.
  • Transistor MN03 corresponds to the DR transistor described above, and transistor MN02 corresponds to the WS transistor.
  • Capacitor C01 corresponds to the storage capacitor Cs. In this way, this technology can be applied to pixels PIX that do not have a DS transistor or an AZ transistor by providing an AZ transistor and capacitor C100 in the same manner as in the configuration example described above.
  • FIG. 25 shows an example configuration of a pixel PIX (pixel circuit before application) to which this technology can be applied.
  • This pixel PIX has a capacitor C21, transistors MN22 to MN25, and a light-emitting element EL.
  • Transistors MN22 to MN25 are N-type MOSFETs. The gate of transistor MN22 is connected to a control line WSL, the drain is connected to a signal line SGL, and the source is connected to the gate of transistor MN24 and capacitor C21.
  • capacitor C21 is connected to the source of transistor MN22 and the gate of transistor MN24, and the other end is connected to the source of transistor MN24, the drain of transistor MN25, and the anode of the light-emitting element EL.
  • the gate of transistor MN23 is connected to a control line DSL, the drain is connected to a power supply line VCCP, and the source is connected to the drain of transistor MN24.
  • the gate of transistor MN24 is connected to the source of transistor MN22 and one end of capacitor C21, the drain is connected to the source of transistor MN23, the source is connected to the other end of capacitor C21, the drain of transistor MN25, and the anode of light-emitting element EL.
  • the gate of transistor MN25 is connected to control line AZSL, the drain is connected to the source of transistor MN24, the other end of capacitor C21, and the anode of light-emitting element EL, and the source is connected to power supply line VSS.
  • the anode of light-emitting element EL is connected to the other end of capacitor C21, the source of transistor MN24, and the drain of transistor MN25, and the cathode is connected to power supply line Vcath.
  • Transistor MN23 when transistor MN22 is turned on, the voltage across capacitor C21 is set based on the pixel signal supplied from signal line SGL.
  • Transistor MN23 turns on and off based on the signal on control line DSL.
  • transistor MN24 passes a current corresponding to the voltage across capacitor C21 through light-emitting element EL.
  • Light-emitting element EL emits light based on the current supplied from transistor MN24. In this way, pixel PIX emits light with a brightness corresponding to the pixel signal.
  • Transistor MN25 turns on and off based on the signal on control line AZSL. During the period when transistor MN25 is on, the voltage of the anode of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • Transistor MN24 corresponds to the DR transistor described above, and transistor MN25 corresponds to the AZ transistor before this technology is applied.
  • Transistor MN22 corresponds to the WS transistor, and transistor MN23 corresponds to the DS transistor.
  • Capacitor C21 corresponds to the storage capacitance Cs.
  • This technology can also be applied to the pixel PIX shown in FIG. 25 by providing an AZ transistor and a capacitor C100 in the same manner as in the configuration example described above.
  • the display device 1 according to the embodiment to which the present technology is applied may be provided in various electronic devices. Examples of application of the electronic device include the following.
  • (Application Example 1) 26 shows an example of the appearance of the head mounted display 110.
  • the head mounted display 110 has, for example, ear hooks 112 for wearing on the user's head on both sides of a glasses-shaped display unit 111.
  • the display unit 111 includes the display device 1 described above.
  • the see-through head mounted display 120 includes a main body 121, an arm 122, and a lens barrel 123.
  • the main body 121 is connected to the arm 122 and the glasses 128. Specifically, the end of the long side of the main body 121 is connected to the arm 122, and one side of the main body 121 is connected to the glasses 128 via a connecting member. The main body 121 may also be worn directly on the head of the human body.
  • the main body 121 incorporates a control board for controlling the operation of the see-through head mounted display 120, and a display unit.
  • the arm 122 connects the main body 121 to the telescope tube 123 and supports the telescope tube 123. Specifically, the arm 122 is coupled to an end of the main body 121 and an end of the telescope tube 123, respectively, and fixes the telescope tube 123.
  • the arm 122 also incorporates a signal line for communicating data related to images provided from the main body 121 to the telescope tube 123.
  • the telescope tube 123 projects image light provided from the main body 121 via the arm 122 through an eyepiece 129 toward the eye of the user wearing the see-through head mounted display 120.
  • the display unit of the main body 121 is equipped with the display device 1 described above.
  • this see-through head mounted display 120 is a so-called light guide plate type head mounted display, but is not limited to this and may be, for example, a so-called birdbath type head mounted display.
  • This birdbath type head mounted display includes, for example, a beam splitter and a partially transparent mirror.
  • the beam splitter outputs light encoded with image information toward the mirror, and the mirror reflects the light toward the user's eyes.
  • Both the beam splitter and the partially transparent mirror are partially transparent. This allows light from the surrounding environment to reach the user's eyes.
  • This digital still camera 130 is a lens-interchangeable single-lens reflex type, and has an interchangeable photographing lens unit (interchangeable lens) 132 approximately in the center of the front of a camera main body (camera body) 131, and a grip part 133 for the photographer to hold on the left side of the front.
  • interchangeable photographing lens unit interchangeable lens
  • a monitor 134 is provided at a position shifted to the left from the center on the back of the camera body 131.
  • An electronic viewfinder (eyepiece window) 135 is provided at the top of the monitor 134. By looking through the electronic viewfinder 135, the photographer can visually confirm the optical image of the subject guided by the photographing lens unit 132 and determine the composition.
  • the electronic viewfinder 135 is equipped with the display device 1 described above.
  • (Application Example 4) 29 shows an example of the appearance of a television device 140.
  • This television device 140 has an image display screen unit 141 including, for example, a front panel 142 and a filter glass 143, and this image display screen unit 141 is equipped with the display device 1 described above.
  • the smartphone 150 includes a display unit 151 that displays various information, and an operation unit 152 that includes buttons and the like that accept operation inputs by a user.
  • the display unit 151 includes the display device 1 described above.
  • the display device 1 may be provided in various displays provided in vehicles.
  • FIG. 31A and 31B are diagrams showing an example of the internal configuration of a vehicle 200 equipped with various displays. Specifically, FIG. 31A is a diagram showing an example of the interior of the vehicle 200 from the rear to the front, and FIG. 31B is a diagram showing an example of the interior of the vehicle 200 from diagonally rear to diagonally front.
  • the vehicle 200 includes a center display 201, a console display 202, a head-up display 203, a digital rear mirror 204, a steering wheel display 205, and a rear entertainment display 206. At least one of these displays includes the display device 1 described above. For example, all of these displays may include the display device 1 described above.
  • the center display 201 is disposed in a portion of the dashboard facing the driver's seat 208 and the passenger seat 209.
  • Figs. 31A and 31B show an example of a horizontally elongated center display 201 extending from the driver's seat 208 side to the passenger seat 209 side
  • the screen size and location of the center display 201 are arbitrary.
  • the center display 201 can display information detected by various sensors. As a specific example, the center display 201 can display an image captured by an image sensor, an image of the distance to an obstacle in front of or to the side of the vehicle 200 measured by a ToF sensor, and the body temperature of a passenger detected by an infrared sensor.
  • the center display 201 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • the safety-related information includes information such as detection of drowsiness, detection of distraction, detection of tampering by children in the vehicle, whether or not a seat belt is fastened, and detection of an occupant being left behind, and is information detected, for example, by a sensor arranged on the back side of the center display 201.
  • the operation-related information is obtained by detecting gestures related to the operation of the occupant using a sensor.
  • the detected gestures may include operations of various facilities in the vehicle 200. For example, operations of air conditioning equipment, navigation equipment, AV equipment, lighting equipment, etc. are detected.
  • the life log includes the life log of all occupants. For example, the life log includes a record of the actions of each occupant while on board.
  • the health-related information is obtained by detecting the body temperature of the occupant using a sensor such as a temperature sensor, and inferring the health condition of the occupant based on the detected body temperature.
  • a sensor such as a temperature sensor
  • the face of the occupant may be captured using an image sensor, and the health condition of the occupant may be inferred from the facial expression captured in the image.
  • the occupant may be spoken to by an automated voice, and the health condition of the occupant may be inferred based on the content of the occupant's response.
  • Authentication/identification-related information includes a keyless entry function that uses a sensor to perform facial authentication, a function that automatically adjusts the seat height and position using facial recognition, etc.
  • Entertainment-related information includes a function that uses a sensor to detect information about the operation of an AV device by an occupant, and a function that uses a sensor to recognize the occupant's face and provides content appropriate for the occupant via the AV device.
  • the console display 202 can be used, for example, to display life log information.
  • the console display 202 is disposed near the shift lever 211 on the center console 210 between the driver's seat 208 and the passenger seat 209. Information detected by various sensors can also be displayed on the console display 202.
  • the console display 202 may display an image of the surroundings of the vehicle captured by an image sensor, or may display an image showing the distance to obstacles around the vehicle.
  • the head-up display 203 is virtually displayed behind the windshield 212 in front of the driver's seat 208.
  • the head-up display 203 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information. Since the head-up display 203 is often virtually positioned in front of the driver's seat 208, it is suitable for displaying information directly related to the operation of the vehicle 200, such as the speed of the vehicle 200 and the remaining fuel (battery) level.
  • the digital rear-view mirror 204 can not only display the rear of the vehicle 200, but also display the state of passengers in the back seats. Therefore, by placing a sensor on the back side of the digital rear-view mirror 204, it can be used to display life log information, for example.
  • the steering wheel display 205 is disposed near the center of the steering wheel 213 of the vehicle 200.
  • the steering wheel display 205 can be used to display, for example, at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • the steering wheel display 205 since the steering wheel display 205 is located near the driver's hands, it is suitable for displaying life log information such as the driver's body temperature, and for displaying information related to the operation of AV equipment, air conditioning equipment, etc.
  • the rear entertainment display 206 is attached to the back side of the driver's seat 208 and passenger seat 209, and is intended for viewing by rear seat passengers.
  • the rear entertainment display 206 can be used to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information, for example.
  • information related to the rear seat passengers is displayed on the rear entertainment display 206.
  • the rear entertainment display 206 may display information related to the operation of AV equipment or air conditioning equipment, or may display the results of measuring the body temperature of the rear seat passengers using a temperature sensor.
  • a sensor may be placed on the back side of the display device 1 to measure the distance to surrounding objects.
  • Optical distance measurement methods are broadly divided into passive and active types. Passive types measure distance by receiving light from an object without projecting light from the sensor onto the object. Passive types include the lens focusing method, the stereo method, and the monocular vision method. Active types measure distance by projecting light onto an object and receiving the light reflected from the object with a sensor. Active types include the optical radar method, the active stereo method, the photometric stereo method, the moire topography method, and the interference method.
  • the display device 1 described above can be applied to any of these distance measurement methods. By using a sensor placed on the back side of the display device 1 described above, the above-mentioned passive or active distance measurement can be performed.
  • the pixel PIX is not limited to the configuration example (including the modified example) described above, and can be modified as appropriate, such as by replacing a P-channel transistor with an N-channel transistor.
  • the types, numbers, and connections of the transistors, capacitors, and light-emitting elements can be modified as appropriate.
  • Various pixel signals and control signals can be generated accordingly and supplied to the pixel PIX.
  • the present technology can also be configured as follows.
  • a light-emitting element a first transistor that controls a current flowing through the light emitting element in response to a voltage based on a pixel signal input via a signal line; a second transistor and a first capacitor connected in series between the node of the signal line potential and the node of the anode potential of the light-emitting element.
  • a vertical scanner that outputs a signal that controls the first transistor and a signal that controls the second transistor;
  • the second transistor is provided on a node side of the signal line potential;
  • the second transistor is provided on a node side of the anode potential
  • the display device according to any one of (1) to (5), wherein a node of the signal line potential is connected to a gate of the first transistor. (7) The display device according to any one of (1) to (5), wherein the node of the signal line potential is connected to the signal line. (8) The display device according to any one of (1) to (7), wherein the node of the anode potential is connected to an anode of the light-emitting element. (9) The display device according to any one of (1) to (7), wherein the node of the anode potential is connected to one of the source and the drain of the first transistor. (10) The display device according to any one of (1) to (9), wherein the second transistor is included in an existing pixel circuit.
  • the pixel circuit includes a second capacitor that holds a voltage of the pixel signal, and a third transistor that sets a voltage across the second capacitor based on the pixel signal;
  • the display device according to any one of (1) to (10), wherein the first transistor causes a current corresponding to a voltage across the second capacitor to flow through the light-emitting element.
  • the pixel circuit includes a fourth transistor;
  • the display device according to any one of (1) to (11), wherein the first transistor is turned on during a period in which the fourth transistor is in an on state.

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Abstract

例えば、表示装置のコントラスト向上および小型化を目的の一つとする。　発光素子と、信号線を介して入力される画素信号に基づく電圧に応じて発光素子に流れる電流を制御する第１のトランジスタと、信号線電位のノードおよび発光素子のアノード電位のノード間に直列に接続された第２のトランジスタおよび第１のキャパシタとを有する画素回路を備える表示装置を提供する。

Description

表示装置および電子機器
　本技術は、表示装置および電子機器に関する。
　自発光型の素子（発光素子）を用いる表示装置が知られている。例えば、有機エレクトロルミネッセンス素子（ＯＬＥＤ：Organic Light Emitting Diode）を用いた表示装置（有機ＥＬ表示装置）は、従来の液晶表示装置などと比べて視認性が高く、低消費電力で軽量化・薄型化が可能であるといった特徴がある。また、応答速度が高速であるため残像感が生じず、さらに、バックライトが不要であることから非発光によって黒を表現することができ、高コントラスト化に適しているという特徴がある。
　下記の特許文献１には、発光素子のアノード電位を初期化する表示装置について開示されている。この表示装置では、発光素子のアノードと初期化用の電源電圧が供給される電源線との間にトランジスタを設け、そのトランジスタをオン状態にして発光素子のアノード電圧を初期化電圧に設定している。
特開２０１９－８２５４８号公報
　しかしながら、発光素子のアノード電位を初期化する構成を設けるとコントラストの向上は図れるが、その分、表示装置が大きくなってしまう。
　本技術は、表示装置のコントラスト向上および小型化を目的の一つとする。
　本技術は、例えば、
　発光素子と、
　信号線を介して入力される画素信号に基づく電圧に応じて前記発光素子に流れる電流を制御する第１のトランジスタと、
　前記信号線電位のノードおよび前記発光素子のアノード電位のノード間に直列に接続された第２のトランジスタおよび第１のキャパシタと
　を有する画素回路を備える
　表示装置である。
　本技術は、例えば、
　本技術の表示装置を有する電子機器である。
図１は、本技術を適用することができる表示装置の概略構成例を示す図である。 図２は、表示装置のより詳細な構成例を示す図である。 図３は、比較例における画素回路の構成例を示す図である。 図４は、比較例の画素回路におけるタイミングチャートの一例を示す図である。 図５は、比較例でのＶｔｈ補正期間の動作例を説明するための図である。 図６は、比較例の画素回路と垂直スキャナとの関係を示す図である。 図７は、本技術の一実施形態に係る画素回路の構成例（第１構成例）を示す図である。 図８は、本実施形態の画素回路におけるタイミングチャートの一例を示す図である。 図９は、本実施形態でのＶｔｈ補正期間の動作例を説明するための図である。 図１０は、本実施形態の画素回路と垂直スキャナとの関係を示す図である。 図１１Ａは、第1構成例の画素回路の第１変形例を示す図であり、図１１Ｂは、第１構成例の画素回路の第２変形例を示す図である。 図１２は、本技術を適用前の画素回路の構成例を示す図である。 図１３は、本技術を適用した画素回路の第２構成例を示す図である。 図１４Ａは、第２構成例の画素回路の第１変形例を示す図であり、図１４Ｂは、第２構成例の画素回路の第２変形例を示す図であり、図１４Ｃは、第２構成例の画素回路の第３変形例を示す図である。 図１５は、本技術を適用前の画素回路の構成例を示す図である。 図１６は、本技術を適用した画素回路の第３構成例を示す図である。 図１７Ａは、第３構成例の画素回路の第１変形例を示す図であり、図１７Ｂは、第３構成例の画素回路の第２変形例を示す図であり、図１７Ｃは、第３構成例の画素回路の第３変形例を示す図である。 図１８は、本技術を適用前の画素回路の構成例を示す図である。 図１９は、本技術を適用した画素回路の第４構成例を示す図である。 図２０Ａは、第４構成例の画素回路の第１変形例を示す図であり、図２０Ｂは、第４構成例の画素回路の第２変形例を示す図であり、図２０Ｃは、第４構成例の画素回路の第３変形例を示す図である。 図２１は、本技術を適用前の画素回路の構成例を示す図である。 図２２は、本技術を適用した画素回路の第５構成例を示す図である。 図２３Ａは、第５構成例の画素回路の第１変形例を示す図であり、図２３Ｂは、第５構成例の画素回路の第２変形例を示す図である。 図２４は、本技術を適用可能な画素回路の構成例を示す図である。 図２５は、本技術を適用可能な画素回路の構成例を示す図である。 図２６は、ヘッドマウントディスプレイの外観の一例を示す斜視図である。 図２７は、シースルーヘッドマウントディスプレイの外観の一例を示す斜視図である。 図２８Ａは、デジタルスチルカメラの外観の一例を示す正面図である。図２８Ｂは、デジタルスチルカメラの外観の一例を示す背面図である。 図２９は、テレビジョン装置の外観の一例を示す斜視図である。 図３０は、スマートフォンの外観の一例を示す斜視図である。 図３１Ａは、乗物の後方から前方にかけての乗物の内部の様子の一例を示す図である。図３１Ｂは、乗物の斜め後方から斜め前方にかけての乗物の内部の様子の一例を示す図である。
　以下、本技術の実施形態等について図面を参照しながら説明する。説明は以下の順序で行う。なお、本明細書および図面において、実質的に同一の機能または構成を有するものについては同一の符号を付することにより、重複説明を適宜省略する。
＜１．一実施形態＞
１－１．表示装置の構成例
１－２．比較例における画素回路の構成例
１－３．比較例の画素回路の動作例
１－４．本実施形態に係る画素回路の構成例
１－５．本実施形態に係る画素回路の動作例
１－６．画素回路の変形例
＜２．他の画素回路の構成例＞
＜３．適用例＞
＜４．変形例＞
＜１．一実施形態＞
１－１．表示装置の構成例
　図１は、本技術を適用することができる表示装置１（電気光学装置）の概略構成例を示している。表示装置１は、アクティブマトリクス型駆動回路を備え、発光素子としてＯＬＥＤを用いる有機ＥＬ（Electro Luminescence）表示装置である。なお、表示装置１は、マイクロＬＥＤ（Light Emitting Diode）、量子ドット発光型素子などの他の発光素子を用いるものでもよい。
　図１に示すように、表示装置１は、画素部２、水平セレクタ３および垂直スキャナ４を有している。これらは、例えばシリコン基板などの半導体基板上に形成される。画素部２に対して、水平セレクタ３から複数の信号線が垂直方向に延設され、垂直スキャナ４から複数の走査線が水平方向に延設されている。
　図２は、表示装置１のより詳細な構成例を示している。図２に示すように、画素部２には、マトリクス状の画素ＰＩＸ（画素回路）の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線ＳＧＬが画素列毎に配線されている。また、マトリクス状の画素ＰＩＸの配列に対して、行方向（画素行の画素の配列方向）に沿って制御線群（制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬ）が画素行毎に配線されている。各信号線ＳＧＬは、対応する画素列の画素ＰＩＸにそれぞれ接続され、各制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬは、対応する画素行の画素ＰＩＸにそれぞれ接続されている。
　画素部２には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）で示すように、三原色の画素に対応する画素ＰＩＸが設けられている。これら３画素がカラー画像の１ドットを表現する。なお、１ドットを表現する画素の組み合わせはこれに限らず、輝度向上のためのＷ（白）画素を加えて構成してもよいし、色再現範囲拡大のための補色画素を加えて構成してもよい。また、画素ＰＩＸは、カラー画像に限らず、モノクロ（白黒）画像を表現する構成であってもよい。
　垂直スキャナ４は、書込みスキャナ（Ｗｒｉｔｅ　Ｓｃａｎ）５、駆動スキャナ（Ｄｒｉｖｅ　Ｓｃａｎ）６およびオートゼロスキャナ（Ａｕｔｏ　Ｚｅｒｏ　Ｓｃａｎ）７を有している。これらのスキャナは、それぞれシフトレジスタ回路などで構成されている。
　各信号線ＳＧＬは、水平セレクタ３の対応する列の出力端にそれぞれ接続されている。また、各制御線（走査線）ＷＳＬは、書込みスキャナ５の対応する行の出力端にそれぞれ接続されている。各制御線ＤＳＬは、駆動スキャナ６の対応する行の出力端にそれぞれ接続されている。各制御線ＡＺＳＬは、オートゼロスキャナ７の対応する行の出力端にそれぞれ接続されている。
　水平セレクタ３は、制御回路（図示略）などから供給される映像信号に基づく画素信号を各信号線ＳＧＬに供給する。水平セレクタ３は、例えば、画素信号として、映像信号に対応する信号電圧Ｖｓｉｇと、信号電圧Ｖｓｉｇの基準となる各種基準電圧（例えば、後述するＤＲトランジスタの閾値電圧を補正する補正動作を行う際に用いられる基準電圧Ｖｏｆｓなど）とを選択的に出力する。
　書込みスキャナ５は、各画素ＰＩＸへの画素信号の書込みを制御する。書込みスキャナ５は、例えば、画素部２の各画素ＰＩＸへの画素信号の書込みに際して、各制御線ＷＳＬに対して制御信号を順次供給することで画素部２の各画素ＰＩＸを行単位で順番に走査（線順次走査）する。駆動スキャナ６は、各画素ＰＩＸの発光／消光（非発光）を制御する。駆動スキャナ６は、具体的には、書込みスキャナ５の走査に同期して、制御線ＤＳＬに対して制御信号を供給することで画素ＰＩＸの発光／消光の制御を行う。オートゼロスキャナ７は、各画素ＰＩＸの初期化の制御を行う。オートゼロスキャナ７は、具体的には、書込みスキャナ５の走査に同期して、制御線ＡＺＳＬに対して制御信号を供給することで画素ＰＩＸが消光期間に発光しないように制御する。
　なお、水平セレクタ３、垂直スキャナ４、信号線ＳＩＧおよび制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬは、画素ＰＩＸの種類に応じて構成されていればよく、例えば、信号線ＳＩＧ、制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬは、それぞれ複数種類（例えば、制御線ＡＺＳＬ１，ＡＺＳＬ２，…）あってもよいし、必要なものだけで構成されていてもよい。
１－２．比較例における画素回路の構成例
　本技術の一実施形態に係る画素ＰＩＸの構成例および動作例について説明する前に、まず、比較例における画素ＰＩＸの構成例および動作例について説明する。図３は、比較例における画素ＰＩＸの一構成例を示している。図３に示す画素ＰＩＸは、キャパシタＣ１１，Ｃ１２と、トランジスタＭＰ１２～ＭＰ１５と、発光素子ＥＬとを有している。トランジスタＭＰ１２～ＭＰ１５はＰ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＭＰ１２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ１４のゲートおよびキャパシタＣ１２に接続される。キャパシタＣ１１の一端は電源線ＶＣＣＰに接続され、他端はキャパシタＣ１２、トランジスタＭＰ１３のドレイン、およびトランジスタＭＰ１４のソースに接続される。キャパシタＣ１２の一端はキャパシタＣ１１の他端、トランジスタＭＰ１３のドレイン、およびトランジスタＭＰ１４のソースに接続され、他端はトランジスタＭＰ１２のドレインおよびトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１３のゲートは制御線ＤＳＬに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ１４のソース、キャパシタＣ１１の他端、およびキャパシタＣ１２の一端に接続される。トランジスタＭＰ１４のゲートはトランジスタＭＰ１２のドレインおよびキャパシタＣ１２の他端に接続され、ソースはトランジスタＭＰ１３のドレイン、キャパシタＣ１１の他端、およびキャパシタＣ１２の一端に接続され、ドレインは発光素子ＥＬのアノードおよびトランジスタＭＰ１５のソースに接続される。トランジスタＭＰ１５のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ１４のドレインおよび発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。発光素子ＥＬは例えば有機ＥＬ発光素子であり、アノードはトランジスタＭＰ１４のドレインおよびトランジスタＭＰ１５のソースに接続され、カソードは各画素で共通の電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ１２の両端間の電圧が設定される。トランジスタＭＰ１３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１４は、トランジスタＭＰ１３がオン状態である期間において、キャパシタＣ１２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　以下適宜、理解を容易とするために、トランジスタＭＰ１４（第１のトランジスタ）をＤＲトランジスタ、トランジスタＭＰ１５（第２のトランジスタ）をＡＺトランジスタ、トランジスタＭＰ１２（第３のトランジスタ）をＷＳトランジスタ、トランジスタＭＰ１３（第４のトランジスタ）をＤＳトランジスタと称して説明する。また適宜、キャパシタＣ１１を補助容量Ｃｓｕｂ、キャパシタＣ１２を保持容量Ｃｓと称して説明する。
１－３．比較例の画素回路の動作例
　以下、比較例における画素ＰＩＸの動作例について説明する。図４は、比較例の画素ＰＩＸにおけるタイミングチャートの一例を示している。なお、図４には、制御線ＤＳＬの信号ＤＳ、制御線ＷＳＬの信号ＷＳおよび制御線ＡＺＳＬの信号ＡＺの各電位の時間的遷移が示されている。この例では、１水平期間（１Ｈ）を５つの期間（初期化、Ｖｔｈ補正、書込、発光および消光）で構成している。
　初期化期間（ｔ０～ｔ２）は、ＤＲトランジスタを初期化する期間である。具体的には、初期化開始（時刻ｔ０）後の時刻ｔ１で信号ＤＳがハイからローになりＤＳトランジスタがオフからオンになることでＤＲトランジスタのソース電圧が電源線ＶＣＣＰの電圧となる。そして、時刻ｔ２で信号ＷＳがハイからローになりＷＳトランジスタがオフからオンになることでＤＲトランジスタのゲート電圧が信号線ＳＧＬの信号電圧となる。このとき信号線ＳＧＬには画素信号として基準電圧Ｖｏｆｓが印加されており、ＤＲトランジスタのゲート電圧は基準電圧Ｖｏｆｓとなる。
　次のＶｔｈ補正期間（ｔ２～ｔ６）は、各画素ＰＩＸでばらつきが生じ得るＤＲトランジスタの閾値電圧Ｖｔｈを補正する期間である。具体的には、時刻ｔ３で信号ＷＳがハイになりＷＳトランジスタがオフすることで基準電圧Ｖｏｆｓの書込みが終了する。そして、時刻ｔ４で信号ＤＳがハイになることでＤＳトランジスタがオフになる。これにより、ＤＲトランジスタのゲート－ソース間電圧がＤＲトランジスタの閾値電圧Ｖｔｈに収束していき、閾値電圧Ｖｔｈに相当する電圧が保持容量Ｃｓに保持される。
　次の書込期間（時刻ｔ６～ｔ１０）は、映像信号に対応する信号電圧Ｖｓｉｇを画素ＰＩＸに書込む期間である。具体的には、時刻ｔ６で信号ＷＳがハイからローになりＷＳトランジスタがオフからオンになることでＤＲトランジスタのゲート電圧が信号線ＳＧＬの信号電圧となる。このとき信号線ＳＧＬには信号電圧Ｖｓｉｇが印加されており、ＤＲトランジスタのゲート電圧は信号電圧Ｖｓｉｇとなる。そして、時刻ｔ８で信号ＷＳがハイになりＷＳトランジスタがオフすることで、信号電圧Ｖｓｉｇの書込みが終了する。次に、時刻ｔ１０で信号ＤＳがハイからローになりＤＳトランジスタがオフからオンになることで発光期間に移行する。
　発光期間（ｔ１０～ｔ１１）は、信号電圧Ｖｓｉｇに基づいて発光素子ＥＬを発光させる期間である。具体的には、時刻ｔ１０でＤＳトランジスタがオンすることでＤＲトランジスタのドレイン－ソース間電流が発光素子ＥＬに流れて発光素子ＥＬのアノード電圧が上昇する。そして、発光素子ＥＬのアノード電圧が発光素子ＥＬの閾値電圧Ｖｔｈを超えると、発光素子ＥＬに駆動電流が流れて発光素子ＥＬが発光する。そして、時刻ｔ１１で信号ＤＳがハイになりＤＳトランジスタがオフすることで発光が終了し、消光期間（ｔ１１～次の初期化開始時刻）に移行する。この一連の動作は、例えば１水平期間において実行される。
　なお、信号ＡＺは、発光期間においてはハイとなりＡＺトランジスタがオフとなることで発光素子ＥＬに電流が流れるようにする。他の期間では、信号ＡＺは、発光素子ＥＬに電流が流れないように適宜コントロールされる。具体的には、信号ＡＺは、発光期間以外の期間では、基本的にローになりＡＺトランジスタをオンとすることで発光素子ＥＬに電流が流れないようにする。なお、図示した例では、横クロストークを抑制すべく、信号電圧Ｖｓｉｇの書込みの直前のＶｔｈ補正期間における時刻ｔ５で信号ＡＺがローからハイになりＡＺトランジスタがオンからオフになっている。また、コントラストの良化を図るべく、信号電圧Ｖｓｉｇの書込期間中の時刻ｔ７で信号ＡＺがローになりＡＺトランジスタがオンとなっている。そして、発光期間の直前の時刻ｔ９で信号ＡＺがハイになりＡＺトランジスタがオフになっている。なお、詳細は後述するが、信号ＡＺの振幅（例えば、－６～３Ｖ）は、信号ＤＳおよび信号ＷＳの振幅（例えば、０～３Ｖ）よりも大きくなっている。
　図５は、比較例でのＶｔｈ補正期間の動作例を説明するための図である。Ｖｔｈ補正時（図４中のｔ４～ｔ６）には、ＤＳトランジスタおよびＷＳトランジスタはオフ（図では、破線バツ印で表現）となるが、ＡＺトランジスタが基本的にオン（図では、破線マル印で表現）となる。これにより、ＤＲトランジスタのソース電圧およびゲート電圧は、破線矢印で示すようにＡＺトランジスタを介して流れるため、発光素子ＥＬが発光することはない。このように、比較例における画素ＰＩＸでは、ＡＺトランジスタを適切にコントロールすることで発光期間以外の期間に発光素子ＥＬが発光するのを防止してコントラストを向上させることができる。しかしながら、この構成を採用すると、以下の課題が生じ得る。
　図６は、比較例の画素ＰＩＸの１つと垂直スキャナ４（Ｖｄｒｉｖｅｒ）との関係を示している。垂直スキャナ４は、ＤＲトランジスタを制御する制御信号として、ＤＳトランジスタを制御する信号ＤＳと、ＷＳトランジスタを制御する信号ＷＳとを出力する。また、発光素子ＥＬのアノード電圧を制御する制御信号として信号ＡＺを出力する。ここで、発光素子ＥＬを高輝度（例えば、８ビット階調以上）で発光させる場合、ある程度の電圧が必要である。例えば、この比較例における４Ｔｒ（Transistor）２Ｃ（Capacitor）構成の画素ＰＩＸは、発光素子ＥＬを駆動する電源線ＶＣＣＰの正電源電圧が３Ｖで、電源線Ｖｃａｔｈの負電源電圧が－６Ｖとなっており、発光素子ＥＬのアノード電圧Ｖａｎｏｄｅが－６～３Ｖの範囲で変動するように構成されている。
　図４に示したように、信号ＤＳおよび信号ＷＳの振幅は０～３Ｖ（具体的には、０または３（０／３）Ｖ）となっており、ＤＳトランジスタおよびＷＳトランジスタとして、ゲート電圧が０～３Ｖの範囲で駆動する３Ｖ駆動のトランジスタを用いている。そのため、信号ＤＳおよび信号ＷＳを出力する垂直スキャナ４は、３Ｖ振幅の信号出力に対応した回路構成、具体的には、３Ｖ駆動のトランジスタを有している。
　一方、ＡＺトランジスタは、ソースが発光素子ＥＬのアノードと接続され、ドレインが電源線ＶＳＳ（例えば、－６Ｖの電源）に接続されており、図４に示したように、信号ＡＺの振幅は、－６～３Ｖ（具体的には、－６または３（－６／３）Ｖ）となっており、ＡＺトランジスタは、ゲート電圧が－６～３Ｖの範囲で駆動するもの（例えば、１０Ｖ駆動のトランジスタ）である必要がある。そのため、信号ＡＺを出力する垂直スキャナ４は、１０Ｖ程度の振幅の信号出力に対応した回路構成、具体的には、上述した３Ｖ駆動のトランジスタよりもサイズが大きい１０Ｖ駆動のトランジスタを有する必要がある。また、垂直スキャナ４において３Ｖと０Ｖだけでなく、－６Ｖの電源を準備する必要がある。
　つまり、比較例の画素ＰＩＸの構成では、ＡＺトランジスタを設けたことにより、インプリメント工程が増え、コスト増を招いてしまう。また、垂直スキャナ４などの周辺回路の大型化により、額縁シュリンク（表示装置１の外枠部分の小型化）の妨げになる。さらに、サイズの大きいＡＺトランジスタを用いることで画素微細化の妨げにもなる。そこで、以下に説明する実施形態などによって、これらの課題を改善する。
１－４．本実施形態に係る画素回路の構成例
　図７は、本技術の一実施形態に係る画素ＰＩＸの一構成例（第１構成例）を示している。図７に示す画素ＰＩＸは、図３に示す画素ＰＩＸの電源線ＶＳＳを削除し、トランジスタＭＰ１５をトランジスタＭＰ１００（本構成例における第２のトランジスタ）に替えて接続方法を変更し、さらにキャパシタＣ１００を追加したものである。以下適宜、このトランジスタＭＰ１００をＡＺトランジスタと称して説明する。
　図７に示す画素ＰＩＸは、信号線電位のノードである第１のノードＮ１および発光素子ＥＬのアノード電位のノードである第２のノードＮ２間に直列に接続されたトランジスタＭＰ１００およびキャパシタＣ１００（第１のキャパシタ）を有している。ここでいう信号線電位のノードとは信号線ＳＧＬと同電位となるノードのことであり、アノード電位のノードとは発光素子ＥＬのアノード電位と同電位となるノードのことである。第１のノードＮ１はトランジスタＭＰ１４のゲートと接続されており、第２のノードＮ２は発光素子ＥＬのアノードと接続されている。トランジスタＭＰ１００は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。以下、詳細構成について説明する。
　図７に示す画素ＰＩＸは、キャパシタＣ１１，Ｃ１２，Ｃ１００と、トランジスタＭＰ１２～ＭＰ１４、ＭＰ１００と、発光素子ＥＬとを有している。トランジスタＭＰ１２～ＭＰ１４、ＭＰ１００はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ１２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ１４のゲート、トランジスタＭＰ１００のソース、およびキャパシタＣ１２に接続される。キャパシタＣ１１の一端は電源線ＶＣＣＰに接続され、他端はキャパシタＣ１２、トランジスタＭＰ１３のドレイン、およびトランジスタＭＰ１４のソースに接続される。キャパシタＣ１２（本構成例における第２のキャパシタ）の一端はキャパシタＣ１１の他端、トランジスタＭＰ１３のドレイン、およびトランジスタＭＰ１４のソースに接続され、他端はトランジスタＭＰ１２のドレイン、トランジスタＭＰ１４のゲート、およびトランジスタＭＰ１００のソースに接続される。トランジスタＭＰ１３のゲートは制御線ＤＳＬに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ１４のソース、キャパシタＣ１１の他端、およびキャパシタＣ１２の一端に接続される。トランジスタＭＰ１４のゲートはトランジスタＭＰ１２のドレイン、トランジスタＭＰ１００のソース、およびキャパシタＣ１２の他端に接続され、ソースはトランジスタＭＰ１３のドレイン、キャパシタＣ１１の他端、およびキャパシタＣ１２の一端に接続され、ドレインは発光素子ＥＬのアノードおよびキャパシタＣ１００に接続される。キャパシタＣ１００は、例えば、ＭＯＳ（Metal Oxide Semiconductor）キャパシタを用いて構成される。なお、キャパシタＣ１００は、ＭＩＭ（Metal Insulator Metal）キャパシタ、ＭＯＭ（Metal Oxide Metal）キャパシタなどを用いて構成されてもよい。キャパシタＣ１００の一端はトランジスタＭＰ１００のドレインに接続され、他端はトランジスタＭＰ１４のドレインおよび発光素子ＥＬのアノードに接続される。トランジスタＭＰ１００のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ１２のドレイン、トランジスタＭＰ１４のゲート、およびキャパシタＣ１２の他端に接続され、ドレインはキャパシタＣ１００の一端に接続される。発光素子ＥＬのアノードはトランジスタＭＰ１４のドレインおよびキャパシタＣ１００の他端に接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ１２の両端間の電圧が設定される。トランジスタＭＰ１３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１４は、トランジスタＭＰ１３がオン状態である期間において、キャパシタＣ１２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１００は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１００がオン状態である期間において、発光素子ＥＬのアノードの電圧は所定の電圧に設定されることにより初期化される。
１－５．本実施形態に係る画素回路の動作例
　以下、本実施形態に係る画素ＰＩＸの動作例について説明する。図８は、本実施形態の画素ＰＩＸにおけるタイミングチャートの一例を示している。なお、図８には、信号線ＳＧＬの信号ＳＩＧ（画素信号）、信号ＤＳ、信号ＷＳおよび信号ＡＺの各電位および発光素子ＥＬのアノード電圧の時間的遷移が示されている。この例では、上述した比較例と同様、１水平期間を５つの期間（初期化、Ｖｔｈ補正、書込、発光および消光）で構成している。
　まず、時刻ｔ０でＤＲトランジスタの初期化が開始される。ＤＲトランジスタの初期化時には、信号ＤＳがローレベルとなりＤＳトランジスタがオン状態となる。これにより、ＤＲトランジスタのソース電圧は電源線ＶＣＣＰの電圧となる。なお、時刻ｔ０では信号ＷＳはハイレベルでＷＳトランジスタはオフになっている。その後、時刻ｔ２で信号ＷＳがハイからローになりＷＳトランジスタがオフからオンになることでＤＲトランジスタのゲート電圧が信号線ＳＧＬの電圧になる。このとき信号線ＳＧＬには基準電圧Ｖｏｆｓが印加されており、ＤＲトランジスタのゲート電圧は基準電圧Ｖｏｆｓとなる。この基準電圧Ｖｏｆｓは、例えば、画素ＰＩＸ毎に書込む信号電圧Ｖｓｉｇに応じて変化するものである。なお、基準電圧Ｖｏｆｓとして固定の電圧（例えば、黒レベルに相当する電圧）を用いるものを採用してもよい。
　次に、時刻ｔ３で信号ＷＳがハイになりＷＳトランジスタがオフになることで基準電圧Ｖｏｆｓの書込みが終了する。そして、時刻ｔ４で信号ＤＳがハイになることでＤＳトランジスタがオフになる。これにより、ＤＲトランジスタのゲート－ソース間電圧がＤＲトランジスタの閾値電圧Ｖｔｈに収束していき、閾値電圧Ｖｔｈに相当する電圧が保持容量Ｃｓに保持される。
　次に、時刻ｔ６で信号ＷＳがハイからローになりＷＳトランジスタがオフからオンになることでＤＲトランジスタのゲート電圧が信号線ＳＧＬの電圧となる。このとき信号線ＳＧＬには信号電圧Ｖｓｉｇが印加されており、ＤＲトランジスタのゲート電圧は信号電圧Ｖｓｉｇとなる。そして、時刻ｔ８で信号ＷＳがハイになりＷＳトランジスタがオフになることで、信号電圧Ｖｓｉｇの書込みが終了する。
　次に、時刻ｔ１０で信号ＤＳがハイからローになりＤＳトランジスタがオフからオンになる。これにより、ＤＲトランジスタのドレイン－ソース間電流が発光素子ＥＬに流れて発光素子ＥＬのアノード電圧Ｖａｎｏｄｅが上昇する。そして、発光素子ＥＬのアノード電圧Ｖａｎｏｄｅが発光素子ＥＬの閾値電圧Ｖｔｈを超えると、発光素子ＥＬに駆動電流が流れて発光素子ＥＬが発光する。そして、時刻ｔ１１で信号ＤＳがハイになりＤＳトランジスタがオフになることで発光が終了し、発光素子ＥＬを消光させる消光期間に移行する。次に、時刻ｔ１２で信号ＷＳがハイからローになることでＷＳトランジスタがオフからオンになり、後述する発光素子ＥＬのアノード電位の初期化のために電流を流す。次に、時刻ｔ１５で信号ＷＳがハイになりトランジスタＷＳがオフとなった後、消光期間が終了する。この一連の動作は、例えば１水平期間において実行される。
　一方、信号ＡＺは、発光期間（ｔ１０～ｔ１１）においてはハイとなりＡＺトランジスタがオフとなることで発光素子ＥＬに電流が流れるようにする。他の期間では、信号ＡＺは、発光素子ＥＬに電流が流れないように適宜コントロールされる。具体的には、信号ＡＺは、発光素子ＥＬの消光時、かつ、キャパシタＣ１００のカップリングにより発光素子ＥＬのアノード電位が引き下げられるタイミングでＡＺトランジスタがオンするように制御される。
　例えば、図示するように、信号ＡＺは、初期化開始時の時刻ｔ０から消光開始直後のｔ１２までハイになり、この間ＡＺトランジスタがオフになる。そして、時刻ｔ１２で信号ＡＺがハイからローに切り替わることでＡＺトランジスタがオフからオンになる。このとき、上述したように、ＤＳトランジスタはオフだがＷＳトランジスタはＡＺトランジスタに合わせてオンになっている。このように本実施形態の動作例では信号ＡＺを初期化開始時（ｔ０）から発光開始時（ｔ１０）までの期間もＡＺトランジスタをオフとしているが、これはＡＺトランジスタを駆動させると発光素子ＥＬのアノード電位が変動してしまうからである。そして、信号ＡＺは時刻ｔ１４でハイになりＡＺトランジスタがオフとなる。
　この信号ＡＺがローの期間（ｔ１２～ｔ１４）は、信号ＳＩＧの電位が引き下げられるタイミング（時刻ｔ１３）が含まれるように制御される。図示した例では、信号ＳＩＧの電位は、８ビット階調で輝度を表した場合における最小の輝度で発光させるための階調電圧ＶＧ０（例えば、３Ｖ）から最大の輝度で発光させる階調電圧ＶＧ２５５（例えば、０Ｖ）に引き下げられている。これにより、時刻ｔ１３でＤＲトランジスタのゲート電圧が下がり始めるとともに、ＡＺトランジスタがオンであることでキャパシタＣ１００のカップリングによって発光素子ＥＬのアノード電圧が引き下げられる。
　つまり、本実施形態では、書込期間において信号電圧Ｖｓｉｇの書込みをし、発光期間に発光素子ＥＬが発光した後の消光の動作のときに、ＷＳトランジスタを開けっ放し（オン状態）にしてＤＲトランジスタのゲートの電位を下げる。そのときにＡＺトランジスタも一緒に開ける（オンする）ことで、ＤＲトランジスタのゲートからのカップリングを用いて発光素子ＥＬのアノードの電位を下げる。これにより、発光素子ＥＬのアノード電圧が引き下げられてアノード電位の初期化が行われる。具体的には、発光素子ＥＬのアノード電圧Ｖａｎｏｄｅは、発光素子ＥＬの発光閾値電圧Ｖｔｈ＿ｏｌｅｄよりも小さくなる（Ｖａｎｏｄｅ＜Ｖｔｈ＿ｏｌｅｄ）ように引き下げられる。例えば、アノード電圧は、電源線Ｖｃａｔｈの電圧と同じ電圧（例えば、アノード電圧Ｖａｎｏｄｅ＝－６Ｖ）となるように引き下げられる。
　なお、図示した信号ＳＩＧ、信号ＤＳ、信号ＷＳおよび信号ＡＺは、あくまで一例であり、信号ＡＺによりＡＺトランジスタがオンすることで発光素子ＥＬのアノード電圧が引き下げられるのであれば、図示したもの以外であってもよい。例えば、ＡＺトランジスタがオンのときの信号ＳＩＧの引き下げ幅や信号ＳＩＧの波形、信号ＤＳ、信号ＷＳ、信号ＡＺのハイ、ローの切り替えタイミング、切り替え回数などは、図示したものに限らず、適宜、選定することができる。
　図９は、本実施形態でのＶｔｈ補正期間の動作例を説明するための図である。上述したように、Ｖｔｈ補正時（図８中のｔ４～ｔ６）には、ＤＳトランジスタおよびＷＳトランジスタはオフとなり、ＡＺトランジスタもオフとなる。ＡＺトランジスタがオフであっても、Ｖｔｈ補正期間では、ＤＲトランジスタのソース電圧およびゲート電圧による電流の流れが大きくないため、図９に示すように、発光素子ＥＬのアノードの寄生容量Ｃｏｌｅｄを介して流れる。そのため、発光素子ＥＬが発光することはない。また、上述したように、消光期間では発光素子ＥＬのアノード電圧が初期化されるため、発光素子ＥＬが発光しないようにすることができる。以上のことから、発光素子ＥＬが発光期間以外に発光しないようにすることができ、コントラストの向上を図ることができる。
　図１０は、本実施形態の画素ＰＩＸの１つと垂直スキャナ４との関係を示している。上述したように、本実施形態の画素ＰＩＸは、電源線ＶＳＳを削除して、キャパシタＣ１００を追加し、ＡＺトランジスタとしてのトランジスタＭＰ１００をキャパシタＣ１００とＤＲトランジスタのゲートに接続した４Ｔｒ３Ｃの構成を有している。具体的には、ＡＺトランジスタを発光素子ＥＬのアノードとＤＲトランジスタのゲートとの間に入れる形としている。これにより、ＡＺトランジスタは、３Ｖ駆動のトランジスタで駆動（具体的には、０／３Ｖ駆動）させることができる。そのため、垂直スキャナ４の出力段では、信号ＤＳ，信号ＷＳと同じ３Ｖ振幅の信号出力に対応した回路構成、具体的には、３Ｖ駆動のトランジスタを用いればよく、１０Ｖ程度の振幅の信号出力に対応した回路構成（具体的には１０Ｖ駆動のトランジスタ）を使う必要がなくなる。また、垂直スキャナ４において使用する電源種類も減らすことができる。以上のことから、本実施形態に係る画素ＰＩＸを用いることで、インプリ工程およびコストを削減することができる。また、これにより、垂直スキャナ４を小型化でき、額縁シュリンプを実現することができる。さらに、画素微細化を実現することができる。また、ＡＺトランジスタとキャパシタＣ１００を用いることで、アノード電圧Ｖａｎｏｄｅを押し下げ、コントラストのケアが可能となる。したがって、表示装置１のコントラスト向上および小型化を実現することができる。なお、以上の説明における各電圧（例えば、アノード電圧、電源線ＶＣＣＰの電圧、電源線Ｖｃａｔｈの電圧、各トランジスタの駆動電圧など）の値、階調の値などは一例であって、それぞれ他の値を採用するものにも適用可能である。
１－６．画素回路の変形例
　画素ＰＩＸにおけるトランジスタＭＰ１００およびキャパシタＣ１００の接続は、図７に示したものに限らない。図１１Ａは、図７に示した画素ＰＩＸの第１変形例を示し、図１１Ｂは、第２変形例を示している。図１１Ａに示すように、画素ＰＩＸは、図７に示した画素ＰＩＸのトランジスタＭＰ１００とキャパシタＣ１００とを入れ替えた構成であってもよい。つまり、トランジスタＭＰ１００が第２のノードＮ２側に設けられ、キャパシタＣ１００が第１のノードＮ１側に設けられていてもよい。具体的には、以下のように接続されてもよい。キャパシタＣ１００の一端は第１のノードＮ１、つまり、トランジスタＭＰ１２のドレイン、トランジスタＭＰ１４のゲート、およびキャパシタＣ１２の他端に接続され、他端はトランジスタＭＰ１００のソースに接続される。トランジスタＭＰ１００のゲートは制御線ＡＺＳＬに接続され、ソースはキャパシタＣ１００の他端に接続され、ドレインは第２のノードＮ２、つまり、トランジスタＭＰ１４のドレインおよび発光素子ＥＬのアノードに接続される。これにより回路配置の自由度を向上させることができる。
　また、図１１Ｂに示すように、第１のノードＮ１は、トランジスタＭＰ１４のゲートではなく信号線ＳＧＬに接続されてもよい。具体的には、以下のように接続されてもよい。トランジスタＭＰ１００のゲートは制御線ＡＺＳＬに接続され、ソースは第１のノードＮ１、つまり、信号線ＳＧＬに接続され、ドレインはキャパシタＣ１００に接続される。キャパシタＣ１００の一端はトランジスタＭＰ１００のドレインに接続され、他端は第２のノードＮ２、つまり、トランジスタＭＰ１４のドレインおよび発光素子ＥＬのアノードに接続される。このようにトランジスタＭＰ１２を介することなく信号線ＳＧＬに直接トランジスタＭＰ１００を接続させることで、トランジスタＭＰ１２のオンオフ回数を減らして（具体的には、信号ＷＳはオフのままでよくなる）制御を簡単にすることができる。なお、ここでは図示を省略するが、画素ＰＩＸは、図１１Ｂに示した画素ＰＩＸのトランジスタＭＰ１００とキャパシタＣ１００とを入れ替えた構成であってもよい。これにより、図１１Ａおよび図１１Ｂの画素ＰＩＸの両方の利点を得ることができる。以上の変形例による画素ＰＩＸにおいても、図７に示した画素ＰＩＸと同様の効果を得ることができる。
　以上により、本実施形態では、コントラストをケアしながらコストを削減することができる。つまり、表面画品位を保ちながらコスト削減を行うことができる。また、額縁シュリンク、画素微細化を実現することができる。
＜２．他の画素回路の構成例＞
［２－１．画素回路の第２構成例］
　本技術を適用することができる画素ＰＩＸは、図３に示したものに限らない。図１２は、本技術を適用可能な画素ＰＩＸ（適用前の画素回路）の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ３１と、トランジスタＭＰ３２～ＭＰ３６と、発光素子ＥＬとを有している。トランジスタＭＰ３２～ＭＰ３６はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ３２のゲートは制御線ＷＳＬに接続され、ソースは信号線ＳＧＬに接続され、ドレインはトランジスタＭＰ３３のゲート、トランジスタＭＰ３４のドレイン、およびキャパシタＣ３１に接続される。キャパシタＣ３１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、およびトランジスタＭＰ３４のドレインに接続される。トランジスタＭＰ３３のゲートはトランジスタＭＰ３２のドレイン、キャパシタＣ３１の他端およびトランジスタＭＰ３４のドレインに接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ３４のソースおよびトランジスタＭＰ３５のソースに接続される。トランジスタＭＰ３４のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ３３のドレインおよびトランジスタＭＰ３５のソースに接続され、ドレインはトランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、およびキャパシタＣ３１の他端に接続される。トランジスタＭＰ３５のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ３３のドレインおよびトランジスタＭＰ３４のソースに接続され、ドレインはトランジスタＭＰ３６のソースおよび発光素子ＥＬのアノードに接続される。トランジスタＭＰ３６のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ３５のドレインおよび発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＰ３５のドレインおよびトランジスタＭＰ３６のソースに接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ３２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ３１の両端間の電圧が設定される。トランジスタＭＰ３５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ３３は、トランジスタＭＰ３５がオン状態である期間において、キャパシタＣ３１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ３３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ３４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ３４がオン状態である期間において、トランジスタＭＰ３３のドレインおよびゲートが互いに接続される。トランジスタＭＰ３６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ３６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ３３は、上述したＤＲトランジスタに相当し、トランジスタＭＰ３６は本技術を適用前のＡＺトランジスタに相当する。また、トランジスタＭＰ３２はＷＳトランジスタに相当し、トランジスタＭＰ３５はＤＳトランジスタに相当する。キャパシタＣ３１は保持容量Ｃｓに相当する。
　図１３は、本技術を適用した画素ＰＩＸの第２構成例を表すものである。図１３に示す画素ＰＩＸは、図１２に示す画素ＰＩＸの電源線ＶＳＳを削除し、トランジスタＭＰ３６をトランジスタＭＰ１００に替えて接続方法を変更し、さらにキャパシタＣ１００を追加したものである。
　この画素ＰＩＸは、信号線電位のノードである第１のノードＮ１および発光素子ＥＬのアノード電位のノードである第２のノードＮ２間に直列に接続されたトランジスタＭＰ１００およびキャパシタＣ１００を有している。第１のノードＮ１はトランジスタＭＰ３３のゲートと接続されており、第２のノードＮ２は発光素子ＥＬのアノードと接続されている。また、トランジスタＭＰ１００は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。具体的には、トランジスタＭＰ１００のゲートは制御線ＡＺＳＬ２に接続され、ソースは第１のノードＮ１、つまり、トランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、トランジスタＭＰ３４のドレイン、およびキャパシタＣ３１の他端に接続され、ドレインはキャパシタＣ１００に接続される。キャパシタＣ１００の一端はトランジスタＭＰ１００のドレインに接続され、他端は第２のノードＮ２、つまり、トランジスタＭＰ３５のドレインおよび発光素子ＥＬのアノードに接続される。
　図１４は、図１３に示す画素ＰＩＸの変形例を示している。図１４Ａ～図１４Ｃは、それぞれ第１変形例～第３変形例を示している。図１４Ａに示すように、第１のノードＮ１は信号線ＳＧＬと接続されてもよい。つまり、トランジスタＭＰ１００のソースは信号線ＳＧＬと接続されてもよい。また、図１４Ｂに示すように、第２のノードＮ２はトランジスタＭＰ３３のドレインと接続されてもよい。具体的には、以下のように接続されてもよい。トランジスタＭＰ１００のゲートは制御線ＡＺＳＬ２に接続され、ソースは第１のノードＮ１、つまり、トランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、トランジスタＭＰ３４のドレイン、およびキャパシタＣ３１の他端に接続され、ドレインはキャパシタＣ１００に接続される。キャパシタＣ１００の一端はトランジスタＭＰ１００のドレインに接続され、他端は第２のノードＮ２、つまり、トランジスタＭＰ３３のドレイン、トランジスタＭＰ３４のソース、トランジスタＭＰ３５のソースに接続される。これらの構成とすることで、回路配置の自由度を向上させることができる。
　また、図１４Ｃに示すように、図１２に示す既存の画素ＰＩＸに含まれる構成を流用してもよい。図１４Ｃに示す例では、トランジスタＭＰ１００を新たに設けずに、既存のトランジスタＭＰ３４にキャパシタＣ１００を隣接配置することで第１のノードＮ１および第２のノードＮ２間に直列に接続されたトランジスタＭＰ３４（本構成例における第２のトランジスタ）およびキャパシタＣ１００を有する構成としている。具体的には、第１のノードＮ１はトランジスタＭＰ３３のゲートと接続されており、第２のノードＮ２はトランジスタＭＰ３３のドレインと接続されている。また、トランジスタＭＰ３４は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。詳しくは、以下のように接続される。トランジスタＭＰ３４のゲートは制御線ＡＺＳＬ１に接続され、ソースは第１のノードＮ１、つまり、トランジスタＭＰ３２のドレイン、トランジスタＭＰ３３のゲート、およびキャパシタＣ３１の他端に接続され、ドレインはキャパシタＣ１００に接続される。キャパシタＣ１００の一端はトランジスタＭＰ３４のドレインに接続され、他端は第２のノードＮ２、つまり、トランジスタＭＰ３３のドレイン、トランジスタＭＰ３５のソースに接続される。このように既存のトランジスタＭＰ３４のソースおよびドレインが入れ替わるように使用してもよい。なお、ソースおよびドレインが入れ替わらないトランジスタを流用してもよい。以上のように既存のトランジスタを流用することで、トランジスタの数を減らして画素微細化を図ることができる。
　なお、図１３および図１４Ａ～図１４Ｃに示した各画素ＰＩＸは、トランジスタＭＰ１００（図１４Ｃの場合はトランジスタＭＰ３４）とキャパシタＣ１００とを入れ替えた構成であってもよい。また、第１のノードＮ１の接続先はトランジスタＭＰ３３のゲートおよび信号線ＳＧＬの何れであってもよく、第２のノードＮ２の接続先も発光素子ＥＬのアノードおよびトランジスタＭＰ３３のドレインの何れであってもよい。以上の変形例を含む第２構成例の画素ＰＩＸにおいても、上述した第１構成例の画素ＰＩＸと同様の効果を奏することができる。
［２－２．画素回路の第３構成例］
　図１５は、本技術を適用可能な画素ＰＩＸ（適用前の画素回路）の一構成例を表すものである。キャパシタＣ４８の一端は信号線ＳＧＬ１に接続され、他端は電源線ＶＳＳに接続される。キャパシタＣ４９の一端は信号線ＳＧＬ１に接続され、他端は信号線ＳＧＬ２に接続される。トランジスタＭＰ４９はＰ型のＭＯＳＦＥＴであり、ゲートは制御線ＷＳＬ２に接続され、ソースは信号線ＳＧＬ１に接続され、ドレインは信号線ＳＧＬ２に接続される。
　画素ＰＩＸは、キャパシタＣ４１と、トランジスタＭＰ４２～ＭＰ４６と、発光素子ＥＬとを有している。トランジスタＭＰ４２～ＭＰ４６は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ４２のゲートは制御線ＷＳＬ１に接続され、ソースは信号線ＳＧＬ２に接続され、ドレインはトランジスタＭＰ４３のゲートおよびキャパシタＣ４１に接続される。キャパシタＣ４１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ４２のドレインおよびトランジスタＭＰ４３のゲートに接続される。トランジスタＭＰ４３のゲートはトランジスタＭＰ４２のドレインおよびキャパシタＣ４１の他端に接続され、ソースは電源線ＶＣＣＰに接続され、ドレインはトランジスタＭＰ４４、ＭＰ４５のソースに接続される。トランジスタＭＰ４４のゲートは制御線ＡＺＳＬ１に接続され、ソースはトランジスタＭＰ４３のドレインおよびトランジスタＭＰ４５のソースに接続され、ドレインは信号線ＳＧＬ２に接続される。トランジスタＭＰ４５のゲートは制御線ＤＳＬに接続され、ソースはトランジスタＭＰ４３のドレインおよびトランジスタＭＰ４４のソースに接続され、ドレインはトランジスタＭＰ４６のソースおよび発光素子ＥＬのアノードに接続される。トランジスタＭＰ４６のゲートは制御線ＡＺＳＬ２に接続され、ソースはトランジスタＭＰ４５のドレインおよび発光素子ＥＬのアノードに接続され、ドレインは電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＰ４５のドレインおよびトランジスタＭＰ４６のソースに接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ４２がオン状態になることにより、信号線ＳＧＬ１からキャパシタＣ４９を介して供給された画素信号に基づいてキャパシタＣ４１の両端間の電圧が設定される。トランジスタＭＰ４５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ４３は、トランジスタＭＰ４５がオン状態である期間において、キャパシタＣ４１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ４３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ４４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ４４がオン状態である期間において、トランジスタＭＰ４３のドレインおよび信号線ＳＧＬ２が互いに接続される。トランジスタＭＰ４６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ４６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　トランジスタＭＰ４３は、上述したＤＲトランジスタに相当し、トランジスタＭＰ４６は本技術を適用前のＡＺトランジスタに相当する。また、トランジスタＭＰ４２はＷＳトランジスタに相当し、トランジスタＭＰ４５はＤＳトランジスタに相当する。キャパシタＣ４１は保持容量Ｃｓに相当する。
　図１６は、本技術を適用した画素ＰＩＸの第３構成例を表すものである。図１６に示す画素ＰＩＸは、図１５に示す画素ＰＩＸの電源線ＶＳＳを削除し、トランジスタＭＰ４６をトランジスタＭＰ１００に替えて接続方法を変更し、さらにキャパシタＣ１００を追加したものである。
　この画素ＰＩＸは、信号線電位のノードである第１のノードＮ１および発光素子ＥＬのアノード電位のノードである第２のノードＮ２間に直列に接続されたトランジスタＭＰ１００およびキャパシタＣ１００を有している。第１のノードＮ１はトランジスタＭＰ４３のゲートと接続されており、第２のノードＮ２は発光素子ＥＬのアノードと接続されている。また、トランジスタＭＰ１００は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。
　図１７は、図１６に示す画素ＰＩＸの変形例を示している。図１７Ａ～図１７Ｃは、それぞれ第１変形例～第３変形例を示している。図１７Ａに示すように、第１のノードＮ１は信号線ＳＧＬ２と接続されてもよいし、図１７Ｂに示すように、信号線ＳＧＬ１と接続されていてもよい。また、図１７Ｃに示すように、第２のノードＮ２は、トランジスタＭＰ４３のドレインと接続されていてもよいし、図１５に示す既存の画素回路ＰＩＸに含まれる構成を流用してもよい。図１７Ｃに示す例では、トランジスタＭＰ１００を新たに設けずに、既存のトランジスタＭＰ４４にキャパシタＣ１００を隣接配置することで第１のノードＮ１および第２のノードＮ２間に直列に接続されたトランジスタＭＰ４４（本構成例における第２のトランジスタ）およびキャパシタＣ１００を有する構成としている。具体的には、第１のノードＮ１は信号線ＳＧＬ２と接続されており、第２のノードＮ２はトランジスタＭＰ４３のドレインと接続されている。また、トランジスタＭＰ４４は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。
　なお、図１６および図１７Ａ～図１７Ｃに示した各画素ＰＩＸは、トランジスタＭＰ１００（図１７Ｃの場合はトランジスタＭＰ４４）とキャパシタＣ１００とを入れ替えた構成であってもよい。また、第１のノードＮ１の接続先はトランジスタＭＰ４３のゲート、信号線ＳＧＬ１および信号線ＳＧＬ２の何れであってもよく、第２のノードＮ２の接続先も発光素子ＥＬのアノードおよびトランジスタＭＰ４３のドレインの何れであってもよい。以上の変形例を含む第３構成例の画素ＰＩＸにおいても、上述した他の構成例の画素ＰＩＸと同様の効果を奏することができる。
［２－３．画素回路の第４構成例］
　図１８は、本技術を適用可能な画素ＰＩＸ（適用前の画素回路）の一構成例を表すものである。複数の画素ＰＩＸ（図１８では部分的に１つだけ表示）は、表示領域９０にマトリクス状に設けられ、表示領域９０は、第１の制御部７０と第２の制御部８０の間に設けられる。
　第１の制御部７０は、トランスミッションゲートＭＰ７５と、トランジスタＭＰ７６と、キャパシタＣ７１とを有している。トランジスタＭＰ７６は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＭＰ７５の入力端には画素信号が供給され、トランスミッションゲートＭＰ７５の出力端は信号線１４ａの一端に接続される。キャパシタＣ７１の一端は信号線１４ａに接続され、他端は電源線ＶＳＳ１に接続される。トランジスタＭＰ７６のゲートは制御線Ｇｉｎｉに接続され、ソースは信号線１４ｂに接続され、ドレインは電源線Ｖｉｎｉに接続される。
　第２の制御部８０は、トランスミッションゲートＭＰ８２と、トランジスタＭＰ８３と、キャパシタＣ８２とを有している。トランジスタＭＰ８３は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＭＰ８２の入力端は信号線１４ａの他端に接続され、出力端はトランジスタＭＰ８３のソースおよびキャパシタＣ８２の一端に接続される。トランジスタＭＰ８３のゲートは制御線Ｇｒｅｆに接続され、ソースはトランスミッションゲートＭＰ８２の出力端およびキャパシタＣ８２の一端に接続され、ドレインは電源線Ｖｒｅｆに接続される。キャパシタＣ８２の一端はトランスミッションゲートＭＰ８２の出力端およびトランジスタＭＰ８３のソースに接続され、他端は信号線１４ｂの一端に接続される。
　画素ＰＩＸは、キャパシタＣ９２と、トランジスタＭＰ９１～ＭＰ９５と、発光素子ＥＬとを有している。トランジスタＭＰ９１～ＭＰ９５は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ９２のゲートは制御線１２に接続され、ソースは信号線１４ｂに接続され、ドレインはトランジスタＭＰ９１のゲートおよびキャパシタＣ９２に接続される。キャパシタＣ９２の一端は電源線１３に接続され、他端はトランジスタＭＰ９２のドレインおよびトランジスタＭＰ９１のゲートに接続される。トランジスタＭＰ９１のゲートはトランジスタＭＰ９２のドレインおよびキャパシタＣ９２の他端に接続され、ソースは電源線１３に接続され、ドレインはトランジスタＭＰ９３，ＭＰ９４のソースに接続される。トランジスタＭＰ９３のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ９１のドレインおよびトランジスタＭＰ９４のソースに接続され、ドレインは信号線１４ｂに接続される。トランジスタＭＰ９４のゲートは制御線Ｇｅｌに接続され、ソースはトランジスタＭＰ９１のドレインおよびトランジスタＭＰ９３のソースに接続され、ドレインはトランジスタＭＰ９５のソースおよび発光素子ＥＬのアノードに接続される。トランジスタＭＰ９５のゲートは制御線ＡＺＳＬに接続され、ソースはトランジスタＭＰ９４のドレインおよび発光素子ＥＬのアノードに接続され、ドレインは電源線Ｖｏｒｓｔに接続される。発光素子ＥＬのアノードはトランジスタＭＰ９４のドレインおよびトランジスタＭＰ９５のソースに接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ９２がオン状態になることにより、トランスミッションゲートＭＰ７５、信号線１４ａ、トランスミッションゲートＭＰ８２、キャパシタＣ８２および信号線１４ｂを介して供給された画素信号に基づいてキャパシタＣ９２の両端間の電圧が設定される。トランジスタＭＰ９４は、制御線Ｇｅｌの信号に基づいてオンオフする。トランジスタＭＰ９１は、トランジスタＭＰ９４がオン状態である期間において、キャパシタＣ９２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ９１から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ９３，ＭＰ９５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ９３がオン状態である期間において、トランジスタＭＰ９１のドレインおよびトランジスタＭＰ９４のソースが信号線１４ｂに接続される。トランジスタＭＰ９５がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線Ｖｏｒｓｔの電圧に設定されることにより初期化される。また、トランジスタＭＰ７６は、制御線Ｇｉｎｉの信号に基づいてオンオフし、トランジスタＭＰ８３は、制御線Ｇｒｅｆの信号に基づいてオンオフする。トランジスタＭＰ７６がオン状態になると、信号線１４ｂは電源線Ｖｉｎｉの電圧に設定されることにより初期化される。トランジスタＭＰ８３がオン状態になると、キャパシタＣ８２の一端は電源線Ｖｒｅｆの電圧に設定されることにより初期化される。
　トランジスタＭＰ９１は、上述したＤＲトランジスタに相当し、トランジスタＭＰ９５は本技術を適用前のＡＺトランジスタに相当する。また、トランジスタＭＰ９２はＷＳトランジスタに相当し、トランジスタＭＰ９４はＤＳトランジスタに相当する。キャパシタＣ９２は保持容量Ｃｓに相当する。制御線Ｇｅｌは、上述した制御線ＤＳＬと同種のものである。
　図１９は、本技術を適用した画素ＰＩＸの第４構成例を表すものである。図１９に示す画素ＰＩＸは、図１８に示す画素ＰＩＸの電源線Ｖｏｒｓｔを削除し、トランジスタＭＰ９５をトランジスタＭＰ１００に替えて接続方法を変更し、さらにキャパシタＣ１００を追加したものである。
　この画素ＰＩＸは、信号線電位のノードである第１のノードＮ１および発光素子ＥＬのアノード電位のノードである第２のノードＮ２間に直列に接続されたトランジスタＭＰ１００およびキャパシタＣ１００を有している。第１のノードＮ１はトランジスタＭＰ９１のゲートと接続されており、第２のノードＮ２は発光素子ＥＬのアノードと接続されている。また、トランジスタＭＰ１００は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。なお、トランジスタＭＰ１００のゲートは新たな制御線ＡＺＳＬ１ではなく制御線ＡＺＳＬに接続されてもよい。後述する図２０Ａ，図２０Ｂの変形例についても同様である。
　図２０は、図１９に示す画素ＰＩＸの変形例を示している。図２０Ａ～図２０Ｃは、それぞれ第１変形例～第３変形例を示している。図２０Ａに示すように、第１のノードＮ１は信号線１４ｂと接続されてもよいし、図２０Ｂに示すように、信号線１４ａと接続されてもよい。また、図２０Ｃに示すように、第２のノードＮ２は、トランジスタＭＰ９１のドレインと接続されていてもよいし、図１８に示す既存の画素回路ＰＩＸに含まれる構成を流用してもよい。図２０Ｃに示す例では、トランジスタＭＰ１００を新たに設けずに、既存のトランジスタＭＰ９３にキャパシタＣ１００を隣接配置することで第１のノードＮ１および第２のノードＮ２間に直列に接続されたトランジスタＭＰ９３（本構成例における第２のトランジスタ）およびキャパシタＣ１００を有する構成としている。具体的には、第１のノードＮ１は信号線１４ｂと接続されており、第２のノードＮ２はトランジスタＭＰ９１のドレインと接続されている。また、トランジスタＭＰ９３は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。
　なお、図１９および図２０Ａ～図２０Ｃに示した各画素ＰＩＸは、トランジスタＭＰ１００（図２０Ｃの場合はトランジスタＭＰ９３）とキャパシタＣ１００とを入れ替えた構成であってもよい。また、第１のノードＮ１の接続先はトランジスタＭＰ９１のゲート、信号線１４ａおよび信号線１４ｂの何れであってもよく、第２のノードＮ２の接続先も発光素子ＥＬのアノードおよびトランジスタＭＰ９１のドレインの何れであってもよい。以上の変形例を含む第４構成例の画素ＰＩＸにおいても、上述した他の構成例の画素ＰＩＸと同様の効果を奏することができる。
［２－４．画素回路の第５構成例］
　図２１は、本技術を適用可能な画素ＰＩＸ（適用前の画素回路）の一構成例を表すものである。制御線ＷＳＮＬの信号および制御線ＷＳＰＬの信号は、互いに反転した信号である。制御線ＷＳＮＬ，ＷＳＰＬは、上述した制御線ＷＳＬと同種のものである。
　画素ＰＩＸは、キャパシタＣ６１，Ｃ６２と、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７と、発光素子ＥＬとを有している。トランジスタＭＮ６３，ＭＮ６５～ＭＮ６７はＮ型のＭＯＳＦＥＴであり、トランジスタＭＰ６４はＰ型のＭＯＳＦＥＴである。トランジスタＭＮ６３のゲートは制御線ＷＳＮＬに接続され、ドレインは信号線ＳＧＬおよびトランジスタＭＰ６４のソースに接続され、ソースはトランジスタＭＰ６４のドレイン、キャパシタＣ６１，Ｃ６２、およびトランジスタＭＮ６５のゲートに接続される。トランジスタＭＰ６４のゲートは制御線ＷＳＰＬに接続され、ソースは信号線ＳＧＬおよびトランジスタＭＮ６３のドレインに接続され、ドレインはトランジスタＭＮ６３のソース、キャパシタＣ６１，Ｃ６２、およびトランジスタＭＮ６５のゲートに接続される。キャパシタＣ６１は、例えばＭＯＭキャパシタを用いて構成され、一端はトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６２、およびトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６１は、例えばＭＯＳキャパシタやＭＩＭキャパシタを用いて構成されてもよい。キャパシタＣ６２は、例えばＭＯＳキャパシタを用いて構成され、一端はトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６１の一端、およびトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６２は、例えば、ＭＯＭキャパシタやＭＩＭキャパシタを用いて構成されてもよい。トランジスタＭＮ６５のゲートはトランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、およびキャパシタＣ６１，Ｃ６２の一端に接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはトランジスタＭＮ６６，ＭＮ６７のドレインに接続される。トランジスタＭＮ６６のゲートは制御線ＡＺＳＬに接続され、ドレインはトランジスタＭＮ６５のソースおよびトランジスタＭＮ６７のドレインに接続され、ソースは電源線ＶＳＳ１に接続される。トランジスタＭＮ６７のゲートは制御線ＤＳＬに接続され、ドレインはトランジスタＭＮ６５のソースおよびトランジスタＭＮ６６のドレインに接続され、ソースは発光素子ＥＬのアノードに接続される。発光素子ＥＬのアノードはトランジスタＭＮ６７のソースに接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ６３，ＭＰ６４のうちの少なくとも一方がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ６１，Ｃ６２の両端間の電圧が設定される。トランジスタＭＮ６７は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ６５は、トランジスタＭＮ６７がオン状態である期間において、キャパシタＣ６１，Ｃ６２の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ６５から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ６６は、制御線ＡＺＳＬの信号に基づいてオンオフしてもよい。また、トランジスタＭＮ６６は、制御線ＡＺＳＬの信号に応じた抵抗値を有する抵抗素子として機能してもよい。この場合、トランジスタＭＮ６５およびトランジスタＭＮ６６はいわゆるソースフォロワ回路を構成する。
　トランジスタＭＮ６５は、上述したＤＲトランジスタに相当し、トランジスタＭＮ６６は本技術を適用前のＡＺトランジスタに相当する。また、トランジスタＭＮ６３，ＭＰ６４はＷＳトランジスタに相当し、トランジスタＭＮ６７はＤＳトランジスタに相当する。キャパシタＣ６１、Ｃ６２は保持容量Ｃｓに相当する。
　図２２は、本技術を適用した画素ＰＩＸの第５構成例を表すものである。図２２に示す画素ＰＩＸは、図２１に示す画素ＰＩＸの電源線ＶＳＳ１を削除し、トランジスタＭＮ６６をトランジスタＭＮ１００（本構成例における第２のトランジスタ）に替えて接続方法を変更し、さらにキャパシタＣ１００を追加したものである。トランジスタＭＮ１００はＮ型のＭＯＳＦＥＴである。
　この画素ＰＩＸは、信号線電位のノードである第１のノードＮ１および発光素子ＥＬのアノード電位のノードである第２のノードＮ２間に直列に接続されたトランジスタＭＮ１００およびキャパシタＣ１００を有している。第１のノードＮ１はトランジスタＭＮ６５のゲートと接続されており、第２のノードＮ２は発光素子ＥＬのアノードと接続されている。また、トランジスタＭＮ１００は第１のノードＮ１側に設けられ、キャパシタＣ１００は第２のノードＮ２側に設けられている。具体的には、トランジスタＭＮ１００のゲートは制御線ＡＺＳＬに接続され、ドレインは第１のノードＮ１、つまり、トランジスタＭＮ６３のソース、トランジスタＭＰ６４のドレイン、キャパシタＣ６１，Ｃ６２の一端、およびトランジスタＭＮ６５のゲートと接続され、ソースはキャパシタＣ１００に接続される。キャパシタＣ１００の一端はトランジスタＭＮ１００のソースに接続され、他端は第２のノードＮ２、つまり、トランジスタＭＮ６７のソースおよび発光素子ＥＬのアノードに接続される。
　図２３は、図２２に示す画素ＰＩＸの変形例を示している。図２３Ａ、図２３Ｂは、それぞれ第１変形例、第２変形例を示している。図２３Ａに示すように、第１のノードＮ１は信号線ＳＧＬと接続されてもよい。つまり、トランジスタＭＮ１００のドレインは信号線ＳＧＬと接続されてもよい。図２３Ｂに示すように、第２のノードＮ２は、トランジスタＭＮ６５のソースと接続されていてもよい。つまり、キャパシタＣ１００の他端はトランジスタＭＮ６５のソースおよびトランジスタＭＮ６７のドレインと接続されていてもよい。
　なお、図２２および図２３Ａ、図２３Ｂに示した各画素ＰＩＸは、トランジスタＭＮ１００とキャパシタＣ１００とを入れ替えた構成であってもよい。また、第１のノードＮ１の接続先はトランジスタＭＮ６５のゲートおよび信号線ＳＧＬの何れであってもよく、第２のノードＮ２の接続先も発光素子ＥＬのアノードおよびトランジスタＭＮ６５のソースの何れであってもよい。以上の変形例を含む第５構成例の画素ＰＩＸにおいても、上述した他の構成例の画素ＰＩＸと同様の効果を奏することができる。
［２－５．画素回路のその他の構成例］
　図２４は、本技術を適用可能な画素ＰＩＸ（適用前の画素回路）の一構成例を表すものである。画素ＰＩＸは、キャパシタＣ０１と、トランジスタＭＮ０２～ＭＮ０３と、発光素子ＥＬとを有している。トランジスタＭＮ０２～ＭＮ０３は、Ｎ型のＭＯＳＦＥＴである。トランジスタＭＮ０２のゲートは制御線ＷＳＬに接続され、ドレインは信号線ＳＧＬに接続され、ソースはトランジスタＭＮ０３のゲートおよびキャパシタＣ０１に接続される。キャパシタＣ０１の一端はトランジスタＭＮ０２のソースおよびトランジスタＭＮ０３のゲートに接続され、他端はトランジスタＭＮ０３のソースおよび発光素子ＥＬのアノードに接続される。トランジスタＭＮ０３のゲートはトランジスタＭＮ０２のソースおよびキャパシタＣ０１の一端に接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはキャパシタＣ０１の他端および発光素子ＥＬのアノードに接続される。発光素子ＥＬのアノードはトランジスタＭＮ０３のソースおよびキャパシタＣ０１の他端に接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ０２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ０１の両端間の電圧が設定される。トランジスタＭＮ０３は、キャパシタＣ０１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ０３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。
　トランジスタＭＮ０３は、上述したＤＲトランジスタに相当し、トランジスタＭＮ０２はＷＳトランジスタに相当する。キャパシタＣ０１は保持容量Ｃｓに相当する。このように、ＤＳトランジスタ、ＡＺトランジスタを有していない画素ＰＩＸについても、上述した構成例と同様にＡＺトランジスタおよびキャパシタＣ１００を設けることで、本技術を適用することができる。
　図２５は、本技術を適用可能な画素ＰＩＸ（適用前の画素回路）の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ２１と、トランジスタＭＮ２２～ＭＮ２５と、発光素子ＥＬとを有している。トランジスタＭＮ２２～ＭＮ２５はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ２２のゲートは制御線ＷＳＬに接続され、ドレインは信号線ＳＧＬに接続され、ソースはトランジスタＭＮ２４のゲートおよびキャパシタＣ２１に接続される。キャパシタＣ２１の一端はトランジスタＭＮ２２のソースおよびトランジスタＭＮ２４のゲートに接続され、他端はトランジスタＭＮ２４のソース、トランジスタＭＮ２５のドレイン、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ２３のゲートは制御線ＤＳＬに接続され、ドレインは電源線ＶＣＣＰに接続され、ソースはトランジスタＭＮ２４のドレインに接続される。トランジスタＭＮ２４のゲートはトランジスタＭＮ２２のソースおよびキャパシタＣ２１の一端に接続され、ドレインはトランジスタＭＮ２３のソースに接続され、ソースはキャパシタＣ２１の他端、トランジスタＭＮ２５のドレイン、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ２５のゲートは制御線ＡＺＳＬに接続され、ドレインはトランジスタＭＮ２４のソース、キャパシタＣ２１の他端、および発光素子ＥＬのアノードに接続され、ソースは電源線ＶＳＳに接続される。発光素子ＥＬのアノードはキャパシタＣ２１の他端、トランジスタＭＮ２４のソースおよびトランジスタＭＮ２５のドレインに接続され、カソードは電源線Ｖｃａｔｈに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ２２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ２１の両端間の電圧が設定される。トランジスタＭＮ２３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ２４は、トランジスタＭＮ２３がオン状態である期間において、キャパシタＣ２１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ２４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ２５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　トランジスタＭＮ２４は、上述したＤＲトランジスタに相当し、トランジスタＭＮ２５は本技術を適用前のＡＺトランジスタに相当する。また、トランジスタＭＮ２２はＷＳトランジスタに相当し、トランジスタＭＮ２３はＤＳトランジスタに相当する。キャパシタＣ２１は保持容量Ｃｓに相当する。
　図２５に示す画素ＰＩＸについても、上述した構成例と同様にＡＺトランジスタおよびキャパシタＣ１００を設けることで、本技術を適用することができる。
＜３．適用例＞
（電子機器）
　本技術を適用した上記の一実施形態に係る表示装置１は、各種の電子機器に備えられてもよい。電子機器の適用例としては、例えば、以下のものがあげられる。
（適用例１）
　図２６は、ヘッドマウントディスプレイ１１０の外観の一例を示す。ヘッドマウントディスプレイ１１０は、例えば、眼鏡形の表示部１１１の両側に、使用者の頭部に装着するための耳掛け部１１２を有している。表示部１１１は、上記の表示装置１を備える。
（適用例２）
　図２７は、シースルーヘッドマウントディスプレイ１２０の外観の一例を示す。シースルーヘッドマウントディスプレイ１２０は、本体部１２１と、アーム１２２と、鏡筒１２３とを備える。
　本体部１２１は、アーム１２２及び眼鏡１２８と接続される。具体的には、本体部１２１の長辺方向の端部はアーム１２２と結合され、本体部１２１の側面の一側は接続部材を介して眼鏡１２８と連結される。なお、本体部１２１は、直接的に人体の頭部に装着されてもよい。
　本体部１２１は、シースルーヘッドマウントディスプレイ１２０の動作を制御するための制御基板や、表示部を内蔵する。アーム１２２は、本体部１２１と鏡筒１２３とを接続させ、鏡筒１２３を支える。具体的には、アーム１２２は、本体部１２１の端部及び鏡筒１２３の端部とそれぞれ結合され、鏡筒１２３を固定する。また、アーム１２２は、本体部１２１から鏡筒１２３に提供される画像に係るデータを通信するための信号線を内蔵する。
　鏡筒１２３は、本体部１２１からアーム１２２を経由して提供される画像光を、接眼レンズ１２９を通じて、シースルーヘッドマウントディスプレイ１２０を装着するユーザの目に向かって投射する。このシースルーヘッドマウントディスプレイ１２０において、本体部１２１の表示部は、上記の表示装置１を備える。
　なお、このシースルーヘッドマウントディスプレイ１２０は、いわゆる導光板方式のヘッドマウントディスプレイであるが、これに限定されるものではなく、例えば、いわゆるバードバス方式のヘッドマウントディスプレイであってもよい。このバードバス方式のヘッドマウントディスプレイは、例えば、ビームスプリッタと、部分的に透明なミラーとを備えている。ビームスプリッタは、画像情報でエンコードされた光をミラーに向けて出力し、ミラーは、光をユーザの目に向かって反射させる。ビームスプリッタおよび部分的に透明なミラーの両方は、部分的に透明である。これにより、周囲環境からの光がユーザの目に到達する。
（適用例３）
　図２８Ａ、図２８Ｂは、デジタルスチルカメラ１３０の外観の一例を示す。このデジタルスチルカメラ１３０は、レンズ交換式一眼レフレックスタイプのものであり、カメラ本体部（カメラボディ）１３１の正面略中央に交換式の撮影レンズユニット（交換レンズ）１３２を有し、正面左側に撮影者が把持するためのグリップ部１３３を有している。
　カメラ本体部１３１の背面中央から左側にずれた位置には、モニタ１３４が設けられている。モニタ１３４の上部には、電子ビューファインダ（接眼窓）１３５が設けられている。撮影者は、電子ビューファインダ１３５を覗くことによって、撮影レンズユニット１３２から導かれた被写体の光像を視認して構図決定を行うことが可能である。電子ビューファインダ１３５は、上記の表示装置１を備える。
（適用例４）
　図２９は、テレビジョン装置１４０の外観の一例を示す。このテレビジョン装置１４０は、例えば、フロントパネル１４２及びフィルターガラス１４３を含む映像表示画面部１４１を有しており、この映像表示画面部１４１は、上記の表示装置１を備える。
（適用例５）
　図３０は、スマートフォン１５０の外観の一例を示す。スマートフォン１５０は、各種情報を表示する表示部１５１、及びユーザによる操作入力を受け付けるボタン等から構成される操作部１５２等を備える。表示部１５１は、上記の表示装置１を備える。
（適用例６）
　上記の表示装置１は、乗物に備えられる各種のディスプレイに備えられてもよい。
　図３１Ａ及び図３１Ｂは、各種のディスプレイが備えられた乗物２００の内部の構成の一例を示す図である。具体的には、図３１Ａは、乗物２００の後方から前方にかけての乗物２００の内部の様子の一例を示す図、図３１Ｂは、乗物２００の斜め後方から斜め前方にかけての乗物２００の内部の様子の一例を示す図である。
　乗物２００は、センターディスプレイ２０１と、コンソールディスプレイ２０２と、ヘッドアップディスプレイ２０３と、デジタルリアミラー２０４と、ステアリングホイールディスプレイ２０５と、リアエンタテイメントディスプレイ２０６とを備える。これらのディスプレイの少なくとも１つが、上記の表示装置１を備える。例えば、これらのディスプレイのすべてが、上記の表示装置１を備えてもよい。
　センターディスプレイ２０１は、運転席２０８及び助手席２０９に対向するダッシュボードの部分に配置されている。図３１Ａ及び図３１Ｂでは、運転席２０８側から助手席２０９側まで延びる横長形状のセンターディスプレイ２０１の例を示すが、センターディスプレイ２０１の画面サイズや配置場所は任意である。センターディスプレイ２０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ２０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物２００の前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ２０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ２０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物２００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサなどのセンサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。
　コンソールディスプレイ２０２は、例えば、ライフログ情報の表示に用いることができる。コンソールディスプレイ２０２は、運転席２０８と助手席２０９の間のセンターコンソール２１０のシフトレバー２１１の近くに配置されている。コンソールディスプレイ２０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ２０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ２０３は、運転席２０８の前方のフロントガラス２１２の奥に仮想的に表示される。ヘッドアップディスプレイ２０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ２０３は、運転席２０８の正面に仮想的に配置されることが多いため、乗物２００の速度や燃料（バッテリ）残量などの乗物２００の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー２０４は、乗物２００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー２０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ２０５は、乗物２００のハンドル２１３の中心付近に配置されている。ステアリングホイールディスプレイ２０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ２０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示したりするのに適している。
　リアエンタテイメントディスプレイ２０６は、運転席２０８や助手席２０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ２０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ２０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示したりしてもよい。
　表示装置１の裏面側に重ねてセンサを配置し、周囲に存在する物体までの距離を計測することができる構成としてもよい。光学的な距離計測の手法には、大きく分けて、受動型と能動型がある。受動型は、センサから物体に光を投光せずに、物体からの光を受光して距離計測を行うものである。受動型には、レンズ焦点法、ステレオ法、及び単眼視法などがある。能動型は、物体に光を投光して、物体からの反射光をセンサで受光して距離計測を行うものである。能動型には、光レーダ方式、アクティブステレオ方式、照度差ステレオ法、モアレトポグラフィ法、干渉法などがある。上記の表示装置１は、これらのどの方式の距離計測にも適用可能である。上記の表示装置１の裏面側に重ねて配置されるセンサを用いることで、上述した受動型又は能動型の距離計測を行うことができる。
＜４．変形例＞
　以上、本技術の実施形態について具体的に説明したが、本技術の内容は上述した実施形態に限定されるものではなく、本技術の技術的思想に基づく各種の変形が可能である。例えば、上述した実施形態の構成、方法、工程、形状、材料および数値等は、本技術の主旨を逸脱しない限り、互いに組み合わせることや入れ替えることが可能である。また、１つのものを２つ以上に分けることも可能であり、一部を省略することも可能である。
　例えば、画素ＰＩＸは、上述した構成例（変形例を含む）のものに限らず、Ｐチャネル型のトランジスタをＮチャネル型に替えるなど、適宜、変更が可能である。トランジスタ、キャパシタ、発光素子の種類、数、接続は、適宜、変更が可能である。各種画素信号、制御信号は、それに合わせて生成し、画素ＰＩＸに供給すればよい。
　なお、本技術は、以下のような構成も採ることができる。
（１）
　発光素子と、
　信号線を介して入力される画素信号に基づく電圧に応じて前記発光素子に流れる電流を制御する第１のトランジスタと、
　前記信号線電位のノードおよび前記発光素子のアノード電位のノード間に直列に接続された第２のトランジスタおよび第１のキャパシタと
　を有する画素回路を備える
　表示装置。
（２）
　前記第２のトランジスタは、前記発光素子の消光時、かつ、前記第１のキャパシタのカップリングにより前記アノード電位が引き下げられるタイミングでオンする
　（１）に記載の表示装置。
（３）
　前記第１のトランジスタを制御する信号と前記第２のトランジスタを制御する信号とを出力する垂直スキャナを有し、
　前記第２のトランジスタは、前記第１のトランジスタを制御する信号と同じ振幅の信号で駆動する
　（１）または（２）に記載の表示装置。
（４）
　前記第２のトランジスタは、前記信号線電位のノード側に設けられ、
　前記第１のキャパシタは、前記アノード電位のノード側に設けられている
　（１）から（３）のうちの何れかに記載の表示装置。
（５）
　前記第２のトランジスタは、前記アノード電位のノード側に設けられ、
　前記第１のキャパシタは、前記信号線電位のノード側に設けられている
　（１）から（３）のうちの何れかに記載の表示装置。
（６）
　前記信号線電位のノードは、前記第１のトランジスタのゲートと接続されている
　（１）から（５）のうちの何れかに記載の表示装置。
（７）
　前記信号線電位のノードは、前記信号線と接続されている
　（１）から（５）のうちの何れかに記載の表示装置。
（８）
　前記アノード電位のノードは、前記発光素子のアノードと接続されている
　（１）から（７）のうちの何れかに記載の表示装置。
（９）
　前記アノード電位のノードは、前記第１のトランジスタのソースおよびドレインの一方と接続されている
　（１）から（７）のうちの何れかに記載の表示装置。
（１０）
　前記第２のトランジスタは、既存の画素回路に含まれるものである
　（１）から（９）のうちの何れかに記載の表示装置。
（１１）
　前記画素回路は、前記画素信号の電圧を保持する第２のキャパシタと、前記画素信号に基づいて前記第２のキャパシタの両端間の電圧を設定する第３のトランジスタとを有し、
　前記第１のトランジスタは、前記第２のキャパシタの両端間の電圧に応じた電流を前記発光素子に流す
　（１）から（１０）のうちの何れかに記載の表示装置。
（１２）
　前記画素回路は、第４のトランジスタを有し、
　前記第１のトランジスタは、前記第４のトランジスタがオン状態である期間にオンする
　（１）から（１１）のうちの何れかに記載の表示装置。
（１３）
　（１）から（１２）のうちの何れかに記載の表示装置を有する電子機器。
　１・・・表示装置、２・・・画素部、３・・・水平セレクタ、４・・・垂直スキャナ、５・・・書込みスキャナ、６・・・駆動スキャナ、７・・・オートゼロスキャナ、ＰＩＸ・・・画素（画素回路）、ＳＧＬ・・・信号線、ＷＳＬ，ＤＳＬ，ＡＺＳＬ・・・制御線、ＭＰ１２～ＭＰ１４，ＭＰ１００・・・トランジスタ、Ｃ１１，Ｃ１２，Ｃ１００・・・キャパシタ、ＥＬ・・・発光素子

Claims (13)

  1. 　発光素子と、
    　信号線を介して入力される画素信号に基づく電圧に応じて前記発光素子に流れる電流を制御する第１のトランジスタと、
    　前記信号線電位のノードおよび前記発光素子のアノード電位のノード間に直列に接続された第２のトランジスタおよび第１のキャパシタと
    　を有する画素回路を備える
    　表示装置。
  2. 　前記第２のトランジスタは、前記発光素子の消光時、かつ、前記第１のキャパシタのカップリングにより前記アノード電位が引き下げられるタイミングでオンする
    　請求項１に記載の表示装置。
  3. 　前記第１のトランジスタおよび前記第２のトランジスタを制御する信号をそれぞれ出力する垂直スキャナを備え、
    　前記第２のトランジスタは、前記第１のトランジスタを制御する信号と同じ振幅の信号で駆動する
    　請求項１に記載の表示装置。
  4. 　前記第２のトランジスタは、前記信号線電位のノード側に設けられ、
    　前記第１のキャパシタは、前記アノード電位のノード側に設けられている
    　請求項１に記載の表示装置。
  5. 　前記第２のトランジスタは、前記アノード電位のノード側に設けられ、
    　前記第１のキャパシタは、前記信号線電位のノード側に設けられている
    　請求項１に記載の表示装置。
  6. 　前記信号線電位のノードは、前記第１のトランジスタのゲートと接続されている
    　請求項１に記載の表示装置。
  7. 　前記信号線電位のノードは、前記信号線と接続されている
    　請求項１に記載の表示装置。
  8. 　前記アノード電位のノードは、前記発光素子のアノードと接続されている
    　請求項１に記載の表示装置。
  9. 　前記アノード電位のノードは、前記第１のトランジスタのソースおよびドレインの一方と接続されている
    　請求項１に記載の表示装置。
  10. 　前記第２のトランジスタは、既存の画素回路に含まれるものである
    　請求項１に記載の表示装置。
  11. 　前記画素回路は、前記画素信号の電圧を保持する第２のキャパシタと、前記画素信号に基づいて前記第２のキャパシタの両端間の電圧を設定する第３のトランジスタとを有し、
    　前記第１のトランジスタは、前記第２のキャパシタの両端間の電圧に応じた電流を前記発光素子に流す
    　請求項１に記載の表示装置。
  12. 　前記画素回路は、第４のトランジスタを有し、
    　前記第１のトランジスタは、前記第４のトランジスタがオン状態である期間にオンする
    　請求項１に記載の表示装置。
  13. 　請求項１に記載の表示装置を有する電子機器。
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