JP2022180620A - 表示ドライバ、表示装置及び方法 - Google Patents

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Abstract

【課題】ムラ除去補正情報の格納に必要なメモリの量を低減するための改良された技術のニーズが存在する。【解決手段】ムラ除去キャリブレーション情報に基づいてエンコードし、送信し、ディスプレイを更新するためのシステム及び方法が、表示色情報に基づいてムラ除去補正係数を生成することと、ムラ除去補正係数のコヒーレント成分を分離して残余情報を生成することと、第１エンコード技術を用いて前記残余情報をエンコードすることとを含む。更に、画像データが、データストリームに分割され、圧縮され、ホスト装置から表示装置の表示ドライバに送信されることがある。該表示ドライバは、展開し、展開データに基づいて画素の副画素を駆動する。表示ドライバは、展開データから決定された各副画素の補正された階調値を用いてディスプレイの副画素を更新する。【選択図】図２

Description

本開示の実施形態は、概略的には表示装置に関している。
表示装置の製造における生産バラツキは、しばしば、表示装置の表示パネルに画像を表示する際に画質の低下を生じさせる。ムラ除去補正は、このような画質の問題を最小にし、又は、訂正するために用いられることがある。ムラ除去補正情報は、製造バラツキに起因する画素間のベキ法則に従うバラツキを訂正し得る。ムラ除去補正情報は、表示ドライバのメモリに格納されることがある。しかしながら、表示ドライバメモリは高価であり、表示ドライバのコストを増大させる。ムラ除去補正情報は、格納に必要なメモリの量を低減するために圧縮されることがあるが、圧縮されたムラ除去補正情報を格納するために必要なメモリの量を更に低減する要望がある。
したがって、ムラ除去補正情報の格納に必要なメモリの量を低減するための改良された技術のニーズが存在する。
一以上の実施形態では、表示装置のためのムラ除去キャリブレーション情報をエンコードする方法が、表示色情報に基づいてムラ除去補正係数を生成することと、前記ムラ除去補正係数からコヒーレント成分を分離して残余情報を生成することと、第１エンコード技術を用いて前記残余情報をエンコードすることとを備えている。
一以上の実施形態では、表示装置が、画素の副画素を備える表示パネルと、ホスト装置と、表示ドライバとを備えている。ホスト装置は、前記画素の前記副画素にそれぞれに対応する元データをデータストリームに分割し、前記データストリームから圧縮データストリームを生成し、前記圧縮データストリームのそれぞれをブロックに分割し、前記ブロックの並び替えを行うように構成されている。前記表示ドライバは、表示パネルを駆動するように構成されている。前記表示ドライバは、前記ホスト装置から順次に受け取った前記並び替えされたブロックを格納するように構成されたメモリと、前記ブロックに展開処理を行って展開データを生成するように構成された展開回路部と、前記展開データに基づいて前記画素の前記副画素を駆動するように構成された駆動回路部とを備えている。
一以上の実施形態では、表示パネルを駆動するための表示ドライバが、複数の画素回路と、電圧データ生成器と、駆動回路部とを備えている。電圧データ生成回路は、複数の画素回路の第１画素回路について、入力階調値から電圧データ値を計算するように構成されている。電圧データ生成回路は、前記入力階調値と前記電圧データ値との間の基本対応関係を指定する基本制御点データを格納するように構成された基本制御点データ格納回路と、前記複数の画素回路のそれぞれについて補正情報を保持するように構成された補正データメモリと、前記第１画素回路に対応する前記補正データに基づいて前記基本制御点データを補正することにより、前記第１画素回路に対応する制御点データを生成するように構成された制御点算出回路と、前記制御点データによって指定された対応関係に基づいて前記入力階調値から前記電圧データ値を算出するように構成されたデータ補正回路とを備えている。前記駆動回路部は、前記電圧データ値に基づいて前記表示パネルを駆動するように構成されている。
本開示の上記された特徴が詳細に理解されるような態様で、上記に簡潔に要約された開示のより具体的な記載が、実施形態を参照しながら提供され得る。実施形態の一部は添付図面に図示されている。しかしながら、添付図面は本開示の典型的な実施形態のみを示すものであり、よって、技術的範囲を限定するものとして考えるべきでないことに留意されたい。なぜなら、開示は、他の同等に有効な実施形態を認め得るからである。
図１は、一以上の実施形態による画像取得装置の例を示している。
図２は、一以上の実施形態によるムラ除去補正情報を圧縮する方法を示している。
図３は、一以上の実施形態による光度カーブを示している。
図４は、一以上の実施形態によるガンマカーブを示している。
図５は、一以上の実施形態による光度決定の例を示している。
図６は、一以上の実施形態によるベースラインの例を示している。
図７は、一以上の実施形態による、二値画像に含まれる情報の例を示している。
図８は、ハフマン符号化における符号割り当ての例を示している。
図９は、一以上の実施形態による、ハフマン符号化によって生成された圧縮データの展開処理の例を示している。
図１０は、展開処理が並列で行われるアーキテクチャの例を示すブロック図である。
図１１は、展開処理が並列で行われるアーキテクチャの他の例を示すブロック図である。
図１２は、一実施形態における表示システムの構成を示すブロック図である。
図１３は、表示パネルの画素の構成を示している。
図１４は、一実施形態における表示ドライバの構成を示すブロック図である。
図１５は、一実施形態における補正データ展開回路部の構成を示すブロック図である。
図１６は、圧縮補正データを生成し、該圧縮補正データを固定長ブロックに格納して表示ドライバに送信するホスト装置の動作を示す図である。
図１７は、一実施形態における、補正データ展開回路部において実行される展開処理を示す図である。
図１８は、一以上の実施形態による表示システムの構成を示すブロック図である。
図１９は、一実施形態における画像展開回路部の構成を示すブロック図である。
図２０は、圧縮画像データを生成し、該圧縮画像データを固定長ブロックに格納して表示ドライバに送信するホスト装置の動作を示す図である。
図２１は、一以上の実施形態による、画像展開回路部において行われる展開処理を示す図である。
図２２は、一以上の実施形態による表示システムの構成を示すブロック図である。
図２３は、一実施形態における表示システムの動作を示すブロック図である。
図２４は、一実施形態における表示システムの動作を示すブロック図である。
図２５は、画像データに記述された副画素の階調値と電圧データの値との間の対応関係の一例を示すグラフである。
図２６は、入力画像データを補正して補正後画像データを生成し補正後画像データから電圧データを生成する回路構成の一例を示している。
図２７は、入力画像データの階調値が許容最大又は最小階調値に近いときに適正な補正が行われない問題を示す図である。
図２８は、一実施形態における表示装置の構成を示すブロック図である。
図２９は、画素回路の構成の一例を示すブロック図である。
図３０は、一以上の実施形態による、表示ドライバの構成を概略的に示すブロック図である。
図３１は、一以上の実施形態による、電圧データ生成回路の構成を示すブロック図である。
図３２は、基本制御点データと該基本制御点データによって指定された対応関係のカーブを概略的に示すグラフである。
図３３は、補正値α０～αｍに基づく補正の効果を示すグラフである。
図３４は、補正値β０～βｍに基づく補正の効果を示すグラフである。
図３５は、一以上の実施形態による電圧データ生成回路の動作を示すフローチャートである。
図３６は、一以上の実施形態による、ベジェ演算回路において行われる演算アルゴリズムを示す図である。
図３７は、ベジェ演算回路において行われる演算の手順を示すフローチャートである。
図３８は、ベジェ演算回路の構成の一例を示すブロック図である。
図３９は、各単位演算ユニットの構成を示す回路図である。
図４０は、ベジェ演算回路において行われる、改良した演算アルゴリズムを示す図である。
図４１は、ハードウェアで平行移動及び中点演算を行うベジェ演算回路の構成を示すブロック図である。
図４２は、初段演算ユニットと単位演算ユニットの構成を示す回路図である。
図４３は、ｎ＝３のとき（即ち、３次ベジェカーブが電圧データ値の算出に用いられる場合）の中点演算を示す図である。
図４４は、画面の各輝度レベルについて指定された、入力階調値と電圧データ値との対応関係の一例を示すグラフである。
図４５は、第２の実施形態における表示装置の構成を示すブロック図である。 図４６は、一実施形態による電圧データ生成回路の構成を示すブロック図である。
図４７は、一以上の実施形態による、制御点データの間の関係を示す図である。
図４８は、一以上の実施形態による、電圧データ生成回路の動作を示すフローチャートである。
理解を容易にするために、可能である限りにおいて、図に共通な同一要素を示すために同一の参照符号が用いられている。一実施形態に開示されている要素は、特に言及しなくとも他の実施形態に役立つように利用され得ると検討されている。
ムラ除去キャリブレーション及びエンコード
図１は、ディスプレイ製造ライン１１０のための光学検査システム１００を示している。一実施形態では、光学検査システム１００が、ディスプレイ製造ライン１１０において表示装置１３０の表示パネルを撮像するカメラ装置１２０を備えている。表示装置は、一又は複数のメモリ要素（図示されない）を備えていてもよく、光学検査システム１００は、表示装置１３０の該一又は複数のメモリ要素と通信するように構成される。一以上の実施形態では、カメラ装置１２０が、表示パネル全体を撮像して各表示パネルの各副画素の光度を得るように構成された少なくとも一の高解像度カメラを備えている。一具体例では、元の１画素あたり４×４個の等価のカメラ画素が用いられる。このような実施形態では、表示パネルのキャリブレーションは、対応する色チャネルそれぞれのための撮像を含んでいてもよい。例えば、赤、緑及び青の副画素（赤チャネル、緑チャネル及び青チャネル）を備える表示パネルについては、各色の様々なレベルの画像がカメラ装置１２０によって取得されてもよい。他の実施形態では、表示パネルが異なる副画素配置を有していてもよく、よって、各副画素のタイプの画像が異なるレベルで取得されてもよい。例えば、表示パネルは４又はそれ以上の副画素を有する画素を備えていてもよい。一の具体的な実施形態では、各画素は、赤副画素と、緑副画素と、青副画素と、白副画素、黄副画素及び他の青副画素のうちの少なくとも１つを備え得る。
更に、幾つかの実施形態では、複数のカメラを有するカメラ装置１２０が表示パネルの様々な画像を取得するために用いられてもよく、該画像が組み合わされて表示パネルの１枚の画像を生成してもよい。一実施形態では、これらの画像のそれぞれが、それらを組み合わせずに表示パネルのキャリブレーションに個別に用いられてもよい。カメラ装置１２０は、一以上のＣＣＤカメラ、色彩計などを備えていてもよい。一以上の実施形態では、カメラ装置１２０による画像の取得時間が、画面のリフレッシュ時間に基づいて設定される。例えば、結果として抽出された画像にローリングリフレッシュに起因する暗い領域が存在しないようにするために、該取得時間が、画面のリフレッシュ時間の整数部の少なくとも近くに設定されている。
表示データは、異なる副画素タイプに対応する一以上のストリームに分割されてもよい。例えば、第１データストリームは赤データチャネルに対応し、第２データストリームは緑データストリームに対応し、第３データストリームは青データストリームに対応する。他の実施形態では、表示パネルが、３より多い副画素タイプを備えており、よって、３より多いデータストリームを備えていてもよい。例えば、追加の緑データチャネル、黄データチャネル及び又は白データチャネルが存在してもよい。更に、様々な実施形態において、各データのストリームは、一以上の圧縮技術に基づいてエンコードされてもよい。
一実施形態では、第１副画素データは、第１技術でエンコードされ、第２副画素データは第２技術でエンコードされてもよい。ただし、第１技術と第２技術とは異なっている。更に、第１副画素データ及び第２副画素データが第１エンコード技術でエンコードされ、第３副画素データが第１エンコード技術とは異なる第２エンコード技術でエンコードされてもよい。一実施形態では、青副画素データが緑副画素データよりも高い圧縮率で圧縮されてもよい。更に、赤副画素データが、緑副画素データよりも高い圧縮率で圧縮されてもよい。一実施形態では、緑副画素データが、白又は黄副画素データよりも高い圧縮率で圧縮されてもよい。更に、各副画素の色に適用される圧縮が可変であってもよい。
図２は、ムラ除去キャリブレーション情報をエンコードするための方法２００を示すフローチャートを示している。ムラ除去キャリブレーション情報は、表示パネルの各副画素について様々な輝度レベルに基づいて生成される。一実施形態では、ムラ除去キャリブレーション情報は、一以上のエンコード方法を用いてエンコードされ、表示装置の表示ドライバのメモリに格納される。
方法２００のステップ２１０では、ムラ除去補正係数が生成される。一実施形態では、ムラ除去補正係数を生成することは、副画素データを取得することと、表示パネルの各副画素タイプについて画素輝度応答を構築することを含んでいる。画素輝度応答は、測定ベースの画素応答であってもよい。更に、一実施形態では、画素輝度応答は各副画素タイプについてパラメータマップを含んでいてもよい。一実施形態では、各副画素タイプについて複数の輝度レベルがカメラ装置１２０のような画像取得装置によって取得される。各副画素タイプは、各輝度レベルを表示するように一又は複数の輝度コードに従って駆動されてもよい。一実施形態では、輝度レベルは８レベルを含んでいる。他の実施形態では、８より多いレベルが用いられてもよく、８より少ないレベルが用いられてもよい。
上述のように、副画素タイプは一以上の色の副画素を含んでいてもよい。例えば、副画素タイプは、少なくとも赤、緑及び青の副画素を含んでいてもよい。他の実施形態では、副画素タイプは、追加的に白副画素、第２の緑副画素及び／又は黄副画素を含んでいてもよい。取得される画像の数は、表示パネルの副画素タイプの数及び輝度レベルの数に基づいて変更してもよい。一実施形態では、表示パネルは３つの異なる副画素タイプを備えており、各副画素は、８レベルで駆動され、トータルとしては２４画像である。
一以上の実施形態では、画素輝度応答は３点法を用いて生成されてもよい。更に、画素輝度応答は副画素タイプのそれぞれについて生成された光度マップに基づいて補正画像を生成するために用いられてもよい。画素輝度応答は、キャリブレーション中の表示パネルの表示ドライバの能力に対応する構成となっていてもよい。例えば、各副画素が１、２、３又はそれ以上のパラメータを用いて表現されてもよく、パラメータの数は、対応する表示ドライバの能力に基づいて選択されてもよい。一以上の実施形態では、モデルパラメータが、画素輝度応答が構築された後に抽出されてもよい。例えば、３点法がモデルパラメータの抽出に用いられてもよい。様々な実施形態において、モデルパラメータが抽出された後、各副画素についてモデルパラメータマップが生成されてもよい。
一実施形態では、画素輝度応答を生成することが、一以上の画素輝度応答画像を生成することを含む。画素輝度応答画像は、表示パネルに表示されたときに完全に均一に見えるように構成されたビットマップ画像であってもよい。例えば、画素輝度応答画像は、各画素が、選択されたコードについて目標カーブの略同一の光度を表示するように構成されるように選択されてもよい。図３のグラフ３１０は、特定のタイプの副画素について、入力コードinCodes又はCin（カーブ３１２上のIn1, In2, and In3）と、補正後コードoutCodes 又はCout（カーブ３１４上のOut1, Out2, and Out3）とを図示している。カーブ３１２は、目標光度を表しており、カーブ３１４は、ムラ除去キャリブレーションを行った後の出力光度を表している。一実施形態では、各画素が異なるベキであるので、出力されるコードが要求されたコードに適合するようにコードが変更される。例えば、もし第１副画素が第１輝度を出力するように要求されたとき、該第１副画素に対応する補正後のコードは、該第１画素によって該第１輝度が出力されるようにする。実際の輝度は期待される輝度とは異なっているので、補正されたコードは、各副画素について測定された輝度レベルに基づいて要求される輝度の値を増大及び／又は減少させ、これにより、副画素が駆動されたときに、該副画素が、期待された輝度レベルを、又は、期待された輝度レベルの閾値で輝度レベルを出力するようにする。
画素輝度応答は、この“ｉｎ”から“ｏｕｔ”へのコード変換によって表される。様々な実施形態において、カメラ装置１２０のような画像取得装置によって、少数の画像しか取得されず（例えば、グラフ３１０のカーブ３１４上の測定点Ｘ、Ｙ、Ｚ）、正確な“ｉｎ”及び“ｏｕｔ”コード値が測定されないことがある。従って、画素輝度応答画像を抽出するために両者のカーブの内挿及び／又は外挿が用いられてもよい。
グラフ３１０は、Log-Log空間に移行する前の画素光度、即ち、元のコードと光度空間を図示しており、グラフ３２０は、カーブをLog-Log空間に変換した後の画素光度を示している。図に示すように、グラフ３１０の目標光度（カーブ３１２）及び画素光度（カーブ３１４）は、グラフ３２０においては線形であり（カーブ３２２及びカーブ３２４）、直線が、カーブ上の点の間を内挿するために、又は、最初の点の前又は最後の点の後を外挿するために用いられてもよい。一以上の実施形態では、カーブ上の任意の２点、例えば、カーブ３１２及びカーブ３１４上のIn2及びOut2に対して内挿が行われる。一以上の実施形態では、カーブ上の最初の点又は最低点、例えば、カーブ３１４上の測定点Ｘ又はカーブ３１２上の目標点Ｘ’について外挿が行われてもよい。外挿は、カーブ上の最後の点又は最高点、例えば、カーブ３１４上の測定点Ｚ又はカーブ３１２上の目標点Ｚ’について行われてもよい。一以上の実施形態では、内挿及び外挿のための他の手法が、Log-Log空間に変換する前又はLog-Log空間における画素カーブ及び目標カーブの両方を用いてCinからCoutを計算するために用いることが可能である。
副画素モデルパラメータのそれぞれは、表示パネルの各画素について完全なムラ除去補正を表している画素輝度応答表現から抽出されてもよい。しかしながら、表示パネルの表示ドライバにあるメモリ空間は、しばしば、変更しない形での完全な画素輝度応答表現を格納するためには小さすぎることがある。表示ドライバにおける限定されたメモリ空間に対応するために、画素輝度応答表現が近似され、画素輝度応答表現を格納するために必要なメモリ空間の量を低減してもよい。
一実施形態では、画素輝度応答表現は、”code in”又は”inCodes”(Cin)から”code out”又は”outCodes”(Cout)へのカーブを表す多項式を用いて近似されてもよい。このような実施形態では、利用可能な多項式の係数の数が増大するので、モデルによる予想が、計算されたカーブをより正確に追随し、モデルによる予想の正確性が増大する。
例えば、単一の係数 (Offset) については、Coutは、Cout (Cin) = Cin + Offsetに基づいて決定されてもよい。２つの係数 (Scale及びOffset) については、Coutは、Cout(Cin) = Cin + Offsetに基づいて決定されてもよい。２つの係数 (Quadratic and Scale) については、Coutは、Cout(Cin) = Quadratic * Cin 2 + Scale * Cinに基づいて決定されてもよい。更に、３つの係数（完全二次）については、Coutは、Cout(Cin) = Quadratic * Cin 2 + Scale * Cin + Offsetに基づいて決定されてもよい。他の実施形態では、３より多い係数が用いられてもよい。様々な実施形態において、係数の数は、表示ドライバにおけるメモリのサイズに基づいていてもよい。大きいメモリを有する表示ドライバについては、更に多い係数が用いられてもよい。幾つかの実施形態では、最小二乗法又は重み付け法がパラメータを決定するために用いられてもよい。
様々な実施形態において、均一な表示画面を実現するために目標画素光度が計算され、目標画素光度が更に表示パネルの全ての画素応答を変更するためのテンプレートとして用いられてもよい。一実施形態では、目標画素光度が、輝度画像から計算されてもよい。他の実施形態では、目標画素光度が理論上のカーブに設定されてもよい。各色の中心領域の平均に基づいて相対強度（α）が抽出されてもよい。例えば、式（１）が目標画素光度を決定するために用いられてもよい。
Figure 2022180620000002
式（１）において、２．２は、選択したガンマカーブを表している。異なるガンマカーブが選択される他の実施形態では、２．２を変更してもよい。
しかしながら、様々な実施形態において、ガンマ及びホワイトポイントの調整を行った後においても、個別の画素光度関数が、正確な指数カーブに従わないことがある。例えば、表示パネルのホワイトポイントが正確なガンマカーブに設定される一方で、個々の色は少し異なったカーブに従うことがある。図４に示すように、グラフ４１０は、理論上完璧な画素関数を示している。しかしながら、コードが変化すると、個々の色は少し異なるカーブに従うことがある。異なる色の副画素に対応する異なるカーブが、図４のグラフ４２０に示されている。このような実施形態では、個々の色のカーブがカメラ装置１２０のような画像取得装置によって取得された画像から抽出され得るので、ムラ除去補償法により、カーブのそれぞれにおける均一性について補正する。
一実施形態では、目標カーブを抽出するために、全ての画素について単一のカーブが決定されてもよい。図５に示すように、当該カーブは、表示パネルの少なくとも一部分（例えば、パネルガンマが装置により製造目的に合うように調整される位置）の中央値又は平均値に基づいて決定されてもよい。例えば、図５に示すように、ムラ除去キャリブレーションの前にガンマが設定される中央領域５１０が用いられてもよい。図５には中央領域が図示されているが、他の実施形態では、表示パネルの他の部分が、ディスプレイの各行（水平ライン）に目標値を与えるために用いられてもよい。一以上の実施形態では、表示パネルの全領域が用いられてもよい。更に他の実施形態では、複数の目標カーブが、表示パネルの様々な異なる部分から決定されてもよい。一実施形態では、異なる目標輝度が副画素の位置（例えば水平ライン）に依存してもよい。一以上の実施形態では、ある水平ラインの各画素が、水平方向の局所的な目標を表す画素を中心とする水平方向の帯状領域に対応する局所カーブに従う。
図２に戻り、方法２００のステップ２２０において、モデル係数マップのコヒーレントな空間成分が、ムラ除去係数マップの高空間周波数部分から分離される。高空間周波数部分は、ムラ除去係数マップの局所的な特徴（例えば、単一の副画素）であり得る。一実施形態では、コヒーレント成分の分離は、モデル係数マップの一以上のベースラインを分離することを含んでいる。他の実施形態では、コヒーレント成分の分離は、モデル係数マップの第１及び第２プロファイル（例えば、画素の行及び／又は列）を分離することを含んでいる。ある実施形態では、コヒーレント成分の分離は、１以上のベースラインを分離することと、モデル係数マップのプロファイルを分離することとを含んでいる。コヒーレント成分を分離することで、残余の高周波情報が生成される。残余情報は、ベースラインモデルの予測誤差ということがある。
一以上の実施形態では、ベースラインは、空間的に平均化されたベースラインである。更に、モデル係数マップのベースラインを分離することは、局所平均係数を除去することを含んでいる。一実施形態では、ベースラインを分離することは、係数空間マップにおける２つの成分を分離することを含む。例えば、画面全体に渡る低周波（大きな特徴）変化（ベースラインと呼ばれる）と、分離して圧縮され格納可能な各個別の画素レベルに対応するランダムに近い“砂／白色”ノイズである。
一実施形態では、ベースラインは圧縮されずに格納されてよい。他の実施形態では、ベースラインは、コヒーレント成分から分離された後でエンコードされてもよい。一以上の実施形態では、ベースラインは、ピッチ格子及び内挿を用いてエンコードされてもよい。一実施形態では、ピッチ格子の大きさは、４×４画素から３２×３２画素であってもよい。ピッチ格子が大きくなるほどベースラインが大きく圧縮される。
上述のように、コヒーレント成分をモデルパラメータから分離することで残余情報を生成する。図６は、ベースライン６０２の一例と、ベースラインが除去された後の残余の度数６０４とを示している。ベースライン６０２は、モデルパラメータから“滑らかさ”を除去し、予測誤差を生成する。この予測誤差は、残余情報と呼ばれることがある。一以上の実施形態では、ベースライン変動は小さい。例えば、ベースライン変動は、約５カウントであってもよい。更に、画素の９９．０％について、残余情報は－４から＋４の範囲にある。
一実施形態では、ベースラインを分離するために、格子の個々によって占められる領域に渡る平均又は中央値が用いられてもよい。一実施形態では、任意の異常値によって誘起された任意の偽情報を除去するために空間フィルタが適用されてもよい。更に、ムラ除去補正画像のサイズを制限するために様々な内挿法が用いられてもよい。例えば、内挿法としては、最近接値、バイリニア内挿、バイキュービック内挿、スプライン内挿が挙げられる。
一以上の実施形態では、表示パネルのソース線及び／又はゲート線における変動が検知され（例えば、ラインについて平均化することで）、行または列プロファイル（例えば、ライン又はソースムラ）として格納されてもよい。ゲート線及びソースは、典型的には、垂直及び水平方向に沿って設けられるので、これらのプロファイルは、垂直及び水平プロファイルと呼ばれることがある。しかしながら、繰り返しノイズの方向によっては、異なる方向に沿ったプロファイルが決定されてもよい。一実施形態では、検出される特徴は、表示パネルのソース線及びゲート線における変化によって生成された垂直及び水平方向の線である。しかしながら、画素値要求に応じて大きさが変化する繰り返しノイズを特定し、残余の変動をエンコードする前にそれらの空間成分を除去することができる。
特定され、抽出されたノイズから決定されたプロファイルは、格納され、画素の元の値に依存して全ての画素に適用される。一実施形態では、該プロファイルは、圧縮されずに格納されてもよい。他の実施形態では、該プロファイルは格納される前にエンコードされてもよい。
一実施形態では、ベースラインとプロファイルの両方が、モデルパラメータから分離されてもよい。このような実施形態では、ベースラインが分離された後にプロファイルが分離されてもよい。例えば、ベースラインがモデル特性から除去された後に、コヒーレントな高周波の特徴が残存し得るが、これは効率的にエンコードすることが難しい場合がある。プロファイルは、これらの特徴をモデルパラメータから分離するために用いられる。他の実施形態では、ベースラインとプロファイルの一方しか用いられなくてもよい。
一実施形態では、異なるベースラインが各副画素タイプに適用されてもよい。例えば、第１ベースラインが赤副画素に適用され、第２ベースラインが緑副画素に適用され、第３ベースラインが青副画素に適用されてもよい。一実施形態では、少なくとも２つのベースラインは類似しているかもしれない。ベースラインが類似している場合、ダイナミックレンジを低減し、圧縮率又は圧縮精度を向上するために、副画素の或る集合のベースラインが、他の集合からの差として格納されてもよい。
図２に戻り、更に、ステップ２３０では、残余情報がコヒーレント成分のエンコードに用いられるものと異なるエンコード手法を用いてエンコードされる。例えば、残余情報は、非可逆的な圧縮手法を用いてエンコードされてもよい。一実施形態では、全ての残余情報が、共有の圧縮手法を用いて圧縮される。他の実施形態では、残余情報の少なくとも一部が、残余情報の他の部分と異なる圧縮手法を用いて圧縮される。
様々な実施形態において、ハフマン木符号化が用いられ得る。他の実施形態では、他の種類のエンコード手法が用いられ得る。一以上の実施形態において、ランレングス符号化（ＲＬＥ）が、ハフマン木符号化に代えて、又は、加えて用いられ得る。例えば、マルチシンボルタンストール符号や（例えば、保存した状態を用いる）算術符号化のような他の符号化方法が用いられてもよい。
瞬時２値画像が、エンコードされた残余情報及びベースライン及び／又はプロファイルから構築される。一実施形態では、瞬時２値画像は、ベースラインデータ、垂直及び水平プロファイルデータ、及び、利用可能であるならば、エンコードされた残余情報（例えば、予測誤差）に基づいて形成される。一実施形態では、ハフマン木構成が、瞬時２値画像を構築するために用いられ得る。
二値画像は、カメラ装置１２０のような画像取得装置から各表示装置１３０の表示ドライバに通信される。一実施形態では、各表示ドライバは、キャリブレーションの間、画像取得装置に通信可能に接続される。このような構成は、二値画像を表示ドライバに転送するために、画像取得装置と各表示装置１３０の表示ドライバとの間に通信経路を提供する。
図７は、二値画像における圧縮データの例を示している。図示された実施形態では、赤、緑、青の副画素タイプについて圧縮データが、示されている。しかしながら、他の実施形態では、一以上の追加の副画素タイプが含まれてもよい。赤、緑、及び、青副画素のそれぞれについて、モデルパラメータＡ、Ｂ及びＣが図示されている。符号７０２によって示されているように、各副画素タイプについて、３つの異なるベースラインがモデルパラメータから分離され得る。例えば、赤副画素について、第１ベースラインがＡパラメータから分離され、第２ベースラインがＢパラメータから分離され、Ｃパラメータから第３ベースラインが分離されてもよい（例えば、緑及び青についても同様である）。更に、異なるベースラインが各副画素タイプの各パラメータに適用されてもよい。
更に図７の符号７０４で示されているように、プロファイルが各副画素タイプの各モデルパラメータから除去される。該プロファイルは、上述された通りであってもよい。例えば、垂直及び水平プロファイルが、ベースラインが除去された後にモデルパラメータから分離されてもよい。部分７０６に示すように、一以上のモデルパラメータの残余が、あるエンコード手法でエンコードされてもよい。このエンコード手法は、ハフマン符号化や上述された類似のエンコード手法のうちの１つであってもよい。図示されているように、緑副画素の“Ａ”モデルパラメータの残余は、赤及び青副画素の対応するモデルパラメータの残余と比較してあまり圧縮されない（例えば、誤差を小さくして向上した精度）。更に、青副画素の“Ａ”モデルパラメータの残余は、赤副画素の対応するモデルパラメータの残余と比較してあまり圧縮されない。図７に示されているように、モデルパラメータの残余のそれぞれについて対応する長方形のサイズが、エンコードされた当該情報の“バイトサイズ”に対応している。更に、“Ａ”モデルパラメータの残余のみが圧縮されているとして図示されているが、他の実施形態では、モデルパラメータの残余の任意の組み合わせが圧縮されてもよい。
ベースライン、プロファイル及びエンコードされたパラメータの残余は、表示装置の表示ドライバに格納するために、組み合わされて二値画像に組み込まれてもよい。例えば、ベースラインデータ、プロファイルデータ及び各副画素タイプのエンコードされたデータは、組み合わされて二値画像を形成する。
一実施形態では、二値画像は、エンコード値、ルックアップテーブル、及び、対応するデータの構成を示すヘッダを含んでいる。更に、圧縮データは、ベースラインデータ及び圧縮されたビットストリームを含んでいてもよい。一具体例では、ヘッダは、ハフマン木の値と、ルックアップテーブルと、ムラブロック構成とを示していてもよい。圧縮データは、ベースラインと、混合され、並び替えられたハフマンビットストリームを含んでいてもよい。各デコーダに対応する語は、ジャストインタイム（ＪＩＴ）手法を用いて提供されてもよい。様々な実施形態において、各色チャネルは異なるビットレート値を有していることがあるので、次の語は、ファイル生成時に決定されてもよい。
圧縮画像データの伝送
表示パネルを含む表示システムでは、各画素の副画素に対応するデータが、表示パネルを駆動する表示ドライバに転送される。このデータとしては、例えば、各画素の各副画素の階調値を指定する画像データや各画素の各副画素に対応する補正データが挙げられ得る。ここでいう補正データは、画質を向上させるために画像データの補正演算に用いられるデータである。表示ドライバによって駆動される表示パネルの画素の数が増大するに伴い、該表示ドライバに供給すべきデータの量が増大することがある。データ量が増大すると、表示ドライバへのデータ転送に必要なボーレートや電力消費も増大し得る。
データの増大に対応する一つのアプローチは、表示ドライバへの送信の前に元のデータに対してデータ圧縮を行って圧縮データを生成することである。該圧縮データは、表示ドライバによって展開され、更に、表示パネルに駆動される。
しかしながら、表示ドライバのハードウェアの制約は、圧縮データの伝送に影響し得る。大量の圧縮データを扱う表示ドライバは、高速に圧縮データを展開することを強いられることがあり、表示ドライバのハードウエアの制約は、表示ドライバがどれくらい高速に圧縮データを展開できるかを制限することがある。
一実施形態では、例えば長い符号長を用いる可変長圧縮がデータ圧縮に用いられる場合、圧縮データの展開は、各符号の末尾と各符号の値とを特定するビットサーチを含む。しかしながら、表示ドライバには、各クロックサイクルでビットサーチを実行可能なビット数の制限がある。これは、可変長圧縮で生成された圧縮データを高速に展開することの制約になり得る。
従って、圧縮データを表示ドライバに転送するように構成されたパネル表示システムの表示ドライバにおいて、圧縮データを高速に展開することには技術的なニーズがある。
一以上の実施形態では、データ圧縮は、可変長圧縮、例えばハフマン符号化によって行われる。
図８は、ハフマン符号化における符号割り当ての例を示している。図８の例では、各記号は、各副画素に対応づけられたデータ、例えば、補正データ又は画像データである。図８に示す符号割り当てにおいては、各記号は符号付き８ビットデータとして定義されており、－１２７～１２７の値を取る。各記号に対してハフマン符号が定義されている。ハフマン符号の符号長は可変である。図８の例では、ハフマン符号の符号長は１～１３ビットの範囲である。
図９は、図８に図示されている符号割り当てに基づくハフマン符号化によって生成された圧縮データの展開処理の例を示している。図９の例では、６個の副画素に対応する圧縮データが展開回路９０１によって展開される。一実施形態では、６個の副画素に対応する圧縮データの最小のビット数は６ビットであり、最大のビット数は７８ビットである。よって、このように構成された圧縮データを展開する場合、最大で７８ビットのビットサーチが用いられる。よって、６個の副画素を単位として圧縮データを展開する場合、非常に高速に動作する処理回路が必要な場合がある。
一実施形態では、圧縮データの処理速度を向上するために並列化が用いられる。実効的な処理速度は、表示ドライバに複数の展開回路を用意し、該複数の展開回路によって展開処理を並列で行うことによって向上される。
一実施形態では、図１０に示すように、可変長圧縮によって生成された圧縮データが複数の展開回路１００３に分配されるとき、各展開回路１００３に分配される圧縮データに含まれる符号の長さが相違し得るので、圧縮データは個々のタイミングで転送される。このような構成では、メモリは、ランダムアクセス又は複数アドレスへの同時アクセスを含む。
他の実施形態では、図１１に示すように、個々にアクセス可能な複数のメモリブロック１１０４ａを含むメモリ１１０４が用意され、メモリブロック１１０４ａが、複数の展開回路１００３にそれぞれに割り当てられる。しかしながら、この構成は、メモリ１１０４が複雑な回路構成になる。加えて、一度メモリブロック１１０４ａの一つが圧縮データで一杯になると、圧縮データを更にメモリ１１０４に供給することができなくなる。一以上の実施形態では、これは、メモリ１１０４への圧縮データの送信効率に影響する。
一以上の実施形態では、表示ドライバにおいて、展開処理のスピードの向上が並列化によって行われる。
図１２は、一実施形態による表示システム１２１０の構成を示すブロック図である。図１２に示す表示システム１２１０は、表示パネル１２０１と、ホスト装置１２０２と、表示ドライバ１２０３とを備えている。例えば、ＯＬＥＤ（Organic Light Emitting Diode）表示パネルや液晶表示パネルが、表示パネル１２０１として使用され得る。
表示パネル１２０１は、走査線１２０４とデータ線１２０５と画素回路１２０６とスキャンドライバ回路１２０７とを備えている。画素回路１２０６のそれぞれは、走査線１２０４とデータ線１２０５とが交差する位置に設けられており、赤、緑、青から選択されたいずれかの色を表示するように構成されている。赤を表示する画素回路１２０６は、Ｒ副画素として用いられる。同様に、緑を表示する画素回路１２０６はＧ副画素として用いられ、青を表示する画素回路１２０６はＢ副画素として用いられる。表示パネル１２０１としてＯＬＥＤ表示パネルが用いられる場合、赤を表示する画素回路１２０６が赤色の光を発光するＯＬＥＤ素子を備えており、緑を表示する画素回路１２０６が緑色の光を発光するＯＬＥＤ素子を備えており、青を表示する画素回路１２０６が青色の光を発光するＯＬＥＤ素子を備えている。なお、表示パネル１としてＯＬＥＤ表示パネルが用いられる場合、各画素回路１２０６の発光素子を動作させるための他の信号線、例えば、各画素回路１２０６の発光素子の発光を制御するために用いられるエミッションラインが設けられることがある。
図１３に示すように、表示パネル１２０１の各画素１２０８は、１つのＲ副画素、１つのＧ副画素及び１つのＢ副画素を含む。図１３では、Ｒ副画素（赤を表示する画素回路１２０６）は、符号“１２０６Ｒ”によって参照されている。同様に、Ｇ副画素（緑を表示する画素回路１２０６）は、符号“１２０６Ｇ”によって参照され、Ｂ副画素（青を表示する画素回路１２０６）は、符号“１２０６Ｂ”によって参照されている。
図１２に戻り、スキャンドライバ回路１２０７は、表示ドライバ１２０３から受け取ったスキャン制御信号１２０９に応答して走査線１２０４を駆動する。一実施形態では、一対のスキャンドライバ回路１２０７が設けられており、一方のスキャンドライバ回路１２０７は、奇数番目の走査線１２０４を駆動し、他方のスキャンドライバ回路１２０７は、偶数番目の走査線４を駆動する。一以上の実施形態では、スキャンドライバ回路１２０７が、ＧＩＰ（gate-in-panel）技術を用いて表示パネル１２０１に集積化されている。このように構成されたスキャンドライバ回路１２０７は、ＧＩＰ回路と呼ばれることがある。
ホスト装置１２０２は、表示ドライバ１２０３に画像データ１２４１と制御データ１２４２とを供給する。画像データ１２４１は、表示画像について、画素８の各副画素（Ｒ副画素１２０６Ｒ、Ｇ副画素１２０６Ｇ、Ｂ副画素１２０６Ｂ）の階調値を記述している。制御データ１２４２は、表示ドライバ１２０３を制御するためのコマンド及びパラメータを含んでいる。
ホスト装置２は、プロセッサ１２１１と記憶装置１２１２を備えている。プロセッサ１２１１は、記憶装置１２１２にインストールされているソフトウェアを実行し、表示ドライバ１２０３に画像データ１２４１と制御データ１２４２とを供給する。本実施形態では、記憶装置１２１２にインストールされているソフトウェアが圧縮ソフトウェア１２１３を含んでいる。アプリケーションプロセッサ、ＣＰＵ（central processing unit）、ＤＳＰ（digital signal processor）などが、プロセッサ１２１１として使用され得る。一以上の実施形態では、記憶装置１２１２がホスト装置１２０２から分離され、例えば、シリアルフラッシュデバイスであり得る。また、更に他の実施形態では、表示ドライバ１２０３は、該分離した記憶装置から圧縮補正データ１２４４を直接読み出してもよい。データ１２４４の記憶装置１２１２からの読み出しは、表示ドライバ１２０３のデフォルト動作（例えば、ホスト装置１２０２からのコマンドを必要としない）であってもよい。
一以上の実施形態では、表示ドライバ１２０３に供給される制御データ１２４２が、圧縮補正データ１２４４を含んでいる。圧縮補正データは、各画素８の副画素のそれぞれについて用意されている補正データを、圧縮ソフトウェア１２１３によって圧縮することで生成されている。圧縮補正データ１２４４は、固定長ブロックに格納され（固定レート）又は可変長ブロックに格納され（可変レート）、その後、表示ドライバ１２０３に供給される。
様々な実施形態において、制御データ１２４２は、副画素の各タイプについて別々に送信された圧縮補正データを含んでいる。例えば、制御データ１２４２は、Ｒ副画素のための圧縮補正データ、Ｇ副画素のための圧縮補正データ及びＢ副画素のための圧縮補正データを含んでいてもよい。ここでＲは、赤副画素を表し、Ｇは緑副画素データを表し、Ｂは青副画素データを表している。他の実施形態では、制御データ１２４２は、追加的に又は代替的に、Ｗ副画素のための白副画素のための圧縮補正データを含んでいてもよい。また、制御データ１２４２は、異なる副画素の色についての副画素データを含んでいてもよい。
制御データ１２４２は、一以上の副画素の補正データを含んでいてもよい。一実施形態では、各副画素タイプは、共通の補正係数を有していてもよい。他の実施形態では、各副画素タイプが異なる補正係数を有していてもよい。補正係数は、制御データ１２４２に含まれていてもよく、制御データ１２４２とは別に通信されてもよく、また、表示ドライバ１２０３に格納されていてもよい。
表示ドライバ１２０３は、ホスト装置１２０２から受け取った画像データ１２４１及び制御データ１２４２に応じて表示パネル１２０１を駆動して表示パネル１２０１に画像を表示する。図１４は、一実施形態における表示ドライバ１２０３の構成を示すブロック図である。
表示ドライバ１２０３は、命令制御回路１２２１と、補正演算回路部１２２２と、データドライバ回路１２２３と、メモリ１２２４と、補正データ展開回路部１２２５と、階調電圧生成回路１２２６と、タイミング制御回路１２２７と、パネルインタフェース回路１２２８とを備えている。
命令制御回路１２２１は、ホスト装置１２０２から受け取った画像データ１２４１を補正演算回路部１２２２に転送する。加えて、命令制御回路１２２１は、制御データ１２４２に含まれる制御パラメータ及びコマンドに応答して表示ドライバ１２０３の各回路を制御する。一以上の実施形態では、制御データ１２４２が圧縮補正データを含む場合、命令制御回路１２２１は、その圧縮補正データをメモリ１２２４に供給して格納する。図１４において、命令制御回路１２２１からメモリ１２２４に供給される圧縮補正データは、符号“１２４４”によって示されている。
一実施形態では、ホスト装置１２０２は、圧縮補正データ１２４４を固定長ブロックに格納し、該固定長ブロックを表示ドライバ１２０３の命令制御回路１２２１に順次に供給する。命令制御回路１２２１は、該固定長ブロックを順次にメモリ１２２４に格納する。これにより、圧縮補正データ１２４４は、固定長ブロックのデータとしてメモリ１２２４に格納されることになる。
補正演算回路部１２２２は、命令制御回路１２２１から受け取った画像データ１２４１に対して補正演算を行って表示パネル１２０１の駆動に用いられる補正後画像データ１２４３を生成する。一実施形態では、補正後画像データ１２４３は、各画素８の各副画素の階調値を記述している。
一実施形態では、補正演算を行うことは、一又は複数の補正係数を、画像データの副画素データに適用することを含んでいる。補正係数は、画像データの副画素データに適用され得る一以上のオフセット値を含んでいてもよい。
データドライバ回路１２２３は、補正後画像データ１２４３に記述されている階調値に対応する階調電圧で各データ線を駆動する駆動回路部として動作する。一以上の実施形態では、データドライバ回路１２２３は、各データ線２６０５について、階調電圧生成回路１２２６から供給された階調電圧Ｖ０～ＶＭのうちから補正後画像データ１２４３に記述された階調値に対応する階調電圧を選択し、各データ線１２０５を選択した階調電圧に駆動する。
メモリ１２２４は、命令制御回路１２２１から圧縮補正データ１２４４を受け取り、受け取った圧縮補正データ１２４４を格納する。メモリ１２２４に格納されている圧縮補正データ１２４４は、必要に応じてメモリ１２２４から読み出され、補正データ展開回路部１２２５に供給される。
一実施形態では、メモリ１２２４が、固定長ブロックを、それらを受け取った順で補正データ展開回路部１２２５に出力する。この動作は、メモリ１２２４のアクセス制御を容易化し、メモリ１２２４の回路規模の低減に有効である。
補正データ展開回路部１２２５は、メモリ１２２４から読み出された圧縮補正データ１２４４を展開し、展開補正データ１２４５を生成する。展開補正データ１２４５は、ホスト装置１２０２に用意された元の補正データと同一であり、各画素８の各副画素に対応づけられている。展開補正データ１２４５は、補正演算回路部１２２２に供給され、補正演算回路部１２２２における補正演算に用いられる。一実施形態では、展開補正データは、一以上の補正係数を含んでいる。ある画素１２０８のある副画素タイプ（Ｒ副画素１２０６Ｒ、Ｇ副画素１２０６Ｇ又はＢ副画素１２０６Ｂ）に対応する画像データ１２４１について行われる補正演算は、該画素１２０８の該副画素に対応する展開補正データ１２４５に応じて行われる。図１５は３個の展開回路部を図示しているが、他の実施形態では、３より多い展開回路が用いられてもよい。展開回路部の数は、異なる副画素タイプの数と同一であってもよい。
階調電圧生成回路１２２６は、補正後画像データ１２４３に記述されている階調値がとり得る値のそれぞれに対応する一組の階調電圧Ｖ０～ＶＭを生成する。生成された階調電圧Ｖ０～ＶＭは、データドライバ回路１２２３に供給され、データドライバ回路１２２３によるデータ線１２０５の駆動に用いられる。
タイミング制御回路１２２７は、命令制御回路１２２１から受け取った制御信号に応じて表示ドライバ１２０３の各回路のタイミング制御を行う。
パネルインタフェース（ＩＦ）回路１２２８は、スキャン制御信号１２０９を表示パネル１２０１のスキャンドライバ回路１２０７に供給し、これにより、スキャンドライバ回路２６０７を制御する。
一以上の実施形態では、補正データ展開回路部１２２５が、並列処理によって圧縮補正データ１２４４を展開して展開補正データ１２４５を生成するように構成されている。図１５は、一実施形態による補正データ展開回路部１２２５の構成を示すブロック図である。
補正データ展開回路部１２２５は、ステートコントローラ１２５１と３つの処理回路１２５２１～１２５２３とを備えている。ステートコントローラ１２５１は、メモリ１２２４から圧縮補正データ１２４４を格納しているブロックを読み出し、読み出したブロックを、処理回路１２５２１～１２５２３に分配する。処理回路１２５２１～１２５２３は、受け取ったブロックに格納された圧縮補正データ１２４４に対して展開処理を行い、元の補正データに対応する展開補正データ１２４５を生成する。圧縮補正データ１２０４は、固定長ブロックを含んでいてもよく、可変長ブロックを含んでいてもよい。
一以上の実施形態では、展開補正データ１２４５は、複数の処理回路１２５２１～１２５２３を用いた並列処理によって生成される。処理回路１２５２１～１２５２３は、それぞれが受け取った圧縮補正データ１２４４に対して展開処理を行い、それぞれ、処理後補正データ１２４５１～４５３を生成する。展開補正データ１２４５は、処理回路１２５２１～１２５２３によって生成された処理後補正データ１２４５１～１２４５３から構成される。図１５は３つの処理回路を図示しているが、他の実施形態では、３より多い処理回路が存在してもよい。更に、一以上の実施形態では、処理回路の数が副画素のタイプの数と同一であってもよい。
一実施形態では、処理回路１２５２１、１２５２２、１２５２３は、それぞれ、圧縮補正データ１２４４の送信を要求する要求信号１２５６１、１２５６２、１２５６３をステートコントローラ１２５１に供給するように構成されている。ステートコントローラ１２５１は、要求信号５６１によって圧縮補正データ１２４４の送信が要求されると、処理回路１２５２１に送信すべき各圧縮データをメモリ１２２４から読み出し、該圧縮データを処理回路１２５２１に送信する。同様に、ステートコントローラ１２５１は、要求信号１２５６２によって圧縮データの送信が要求されると、処理回路１２５２２に送信すべき圧縮データをメモリ１２２４から読み出し、該圧縮データを処理回路１２５２２に送信する。更に、ステートコントローラ１２５１は、要求信号１２５６３によって圧縮データの送信が要求されると、処理回路１２５２３に送信すべき圧縮データをメモリ１２２４から読み出し、該圧縮データを処理回路１２５２３に送信する。
一以上の実施形態では、処理回路１２５２１～１２５２３が、それぞれ、ＦＩＦＯ１２５４１～１２５４３と展開回路１２５５１～１２５５３とを備えている。ＦＩＦＯ１２５４１～１２５４３のそれぞれは、２つのブロックを格納する容量を有している。他の実施形態では、異なる容量を有するＦＩＦＯが用いられてもよい。ＦＩＦＯ１２５４１～１２５４３は、ステートコントローラ１２５１から分配された圧縮データのブロックを一時的に格納する。ＦＩＦＯ１２５４１～１２５４３は、それぞれに供給されたデータを一時的に格納し、該データを受け取った順序で出力するように構成されてもよい。加えて、ＦＩＦＯ１２５４１～１２５４３は、それぞれ、圧縮補正データ１２４４をそれぞれ展開回路１２５５１～１２５５３に出力するときに要求信号１２５６１～１２５６３を活性化し、これにより、圧縮補正データ１２４４の送信を要求するように構成されてもよい。展開回路１２５５１～１２５５３は、それぞれＦＩＦＯ１２５４１～１２５４３から圧縮補正データ１２４４を格納した圧縮ブロックを受け取り、受け取った固定長ブロックに格納された圧縮補正データ１２４４を展開して処理後補正データ１２４５１～１２４５３を生成する。補正データ展開回路部１２２５から出力すべき展開補正データ１２４５は、処理後補正データ１２４５１～１２４５３から構成されている。
一以上の実施形態では、圧縮補正データ１２４４がホスト装置１２０２から表示ドライバ１２０３に供給され、供給された圧縮補正データ１２４４がメモリ１２２４に書き込まれる。一実施形態では、ホスト装置１２０２において、表示パネル１２０１の各画素８の各副画素について補正データが用意され、該補正データを圧縮ソフトウェア１２１３によって圧縮することで圧縮補正データ１２４４が生成される。圧縮補正データ１２４４は、固定長ブロック又は可変長ブロックに格納され、制御データ１２４２の一部として表示ドライバ１２０３に送信される。表示ドライバ１２０３に転送された圧縮ブロックは、メモリ１２２４に書き込まれる。圧縮補正データ１２４４を格納する圧縮ブロックは、表示システム１２１０の起動直後に書き込まれてもよく、また、表示システム１２１０が動作を開始した後の適宜のタイミングで書き込まれてもよい。
画像を表示パネル１２０１に表示する場合、該画像に対する画像データ１２４１がホスト装置１２０２から表示ドライバ１２０３に供給される。表示ドライバ１２０３に供給された画像データ１２４１は、補正演算回路部１２２２に供給される。
その一方で、メモリ１２２４から圧縮補正データ１２４４が読み出されて補正データ展開回路部１２２５に供給される。補正データ展開回路部１２２５は、供給された圧縮ブロックに格納されている圧縮補正データ１２４４を展開して展開補正データ１２４５を生成する。展開補正データ１２４５は、表示パネルの各副画素について生成される。
補正演算回路部１２２２は、補正データ展開回路部１２２５から受け取った展開補正データ１２４５に応じて画像データ１２４１を補正し、補正後画像データ１２４３を生成する。一以上の実施形態では、演算回路１２２２が展開補正データ１２４５に従って一又は複数の補正係数を適用して画像データ１２４１を補正する。補正係数は、各副画素タイプについて共通でもよく、各副画素タイプによって異なっていてもよい。一実施形態では、展開補正データが補正係数に基づいて決定された後、補正後画像データが生成されてもよい。例えば、展開係数データがＣＸ２＋ＢＸ＋Ａに適用されてもよい。ここで、Ｃ、Ｂ、Ａは補正係数であり、Ｘは展開後の圧縮データである。
ある画素１２０８のある副画素に対応する画像データ１２４１の補正においては、該画素１２０８の該副画素に対応する展開補正データ１２４５が用いられ、これにより、各画素の各副画素に対応する補正後画像データ１２４３が生成される。このようにして生成された補正後画像データ１２４３がデータドライバ回路１２２３に送られ、各副画素の駆動に用いられる。
一実施形態では、メモリ１２２４が、圧縮補正データ１２４４を格納する圧縮ブロックを順次に受け取ったとき、該圧縮ブロックを受け取った順で補正データ展開回路部１２２５に出力するように動作する。このような動作は、メモリ１２２４のアクセス制御を容易化し、メモリ１２２４の回路規模を低減するのに有効である。
図１６は、一実施形態によるホスト装置１２０２の動作を示している。当該動作は、圧縮補正データ１２４４を生成し、生成した圧縮補正データ１２４４を固定長ブロックに格納して表示ドライバ１２０３に送信する動作を含んでいる。図１６の動作は、ホスト装置１２０２のプロセッサ１２１１が圧縮ソフトウェア１２１３を実行することにより実行される。
図１６の実施形態では、ホスト装置１２０２において、表示パネル１２０１の各画素８の各副画素について補正データが用意される。
該補正データは、例えば、記憶装置１２１２に格納されてもよい。
用意された補正データが、複数のストリームデータに分割される。ストリームデータの数は、処理回路１２５２１～１２５２３と同一である。ここで、処理回路１２５２１～１２５２３は、表示ドライバ１２０３の補正データ展開回路部１２２５において、並列処理によって展開処理を行う。３つのストリームと３つの処理回路が図示されているが、他の実施形態では、３より多いストリーム及び処理回路が用いられ得る。更に、一以上の実施形態では、処理回路の数とストリームの数は、副画素のタイプの数と同一である。
図１７に示すように、一実施形態では、処理回路１２５２１～１２５２３の数が３であり、よって、補正データが、ストリームデータ＃１～＃３に分割される。ストリームデータの数が３である一実施形態では、ストリームデータが、対応する副画素の色に基づいて補正データを分割することで生成されてもよい。一実施形態では、ストリームデータ＃１は、各画素８のＲ（赤）副画素１２０６Ｒに対応する補正データを含み、ストリームデータ＃２は、各画素８のＧ（緑）副画素１２０６Ｇに対応する補正データを含み、ストリームデータ＃３は、各画素８のＢ（青）副画素１２０６Ｂに対応する補正データを含んでいる。このようにして生成されたストリームデータ＃１～＃３は、ホスト装置１２０２の記憶装置１２１２に格納される。他の実施形態では、一以上の追加のストリームが他のタイプの副画素に対応する補正データを含んでいてもよい。例えば、或るストリームが、（Ｗ）白副画素に対応する補正データを含んでいてもよい。
様々な実施形態において、補正データは、副画素の色に基づいては分割されない。例えば、処理回路１２５２の数が４であり、３つの副画素タイプが存在する場合、補正データが、処理回路１２５２にそれぞれに対応する４つのストリームに分割されてもよい。
ストリームデータ＃１～＃３が、可変長圧縮によって個別に圧縮され、これにより、圧縮ストリームデータ＃１～＃３が生成される。圧縮ストリームデータ＃１は、ストリームデータ＃１に対して可変長圧縮を行うことにより生成される。同様に、圧縮ストリームデータ＃２は、ストリームデータ＃２に対して可変長圧縮を行うことにより生成され、圧縮ストリームデータ＃３は、ストリームデータ＃３に対して可変長圧縮を行うことにより生成される。他の実施形態では、固定長圧縮が用いられてもよい。
様々な実施形態において、圧縮ストリームデータ＃１～＃３のそれぞれは、個別に固定長ブロックに分割される。一実施形態では、圧縮ストリームデータ＃１～＃３のそれぞれが９６ビットの固定長ブロックに分割される。
圧縮ストリームデータ＃１～＃３を分割することによって得られた固定長ブロックは、並べ替えられて表示ドライバ１２０３に送られる。一実施形態においては、ホスト装置１２０２において固定長ブロックが並び替えられる順序が、メモリ１２２４のアクセス制御の容易化のために重要である。一実施形態では、固定長ブロックは、順次に表示ドライバ１２０３に送られ、メモリ１２２４に順次に格納される。
メモリ１２２４に格納されている固定長ブロックに格納されている圧縮補正データ１２４４は、画像データ１２４１に対して補正演算を行う際に用いられる。ある画素１２０８のある副画素の画像データ１２４１に対して補正演算を行う場合、その補正演算に間に合うように、対応する圧縮補正データ１２４４を補正データ展開回路部１２２５によって展開することで該画素１２０８の該副画素に対応する展開補正データ１２４５が生成される。
図１７は、一実施形態による、補正データ展開回路部１２２５において行われる展開処理を説明する図である。ステートコントローラ１２５１は、圧縮補正データ１２４４を格納するブロックをメモリ１２２４から読み出し、処理回路１２５２１～１２５２３から受け取った要求信号１２５６１～１２５６３に応じて、該ブロックを処理回路１２５２１～１２５２３に分配する。
詳細には、あるフレーム期間において行われる補正演算においては、まず、ステートコントローラ１２５１によって６つのブロックが順次に読み出され、２つのブロックの圧縮補正データ１２４４が、処理回路１２５２１～１２５２３のＦＩＦＯ１２５４１～１２５４３のそれぞれに格納される。
続いて、処理回路１２５２１～１２５２３において、圧縮補正データ１２４４が、ＦＩＦＯ１２５４１～１２５４３から展開回路１２５５１～１２５５３に順次に送られ、展開回路１２５５１～１２５５３は、ＦＩＦＯ１２５４１～１２５４３から受け取った圧縮補正データ１２４４に対して順次に展開処理を行って、それぞれ、処理後補正データ１２４５１、１２４５２、１２４５３を生成する。上述のように、展開補正データ１２４５は、処理後補正データ１２４５１、１２４５２、１２４５３から構成されている。
一実施形態では、処理後補正データ１２４５１、１２４５２、１２４５３は、それぞれ、ストリームデータ＃１、＃２、＃３を再生したものであり、即ち、本実施形態では、Ｒ副画素１２０６Ｒ、Ｇ副画素１２０６Ｇ、Ｂ副画素１２０６Ｂに対応する補正データである。図１７においては、Ｒ副画素１２０６Ｒに対応する補正データが記号ＣＲ０、ＣＲ１・・・により示されており、Ｇ副画素１２０６Ｇに対応する補正データが記号ＣＧ０、ＣＧ１・・・により示されており、Ｂ副画素１２０６Ｂに対応する補正データが記号ＣＢ０、ＣＢ１・・・により示されている。補正演算回路部１２２２では、Ｒ副画素１２０６Ｒに対応する画像データ１２４１が該Ｒ副画素１２０６Ｒに対応する補正データＣＲｉに基づいて補正され、Ｇ副画素１２０６Ｇに対応する画像データ１２４１が該Ｇ副画素１２０６Ｇに対応する補正データＣＧｉに基づいて補正され、Ｂ副画素１２０６Ｂに対応する画像データ１２４１が該Ｂ副画素１２０６Ｂに対応する補正データＣＢｉに基づいて補正される。赤、緑、青副画素が図示されているが、他の実施形態では、例えば白のような追加の副画素が用いられ得る。
上記の動作において、処理回路１２５２１のＦＩＦＯ１２５４１は、１つの固定長ブロックの圧縮補正データ１２４４を展開回路１２５１に送る毎に、要求信号１２５６１を活性化する。一実施形態では、要求信号１２５６１が活性化されてブロックの読み出しが要求されると、ステートコントローラ１２５１は、１つのブロックをメモリ１２２４から読み出し、読み出したブロックをＦＩＦＯ１２５４１に供給する。
処理回路１２５２２、１２５２３についても同様である。処理回路１２５２２のＦＩＦＯ１２５４２は、１つの固定長ブロックの圧縮補正データ１２４４を展開回路１２５５２に送る毎に、要求信号１２５６２を活性化する。固定長ブロックの読み出しを要求するために要求信号１２５６２が活性化されることがあり、ステートコントローラ１２５１は、１つの固定長ブロックをメモリ１２２４から読み出し、該固定長ブロックをＦＩＦＯ１２５４２に供給する。更に、処理回路１２５２３のＦＩＦＯ１２５４３は、１つの固定長ブロックの圧縮補正データ１２４４を展開回路１２５５３に送る毎に、要求信号１２５６３を活性化する。固定長ブロックの読み出しを要求するために要求信号１２５６３が活性化され、ステートコントローラ１２５１は、１つの固定長ブロックをメモリ１２２４から読み出し、読み出した固定長ブロックをＦＩＦＯ１２５４３に供給する。
圧縮補正データ１２４４は、可変長圧縮によって圧縮されているので、展開回路１２５５１～１２５５３が、１クロック周期あたり同一数の副画素に対応する処理後補正データ１２４５１～１２４５３を生成しても、ＦＩＦＯ１２５４１～１２５４３から展開回路１２５５１～１２５５３に送られる圧縮補正データ１２４４の符号長が相違し得る。これは、ＦＩＦＯ１２５４１～１２５４３が固定長ブロックの読み出しをステートコントローラ１２５１に要求する順序が、展開回路１２５５１～１２５５３における展開処理において用いられる圧縮補正データ１２４４の符号長に依存することを意味している。
一以上の実施形態では、このような状況に対処してメモリ１２２４のアクセス制御を容易にするために、本実施形態では、ホスト装置１２０２が、圧縮補正データ１２４４を格納するブロックを、該固定長ブロックが補正データ展開回路部１２２５の処理回路５２１～５２３によって要求される順序に並び替え、並び替えられたブロックを表示ドライバ１２０３に供給してメモリ１２２４に格納する。
幾つかの実施形態では、補正データ展開回路部１２５２１～１２５２３によって行われる展開処理の内容が補正演算回路部１２２２において行われる補正処理に基づいて決定されるので、ブロックが処理回路１２５２１～１２５２３に供給される順序は予め決定されている。これは、ホスト装置１２０２が圧縮補正データ１２４４を格納するブロックを並び替えるべき順序が、予め利用可能であり得ることを意味している。ホスト装置１２０２は、処理回路１２５２１～１２５２３に基づくブロックの順序で並び替え、並び替えられた固定長ブロックを表示ドライバ１２０３に供給するように構成されてもよい。
処理回路１２５２１にブロックが供給される順序を正しく特定するために、ホスト装置１２０２が、圧縮補正データ１２４４を格納するブロックを表示ドライバ１２０３に実際に送信する前に、ステートコントローラ１２５１及び処理回路１２５２１～１２５２３によってブロックに対して行われる処理と同一の処理をソフトウェアで実行してもよい。一実施形態では、ホスト装置１２０２は、ステートコントローラ１２５１及び処理回路１２５２１～１２５２３によってブロックに対して行われる処理をソフトウェアでシミュレートすることによって、ブロックを並び替えるべき順序を特定してもよい。この場合、ホスト装置１２０２の記憶装置１２１２にインストールされている圧縮ソフトウェアは、ステートコントローラ１２５１及び処理回路１２５２１～１２５２３によってブロックに対して行われる処理と同一の処理をシミュレートするソフトウェアモジュールを含んでいてもよい。
以上に説明されているように、一実施形態の表示システム１２０では、ホスト装置１２０２が、圧縮補正データ１２４４を格納するブロックを、補正データ展開回路部１２２５の処理回路１２５２１～１２５２３によって要求される順序に並び替え、並び替えたブロックを表示ドライバ１２０３に供給してメモリ１２２４に格納するように構成されている。これにより、ステートコントローラ１２５１が処理回路１２５２１～１２５２３からの要求に応じてメモリ１２２４からブロックを読み出す順序を、メモリ１２２４にブロックが格納される順序と一致させることができる。この動作は、メモリ１２２４のアクセス制御を容易化するために有効である。例えば、本実施形態の動作によれば、メモリ１２２４に対してランダムアクセスを行う必要性がなくなる。これは、メモリ１２２４の回路規模の低減に有効である。
図１８は、本開示の他の実施形態における表示システム１２１０Ａの構成、特に、表示ドライバ１２０３Ａの構成を示すブロック図である。図示した実施形態の表示システム１２１０Ａの構成は、前述の実施形態の表示システム１２１０の構成と類似している。図示した実施形態では、補正演算回路部２２、メモリ１２２４及び補正データ展開回路部１２２５の代わりに、メモリ６１及び画像展開回路部１２６２が表示ドライバ１２０３Ａに設けられる。
図１８に図示した実施形態の表示システム１２１０Ａは、ホスト装置１２０２が、表示パネル１２０１に表示すべき画像に対応する画像データを圧縮して圧縮画像データ１２４６を生成し、圧縮画像データ１２４６を表示ドライバ１２０３Ａに供給するように構成されている。ホスト装置１２０２が、画像データを圧縮して圧縮画像データ１２４６を生成する圧縮処理は、補正データの代わりに画像データを圧縮する点を除けば、第１の実施形態においてホスト装置１２０２が、補正データを圧縮して圧縮補正データ１２４４を生成する圧縮処理と同一である。圧縮画像データ１２４６は、格納されて表示ドライバ１２０３Ａに供給される。圧縮画像データ１２４６を生成する圧縮処理の詳細については、後に詳述する。
表示ドライバ１２０３Ａは、圧縮画像データ１２４６を格納するブロックを受け取り、受け取ったブロックをメモリ６１に格納し、メモリ１２６１から読み出したブロックを画像展開回路部１２６２に供給し、画像展開回路部１２６２によって該ブロックに格納された圧縮画像データ１２４６に対して展開処理を行うように構成されている。画像展開回路部１２６２による展開処理によって生成された展開画像データ１２４７がデータドライバ回路１２２３に供給され、データドライバ回路１２２３は、展開画像データ１２４７に記述されている階調値に対応する階調電圧で各データ線１２０５を駆動する。一以上の実施形態では、補正データが、該補正データで画像データを決定するために用いられ得る一又は複数の補正係数を含んでいる。補正係数は、補正データに“重み”やオフセットを付加してもよい。更に、補正係数は、各副画素タイプについて同一であってもよく、各副画素タイプについて異なっていてもよい。
図１９は、一実施形態による、画像展開回路部１２６２の構成を示すブロック図である。画像展開回路部１２６２は、並列処理によって圧縮画像データ１２４６を展開して展開画像データ１２４７を生成するように構成されている。画像展開回路部１２６２の構成は、圧縮補正データ１２４４の代わりに圧縮画像データ１２４６が画像展開回路部１２６２に供給されることを除けば、図１５に図示されている補正データ展開回路部１２２５の構成と類似している。
一以上の実施形態では、画像展開回路部１２６２は、ステートコントローラ１６３と３つの処理回路１２６４１～１２６４３とを備えている。他の実施形態では、処理回路の数は、副画素タイプの数と同一である。ステートコントローラ１２６３は、メモリ６１から圧縮画像データ１２４６を格納しているブロックを読み出し、読み出したブロックを処理回路１２６４１～１２６４３に分配する。処理回路１２６４１～１２６４３は、受け取った固定長ブロックに格納された圧縮画像データ１２４６に対して順次に展開処理を行い、元の画像データに対応する展開画像データ１２４７を生成する。
一以上の実施形態では、展開画像データ１２４７は、複数の処理回路１２６４１～１２６４３を用いた並列処理によって生成される。処理回路１２６４１～１２６４３の各々は、それが受け取ったブロックに格納された圧縮画像データに対して展開処理を行い、それぞれ、処理後画像データ１２４７１～４７３を生成する。展開画像データ１２４７は、処理回路１２６４１～１２６４３によって生成された処理後画像データ１２４７１～１２４７３から構成される。
処理回路１２６４１、１２６４２、１２６４３は、圧縮画像データ１２４６を格納したブロックの送信を要求する要求信号１２５６１、１２５６２、１２５６３をステートコントローラ１２６３に供給するように構成されている。ステートコントローラ１２６３は、要求信号１２６７１によって圧縮画像データ１２４６を格納するブロックの送信が要求されると、処理回路１２６４１に送信すべきブロックを読み出し、処理回路１２６４１に送信する。同様に、ステートコントローラ１２６３は、要求信号１２６７２によってブロックの送信が要求されると、処理回路１２６４２に送信すべきブロックを読み出し、処理回路１２６４２に送信する。更に、ステートコントローラ１２６３は、要求信号１２６７３によってブロックの送信が要求されると、処理回路１２６４３に送信すべきブロックをメモリ１２６１から読み出し、処理回路１２６４３に送信する。
より具体的には、処理回路１２６４１～１２６４３は、それぞれ、ＦＩＦＯ１２６５１～１２６５３と展開回路１２６６１～１２６６３とを備えている。ＦＩＦＯ１２６５１～１２６５３のそれぞれは、２つのブロックを格納する容量を有している。ＦＩＦＯ１２６５１～１２６５３は、ステートコントローラ１２６３から分配されたブロックを一時的に保持する。ＦＩＦＯ１２６５１～１２６５３は、それぞれに供給されたデータを一時的に保持し、供給された順序で出力するように構成されている。加えて、ＦＩＦＯ１２６５１～１２６５３は、それぞれ、１つのブロックに格納された圧縮画像データ１２４６をそれぞれ展開回路１２６６１～１２６６３に出力する毎に、要求信号１２６７１～１２６７３を活性化して圧縮画像データ１２４６の送信を要求する。展開回路１２６６１～１２６６３は、それぞれＦＩＦＯ１２６５１～１２６５３から圧縮画像データ４６を格納したブロックを受け取り、受け取ったブロックに格納された圧縮画像データ１２４６を展開し、それぞれ、処理後画像データ１２４７１～１２４７３を生成する。画像展開回路部１２６２から出力すべき展開画像データ１２４７は、処理後画像データ１２４７１～１２４７３から構成されている。
図２０は、一実施形態によるホスト装置１２０２の動作を示している。この動作では、圧縮画像データ１２４６を生成し、生成した圧縮画像データ１２４６をブロックに格納して表示ドライバ１２０３Ａに送信している。図２０の動作は、ホスト装置１２０２のプロセッサ１２１１によって圧縮ソフトウェア１２１３を実行することにより実行される。
一以上の実施形態では、表示パネル１２０１の各画素８の各副画素の階調値を記述した画像データがホスト装置１２０２において用意される。該画像データは、例えば、記憶装置１２１２に格納されてもよい
用意された画像データが、複数のストリームデータに分割される。ストリームデータの数は、表示ドライバ１２０３Ａの画像展開回路部１２６２において、並列処理によって展開処理を行う処理回路１２６４１～１２６４３の数と同一である。一実施形態では、処理回路１２６４１～１２６４３の数が３であり、画像データが、ストリームデータ＃１～＃３に分割される。一実施形態では、ストリームデータの数が３であり、ストリームデータが、対応する副画素の色に基づいて画像データを分割することで生成されてもよい。この場合、ストリームデータ＃１は、各画素１２０８のＲ副画素１２０６Ｒに対応する画像データを含み、ストリームデータ＃２は、各画素１２０８のＧ副画素１２０６Ｇに対応する画像データを含み、ストリームデータ＃３は、各画素８のＢ副画素１２０６Ｂに対応する画像データを含んでいる。このようにして生成されたストリームデータ＃１～＃３は、ホスト装置１２０２の記憶装置１２１２に格納される。他の実施形態では、３以上の色及び３以上の圧縮データのストリームが存在してもよい。
様々な実施形態では、例えば、処理回路６４の数が４であれば、画像データは、処理回路１２６４にそれぞれに対応する４つのストリームデータに分割される。
ストリームデータ＃１～＃３が、個別に可変長圧縮によって圧縮され、これにより、圧縮ストリームデータ＃１～＃３が生成される。圧縮ストリームデータ＃１は、ストリームデータ＃１に対して可変長圧縮を行うことにより生成される。同様に、圧縮ストリームデータ＃２は、ストリームデータ＃２に対して可変長圧縮を行うことにより生成され、圧縮ストリームデータ＃３は、ストリームデータ＃３に対して可変長圧縮を行うことにより生成される。可変長圧縮技術が言及されているが、他の実施形態では、他の種類の圧縮が用いられてもよい。
圧縮ストリームデータ＃１～＃３のそれぞれは、個別に固定長ブロックに分割される。本実施形態では、圧縮ストリームデータ＃１～＃３のそれぞれが９６ビットの固定長ブロックに分割される。
圧縮ストリームデータ＃１～＃３を分割して得られたブロックは、並べ替えられて表示ドライバ１２０３Ａに送られる。一実施形態では、ホスト装置１２０２が、圧縮画像データ１２４６を格納するブロックを、該ブロックが画像展開回路部１２６２の処理回路１２６４１～１２６４３によって要求される順序に並び替え、並び替えたブロックを表示ドライバ１２０３Ａに供給してメモリ６１に格納する。
図２１は、一実施形態による、画像展開回路部１２６２において行われる展開処理を示す図である。ステートコントローラ１２６３は、圧縮画像データ１２４６を格納するブロックをメモリ１２２４から読み出し、処理回路１２６４１～１２６４３から受け取った要求信号１２６７１～１２６７３に応じて処理回路１２６４１～１２６４３に分配する。
一実施形態では、ある特定のフレーム期間において行われる画像表示においては、まず、ステートコントローラ１２６３によって６つの固定長ブロックが順次に読み出され、２つの固定長ブロックの圧縮画像データ１２４６が、処理回路１２６４１～１２６４３のＦＩＦＯ１２６５１～１２６５３のそれぞれに格納される。
続いて、処理回路１２６４１～１２６４３において、ＦＩＦＯ１２６５１～１２６５３から展開回路１２６６１～１２６６３に圧縮画像データ１２４６が順次に送られ、展開回路１２６６１～１２６６３が、ＦＩＦＯ１２６５１～１２６５３から受け取った圧縮画像データ１２４６に対して順次に展開処理を行って、それぞれ、処理後画像データ１２４７１、１２４７２、１２４７３を生成する。上述のように、展開画像データ１２４７は、処理後画像データ１２４７１、１２４７２、１２４７３から構成されている。
図２１の図示した実施形態では、処理後画像データ１２４７１、１２４７２、１２４７３は、それぞれ、ストリームデータ＃１、＃２、＃３を再生したもの、即ち、本実施形態では、Ｒ副画素１２０６Ｒ、Ｇ副画素１２０６Ｇ、Ｂ副画素１２０６Ｂに対応する画像データである。４以上の副画素タイプ（色）を有する実施形態では、４以上のデータのストリームが存在し得る。図２１では、Ｒ副画素１２０６Ｒに対応する補正データが記号ＤＲ０、ＤＲ１・・・により示されており、Ｇ副画素１２０６Ｇに対応する補正データが記号ＤＧ０、ＤＧ１・・・により示されており、Ｂ副画素６Ｂに対応する補正データが記号ＤＢ０、ＤＢ１・・・により示されている。表示パネル１２０１のＲ副画素１２０６Ｒは、対応する画像データＤＲｉに応答して駆動され、表示パネル１２０１のＧ副画素１２０６Ｇは、対応する画像データＤＧｉに応答して駆動され、表示パネル１２０１のＢ副画素１２０６Ｂは、対応する画像データＤＢｉに応答して駆動される。
上記の動作では、処理回路１２６４１のＦＩＦＯ１２６５１は、１つの固定長ブロックの圧縮画像データ１２４６を展開回路１２６６１に送る毎に、要求信号１２６７１を活性化する。一実施形態では、要求信号１２６７１が活性化されて固定長ブロックの読み出しが要求されると、ステートコントローラ１２６３は、１つのブロックをメモリ１２６１から読み出し、読み出したブロックをＦＩＦＯ１２６５１に供給する。
処理回路１２６４２、１２６４３は、処理回路１２６４１と同様に機能する。一実施形態では、処理回路１２６４２のＦＩＦＯ１２６５２は、１つの固定長ブロックの圧縮画像データ１２４６を展開回路１２６６２に送る毎に、要求信号１２６７２を活性化する。要求信号１２６７２は、ブロックの読み出しの要求を指示しており、ステートコントローラ１２６３は、１つのブロックをメモリ１２６１から読み出し、読み出したブロックをＦＩＦＯ１２６５２に供給する。一以上の実施形態では、処理回路１２６４３のＦＩＦＯ６５３は、１つの固定長ブロックの圧縮画像データ１２４６を展開回路１２６６３に送る毎に、要求信号１２６７３を活性化する。更に、ブロックを要求するために要求信号１２６７３が活性化されると、ステートコントローラ１２６０３は、１つのブロックをメモリ１２６１から読み出し、読み出したブロックをＦＩＦＯ１２６５３に供給する。
様々な実施形態において、展開回路１２６６１～１２６６３が１クロック周期あたり同一数の副画素に対応する処理後画像データ１２４７１～１２４７３を生成するにも関わらず、ＦＩＦＯ１２６５１～１２６５３から展開回路１２６６１～１２６６３に送られる圧縮画像データ１２４６の符号長は互いに相違し得る。これは、ＦＩＦＯ１２６５１～１２６５３がステートコントローラ１２６３の読み出しを要求する順序が、展開回路１２６６１～１２６６３における展開処理において用いられる圧縮画像データ１２４６の符号長に依存することを意味している。
一以上の実施形態では、このような状況に対処してメモリ１２６１のアクセス制御を容易にするために、一実施形態では、ホスト装置１２０２が、圧縮画像データ１２４６を格納するブロックを、当該ブロックが処理回路１２６４１～１２６４３によって要求される順序に並び替え、並び替えたブロックを表示ドライバ１２０３Ａに供給してメモリ１２６１に格納する。
いくつかの実施形態では、処理回路１２６４１～１２６４３によって行われる展開処理の内容は予め決定されているので、画像展開回路部１２６２の処理回路１２６４１～１２６４３がブロックを要求する順序が予め決定されている。従って、ホスト装置１２０２が圧縮画像データ１２４６を格納するブロックを並び替える順序は、予め利用可能である。ホスト装置１２０２は、ブロックを、当該ブロックが画像展開回路部１２６２の処理回路１２６４１～１２６４３によって要求される順序に並び替えてもよく、並び替えたブロックを表示ドライバ１２０３Ａに供給する。
ホスト装置が、ステートコントローラ１２６３及び処理回路１２６４１～１２６４３によって固定長ブロックに対して行われる処理と同一の処理をソフトウェアで実行するとき、処理回路１２６４１～１２６４３が固定長ブロックの供給を要求する順序は、ホスト装置１２０２によって決定されてもよい。一実施形態では、ホスト装置１２０２が圧縮画像データ１２４６を格納するブロックを表示ドライバ１２０３Ａに送信する前に、ホストはブロックを並び替える順序を決定してもよい。例えば、ホスト装置１２０２は、ステートコントローラ１２６３及び処理回路１２６４１～１２６４３によって固定長ブロックに対して行われる処理をソフトウェアでシミュレートすることにより、ブロックを並び替えるべき順序を決定してもよい。更に、ホスト装置１２０２の記憶装置１２１２にインストールされている圧縮ソフトウェアは、ステートコントローラ１２６３及び処理回路１２６４１～１２６４３によってブロックに対して行われる処理と同一の処理をシミュレートするソフトウェアモジュールを含んでいてもよい。
上述のように、一実施形態の表示システム１２１０では、ホスト装置１２０２が、圧縮画像データ１２４６を格納するブロックを、該ブロックが画像展開回路部１２６２の処理回路６４１～１２６４３に供給される順序に並び替えるように構成されている。ホスト装置は、更に、並び替えたブロックを表示ドライバ１２０３Ａに供給してメモリ１２６１に格納するように構成されてもよい。これにより、ステートコントローラ１２６３が処理回路１２６４１～１２６４３からの要求に応じてメモリ１２６１からブロックを読み出す順序を、メモリ１２６１に該固定長ブロックが格納される順序に合わせることができる。このような動作は、メモリ１２６１のアクセス制御を容易化するために有効である。例えば、本実施形態の動作によれば、メモリ１２６１に対してランダムアクセスを行う必要性がなくなる。これは、メモリ１２６１の回路規模の低減に有効である。
図２２は、他の実施形態における表示システム１２１０Ｂの構成、特に、表示ドライバ１２０３Ｂの構成を示すブロック図である。図示した実施形態の表示システム１２１０Ｂの構成は、前述の実施形態の表示システム１２１０及び表示システム１２１０Ａの構成と類似している。図２２の実施形態の表示システム１２１０Ｂは、前述の実施形態の表示システム１２１０及び表示システム１２１０Ａの動作の両方に対応するように構成されている。表示システム１２１０Ｂは、動作モードの設定に応じて、前述の実施形態の動作から選択された動作を選択的に実行するように構成されてもよい。
図２２の実施形態では、表示ドライバ１２０３Ｂが、補正演算回路部１２２２と、補正データ展開回路部１２２５と、画像展開回路部１２６２と、メモリ１２７１と、セレクタ１２７２とを備えている。一実施形態では、メモリ１２７１が、圧縮補正データ１２４４及び圧縮画像データ１２４６の両方を格納するために用いられる。
補正演算回路部１２２２及び補正データ展開回路部１２２５の構成及び動作は、上述の実施形態で述べられているとおりである。補正データ展開回路部１２２５は、メモリ１２７１から圧縮補正データ１２４４を受け取り、受け取った圧縮補正データ１２４４に対して展開処理を行って展開補正データ１２４５を生成する。補正演算回路部１２２２は、展開補正データ１２４５に基づいて画像データを補正して補正後画像データ１２４３を生成する。
更に、画像展開回路部１２６２の構成及び動作は、上述の実施形態の一又は複数で述べられているとおりである。画像展開回路部１２６２は、メモリ１２７１から圧縮画像データ１２４６を受け取り、受け取った圧縮画像データ１２４６に対して展開処理を行って展開画像データ１２４７を生成する。
セレクタ１２７２は、動作モードに応じて補正演算回路部１２２２と画像展開回路部１２６２とのいずれかを選択し、選択した一方の回路部の出力をデータドライバ回路１２２３に接続する。セレクタ１２７２の動作により、図２２の実施形態の表示システム１２１０Ｂは、前述の実施形態の動作を選択的に実行可能である。
図２３は、表示システム１２１０Ｂが第１動作モードに設定された場合の、一実施形態の表示システム１２１０Ｂの動作を示すブロック図である。第１動作モードに設定された場合、表示システム１２１０Ｂは、前述の実施形態の表示システム１２１０と類似の動作を行う。セレクタ１２７２は、補正演算回路部１２２２を選択し、補正演算回路部１２２２から受け取った補正後画像データ１２４３をデータドライバ回路１２２３に供給する。より具体的には、第１動作モードに設定された場合、表示システム１２１０Ｂは、下記のように動作する。
一実施形態では、画像の表示の前に、圧縮補正データ１２４４がホスト装置１２０２から表示ドライバ１２０３Ｂに供給され、メモリ１２７１に書き込まれる。その後、画像が表示パネル１２０１に表示される場合、該画像に対する画像データ１２４１がホスト装置１２０２から表示ドライバ１２０３Ｂに供給される。表示ドライバ１２０３Ｂに供給された画像データ１２４１は、補正演算回路部１２２２に供給される。
更に、メモリ１２７１から圧縮補正データ１２４４が読み出されて補正データ展開回路部１２２５に供給される。補正データ展開回路部１２２５は、圧縮補正データ１２４４を展開して展開補正データ１２４５を生成する。展開補正データ１２４５は、表示パネル１２０１の画素８の各副画素（Ｒ副画素１２０６Ｒ、Ｇ副画素１２０６Ｇ、Ｂ副画素１２０６Ｂ）について生成される。
補正演算回路部１２２２は、補正データ展開回路部１２２５から受け取った展開補正データ１２４５に応じて画像データ１２４１を補正し、補正後画像データ１２４３を生成する。ある画素１２０８のある副画素に対応する画像データ１２４１の補正においては、該画素１２０８の該副画素に対応する展開補正データ１２４５が用いられ、これにより、該画素１２０８の該副画素に対応する補正後画像データ１２４３を生成する。このようにして生成された補正後画像データ１２４３がデータドライバ回路１２２３に送られ、表示パネル１２０１の各画素８の各副画素の駆動に用いられる。
図２４は、表示システム１２１０Ｂが第２動作モードに設定される実施形態における表示システム１２１０Ｂの動作を示すブロック図である。第２動作モードに設定された場合、表示システム１２１０Ｂは、表示システム１２１０Ａと同様の動作を行う。一実施形態では、セレクタ１２７２は、画像展開回路部１２６２を選択し、画像展開回路部１２６２から受け取った展開画像データ１２４７をデータドライバ回路１２２３に供給する。このようにして生成された展開画像データ１２４７がデータドライバ回路１２２３に送られ、表示パネル１２０１の各画素８の各副画素の駆動に用いられる。
表示システム１２１０Ｂは、前述の実施形態の動作の両方に対応している。表示システム１２１０Ｂは、メモリ１２７１が、前述の実施形態に記述された動作の両方に用いられるので、回路規模の増大を抑制することができる。
画像データ処理
有機発光ダイオード（ＯＬＥＤ）表示パネルや液晶表示パネルのような表示パネルを駆動する表示ドライバにおいて、表示パネルに供給すべき駆動電圧に対応する電圧データは、画像データに記述されている各画素の各副画素の階調値から生成されることがある。
図２５は、画像データに記述されている副画素の階調値と電圧データの値の間の例示的な対応関係を示すグラフである。図２５では、表示パネルの駆動における画像データの処理に関連して、電圧データの値に比例した電圧が表示パネルの各画素の各副画素にプログラミングされるものとして階調値と電圧データの値の対応関係のグラフが図示されている。例えば、ある副画素の階調値が“０”である場合、該副画素に対応する電圧データの値が“１０２３”に設定される。この場合、図２５に示す例では、対象の副画素が、電圧データの値“１０２３”に対応する駆動電圧、即ち、５Ｖの駆動電圧でプログラミングされる。電圧プログラミングによって表示パネルが駆動される場合、駆動電圧が低いほど輝度が増大する。様々な実施形態において、画像データに記述されている副画素の階調値と、電圧データの値の対応関係は、表示パネルの種類にも依存している。例えば、液晶表示パネルの駆動においては、一般に、副画素の階調値が大きいほど共通電極の電圧（共通電位）と駆動電圧との差を増大させるように駆動電圧が生成されるように副画素の階調値と電圧データの値の対応関係が決定される。
一以上の実施形態では、表示パネルに表示される画像の画質の向上のために、画像データに対して補正が行われることがある。例えば、ＯＬＥＤ表示パネルを備えた表示装置では、各副画素（各画素回路）に含まれるＯＬＥＤ発光素子の特性にバラツキが存在し、この特性バラツキは、表示ムラを含む画質の劣化を生じさせ得る。このような場合、ＯＬＥＤ表示パネルの各画素の各副画素について補正データを用意し、用意された該補正データに応じて各画素回路に対応する画像データを補正することで、表示ムラを抑制することができる。
図２６は、入力画像データを補正することで補正画像データが生成され、その補正画像データから電圧データが生成される回路構成の一例を示している。図２６に図示された構成では、補正回路２７０１が入力画像データを補正することにより補正後画像データ２７０４を生成し、電圧データ生成回路２７０２が補正後画像データ２７０４から電圧データ２７０５を生成する。一実施形態では、入力画像データ２７０３及び補正後画像データ２７０４が、いずれも、各副画素の階調値を８ビットで記述する。
一以上の実施形態では、補正回路２７０１に供給される入力画像データ２７０３の階調値が、許容される最大階調値又は許容される最小階調値に近いことがある。図２７に示すように、補正回路２７０１が階調値を増大させる補正を行う場合、補正後画像データ２７０４の階調値が、許容される最大階調値に飽和することがある。電圧データの値も飽和し、画質に影響を及ぼすことがある。同様に、補正回路２７０１は階調値を減少する補正を行うことがあり、許容される最小階調値に近い階調値を有する入力画像データ２７０３が補正回路２７０１に供給される場合、階調値が飽和することがある。
一以上の実施形態では、電圧データ生成回路２７０２に供給される補正後画像データ２７０４のビット幅を増大させることは、画像データの更なる補正を可能にするかもしれない。しかしながら、補正後画像データのビット幅を増大させることは、電圧データ生成回路２７０２の回路規模を増大させ得る。
更に他の実施形態では、表示パネルの副画素の電圧オフセットが、電圧データの値に比例する駆動電圧を生成するように構成された表示ドライバにおける補正によってキャンセルされ、該電圧データが、電圧オフセットをキャンセルするように補正されることがある。図２６の回路構成では、入力画像データ２７０３を補正することにより、間接的に電圧データ２７０５の値を補正することしかできない。入力画像データ２７０３に対する補正の結果として得られる電圧データ２７０５の値は、電圧データ２７０５を直接的に補正して得られる値と等価ではない。これは、画質に影響し得る。
以上に議論されているように、画像データに記述されている各画素の各副画素の階調値から表示パネルに供給すべき駆動電圧に対応する電圧データを生成する構成の表示ドライバにおいて画像データの補正を行う場合に、画質の劣化を抑制することには技術的ニーズが存在する。
図２８は、一以上の実施形態による表示装置２６１０の構成を示すブロック図である。図２８の表示装置２６１０は、表示パネル２６０１と表示ドライバ２６０２とを備えている。例えば、ＯＬＥＤ表示パネルや液晶表示パネルが表示パネル２６０１として使用され得る。表示ドライバ２６０２は、ホスト２６０３から受け取った入力画像データDINと制御データDCTRLとに応答して表示パネル２６０１を駆動する。入力画像データDINは、表示すべき画像の各画素の各副画素（Ｒ（赤）副画素、Ｇ（緑）副画素、Ｂ（青）副画素及び／又はＷ（白）副画素）の階調値を記述している。一実施形態では、入力画像データDINは、各画素の各副画素の階調値を８ビットで記述している。制御データDCTRLは、表示ドライバ２６０２を制御するためのコマンド及びパラメータを含んでいる。
更に、表示パネル２６０１は、走査線２６０４とデータ線２６０５と画素回路２６０６とスキャンドライバ回路２６０７とを備えている。
一以上の実施形態では、画素回路２６０６のそれぞれは、走査線２６０４とデータ線２６０５とが交差する位置に設けられており、赤、緑、青のいずれかの色を表示するように構成されている。赤を表示する画素回路２６０６は、Ｒ副画素として用いられる。同様に、緑を表示する画素回路２６０６はＧ副画素として用いられ、青を表示する画素回路２６０６はＢ副画素として用いられる。更に、幾つかの実施形態では、他の色を表示する画素回路２６０６が、対応する副画素と共に用いされる。表示パネル２６０１としてＯＬＥＤ表示パネルが用いられる場合、一実施形態では、赤を表示する画素回路２６０６が赤色の光を発光するＯＬＥＤ素子を備え、緑を表示する画素回路２６０６が緑色の光を発光するＯＬＥＤ素子を備え、青を表示する画素回路２６０６が青色の光を発光するＯＬＥＤ素子を備えることがある。様々な実施形態は、赤、緑、青以外の色を発するＯＬＥＤ素子を使用し得る。その代わりに、各画素回路２６０６が白色の光を発光するＯＬＥＤ素子を備えており、各画素回路６が表示する色（赤、緑、青又は他の色）がカラーフィルタによって設定されてもよい。複数の実施形態では、ＯＬＥＤ表示パネルが表示パネル２６０１として用いられる場合、各画素回路２６０６の発光素子を動作させるための他の信号線、例えば、各画素回路２６０６の発光素子の発光を制御するために用いられるエミッションライン等が設けられ得る。
スキャンドライバ回路２６０７は、表示ドライバ２６０２から受け取ったスキャン制御信号２６０８に応答して走査線４を駆動してもよい。一実施形態では、一対のスキャンドライバ回路２６０７が設けられる。該スキャンドライバ回路２６０７の一方が偶数番目の走査線２６０４を駆動し、他方が奇数番目の走査線４を駆動する。一実施形態では、スキャンドライバ回路２６０７が、ＧＩＰ（gate-in-panel）技術を用いて表示パネル２６０１に集積化される。このような構成のスキャンドライバ回路２６０７は、ＧＩＰ回路と呼ばれることがある。
図２９は、一実施形態による、ＯＬＥＤ表示パネルが表示パネル２６０１として用いられる場合の画素回路２６０６の構成の例を示している。図において、記号ＳＬ［ｉ］は、データ電圧がｉ行目に位置している画素回路２６０６に書き込まれる水平同期期間において活性化される走査線２６０４を示している。同様に、記号ＳＬ［ｉ－１］は、駆動電圧がｉ－１行目に位置している画素回路２６０６に書き込まれる水平同期期間において活性化される走査線２６０４を示している。一方で、記号ＥＭ［ｉ］は、ｉ行目に位置している画素回路２６０６のＯＬＥＤ素子に発光を許可するために活性化されるエミッションラインを示しており、ＤＬ［ｊ］は、ｊ列目に位置している画素回路２６０６に接続されているデータ線２６０５を示している。
図２９には、各画素回路２６０６が、いわゆる“６Ｔ１Ｃ”構成で構成されている場合の各画素回路２６０６の回路構成の一実施形態が示されている。各画素回路２６０６は、ＯＬＥＤ素子２６８１と、駆動トランジスタＴ１と、選択トランジスタＴ２と、閾値補償トランジスタＴ３と、リセットトランジスタＴ４と、選択トランジスタＴ５、Ｔ６、Ｔ７と、保持キャパシタＣＳＴとを備えている。符号２６８２は、内部電源電圧Ｖｉｎｔに保持されている電源ラインを示しており、符号２６８３は、電源電圧ＥＬＶＤＤに保持されている電源ラインを示しており、符号２６８４は、接地ラインを示している。図２９に図示されている構成では、画素回路２６０６に供給される駆動電圧に対応する電圧が保持キャパシタＣＳＴに保持されることがあり、駆動トランジスタＴ１は、保持キャパシタＣＳＴに保持されている電圧に応じてＯＬＥＤ素子２６８１を駆動する。
図２８に戻り、表示ドライバ２６０２は、ホスト２６０３から受け取った入力画像データDINと制御データDCTRLとに応答してデータ線２６０５を駆動し、更に、スキャン制御信号２６０８を表示パネル２６０１のスキャンドライバ回路２６０７に供給する。
図３０は、一実施形態による、表示ドライバ２６０２のうちのデータ線２６０５の駆動に関連する部分の構成を概略的に示すブロック図であり、表示ドライバ２６０２は、命令制御回路２６１１と、電圧データ生成回路２６１２と、ラッチ回路２６１３と、リニアＤＡＣ（digital-analog converter）１４と、出力アンプ回路２６１５とを備えている。
一実施形態では、命令制御回路２６１１は、ホスト２６０３から受け取った入力画像データDINをデータ補正回路２６２４Ａに転送する。加えて、命令制御回路２６１１は、制御データDCTRLに含まれる様々な制御パラメータ及びコマンドに応答して表示ドライバ２６０２の各回路を制御する。
電圧データ生成回路２６１２は、命令制御回路２６１１から受け取った入力画像データDINから電圧データDVOUTを生成する。電圧データDVOUTは、表示パネル２６０１のデータ線２６０５に供給すべき駆動電圧（即ち、選択された走査線２６０４に接続された画素回路２６０６に供給すべき駆動電圧）の電圧レベルを指定するデータである。本実施形態では、電圧データ生成回路２６１２は、表示パネル２６０１の各画素回路６に対応する、即ち、表示パネル２６０１の各画素の各副画素（Ｒ副画素、Ｇ副画素、Ｂ副画素）に対応する補正データを保持しており、電圧データDVOUTの生成において、各画素回路２６０６のための該補正データに応じた補正演算を行うように構成されている。
ラッチ回路２６１３は、電圧データ生成回路２６１２から電圧データDVOUTを順次に受け取り、各データ線２６０５に対応する電圧データDVOUTを保持するように構成されている。
リニアＤＡＣ２６１４は、ラッチ回路２６１３に保持されている電圧データDVOUTのそれぞれに対応するアナログ電圧を生成する。本実施形態では、リニアＤＡＣ２６１４が、対応する電圧データDVOUTの値に比例する電圧レベルを有するアナログ電圧を生成する。
出力アンプ回路２６１５は、リニアＤＡＣ２６１４によって生成されるアナログ電圧に対応する駆動電圧を生成し、生成した駆動電圧を対応するデータ線２６０５に供給する。一以上の実施形態では、出力アンプ回路２６１５は、インピーダンス変換を行い、リニアＤＡＣ２６１４によって生成されたアナログ電圧と同一の電圧レベルを有する駆動電圧を生成するように構成されている。
様々な実施形態において、各データ線２６０５に供給される駆動電圧が、電圧データDVOUTの値に比例する電圧レベルを有しており、入力画像データDINに対して行うべきデータ処理（例えば、補正演算）が、電圧データ生成回路２６１２によって行われる。
図３１は、一実施形態による電圧データ生成回路２６１２の構成を示すブロック図であり、電圧データ生成回路２６１２が、基本制御点データレジスタ２６２１と、補正データメモリ２６２２と、制御点演算回路２６２３と、データ補正回路２６２４とを備えている。
一実施形態では、基本制御点データレジスタ２６２１は、基本制御点データCP0_0～CPm_0を保持する保持回路として動作する。ここでいう基本制御点データCP0_0～CPm_0は、入力画像データDINの階調値と電圧データDVOUTの値との間の基本の対応関係を規定するデータである。
図３２は、基本制御点データCP0_0～CPm_0及びそれによって規定される対応関係のカーブを概略的に示すグラフである。基本制御点データCP0_0～CPm_0は、Ｘ軸が入力画像データDINに記述されている階調値（以下、「入力階調値X_IN」という。）に対応し、Ｙ軸が電圧データDVOUTの値（以下、「電圧データ値Y_OUT」という。）に対応するＸＹ座標系において、入力階調値X_INと電圧データ値Y_OUTとの間の基本の対応関係を規定する基本制御点の座標を指定する一組のデータである。以下では、基本制御点データCPi_0によって座標が指定される基本制御点についても、基本制御点CPi_0と記載することがある。図３２は、入力階調値X_INが８ビットの値、電圧データ値Y_OUTが１０ビットの値である場合の対応関係のカーブを示している。
基本制御点データCPi_0は、ＸＹ座標系における基本制御点CPi_0の座標(XCPi_0,YCPi_0)を含むデータである。ここで、ｉは、０以上ｍ以下の整数であり、XCPi_0は、基本制御点CPi_0のＸ座標（即ち、Ｘ軸方向に沿った方向における位置を示す座標）であり、YCPi_0は、基本制御点CPi_0のＹ座標（即ち、Ｙ軸方向に沿った方向における位置を示す座標）である。ここで、基本制御点CPi_0のＸ座標XCPiは、下記の式（２）を満たしている：
XCP0_0 < XCP1_0 < … < XCPi_0 < … < XCP(m-1)_0 < XCPm_0,V (2)
式（２）において、基本制御点CP0_0のＸ座標XCP0_0は、入力階調値X_INの許容最小値（即ち、“０”）であり、制御点CPm_0のＸ座標XCPm_0は、入力階調値X_INの許容最大値（即ち、“２５５”）である。
図３１を再度に参照して、補正データメモリ２６２２は、表示パネル１の各画素回路２６０６について（即ち、各画素の各副画素について）補正データα、βを保持している。補正データα、βは、基本制御点データCP0_0～CPm_0の補正に用いられる。後に詳細に説明するように、補正データαは、基本制御点データCP0_0～CPm_0に記述されている基本制御点のＸ座標XCP0_0～XCPm_0の補正に用いられ、補正データβは、基本制御点データCP0_0～CPm_0に記述されている基本制御点のＹ座標YCP0_0～YCPm_0の補正に用いられる。ある画素回路２６０６に対応する電圧データDVOUTの値を算出する場合、当該画素回路２６０６に対応する表示アドレスが補正データメモリ２６２２に与えられ、該表示アドレスによって指定された補正データα、β（即ち、当該画素回路２６０６に対応する補正データα、β）が読み出されて基本制御点データCP0_0～CPm_0の補正に用いられる。表示アドレスは、例えば、命令制御回路２６１１から供給されてもよい（図３０参照）。
制御点演算回路２６２３は、補正データメモリ２６２２から受け取った補正データα、βに応じて基本制御点データCP0_0～CPm_0を補正して制御点データCP0～CPmを生成する。制御点データCP0～CPmは、データ補正回路２６２４による電圧データ値Y_OUTの算出における入力階調値X_INと電圧データ値Y_OUTとの対応関係を指定する一組のデータである。制御点データCPiは、ＸＹ座標系における制御点CPiの座標(XCPi, YCPi)を含んでいる。制御点演算回路２６２３の構成及び動作については、後に詳細に説明する。
データ補正回路２６２４は、制御点演算回路２６２３から受け取った制御点データCP0～CPmに応じて、入力画像データDINから電圧データDVOUTを生成する。ある画素回路６についての電圧データDVOUTを生成するとき、データ補正回路２６２４は、当該画素回路６に対応する制御点データCP0～CPmによって指定された対応関係に従って、入力画像データDINに記述されている入力階調値X_INから、電圧データDVOUTに記述すべき電圧データ値Y_OUTを算出する。本実施形態では、データ補正回路２６２４は、制御点データCP0～CPmによって規定されるｎ次ベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INに等しい点のＹ座標を算出し、算出したＹ座標を電圧データ値Y_OUTとして出力する。ここで、ｎは、２以上の整数である。
様々な実施形態において、補正データは、ガンマ値に適用される。ガンマ値が補正された後、制御点データは、各副画素に印加する電圧を決定するために用いられてもよい。更に、補正データは、階調電圧値が決定されたあとに、階調電圧値に適用されてもよい。
より具体的には、様々な実施形態において、データ補正回路２６２４は、セレクタ２６２５とベジェ演算回路２６２６とを備えている。
セレクタ２６２５は、制御点データCP0～CPmのうちから（ｎ＋１）個の制御点に対応する制御点データCP(k×n)～CP((k+1)×n)を選択する。以下では、セレクタ２６２５で選択された制御点データCP(k×n)～CP((k+1)×n)を選択制御点データCP(k×n)～CP((k+1)×n)と記載することがある。選択制御点データCP(k×n)～CP((k+1)×n)は、下記の式（３）を満足するように選ばれる。
XCP(k×n) ≦ X_IN ≦ XCP((k+1)×n) (3)
式（３）において、XCP(k×n)は、制御点CP(k×n)のＸ座標であり、XCP((k+1)×n)は、制御点CP((k+1)×n)のＸ座標である。
ベジェ演算回路２６２６は、選択制御点データCP(k×n)～CP((k+1)×n)に基づいて、入力階調値X_INに対応する電圧データ値Y_OUTを算出する。一実施形態では、電圧データ値が、補正データで補正されてもよい。他の実施形態では、制御点データが補正データで補正される。電圧データ値Y_OUTは、選択制御点データCP(k×n)～CP((k+1)×n)に記述された（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)で規定されるｎ次ベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INに等しい点のＹ座標として算出される。ｎ次ベジェ曲線が、（ｎ＋１）個の制御点によって規定されることに留意されたい。
ＬＵＴ２７０～２７ｍは、補正データα、βから、基本制御点データCP0_0～CPm_0の補正に用いられる補正値α０～αｍ、β０～βｍを算出する補正値算出回路として動作する。ここで、補正値α０～αｍは、補正データαから算出される値であり、基本制御点データCP0_0～CPm_0に記述されている基本制御点のＸ座標XCP0_0～XCPm_0の補正に用いられる。一方、補正値β０～βｍは、補正データβから算出される値であり、基本制御点データCP0_0～CPm_0に記述されている基本制御点のＹ座標YCP0_0～YCPm_0の補正に用いられる。
一実施形態では、ＬＵＴ２７ｉは、基本制御点データCPi_0の補正に用いられる補正値αｉを補正データαからテーブルルックアップによって決定し、基本制御点データCPi_0の補正に用いられる補正値βｉを補正データβからテーブルルックアップによって決定する。ただし、ｉは、０以上ｍ以下の任意の整数である。このような構成では、補正データαが補正値α０～αｍの算出に共通に用いられ、補正データβが、補正値β０～βｍの算出に共通に用いられることに留意されたい。
制御点補正回路２６２８０～２６２８ｍは、補正値α０～αｍ、β０～βｍに基づいて基本制御点データCP0_0～CPm_0を補正することにより制御点データCP0～CPmを算出する。より具体的には、制御点補正回路２６２８ｉは、補正値αｉ、βｉに基づいて基本制御点データCPi_0を補正することにより、制御点データCPiを算出する。上述のように、補正値αｉは、基本制御点データCPi_0に記述された基本制御点CPi_0のＸ座標XCPi_0の補正、即ち、制御点CPiのＸ座標XCPiの算出に用いられ、補正値βｉは、基本制御点データCPi_0に記述された基本制御点CPi_0のＹ座標YCPi_0の補正、即ち、制御点CPiのＹ座標YCPiの算出に用いられる。
一実施形態では、制御点データCPiに記述されている制御点CPiのＸ座標XCPi、Ｙ座標YCPiは、下記式（４）、（５）に従って算出される。
XCPi = αi × XCPi_0 (4)
YCPi = YCPi_0 + βi (5)
即ち、制御点CPiのＸ座標XCPiは、基本制御点CPi_0のＸ座標XCPi_0と補正値αｉとの積に依存して（本実施形態では、一致するように）算出され、制御点CPiのＹ座標YCPiは、基本制御点CPi_0のＹ座標YCPi_0と補正値βｉとの和に依存して（本実施形態では、一致するように）算出される。
データ補正回路２６２４は、このようにして算出された制御点データCP0～CPmによって規定された入力階調値X_INと電圧データ値Y_OUTの対応関係に従って、入力画像データDINから電圧データDVOUTを生成する。
各画素回路６に対応する補正データα、βに基づいて基本制御点データCP0_0～CPm_0を補正して制御点データCP0～CPmを算出し、制御点データCP0～CPmによって規定される対応関係に従って入力階調値X_INから電圧データ値Y_OUTを算出する一実施形態の電圧データ生成回路２６１２の構成は、画質の劣化を抑制することを助ける。図３１の構成では、補正後画像データの階調値は許容される最大又は最小値に飽和しない。
加えて、図３１の実施形態は、基本制御点CPi_0のＹ座標YCPi_0を補正して制御点CPiのＹ座標YCPiを算出する演算を通じて、実質的に、駆動電圧の補正を実現している。制御点CPiのＹ座標YCPiの補正は、電圧データ値Y_OUTを補正すること、即ち、駆動電圧を補正することと等価である。よって、制御点CPiのＹ座標YCPiの算出に用いられる補正値β０～βｍ又は補正データβを適切に設定することで、表示パネル２６０１の各画素回路２６０６の電圧オフセットをキャンセルするように電圧データ値Y_OUT、即ち、駆動電圧を設定することができる。
式（３）、（４）に従って行われる上記の補正は、表示パネル１の各画素回路２６０６がＯＬＥＤ素子を組み込んでいる場合に画素回路２６０６の特性のバラツキを補償するために特に好適である。図３３は、補正値α０～αｍに基づく補正の効果を示すグラフであり、図３４は、補正値β０～βｍに基づく補正の効果を示すグラフである。
表示パネル２６０１がＯＬＥＤ表示パネルとして構成されている一以上の実施形態では、画素回路２６０６の特性にバラツキが存在し得る。このようなバラツキの原因は、画素回路２６０６に含まれているＯＬＥＤ素子の電流－電圧特性のバラツキ、及び、画素回路２６０６に含まれている駆動トランジスタの閾値電圧のバラツキを含み得る。ＯＬＥＤ素子の電流－電圧特性のバラツキの原因は、例えば、ＯＬＥＤ素子の面積のバラツキを含み得る。表示パネル２６０１の画質の向上のためには、上記のバラツキを適正に補償することが望ましい。
図３３を参照して、制御点CPiのＸ座標XCPiを、基本制御点CPi_0のＸ座標XCPi_0と補正値αｉとの積に依存するように算出することは、電流－電圧特性のバラツキを補償するために有効である。制御点CPiのＸ座標XCPiを基本制御点CPi_0のＸ座標XCPi_0と補正値αｉとの積に依存して算出する演算は、入力階調値X_INと電圧データ値Y_OUTとの対応関係のカーブをＸ軸方向に拡大し、又は、縮小することと等価であり、言い換えれば、入力階調値X_INと補正値の積を算出する演算と等価である。これは、電流－電圧特性のバラツキを補償するために有効である。
一方、図３４を参照して、制御点CPiのＹ座標YCPiを、基本制御点CPi_0のＹ座標YCPi_0と補正値βｉとの和に依存して算出することは、画素回路２６０６に含まれている駆動トランジスタの閾値電圧のバラツキを補償するために有効である。制御点CPiのＹ座標YCPiを、基本制御点CPi_0のＹ座標YCPi_0と補正値βｉとの和に依存して算出する演算は、入力階調値X_INと電圧データ値Y_OUTとの対応関係のカーブをＹ軸方向にシフトすることに対応しており、言い換えれば、電圧データ値Y_OUTと補正値の和を算出する演算と等価である。これは、画素回路２６０６に含まれている駆動トランジスタの閾値電圧のバラツキを補償するために有効である。
図３５は、一以上の実施形態における電圧データ生成回路２６１２の動作を示すフローチャートである。ある画素回路２６０６に供給すべき駆動電圧を指定する電圧データ値Y_OUTを算出する場合、該画素回路２６０６に対応する入力階調値X_INが、電圧データ生成回路２６１２に入力される（ステップＳ０１）。以下では、入力階調値X_INが８ビットの値であり、電圧データ値Y_OUTが１０ビットの値であるとして説明する。
入力階調値X_INの電圧データ生成回路２６１２への入力に同期して、対象の画素回路６に対応する表示アドレスが補正データメモリ２６２２に供給され、該表示アドレスに対応する補正データα、β（即ち、対象の画素回路２６０６に対応する補正データα、β）が読み出される（ステップＳ０２）。
補正データメモリ２６２２から読み出された補正データα、βを用いて基本制御点データCP0_0～CPm_0を補正することにより、電圧データ値Y_OUTの算出に実際に用いられる制御点データCP0～CPmが算出される（ステップＳ０３）。
制御点データCP0～CPmの算出は、以下のようにして行われてもよい。
まず、一以上の実施形態では、ＬＵＴ２７０～２７ｍを用いて、補正データαから補正値α０～αｍが算出され、補正データβから補正値β０～βｍが算出される。補正値αｉは、補正データαに応じてＬＵＴ２７ｉに対してテーブルルックアップを行うことにより算出され、補正値βｉは、補正データβに応じてＬＵＴ２７ｉに対してテーブルルックアップを行うことにより算出される。
続いて、補正値α０～αｍ、β０～βｍに基づいて基本制御点データCP0_0～CPm_0が制御点補正回路２８０～２８ｍによって補正され、これにより制御点データCP0～CPmを算出する。上述のように、様々な実施形態において、制御点データCPiに記述されている制御点CPiのＸ座標XCPiは、上記の式（３）に従って算出され、制御点CPiのＹ座標YCPiは、上記の式（４）に従って算出される。
その後、入力階調値X_INに基づいて、制御点CP0～CPmのうちから（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)を選択する（ステップＳ０４）。（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)は、セレクタ２５によって選択される。
一実施形態では、下記のようにして（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)が選択されてもよい。
基本制御点CP0_0～CPm_0が、ｍ＝ｐ×ｎを満足するように規定される。ここで、ｐは、所定の自然数である。この場合、基本制御点CP0_0～CPm_0の数、及び、制御点CP0～CPmの数は、ｍ＋１個である。該ｎ次ベジェ曲線は、ｍ＋１個の制御点CP0～CPmのうち、制御点CP0、CPn、CP(2n)、・・・、CP(p×n)を通過する。他の制御点は、該ｎ次ベジェ曲線の形状を規定するが、当該ｎ次ベジェ曲線の上にあるとは限らない。
セレクタ２６２５は、ｎ次ベジェ曲線が通過する制御点それぞれのＸ座標と入力階調値X_INとを比較し、その比較の結果に応じて（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)を選択する。
より具体的には、入力階調値X_INが、制御点CP0のＸ座標より大きく、制御点CPnのＸ座標より小さい場合、セレクタ２６２５は、制御点CP0～CPnを選択する。また、入力階調値X_INが、制御点CPnのＸ座標より大きく、制御点CP(2n)のＸ座標より小さい場合、セレクタ２６２５は、制御点CPn～CP(2n)を選択する。一般に、入力階調値X_INが、制御点CP(k×n)のＸ座標XCP(k×n)より大きく、制御点CP((k+1)×n)のＸ座標XCP((k+1)×n)より小さい場合、セレクタ２６２５は、制御点CP(k×n)～CP((k+1)×n)を選択する。ただし、ｋは、０以上ｐ以下の整数である。
入力階調値X_INが、制御点CP(k×n)のＸ座標XCP(k×n)に一致する場合、一実施形態では、セレクタ２６２５が、制御点CP(k×n)～CP((k+1)×n)を選択する。この場合、入力階調値X_INが、制御点CP(p×n)に一致するときには、セレクタ２６２５は、制御点CP((p-1)×n)～CP(p×n)を選択する。
その代わりに、セレクタ２６２５が、入力階調値X_INが制御点CP((k+1)×n)のＸ座標XCP((k+1)×n)に一致する場合に、制御点CP(k×n)～((k+1)×n)を選択してもよい。この場合、入力階調値X_INが、制御点CP0に一致するときには、セレクタ２６２５は、制御点CP0～CPnを選択する。
このようにして選択された制御点CP(k×n)～CP((k+1)×n)の制御点データ、即ち、制御点CP(k×n)～CP((k+1)×n)のＸ座標、Ｙ座標が、ベジェ演算回路２６２６に供給され、ベジェ演算回路２６２６により、入力階調値X_INに対応する電圧データ値Y_OUTが算出される（ステップＳ０５）。電圧データ値Y_OUTは、（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)で規定されるｎ次ベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INに同一である点のＹ座標として算出される。
一以上の実施形態では、電圧データ値Y_OUTの算出に使用されるベジェ曲線の次数ｎは特定の数に限定されず、必要とする精度に応じて次数ｎが選択され得る。しかしながら、様々な実施形態において、２次ベジェ曲線を用いて電圧データ値Y_OUTを算出することは、好適にも、簡略なベジェ演算回路２６２６の構成で正確な電圧データ値Y_OUTを算出することを可能にする。以下では、２次ベジェ曲線を用いて電圧データ値Y_OUTが算出される場合のベジェ演算回路２６２６の構成及び動作について説明する。このような実施形態では、２次ベジェ曲線を用いて電圧データ値Y_OUTを算出する場合、３つの制御点CP(2k)、CP(2k+1)、CP(2k+2)に対応する制御点データCP(2k)、CP(2k+1)、CP(2k+2)、即ち、該３つの制御点CP(2k)、CP(2k+1)、CP(2k+2)のＸ座標、Ｙ座標がベジェ演算回路２６２６の入力に与えられる。
図３６は、ベジェ演算回路２６２６において行われる演算アルゴリズムを示す概念図であり、図３７は、一実施形態による、当該演算の手順を示すフローチャートである。
図３７に図示されているように、初期設定として、３つの制御点CP(2k)～CP(2k+2)のＸ座標及びＹ座標が、ベジェ演算回路２６２６に設定される（ステップＳ１１）。記載を簡潔にするために、以下では、ベジェ演算回路２６２６に設定される制御点CP(2k)、CP(2k+1)、CP(2k+2)を、それぞれ、制御点Ａ０、Ｂ０、Ｃ０と記載する。図３６を参照して、制御点Ａ０、Ｂ０、Ｃ０の座標A0(AX0, AY0)、B0(BX0, BY0)、C0(CX0, CY0)は、それぞれ、次のように表わされる：
A0 (AX0, AY0) = (XCP(2k), YCP(2k)) (6)
B0 (BX0, BY0) = (XCP(2k+1), YCP(2k+1)) (7)
C0 (CX0, CY0) = (XCP(2k+2), YCP(2k+2)) (8)
図３６を参照して、電圧データ値Y_OUTは、以下に述べられるように、中点を求める演算を繰り返すことによって算出される。この繰り返し演算の１単位を、以下では、“中点演算”と呼ぶことにする。３つの制御点の隣接する２つの制御点の中点を１次中点と呼び、該２つの１次中点の中点を２次中点と呼ぶことがある。
１回目の中点演算では、初期的に与えられる制御点Ａ０、Ｂ０、Ｃ０（即ち、３つの制御点CP(2k)、CP(2k+1)、CP(2k+2)）に関し、制御点Ａ０と制御点Ｂ０の中点である１次中点ｄ０と、制御点Ｂ０と制御点Ｃ０の中点である１次中点ｅ０とが算出され、更に、１次中点ｄ０と１次中点ｅ０の中点である２次中点ｆ０が算出される。２次中点ｆ０は、３つの制御点Ａ０、Ｂ０、Ｃ０で規定される２次ベジェ曲線の上に位置する。このとき、２次中点ｆ０の座標(Xf0, Yf0)は、下記式で表わされる：
Xf0 = (AX0 + 2BX0 + CX0)/4 (9)
Yf0 = (AY0 + 2BY0 + CY0)/4 (10)
様々な実施形態において、次の中点演算（２回目の中点演算）に使用される３つの制御点Ａ１、Ｂ１、Ｃ１は、制御点Ａ０、１次中点ｄ０、２次中点ｆ０、１次中点ｅ０、及び、制御点Ｂ０のうちから、入力階調値X_INと２次中点ｆ０のＸ座標Xf0との比較の結果に応じて選択される。より具体的には、下記のようにして制御点Ａ１、Ｂ１、Ｃ１が選択される：
（Ａ）Xf0 ≧ X_INである実施形態
このような実施形態では、Ｘ座標が小さい３点（左側の３点）：制御点Ａ０、１次中点ｄ０、２次中点ｆ０が、制御点Ａ１、Ｂ１、Ｃ１として選択される。即ち、
Ａ１＝Ａ０，Ｂ１＝ｄ０及びＣ１＝ｆ０ (11)
（Ｂ）Xf0 ＜ X_INである実施形態
このような実施形態では、この場合、Ｘ座標が大きい３点（右側の３点）：２次中点ｆ０、１次中点ｅ０、制御点Ｃ０が、制御点Ａ１、Ｂ１、Ｃ１として選択される。即ち、
Ａ１＝ｆ０，Ｂ１＝ｅ０及びＣ１＝Ｃ０ (12)
同様の手順により、２回目の中点演算が行われてもよい。制御点Ａ１、Ｂ１、Ｃ１に関し、制御点Ａ１と制御点Ｂ１の１次中点ｄ１と、制御点Ｂ１と制御点Ｃ１の１次中点ｅ１とが算出され、更に、１次中点ｄ１と１次中点ｅ１の２次中点ｆ１が算出される。２次中点ｆ１は、所望の２次ベジェ曲線上の点である。続いて、次の中点演算（３回目の中点演算）に使用される３つの制御点Ａ２、Ｂ２、Ｃ２が制御点Ａ１、１次中点ｄ１、２次中点ｆ１、１次中点ｅ１、制御点Ｂ１のうちから、入力階調値X_INと２次中点ｆ１のＸ座標Xf1との比較の結果に応じて選択される。
更に、図３６に示すように、ｉ回目の中点演算では、下記のような演算が行われる（ステップＳ１２～Ｓ１４）。
（Ａ）(AXi-1 + 2BXi-1 + CXi-1)/4 ≧ X_INである実施形態
Axi = AXi-1 (13)
BXi = (AXi-1 + BXi-1)/2 (14)
CXi = (AXi-1+2BXi-1+CXi-1)/4 (15)
AYi = AYi-1 (16)
BYi = (AYi-1 + BYi-1)/2 (17)
CYi = (AYi-1 + 2BYi-1+CYi-1)/4 (18)
（Ｂ）(AXi-1 + 2BXi-1 + CXi-1)/4 ＜ X_INである実施形態
AXi = (AXi-1 + 2BXi-1 + CXi-1)/4 (19)
BXi = (BXi-1 + CXi-1)/2 (20)
CXi = CXi-1 (21)
AYi = (AYi-1 + 2BYi-1 + CYi-1)/4 (22)
BYi = (BYi-1 + CYi-1)/2 (23)
CYi = CYi-1 (24)
条件（Ａ）、（Ｂ）に関し、等号は、条件（Ａ）、（Ｂ）のいずれの不等号に付せられてもよい。
中点演算は、同様の手順により、所望の回数だけ繰り返される（ステップＳ１５）。
各中点演算は、制御点Ａｉ、Ｂｉ、Ｃｉを２次ベジェ曲線に近づけ、また、制御点Ａｉ、Ｂｉ、ＣｉのＸ座標を入力階調値X_INに近づける。Ｎ回目の中点演算によって得られた制御点ＡＮ、ＢＮ、ＣＮの少なくとも一つのＹ座標から、最終的に算出すべき電圧データ値Y_OUTの値が得られる。例えば、制御点ＡＮ、ＢＮ、ＣＮのうちから任意に選択された一点のＹ座標が、電圧データ値Y_OUTとして選ばれてもよい。その代わりに、制御点ＡＮ、ＢＮ、ＣＮのＹ座標の平均値が電圧データ値Y_OUTとして選ばれてもよい。
中点演算が行われる回数Ｎが比較的少ない範囲では、中点演算が行われる回数Ｎが多いほど、電圧データ値Y_OUTの精度が向上する。様々な実施形態において、中点演算が行われる回数Ｎが電圧データ値Y_OUTのビット数に一度到達すると、電圧データ値Y_OUTの精度は、それ以上は向上しない。よって、様々な実施形態において、中点演算の回数Ｎは、電圧データ値Y_OUTのビット数と同一である。電圧データ値Y_OUTが１０ビットデータである幾つかの実施形態では、中点演算の回数Ｎは、１０である。
上記のように、電圧データ値Y_OUTは、中点演算の繰り返しによって算出されるので、ベジェ演算回路２６２６は、直列に接続された、それぞれが中点演算を行うように構成された複数の演算回路として構成され得る。図３８は、一実施形態による、ベジェ演算回路２６２６の構成の一例を示すブロック図である。
ベジェ演算回路２６２６は、Ｎ個の単位演算ユニット２６３０１～２６３０Ｎと、出力段２６４０とを備えている。単位演算ユニット２６３０１～３０Ｎのそれぞれは、上記の中点演算を行うように構成されている。言い換えれば、単位演算ユニット２６３０ｉは、上記の式に従った演算により、制御点Ａｉ－１、Ｂｉ－１、Ｃｉ－１のＸ座標、Ｙ座標から制御点Ａｉ、Ｂｉ、ＣｉのＸ座標、Ｙ座標を算出するように構成されている。出力段２６４０は、単位演算ユニット２６３０Ｎから出力される制御点ＡＮ、ＢＮ、ＣＮから選択された少なくとも一つの制御点のＹ座標（即ち、ＡＹＮ、ＢＹＮ及びＣＹＮのうちの少なくとも一）に基づいて電圧データ値Y_OUTを出力する。出力段２６４０は、制御点ＡＮ、ＢＮ、ＣＮのうちの選択された一の制御点のＹ座標を電圧データ値Y_OUTとして出力してもよい。
図３９は、一実施形態による、各単位演算ユニット２６３０ｉの構成を示す回路図である。各単位演算ユニット２６３０は、加算器２６３１～２６３３と、セレクタ２６３４～２６３６と、比較器２６３７と、加算器２６４１～２６４３と、セレクタ２６４４～２６４６とを備えている。加算器２６３１～２６３３とセレクタ２６３４～２６３６とは、制御点Ａｉ－１、Ｂｉ－１、Ｃｉ－１のＸ座標について演算を行い、加算器２６４１～２６４３とセレクタ２６４４～２６４６とは、制御点Ａｉ－１、Ｂｉ－１、Ｃｉ－１のＹ座標について演算を行う。
様々な実施形態において、各単位演算ユニット２６３０は、７つの入力端を有しており、そのうちの一つは入力階調値X_INを受け取り、残りの６つは、それぞれ、制御点Ａｉ－１、Ｂｉ－１、Ｃｉ－１のＸ座標ＡＸｉ－１、ＢＸｉ－１、ＣＸｉ－１、及び、Ｙ座標ＡＹｉ－１、ＢＹｉ－１、ＣＹｉ－１を受け取る。加算器２６３１は、ＡＸｉ－１が供給される入力端に接続された第１入力と、ＢＸｉ－１が供給される入力端に接続される第２入力とを有している。加算器２６３２は、ＢＸｉ－１が供給される入力端に接続された第１入力と、ＣＸｉ－１が供給される入力端に接続された第２入力とを有している。加算器２６３３は、加算器２６３１の出力に接続された第１入力と、加算器２６３２の出力に接続された第２入力とを有している。
同様に、加算器２６４１は、ＡＹｉ－１が供給される入力端に接続された第１入力と、ＢＹｉ－１が供給される入力端に接続された第２入力とを有している。加算器２６４２は、ＢＹｉ－１が供給される入力端に接続された第１入力と、ＣＹｉ－１が供給される入力端に接続された第２入力とを有している。加算器２６４３は、加算器４１の出力に接続された第１入力と、加算器２６４２の出力に接続された第２入力とを有している。
比較器２６３７は、入力階調値X_INが供給される第１入力と、加算器２６３３の出力に接続された第２入力とを有している。
セレクタ２６３４は、ＡＸｉ－１が供給される入力端に接続された第１入力と加算器２６３３の出力に接続された第２入力とを有しており、比較器２６３７の出力値に応答して第１入力又は第２入力を選択する。セレクタ２６３４の出力は、ＡＸｉを出力する出力端に接続されている。同様に、セレクタ２６３５は、加算器２６３１の出力に接続された第１入力と加算器２６３２の出力に接続された第２入力とを有しており、比較器２６３７の出力値に応答して第１入力又は第２入力を選択する。セレクタ２６３５の出力は、ＢＸｉを出力する出力端に接続されている。更に、セレクタ３６は、加算器２６３３の出力に接続された第１入力とＣｉ－１が供給される入力端に接続された第２入力とを有しており、比較器２６３７の出力値に応答して第１入力又は第２入力を選択する。セレクタ２６３６の出力は、ＣＸｉを出力する出力端に接続されている。
一以上の実施形態では、セレクタ２６４４は、ＡＹｉ－１が供給される入力端に接続された第１入力と加算器２６４３の出力に接続された第２入力とを有しており、比較器２６３７の出力値に応答して第１入力又は第２入力を選択する。セレクタ２６４４の出力は、ＡＹｉを出力する出力端に接続されている。同様に、セレクタ２６４５は、加算器４１の出力に接続された第１入力と加算器２６４２の出力に接続された第２入力とを有しており、比較器２６３７の出力値に応答して第１入力又は第２入力を選択する。セレクタ２６４５の出力は、ＢＹｉを出力する出力端に接続されている。更に、セレクタ２６４６は、加算器４３の出力に接続された第１入力とＣＹｉ－１が供給される入力端に接続された第２入力とを有しており、比較器２６３７の出力値に応答して第１入力又は第２入力を選択する。セレクタ２６４６の出力は、ＣＹｉを出力する出力端に接続されている。
加算器２６３１は上述された式に従った演算を行い、加算器２６３２は上述された式に従った演算を行い、加算器２６３３は、加算器２６３１、２６３２からの出力値を用いて上記の式に従った演算を行う。同様に、加算器２６４１は上記の式に従った演算を行い、加算器２６４２は、上記の式に従った演算を行い、加算器２６４３は、加算器２６４１、２６４２からの出力値を用いて上記の式に従った演算を行う。比較器２６３７は、加算器２６３３の出力値を入力階調値X_INと比較し、セレクタ２６３４～２６３６、２６４４～２６４６のそれぞれに供給された２つの入力値のいずれを出力値として出力すべきかを指示する。
一以上の実施形態では、入力階調値X_INが(AXi-1 + 2BXi-1 + CXi-1)/4よりも小さい場合、セレクタ２６３４がＡＸｉ－１を選択し、セレクタ２６３５が加算器２６３１の出力値を選択し、セレクタ２６３６が加算器２６３３の出力値を選択し、セレクタ２６４４がＡＹｉ－１を選択し、セレクタ２６４５が加算器４１の出力値を選択し、セレクタ４６が加算器２６４３の出力値を選択する。入力階調値X_INが(AXi-1 + 2BXi-1 + CXi-1)/4よりも大きい場合、セレクタ２６３４が加算器２６３３の出力値を選択し、セレクタ２６３５が加算器２６３２の出力値を選択し、セレクタ２６３６がＣＸｉ－１を選択し、セレクタ２６４４が加算器２６４３の出力値を選択し、セレクタ２６４５が加算器２６４２の出力値を選択し、セレクタ２６４６がＣＹｉ－１を選択する。セレクタ２６３４～２６３６、２６４４～２６４６によって選択された値が、それぞれ、ＡＸｉ、ＢＸｉ、ＣＸｉ、ＡＹｉ、ＢＹｉ、ＣＹｉとして、次段の単位演算ユニット２６３０に供給される。
様々な実施形態では、上記の式に含まれている除算は、下位ビットを切り捨てることで実現できる。最も簡便には、加算器２６３１～２６３３、２６４１～２６４３の出力の下位ビットを切り捨てることで所望の演算を実現できる。この場合、加算器３１～２６３３、２６４１～２６４３の出力端のそれぞれから１ビットを切り捨ててもよい。幾つかの実施形態では、回路において下位ビットが切り捨てられる場所は、上記の式と等価な演算が行われる限り、適宜に変更可能である。例えば、加算器２６３１～２６３３、加算器２６４１～２６４３の入力端において下位ビットが切り捨てられてもよいし、比較器２６３７、セレクタ２６３４～２６３６、２６４４～２６４６の入力端において下位ビットが切り捨てられてもよい。
一実施形態では、電圧データ値Y_OUTは、このように構成された単位演算ユニット２６３０１～２６３０Ｎの最終段の単位演算ユニット２６３０Ｎから出力されるＡＹＮ、ＢＹＮ、ＣＹＮの少なくともいずれか一つから得られてもよい。
図４０は、一実施形態による、電圧データ値Y_OUTの算出に２次ベジェ曲線を用いる場合において電圧データ値Y_OUTを算出する算出アルゴリズムの改良を示す概念図である。図４０に図示されているアルゴリズムでは、第１に、ｉ回目の中点演算において、制御点Ａｉ－１、Ｂｉ－１、Ｃｉ－１を制御点Ｂｉ－１が原点になるように平行移動した後に１次中点ｄｉ－１、１次中点ｅｉ－１、２次中点ｆｉ－１が演算される。第２に、２次中点ｆｉ－１が第ｉ＋１回目の中点演算に使用される制御点Ｃｉとして常に選択される。このような平行移動及び中点演算を繰り返すことは、演算器の数を低減し、各演算器において処理される値のビット数を有効に低減する。以下では、図４０に図示されているアルゴリズムを詳細に説明する。
１回目の平行移動及び中点演算では、制御点ＡＯ、ＢＯ、ＣＯが、移動後に制御点Ｂ０が原点になるように平行移動される。平行移動後の制御点ＡＯ、ＢＯ、ＣＯをそれぞれ、制御点ＡＯ’、ＢＯ’、ＣＯ’と表記する。制御点ＢＯ’は、原点に一致する。このとき、制御点ＡＯ’、制御点ＣＯ’の座標は、それぞれ、次のように表わされる：
AO’(AXO’, AYO’) = (AXO - BXO, AYO - BYO) (25)
CO’(CXO’, CYO’) = (CXO - BXO, CYO - BYO) (26)
同時に、演算対象階調値X_IN0から、Ｘ軸方向の平行移動量BXOが減じられて演算対象階調値X_IN1が算出される。
続いて、制御点ＡＯ’と制御点ＢＯ’の１次中点ｄＯ’と、制御点ＢＯ’と制御点ＣＯ’の１次中点ｅＯ’とが算出され、更に、１次中点ｄＯ’と１次中点ｅＯ’の２次中点ｆＯ’が算出される。２次中点ｆＯ’は、制御点Ｂｉが原点になるように平行移動した後の２次ベジェ曲線（即ち、３つの制御点ＡＯ’、ＢＯ’、ＣＯ’で規定される２次ベジェ曲線）の上にある。
一以上の実施形態では、２次中点ｆＯ’の座標(XfO’, YfO’)は、下記式で表わされる：
Figure 2022180620000003
次の平行移動及び中点演算（２回目の平行移動及び中点演算）に使用され得る３つの制御点Ａ１、Ｂ１、Ｃ１は、制御点ＡＯ’、１次中点ｄＯ’、２次中点ｆＯ’、１次中点ｅＯ’、制御点ＣＯ’のうちから、演算対象階調値X_IN1と２次中点ｆＯ’のＸ座標値ＸｆＯ’との比較の結果に応じて選択される。この選択において、２次中点ｆＯ’が制御点Ｃ１として常に選択される一方、制御点Ａ１、Ｂ１は、次のようにして選択される。
（Ａ）Xfo’ ≧ X_IN1である実施形態
このような実施形態では、Ｘ座標値が小さい２点（左側の２点）、即ち、制御点ＡＯ’及び１次中点ｄＯ’が、それぞれ、制御点Ａ１、Ｂ１として選択される。
言い換えれば、
Ａ１＝ＡＯ’，Ｂ１＝ｄＯ’及びＣ１＝ｆＯ’ (28)
（Ｂ）XfO ＜ X_IN1である実施形態
このような実施形態では、Ｘ座標値が大きい２点（右側の２点）：制御点ＣＯ’、１次中点ｅＯ’が、それぞれ、制御点Ａ１、Ｂ１として選択される。言い換えれば、
Ａ１＝ＣＯ’，Ｂ１＝ｅＯ’及びＣ１＝ｆＯ’ (29)
全体としては、第１平行移動及び中点演算では、下記の演算が行われる。
X_IN1 = X_IN0 - BX0 (30)
Xf0’ = (AX0 - 2BX0 + CX0)/4 (31)
（Ａ）XfO' ≧ X_IN1である実施形態では、
AX1 = AX0 - BX0 (32)
BX1 = (AX0 - BX0)/2 (33)
CX1 = Xf0’ = (AX0 - 2BX0 + CX0)/4 (34)
AY1 = AY0 - BY0 (35)
BY1 = (AY0 - BY0)/2 (36)
CY1 = Yf0’ = (AY0 - 2BY0 + CY0)/4 (37)
（Ｂ）XfO' ＜ X_INである実施形態では、
AX1 = CX0 - BX0 (38)
BX1 = (CX0 - BX0)/2 (39)
CX1 = (AY0 - 2BY0 + CY0)/4 (40)
AY1 = CY0 - BY0 (41)
BY1 = (CY0 - BY0)/2 (42)
CY1 = (AY0 - 2BY0 + CY0)/4 (43)
条件（Ａ）、（Ｂ）に関し、等号は条件（Ａ）、（Ｂ）のいずれの不等号に付せられてもよい。
上記式から理解されるように、条件（Ａ）、（Ｂ）のいずれが満たされる場合であっても、下記の関係が成立する。
AX1 = 2BX1 (44)
AY1 = 2BY1 (45)
これは、上記の演算を実際に実行する際には、制御点Ａ１、Ｂ１の座標を重複して計算し、又は格納する必要がないことを意味している。このことは、図４０に図示されているように、制御点Ｂ１が制御点Ａ１と原点Ｏの中点に位置することからも理解されよう。以下では、制御点Ｂ１の座標が計算される実施形態を説明するが、制御点Ａ１の座標を計算する演算は、制御点Ｂ１の座標を計算する演算と等価である。
２回目の平行移動及び中点演算でも、同様の演算が行われる。まず、制御点Ａ１、Ｂ１、Ｃ１が、移動後に制御点Ｂ１が原点になるように平行移動される。平行移動後の制御点Ａ１、Ｂ１、Ｃ１をそれぞれ、制御点Ａ１’、Ｂ１’、Ｃ１’と表記する。加えて、演算対象階調値X_IN1から、Ｘ軸方向の平行移動量BX1が減じられて演算対象階調値X_IN2が算出される。続いて、制御点Ａ１’と制御点Ｂ１’の１次中点ｄ１’と、制御点Ｂ１’と制御点Ｃ１’の１次中点ｅ１’とが算出され、更に、更に、１次中点ｄ１’と１次中点ｅ１’の２次中点ｆ１’が算出される。
上記の式と同様に、下記式が得られる。
X_IN2 = X_IN1 - BX1 (46)
Xf1’ = (AX1 - 2BX1 + CX1)/4 (47)
（Ａ）Xf1' ≧ X_IN2である実施形態では、
AX2 = AX1 - BX1 (48)
BX2 = (AX1 - BX1)/2 (49)
CX2 = Xf1’, = (AX1 -2BX1 + CX1)/4 (50)
AY2 = AY1 -BY1 (51)
BY2 = (AY1 - BY1)/2 (52)
CY2 = Yf1’, = (AY1 - 2BY1 + CY1)/4 (53)
（Ｂ）Xf1' ＜ X_IN2である実施形態では、
AX2 = CX1 - BX1 (54)
BX2 = (CX1 - BX1)/2 (55)
CX2 = (AY1 - 2BY1 + CY1)/4 (56)
AY2 = CY1 - BY1 (57)
BY2 = (CY1 - BY1)/2 (58)
CY2 = (AY1 - 2BY1 + CY1)/4 (59)
一以上の実施形態では、上記の式に代入することで、下記の式が得られる。
BX2 = BX1/2, (for CX1 ≧ X_IN2) (60)
= (CX1 - BX1)/2, (for CX1 ＜ X_IN2) (61)
CX2 = CX1/4 (62)
BY2 = BY1/2, (for CX1 ≧ X_IN2) (63)
= (CY1 - BY1)/2, (for CX1 ＜ X_IN2) (64)
CY2 = CY1/4 (65)
式の場合と同様に下記関係が成立するので、制御点Ａ２のＸ座標値ＡＸ２及びＹ座標ＡＹ２を冗長的に計算し、又は、格納する必要はない。
AX2 = 2BX2 (66)
AY2 = 2BY2 (67)
３回目以降の平行移動及び中点演算についても、同様な演算が行われる。２回目の平行移動及び中点演算と同様に、ｉ回目の平行移動及び中点演算（ｉ≧２）において行われる演算が下記の式で表わされることが理解されよう。
X_INi = X_INi-1 - BXi-1 (68)
BXi = BXi-1/2, (for CXi-1 ≧ X_INi) (69)
= (CXi-1 - BXi-1)/2, (for CXi-1 ＜ X_INi) (70)
CXi = CXi-1/4 (71)
BYi = BYi-1/2, (for CXi-1 ≧ X_INi) (72)
= (CYi-1 - BYi-1)/2, (for CXi-1 ＜ X_INi) (73)
CYi = CYi-1/4 (74)
上記式に関し、一以上の実施形態では、等号は、上記の式のいずれの不等号に付せられてもよい。
ここで、上記の式の意味するところは、制御点Ｃ１は、原点Ｏと制御点Ｃｉ－１とを結ぶ線分上にあり、制御点Ｃｉと点Ｏとの間の距離が、線分ＯＣｉ－１の長さの４分の１であるということである。即ち、平行移動及び中点演算を繰り返すと、制御点Ｃｉは、原点Ｏに近づいていく。このような関係が制御点Ｃ１の座標の計算の容易化を可能にしていることは容易に理解されよう。上記の式は、制御点Ａｉ、Ａｉ－１の座標を含んでいないから、２回目以降の平行移動及び中点演算において制御点Ａ２～ＡＮの座標を計算し、又は、格納する必要はないことにも留意されたい。
平行移動及び中点演算をＮ回繰り返した後に最終的に得るべき電圧データ値Y_OUTは、全ての平行移動をキャンセルした制御点ＢＮのＹ座標（これは、図２８における制御点ＢＮのＹ座標と同一である）として得ることができる。即ち、電圧データ値Y_OUTは、下記式：
Y_OUT = BY0 + BY1 + … + BYi-1 (75)
で算出可能である。
このような演算は、ｉ回目の平行移動及び中点演算において下記の演算を行えうことで実現可能である。
Y_OUT1 = BY0 (for i=1) (76)
Y_OUTi = Y_OUTi-1 + BYi-1 (for i ≧ 2) (77)
この場合、目的の電圧データ値Y_OUTは、Y_OUTNとして得られる。
図４１は、以上に説明された平行移動及び中点演算がハードウェアによって実行される一実施形態による、ベジェ演算回路２６２６の構成を示す回路図である。図４１に示すベジェ演算回路２６２６は、初段演算ユニット２６５０１と、初段演算ユニット２６５０１の出力に直列に接続された複数の単位演算ユニット２６５０２～２６５０Ｎとを備えている。初段演算ユニット２６５０１は、１回目の平行移動及び中点演算を行う機能を有しており、上記の式に従った演算を行うように構成されている。単位演算ユニット２６５０２～２６５０Ｎは、２回目以降の平行移動及び中点演算を行う機能を有しており、上記の式の演算を行うように構成されている。
図４２は、一以上の実施形態による、初段演算ユニット５０１と単位演算ユニット２６５０２～２６５０Ｎの構成を示す回路図である。初段演算ユニット２６５０１は、減算器２６５１～２６５３と、加算器２６５４と、セレクタ２６５５と、比較器２６５６と、減算器６２、６３と、加算器２６６４と、セレクタ２６６５とを備えている。初段演算ユニット２６５０１は、７つの入力端を有している。入力端の一つには入力階調値X_INが入力され、他の６つの入力端には、それぞれ、制御点ＡＯ、ＢＯ、ＣＯのＸ座標値ＡＸＯ、ＢＸＯ、ＣＸＯ、及び、Ｙ座標ＡＹＯ、ＢＹＯ、ＣＹＯが供給される。
減算器２６５１は、入力階調値X_INが供給される第１入力とＢＸＯが供給される入力端に接続された第２入力とを有している。減算器２６５２は、ＡＸＯが供給される入力端に接続された第１入力と、ＢＸＯが供給される入力端に接続された第２入力とを有している。減算器２６５３は、ＣＸＯが供給される入力端に接続された第１入力と、ＢＸＯが供給される入力端に接続された第２入力とを有している。加算器２６５４は、減算器２６５２の出力に接続された第１入力と減算器５３の出力に接続された第２入力とを有している。
同様に、減算器２６６２は、ＡＹＯが供給される入力端に接続された第１入力と、ＢＹＯが供給される入力端に接続された第２入力とを有している。減算器２６６３は、ＣＹＯが供給される入力端に接続された第１入力とＢＹＯが供給される入力端に接続された第２入力とを有している。加算器２６６４は、減算器２６６２の出力に接続された第１入力と、減算器２６６３の出力に接続された第２入力とを有している。
比較器２６５６は、減算器２６５１の出力に接続された第１入力と加算器２６５４の出力に接続された第２入力とを有している。セレクタ２６５５は、減算器２６５２の出力に接続された第１入力と減算器２６５３の出力に接続された第２入力とを有しており、比較器２６５６の出力値ＳＥＬ１に応答して第１入力と第２入力のいずれかを選択する。また、セレクタ２６６５は、減算器２６６２の出力に接続された第１入力と減算器２６６３の出力に接続された第２入力とを有しており、比較器２６５６の出力値ＳＥＬ１に応答して第１入力と第２入力のいずれかを選択する。
演算対象階調値X_IN1を出力する出力端は、減算器２６５１の出力に接続される。また、ＢＸ１を出力する出力端はセレクタ２６５５の出力に接続され、ＣＸ１を出力する出力端は、加算器２６５４の出力に接続されている。更に、ＢＹ１を出力する出力端はセレクタ２６６５の出力に接続され、ＣＹ１を出力する出力端は、加算器２６６４の出力に接続されている。
減算器２６５１は、上記の式に従った演算を行い、減算器２６５２は、上記の式のうちの一又は複数に従った演算を行う。減算器２６５３は、上記の式の一又は複数に従った演算を行い、加算器２６５４は、減算器２６５２、２６５３の出力値に基づいて上記の式のうちの一又は複数に従った演算を行う。同様に、減算器２６６２は、上記の式の一又は複数に従った演算を行う。減算器２６６３は、上記の式の一又は複数に従った演算を行い、加算器２６６４は、減算器２６６２、２６６３の出力値に基づいて上記の式の一又は複数に従った演算を行う。比較器２６５６は、減算器２６５１の出力値（即ち、X_INO - BXO）を加算器２６５４の出力値と比較し、セレクタ２６５５、２６６５が、各々の２つの入力値のいずれを出力値として出力すべきかを指示する。X_IN1が(AX0 - 2BX0 + CX0)/4以下の場合には、セレクタ２６５５が減算器２６５２の出力値を選択し、セレクタ２６６５が減算器２６６２の出力値を選択する。X_IN0 - BX0が(AX0 - 2BX0 + CX0)/4よりも大きい場合には、セレクタ５５が減算器２６５３の出力値を選択し、セレクタ２６６５が減算器２６６３の出力値を選択する。セレクタ２６５５、２６６５によって選択された値が、それぞれＢＸ１、ＢＹ１として、単位演算ユニット２６５０２に供給される。更に、加算器２６５４、２６６４の出力値が、それぞれＣＸ１、ＣＹ１として単位演算ユニット２６５０２に供給される。
様々な実施形態において、上記の式の一又は複数に記述されている除算は、下位ビットを切り捨てることによって実現可能である。回路において下位ビットの切り捨てを行う場所は、上記の式の一又は複数と等価な演算が行われる限り、適宜に変更されてもよい。図４２の初段演算ユニット２６５０１は、セレクタ２６５５、２６６５の出力において最下位の１ビットを切り捨て、加算器２６５４、２６６４の出力において最下位の２ビットが切り捨てるように構成されている。
一方、単位演算ユニット２６５０２～２６５０Ｎは、同一の構成を有しており、減算器２６７１、２６７２、セレクタ２６７３、比較器２６７４、減算器２６７５、セレクタ２６７６、及び加算器２６７７を備えている。
以下では、ｉ回目の平行移動及び中点演算を行う単位演算ユニット５０ｉについて説明する。ここで、ｉは、２以上Ｎ以下の整数である。減算器２６７１は、演算対象階調値X_INi-1が供給される入力端に接続された第１入力とＢＸｉ－１が供給される入力端に接続された第２入力とを有している。減算器２６７２は、ＢＸｉ－１が供給される入力端に接続された第１入力と、ＣＸｉ－１が供給される入力端に接続された第２入力とを有している。減算器２６７５は、ＢＹｉ－１が供給される入力端に接続された第１入力と、ＣＹｉ－１が供給される入力端に接続された第２入力とを有している。
比較器２６７４は、減算器２６７１の出力に接続された第１入力とＣＸｉ－１が供給される入力端に接続された第２入力とを有している。
セレクタ２６７３は、ＢＸｉ－１が供給される入力端に接続された第１入力と減算器７２の出力に接続された第２入力とを有しており、比較器２６７４の出力値ＳＥＬｉに応答して第１入力と第２入力のいずれかを選択する。同様に、セレクタ２６７６は、ＢＹｉ－１が供給される入力端に接続された第１入力と減算器２６７５の出力に接続された第２入力とを有しており、比較器２６７４の出力値に応答して第１入力と第２入力のいずれかを選択する。
演算対象階調値X_INiは、減算器２６７１の出力に接続された出力端から出力される。ＢＸｉは、セレクタ２６７３の出力に接続された出力端から出力され、ＣＸｉは、ＣＸｉが供給された入力端に配線を介して接続された出力端から出力される。この過程で、ＣＸｉの下位２ビットが切り捨てられる。更に、ＢＹｉが、セレクタ２６７３の出力に接続された出力端から出力され、ＣＹｉが、ＣＹｉ－１が供給された入力端に配線を介して接続された出力端から出力される。この過程で、ＣＹｉ－１の下位２ビットが切り捨てられる。
一方、加算器２６７７は、ＢＸｉ－１が供給される入力端に接続された第１入力と、Y_OUTi-1が供給される入力端に接続された第２入力とを備えている。ここで、２回目の平行移動及び中点演算を行う単位演算ユニット２６５０２については、単位演算ユニット２６５０２に入力されるY_OUT1がＢＹ０に一致することに留意されたい。Y_OUTiは、加算器２６７７の出力から出力される。
減算器２６７１は、上記の式に従った演算を行い、減算器２６７２は、上記の式に従った演算を行う。減算器２６７５は、上記の式に従った演算を行い、加算器２６７７は、上記の式に従った演算を行う。比較器２６７４は、減算器２６７１の出力値X_INi（=X_INi-1 - BXi-1）をＣＸｉ－１と比較し、セレクタ２６７３、２６７６に、それぞれの２つの入力値のいずれを出力値として出力するかを指示する。一以上の実施形態では、X_INiがＣＸｉ－１以下である場合には、セレクタ２６７３がＢＸｉ－１を選択し、セレクタ２６７６がＢＹｉ－１を選択する。一方、X_INiがＣＸｉ－１よりも大きい実施形態では、セレクタ２６７３が減算器２６７２の出力値を選択し、セレクタ２６７６が減算器２６７５の出力値を選択する。セレクタ７３、２６７６によって選択された値が、それぞれＢＸｉ、ＢＹｉとして、次段の単位演算ユニット５０ｉ＋１に供給される。更に、ＣＸｉ－１、ＣＹｉ－１の下位２ビットを切り捨てることで得られる値が、ＣＸｉ、ＣＹｉとして次段の単位演算ユニット５０ｉ＋１に供給される。
いくつかの実施形態では、上記の式に記述されている除算は、下位ビットを切り捨てることで実現可能である。回路において下位ビットの切り捨てを行う場所は、上記の式のいずれかと等価な演算が行われる限り、適宜に変更されてもよい。図４２に図示されている単位演算ユニット２６５０ｉは、セレクタ２６７３、２６７６の出力において下位１ビットを切り捨て、ＣＸｉ－１、ＣＹｉ－１を受け取る配線において下位２ビットが切り捨てるように構成されている。
演算器の数の減少の効果は、図４２に図示されている単位演算ユニット２６５０２～２６５０Ｎの構成を図３９に図示されている単位演算ユニット２６３０１～２６３０Ｎの構成と比較することで理解できよう。加えて、図４２に示すような平行移動及び中点演算に対応した構成では、単位演算ユニット２６５０２～２６５０Ｎのそれぞれが下位ビットを切り捨てるように構成されており、取り扱うべきデータのビット数が、単位演算ユニット２６５０２～２６５０Ｎの後段のものになるほど少なくなる。以上に議論したように、図４２に図示したような平行移動及び中点演算を行う構成では、ハードウェアを削減しながら電圧データ値Y_OUTを計算できる。
上記の実施形態は、３つの制御点で規定された形状の２次ベジェ曲線を用いて電圧データ値Y_OUTを算出する場合を記述しているが、代替的に、３次以上のベジェ曲線を用いて電圧データ値Y_OUTを算出してもよい。ｎ次ベジェ曲線を用いられる場合、（ｎ＋１）個の制御点のＸ座標及びＹ座標が初期的に与えられ、該（ｎ＋１）個の制御点に対して同様の中点演算が行われて電圧データ値Y_OUTを算出する。
より具体的には、（ｎ＋１）個の制御点が与えられる場合、中点演算は、以下のようにして行われる。１次中点が、（ｎ＋１）個の制御点の隣接する２つの制御点の中点として算出される。１次中点の数は、ｎ個である。更に、２次中点が、それぞれ、ｎ個の１次中点の隣接する２つの中点として算出される。２次中点の数は、ｎ－１個である。同様に、（ｎ－ｋ）個の（ｋ＋１）次中点が、（ｎ－ｋ＋１）個のｋ次中点の隣接する２つの中点として算出される。この手順を、単一のｎ次中点が算出されるまで繰り返して行う。ここで、（ｎ＋１）個の制御点のうち、Ｘ座標が最小の制御点を最小制御点といい、Ｘ座標が最大の制御点を最大制御点という。同様に、ｋ次中点のうちＸ座標が最小のものをｋ次最小中点といい、Ｘ座標が最大のものをｋ次最大中点という。ｎ次中点のＸ座標が入力階調値Ｘ＿ＩＮより小さい場合、最小制御点、１次～（ｎ－１）次最小中点、及びｎ次中点が、次のステップの（ｎ＋１）個の制御点として選択される。ｎ次中点のＸ座標が入力階調値Ｘ＿ＩＮより大きい場合、ｎ次中点、１次～（ｎ－１）次最大中点、及び最大制御点が、次の中点演算の（ｎ＋１）個の制御点として選択される。電圧データ値Y_OUTは、Ｎ回の中点演算によって得られた（ｎ＋１）個の制御点のうちの少なくとも一の制御点のＹ座標に基づいて算出される。
一以上の実施形態では、４つの制御点CP(3k)～CP(3k+3)がベジェ演算回路２６２６に設定される。以下では、４つの制御点CP(3k)、CP(3k+1)、CP(3k+2)、CP(3k+3)を、単に、制御点Ａ０、Ｂ０、Ｃ０、Ｄ０と記載し、また、制御点ＡＯ、ＢＯ、ＣＯ、ＤＯの座標を、それぞれ、(AX0, AY0)、(BX0, BY0)、(CX0, CY0)、(DX0, DY0)と記載する。制御点ＡＯ、ＢＯ、ＣＯ、ＤＯの座標A0(AX0, AY0)、B0(BX0, BY0)、C0(CX0, CY0)、D0(DX0, DY0)は、それぞれ、次のように表わされる：
A0(AX0, AY0) = (XCP(3k), YCP(3k)) (78)
B0(BX0, BY0) = (XCP(3k+1), YCP(3k+1)) (79)
C0(CX0, CY0) = (XCP(3k+2), YCP(3k+2)) (80)
D0(DX0, DY0) = (XCP(3k+3), YCP(3k+3)) (81)
図４３は、ｎ＝３の場合（即ち、３次ベジェ曲線が電圧データ値Y_OUTの算出に使用される場合）についての中点演算を説明する図である。初期的に、４つの制御点ＡＯ、ＢＯ、ＣＯ、ＤＯが与えられる。ここで、制御点ＡＯが最小制御点であり、点ＤＯが最大制御点である。最初の中点演算では、制御点ＡＯと制御点ＢＯの中点である１次中点ｄＯと、制御点ＢＯと制御点ＣＯの中点である１次中点ｅＯと、制御点ＣＯと点ＤＯの中点である１次中点ｆＯが算出される。
様々な実施形態では、１次最小中点及びfOは、１次最大中点である。更に、１次中点ｄＯ、ｅＯの中点である２次中点ｇＯと、１次中点ｅＯ、ｆＯの中点である２次中点ｈＯとが算出される。ここで、中点ｇＯは、２次最小中点であり、ｈＯは、２次最大中点である。更に、２次中点ｇＯ、ｈＯの中点である３次中点ｉＯが算出される。３次中点ｉＯは、４つの制御点ＡＯ、ＢＯ、ＣＯ、ＤＯによって規定される３次ベジェ曲線の上の点であり、３次中点ｉＯの座標(XiO, YiO)は、下記式で表わされる：
Xi0 = (AX0 + 3BX0 + 3CX0 + DX0)/8 (82)
Yi0 = (AY0 + 3BY0 + 3CY0 + DY0)/8 (83)
次の中点演算（２回目の中点演算）に使用される４つの制御点：点Ａ１、Ｂ１、Ｃ１、Ｄ１は、入力階調値X_INと３次中点ｉＯのＸ座標XiOとの比較の結果に応じて選択される。より具体的には、XiO≧X_INの場合、最小制御点ＡＯ、最小１次中点ｄＯ、最小２次中点ｆＯ、及び３次中点ｅＯが、それぞれ、点Ａ１、Ｂ１、Ｃ１、Ｄ１として選択される。一方、XiO＜X_INの場合には、３次中点ｅＯ、最大２次中点ｈＯ、最大１次中点ｆＯ、及び最大制御点ＤＯが、それぞれ、点Ａ１、Ｂ１、Ｃ１、Ｄ１として選択される。
２回目以降の中点演算も、上記したものと同様の手順で行われる。一般的に、ｉ回目の中点演算では、下記のような演算が行われる。
（Ａ）(AXi-1 + 3BXi-1 + 3CXi-1 + DXi-1)/8 ≧ X_INである実施形態
AXi = AXi-1 (84)
BXi = (AXi-1 + BXi-1)/2 (85)
CXi = (AXi-1 + 2BXi-1 + CXi-1)/4 (86)
DXi = (AXi-1 + 3BXi-1 + 3CXi-1 + DXi-1)/8 (87)
AYi = AYi-1 (88)
BYi = (AYi-1 + BYi-1)/2 (89)
CYi = (AYi-1 + 2BYi-1 + CYi-1)/4 (90)
DYi = (AYi-1 + 3BYi-1 + 3CYi-1 + DYi-1)/8 (91)
（Ｂ）(AXi-1 + 3BXi-1 + 3CXi-1 + DXi-1)/8 < X_INである実施形態
AXi = (AXi-1 + 3BXi-1 + 3CXi-1 + DXi-1)/8 (92)
BXi = (BXi-1 + 2CXi-1 + DXi-1)/4 (93)
CXi = (CXi-1 + DXi-1)/2 (94)
DXi = DXi-1 (95)
AXi = (AXi-1 + 3BXi-1 + 3CXi-1 + DXi-1)/8 (96)
BYi = (BYi-1 + 2CYi-1 + DYi-1)/4 (97)
CYi = (CYi-1 + DYi-1)/2 (98)
DYi = DYi-1 (99)
様々な実施形態において、等号は、条件（Ａ）、（Ｂ）のいずれに記載されている不等号に付せられてもよい。
中点演算が行われる毎に、制御点Ａｉ、Ｂｉ、Ｃｉ，Ｄｉが３次ベジェ曲線に近づいていくと共に、制御点Ａｉ、Ｂｉ、Ｃｉ，ＤｉのＸ座標が入力階調値X_INに近づいていく。Ｎ回目の中点演算によって得られた制御点ＡＮ、ＢＮ、ＣＮ，ＤＮの少なくとも一つのＹ座標から、最終的に算出すべき電圧データ値Y_OUTの値が得られる。例えば、制御点ＡＮ、ＢＮ、ＣＮ、ＤＮのうちから任意に選択された一の制御点のＹ座標が、電圧データ値Y_OUTとして決定されてもよい。その代わりに、制御点ＡＮ、ＢＮ、ＣＮ、ＤＮのＹ座標の平均値が電圧データ値Y_OUTとして決定されてもよい。
中点演算が行われる回数Ｎが比較的少ない範囲では、中点演算の回数Ｎが多いほど、電圧データ値Y_OUTの精度を向上させることができる。しかしながら、電圧データ値Y_OUTの精度は、中点演算の回数Ｎが電圧データ値Y_OUTのビット数に一度到達すると、それ以上は向上しない。様々な実施形態において、中点演算が行われる回数Ｎは、電圧データ値Y_OUTのビット数に一致する。電圧データ値Y_OUTが１０ビットデータである一以上の実施形態では、中点演算が行われる回数Ｎは、１０である
一以上の実施形態では、ｎ次ベジェ曲線を用いて電圧データ値Y_OUTを算出するときに、２次ベジェ曲線を用いる場合と同様に、中間に位置する制御点のいずれかが原点Ｏになるように平行移動したうえで中点演算を行ってもよい。更に、例えば３次ベジェ曲線でガンマカーブを表現する場合、制御点Ｂｉ－１又はＣｉ－１が原点Ｏになるように制御点を平行移動したうえで１次～ｎ次中点が算出される。平行移動後の制御点Ａｉ－１’、１次最小中点、２次最小中点、及び３次中点の組み合わせ、又は、３次中点、２次最大中点、１次最大中点、及び制御点Ｄｉ－１’の組み合わせのいずれかが、次の制御点Ａｉ、Ｂｉ、Ｃｉ、Ｄｉとして選ばれる。この場合も、各演算器において処理される値のビット数が有効に低減される。
一以上の実施形態において、ＯＬＥＤ（organic light emitting diode）表示パネルのような自発光表示パネルの駆動において、電圧データDVOUTの生成において、画面の輝度を制御するデータ演算が行われてもよい。表示装置は、画面の輝度（即ち、表示される画像全体の輝度）を調節する機能を有することがある。表示装置は、ユーザが明るい画像の表示を希望する場合に、マニュアル操作に応じて画面の輝度を増大する機能を有していることがある。液晶表示パネルのようなバックライトを有する表示デバイスについては、画面の輝度を制御するデータ演算は必須ではない。なぜなら、画面の輝度をバックライトの輝度によって調節可能でないことがあるからである。ＯＬＥＤ表示パネルのような自発光表示パネルの駆動においては、所望の画面の輝度レベルに応じて電圧データDVOUTを生成するようにデータ演算を行うことがある。
画面の輝度を制御する演算を行って電圧データDVOUTを生成することがあり、入力階調値X_INと電圧データ値Y_OUTの間の対応関係が、画面の輝度に依存して修正されてもよい。
図４４は、画面の各輝度について規定された、入力階調値X_INと電圧データ値Y_OUTの間の対応関係の一例を示すグラフである。図４４は、電圧プログラミングによってＯＬＥＤ表示パネルを駆動する場合における、各輝度についての入力階調値X_INと電圧データ値Y_OUTの間の対応関係を示している。図４４では、電圧データ値Y_OUTが１０ビットであり、電圧データ値Y_OUTに比例した電圧で、ＯＬＥＤ表示パネルの各画素の各副画素がプログラミングされるものとして入出力特性のグラフが描かれている。一以上の実施形態では、電圧データ値Y_OUTが“１０２３”であり、対象の副画素が５Ｖの電圧でプログラミングされる。
図４５は、一実施形態による表示装置２６１０Ａの構成を示すブロック図である。表示装置２６１０Ａは、ＯＬＥＤ表示パネル２６１Ａと、表示ドライバ２６０２Ａとを備えるＯＬＥＤ表示装置として構成されている。ＯＬＥＤ表示パネルは、図２９に図示されているように構成されてもよく、このとき、各画素回路２６０６が、電流駆動素子、より具体的にはＯＬＥＤ素子を含んでいる。表示ドライバ２６０２Ａは、ホスト２６０３から受け取った入力画像データDIN及び制御データDCTRLに応じてＯＬＥＤ表示パネル２６０１Ａを駆動してＯＬＥＤ表示パネル２６０１Ａに画像を表示する。
図４５の表示ドライバ２６０２Ａの構成は、図３０の表示ドライバ２６０２の電圧データ生成回路部２６１２と異なる構成の電圧データ生成回路２６１２Ａを備えている。加えて、図４５の実施形態の命令制御回路２６１１は、ＯＬＥＤ表示パネル２６０１Ａの画面の輝度（即ち、ＯＬＥＤ表示パネル２６０１Ａに表示される画像全体の輝度）を指定する輝度データを供給する。一実施形態では、ホスト２６０３から受け取った制御データDCTRLが輝度データDBRTを含んでいてもよく、命令制御回路２６１１は、制御データDCTRLに含まれる輝度データDBRTを電圧データ生成回路２６１２Ａに供給してもよい。
図４６は、一実施形態による電圧データ生成回路２６１２Ａの構成を示すブロック図である。図４６の電圧データ生成回路２６１２Ａの構成は、一以上の実施形態により用いられる電圧データ生成回路２６１２の構成とほぼ同様である。図４６の実施形態では、基本制御点データCP0_0～CPm_0として、画面の輝度が許容される最大輝度である場合の入力階調値X_INと電圧データ値Y_OUTとの対応関係を規定するような基本制御点CP0_0～CPm_0の座標が記述される。
一以上の実施形態では、データ補正回路２６２４Ａが、セレクタ２６２５とベジェ演算回路２６２６に加え、乗算回路２６２９ａ、２６２９ｂを備えている。
乗算回路２９ａは、入力階調値X_INを１／Ａ倍して得られる値を、制御点選択用階調値Pixel_INとして出力する。値Ａについては、後に詳細に説明する。
セレクタ２６２５は、制御点選択用階調値Pixel_INに基づいて、制御点データCP0～CPmのうちから（ｎ＋１）個の制御点に対応する選択制御点データCP(k×n)～CP((k+1)×n)を選択する。選択制御点データCP(k×n)～CP((k+1)×n)は、下記の式を満足するように選ばれる。
XCP(k×n) ≦ Pixel_IN ≦ XCP((k+1)×n) (100)
乗算回路２９ｂは、選択制御点データCP(k×n)～CP((k+1)×n)から輝度データDBRTに応じて輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’を得るために用いられる。ここで、輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’は、ベジェ演算回路２６２６において入力階調値X_INから電圧データ値Y_OUTを算出するために用いられる輝度補正後制御点CP(k×n)’～CP((k+1)×n)’の座標を示すデータである。乗算回路２９ｂは、選択制御点CP(k×n)～CP((k+1)×n)のＸ座標XCP0～XCPmをＡ倍することにより、輝度補正後制御点CP(k×n)’～CP((k+1)×n)’のＸ座標をそれぞれ算出する。輝度補正後制御点CP(k×n)’～CP((k+1)×n)’のＹ座標は、それぞれ、選択制御点CP(k×n)～CP((k+1)×n)のＹ座標と同一である。
一以上の実施形態では、輝度補正後制御点CPi’の座標Cpi’(XCPi’, YCPi’)は、選択制御点CPiの座標CPi(XCPi, YCPi)に基づき下記式を用いて得られる。
XCPi’ = A・XCpi (101)
YCPi’ = YCpi (102)
ベジェ演算回路２６２６は、輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’に基づいて、入力階調値X_INに対応する電圧データ値Y_OUTを算出する。電圧データ値Y_OUTは、輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’に記述された（ｎ＋１）個の輝度補正後制御点CP(k×n)’～CP((k+1)×n)’で規定されるｎ次ベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INと同一である点のＹ座標として算出される。
様々な実施形態において、入力画像データDINとして、演算対象の副画素の入力階調値X_INがデータ補正回路２６２４Ａの入力に与えられると、データ補正回路２６２４Ａが当該副画素に対応する電圧データDVOUTのデータ値として電圧データ値Y_OUTを出力する。以下における本実施形態の説明では、入力階調値X_INが８ビットデータであり、電圧データ値Y_OUTが１０ビットデータであるとする。
上述のように、一以上の実施形態では、入力階調値X_INと電圧データ値Y_OUTとの対応関係が、輝度データDBRTに基づいて制御される。更に、データ補正回路２６２４Ａで行われる電圧データ値Y_OUTの算出において、該関係が制御点データCP0～CPmに基づいていてもよい。例えば、制御点データCP0～CPmから選択制御点データCP(k×n)～CP((k+1)×n)が選択され、その選択制御点データCP(k×n)～CP((k+1)×n)と輝度データDBRTとから、式（５６ａ）、（５６ｂ）に従って輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’が算出される。
一以上の実施形態では、電圧データ値Y_OUTは、このようにして得られた輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’で規定されるｎ次ベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INに等しい点のＹ座標として算出される。
図４７は、一実施形態による、制御点データCP0～CPmと、輝度補正後制御点データCP(k×n)’～CP((k+1)×n)’との関係を示す図である。
制御点CP0～CPmは、画面の輝度が許容される最大輝度である場合、即ち、輝度データDBRTにより許容される最大輝度が指定されている場合の入力階調値X_INと電圧データ値Y_OUTとの対応関係を指定するために用いられる。画面の輝度が許容される最大輝度である場合（即ち、輝度データDBRTにより許容される最大輝度が指定されている場合）、データ補正回路２６２４Ａは、制御点CP0～CPmによって規定される曲線上に位置し、且つ、Ｘ座標が入力階調値X_INである点のＹ座標として、電圧データ値Y_OUTを算出する。
一実施形態では、データ補正回路２６２４Ａは、制御点CP0～CPmによって規定されるｎ次ベジェ曲線を用いて入力階調値X_INに対応する電圧データ値Y_OUTを算出する。
輝度データDBRTによって最大輝度以外の輝度が指定されてもよく、データ補正回路２６２４Ａは、当該指定された輝度についての入力階調値X_INと電圧データ値Y_OUTとの間の対応関係が、制御点CP0～CPmで規定される曲線をＸ軸方向にＡ倍に拡大して得られる曲線で表されるとして電圧データ値Y_OUTを算出する。このような実施形態では、Ａは、輝度データDBRTによって指定されている輝度の許容される最大輝度に対する比ｑに依存する係数であり、下記式で得られる。
A = 1/q(1/γ) (103)
式（５７）は、表示装置２６１０のガンマ値がγである場合、係数Ａが下記式を満足すべきであるという考察に基づいて得られ得る。
(X_IN/A)γ = q・(X_IN)γ (104)
例えば、ガンマ値γが２．２であり、ｑが０．５である場合（即ち、画面の輝度が許容される最大輝度の０．５倍である場合）、Ａは、下記式で得られる：
A = 1/(0.5)1/2.2 = 255/186 (105)
データ補正回路２６２４Ａは、制御点CP0～CPmで規定されるベジェ曲線をＸ軸方向にＡ倍に拡大して得られるベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INに等しい点のＹ座標として、電圧データ値Y_OUTを算出する。言い換えれば、画面の輝度が許容される最大輝度である場合における入力階調値X_INと電圧データ値Y_OUTの対応関係が、下記式
Y_OUT = fMAX(X_IN) (106)
で表されるとき、画面の輝度が最大輝度のｑ倍である場合の入力階調値X_INと電圧データ値Y_OUTの対応関係が、下記式
Y_OUT = fMAX(X_IN/A) (107)
で表されるものとして、電圧データ値Y_OUTが算出される。
式“Y_OUT = fMAX(X_IN/A)”で表されるベジェ曲線は、制御点CP0～CPmのＸ座標をＡ倍して得られる制御点によって規定することができる。よって、選択制御点CP(k×n)～CP((k+1)×n)のＸ座標XCP0～XCPmをＡ倍することによって得られる輝度補正後制御点ＣP(k×n)’～CP((k+1)×n)’は、式“Y_OUT = fMAX(X_IN/A)”で表されるベジェ曲線を表している。輝度補正後制御点CP(k×n)’～CP((k+1)×n)’で規定されるベジェ曲線に従って電圧データ値Y_OUTを算出することにより、画面の輝度が許容される最大輝度のｑ倍である場合の電圧データ値Y_OUTを算出することができる。
図４８は、図２６に示された電圧データ生成回路２６１２Ａの動作を示すフローチャートである。ある副画素（即ち、ある画素回路２６０６）に供給すべき駆動電圧を指定する電圧データ値Y_OUTを算出する場合、該副画素に対応する入力階調値X_INが、電圧データ生成回路２６１２に入力される（ステップＳ２１）。
入力階調値X_INの電圧データ生成回路２６１２Ａへの入力に同期して、該副画素に対応する表示アドレスが補正データメモリ２６２２に供給され、該表示アドレスに対応する補正データα、β（即ち、該副画素に対応する補正データα、β）が読み出される（ステップＳ２２）。
補正データメモリ２６２２から読み出された補正データα、βを用いて基本制御点データCP0_0～CPm_0を補正することにより、電圧データ値Y_OUTの算出に実際に用いられる制御点データCP0～CPmが算出される（ステップＳ２３）。制御点データCP0～CPmの算出方法は、第１の実施形態において説明されているとおりである。
更に、乗算回路２６２９ａにより、制御点選択用階調値Pixel_INが入力階調値X_INから算出される（ステップＳ２４）。上述のように、制御点選択用階調値Pixel_INは、入力階調値X_INに係数Ａの逆数１／Ａ（即ち、ｑ（１／γ））を乗ずることで得られる。
更に、制御点選択用階調値Pixel_INに基づいて、制御点CP0～CPmのうちから（ｎ＋１）個の選択制御点CP(k×n)～CP((k+1)×n)が選択される（ステップＳ２５）。（ｎ＋１）個の選択制御点CP(k×n)～CP((k+1)×n)の選択は、セレクタ２６２５によって行われる。入力階調値X_INを１／Ａ倍して得られる制御点選択用階調値Pixel_INに基づいて制御点CP0～CPmのうちから（ｎ＋１）個の選択制御点CP(k×n)～ＣP((k+1)×n)を選択する動作は、入力階調値X_INに基づいて、制御点CP0～CPmのＸ座標をＡ倍して得られる制御点のうちから（ｎ＋１）個の制御点を選択する動作と等価であることに留意されたい。
一以上の実施形態では、下記のようにして（ｎ＋１）個の選択制御点CP(k×n)～CP((k+1)×n)が選択されてもよい。
ｍ（＝ｐ×ｎ）個の制御点CP0～CPmのうち、制御点CP0、CPn、CP(2n)、・・・、CP(p×n)は、ｎ次ベジェ曲線の上にある。他の制御点は、該ｎ次ベジェ曲線の形状を決めるが、当該ｎ次ベジェ曲線の上にあるとは限らない。セレクタ２６２５は、制御点選択用階調値Pixel_INをｎ次ベジェ曲線の上にある制御点それぞれのＸ座標とを比較し、その比較の結果に応じて（ｎ＋１）個の制御点CP(k×n)～CP((k+1)×n)を選択する。
一以上の実施形態では、制御点選択用階調値Pixel_INが、制御点CP0のＸ座標より大きく、制御点CPnのＸ座標より小さい場合、セレクタ２６２５は、制御点CP0～CPnを選択する。制御点選択用階調値Pixel_INが、制御点CPnのＸ座標より大きく、制御点CP2nのＸ座標より小さい場合、セレクタ２６２５は、制御点CPn～CP(2n)を選択する。一般に、制御点選択用階調値Pixel_INが、制御点CP(k×n)のＸ座標XCP((k-1)×n)より大きく、制御点CP((k+1)×n)のＸ座標XCP(k×n)より小さい場合、セレクタ２６２５は、制御点CP(k×n)～CP((k+1)×n)を選択する。ただし、ｋは、０以上ｐ以下の整数である。
制御点選択用階調値Pixel_INが制御点CP(k×n)のＸ座標XCP(k×n)に一致する場合、一実施形態では、セレクタ２６２５は、制御点CP(k×n)～CP((k+1)×n)を選択する。この場合、制御点選択用階調値Pixel_INが制御点CP(p×n)に一致するときには、セレクタ２６２５は、制御点CP((p-1)×n)～CP(p×n)を選択する。
その代わりに、幾つかの実施形態では、制御点選択用階調値Pixel_INが制御点CP((k+1)×n)のＸ座標XCP((k+1)×n)に一致する場合に、セレクタ２６２５が制御点CP(k×n)～CP((k+1)×n)を選択してもよい。このような実施形態では、制御点選択用階調値Pixel_INが制御点CP0に一致するときに、セレクタ２６２５は、制御点CP0～CPnを選択する。
輝度補正後制御点CP(k×n)’～CP((k+1)×n)’の決定（ステップＳ２６）が、セレクタ２６２５が制御点CP0～CPnを選択した後で行われてもよい。例えば、輝度補正後制御点CP(k×n)’～CP((k+1)×n)’のＸ座標XCP(k×n)’～XCP((k+1)×n)’は、乗算回路２６２９ｂにより、選択制御点CP(k×n)～CP((k+1)×n)のＸ座標XCP(k×n)～XCP((k+1)×n)と係数Ａとの積として算出される。言い換えれば、乗算回路２９ｂは、輝度補正後制御点CP(k×n)’～CP((k+1)×n)’のＸ座標XCP(k×n)’～XCP((k+1)×n)’を下記式に従って算出する。
XCP(k×n)’ = A・XCP(k×n) (108)
XCP((k×n)+1)’ = A・XCP((k×n)+1)
…
XCP((k+1)×n)’ = A・XCP((k+1)×n).
輝度補正後制御点CP(k×n)’～CP((k+1)×n)’のＹ座標YCP(k×n)’～YCP((k+1)×n)’は、それぞれ、選択制御点CP(k×n)～CP((k+1)×n)のＹ座標YCP(k×n)～YCP((k+1)×n)と同一に決定される。言い換えれば、輝度補正後制御点CP(k×n)’~CP((k+1)×n)’のＹ座標YCP(k×n)’～YCP((k+1)×n)’は、下記式で表される：
YCP(k×n)’ = YCP(k×n) (109)
YCP((k×n)+1)’ = YCP((k×n)+1)
…
YCP((k+1)×n)’ = YCP((k+1)×n)
このようにして決定された輝度補正後制御点CP(k×n)’～CP((k+1)×n)’のＸ座標、Ｙ座標が、ベジェ演算回路２６２６に供給され、ベジェ演算回路２６２６により、入力階調値X_INに対応する電圧データ値Y_OUTが算出される（ステップＳ２７）。電圧データ値Y_OUTは、（ｎ＋１）個の輝度補正後制御点CP(k×n)’～CP((k+1)×n)’で規定されるｎ次ベジェ曲線上に位置し、且つ、Ｘ座標が入力階調値X_INと同一である点のＹ座標として算出される。ベジェ演算回路２６２６において行われる演算は、選択制御点CP(k×n)～CP((k+1)×n)の代わりに輝度補正後制御点CP(k×n)’～CP((k+1)×n)’が用いられることを除けば、他の実施形態と同様である。
一以上の実施形態の表示装置２６１０Ａは、輝度データDBRTに応じて選択制御点CP(k×n)～CP((k+1)×n)から輝度補正後制御点CP(k×n)’～CP((k+1)×n)’を算出するように構成されており、これにより、所望の画面の輝度を実現するような電圧データDVOUT（即ち、電圧データ値Y_OUT）を算出することができる。
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されない。本発明が種々の変更と共に実施され得ることは、当業者には理解されよう。

Claims (10)

  1. 複数の画像回路を備える表示パネルを駆動するための表示ドライバであって、
    少なくとも３つの制御点を選択し、前記３つの制御点の少なくとも一の中点を決定することによって、前記複数の画素回路のうちの第１画素回路についての入力階調値から電圧データ値を算出するように構成された電圧データ生成回路と、
    前記電圧データ値に少なくとも部分的に基づいて前記表示パネルを駆動するように構成された駆動回路部と
    を備え、
    前記少なくとも３つの制御点のそれぞれが、前記入力階調値と前記電圧データ値との間の関係を指定しており、かつ、複数の基礎制御点のそれぞれの第１座標を第１の複数の補正値のそれぞれに基づいて補正し、前記複数の基礎制御点のそれぞれの第２座標を第２の複数の補正値のそれぞれに基づいて補正することによって生成され、
    前記複数の基礎制御点のそれぞれの前記第１座標と前記複数の基礎制御点のそれぞれの前記第２座標とが互いに独立に補正され、
    前記第１の複数の補正値のうちの第１のものが、前記第１の複数の補正値のうちの第２のものと異なり、
    前記複数の基礎制御点のそれぞれが、前記入力階調値と前記電圧データ値との間の基礎的な関係を指定している
    表示ドライバ。
  2. 前記複数の基礎制御点のそれぞれの前記第１座標及び前記第２座標は、それぞれ、座標系の第１座標軸及び第２座標軸に沿うものであり、
    前記第１座標軸が前記入力階調値に対応しており、前記第２座標軸が前記電圧データ値に対応している
    請求項１に記載の表示ドライバ。
  3. 前記電圧データ回路が、更に、前記複数の基礎制御点のそれぞれの前記第１座標及び前記第２座標と、前記第１の複数の補正値と、前記第２の複数の補正値とに基づいて、前記少なくとも３つの制御点のそれぞれの第３及び第４座標を互いに独立に算出するように構成された
    請求項２に記載の表示ドライバ。
  4. 前記第１画素回路に対応する前記少なくとも３つの制御点のそれぞれの前記第３座標が、前記複数の基礎制御点のそれぞれの前記第１座標と前記第１の複数の補正値のうちの第１補正値との積に少なくとも部分的に基づいて算出され、
    前記第１画素回路に対応する前記少なくとも３つの制御点のそれぞれの前記第４座標が、前記複数の基礎制御点のそれぞれの前記第２座標と前記第２の複数の補正値のうちの第２補正値との和に少なくとも部分的に基づいて算出される
    請求項３に記載の表示ドライバ。
  5. 前記第１補正値が前記第１画素回路に対応する前記少なくとも３つの制御点のそれぞれのための第１補正データから算出され、
    前記第２補正値が前記第１画素回路に対応する前記少なくとも３つの制御点のそれぞれのための第２補正データから算出される
    請求項４に記載の表示ドライバ。
  6. 前記複数の画素回路のそれぞれが有機発光ダイオード（ＯＬＥＤ）素子を備え、
    前記第１補正値が前記ＯＬＥＤ素子の電流－電圧特性における変動を補償するように決定されている
    請求項４に記載の表示ドライバ。
  7. 前記複数の画素回路のそれぞれが有機発光ダイオード（ＯＬＥＤ）素子と前記ＯＬＥＤ素子を駆動するように構成された駆動トランジスタとを備え、
    前記第２補正値が前記駆動トランジスタの閾値電圧における変動を補償するように決定されている
    請求項４に記載の表示ドライバ。
  8. 前記複数の画素回路のそれぞれが、有機発光ダイオード（ＯＬＥＤ）素子を備え、
    前記電圧データ生成回路が、更に、
    前記入力階調値と制御点データと前記表示パネルに表示されるスクリーンの輝度レベルを指定する輝度データとに基づいて、前記輝度データによって指定される前記スクリーンの前記輝度レベルについての前記入力階調値と前記電圧データ値との対応関係を指定する輝度補正後制御点を決定し、
    前記輝度補正後制御点によって指定された前記対応関係に従って前記入力階調値から前記電圧データ値を算出するように構成され、
    前記輝度補正後制御点の前記第１座標軸に沿った位置を指定する第５座標が、前記少なくとも３つの制御点の前記第３座標と前記輝度データとに基づいて算出され、
    前記輝度補正後制御点の前記第２座標軸に沿った位置を指定する第６座標が、前記少なくとも３つの制御点の前記第４座標に基づいて算出される
    請求項３に記載の表示ドライバ。
  9. 複数の画素回路を備える表示パネルと、
    前記表示パネルを駆動するように構成された表示ドライバと、
    を備え、
    前記表示ドライバが、
    少なくとも３つの制御点を選択し、前記３つの制御点の少なくとも一の中点を決定することによって前記複数の画素回路のうちの第１画素回路についての入力階調値から電圧データ値を算出するように構成された電圧データ生成回路と、
    前記電圧データ値に少なくとも部分的に基づいて前記表示パネルを駆動するように構成された駆動回路部と、
    を備え、
    前記少なくとも３つの制御点のそれぞれが、前記入力階調値と前記電圧データ値との間の関係を指定しており、かつ、複数の基礎制御点のそれぞれの第１座標を第１の複数の補正値のそれぞれに基づいて補正し、前記複数の基礎制御点のそれぞれの第２座標を第２の複数の補正値のそれぞれに基づいて補正することによって生成され、
    前記複数の基礎制御点のそれぞれの前記第１座標と前記複数の基礎制御点のそれぞれの前記第２座標とが互いに独立に補正され、
    前記第１の複数の補正値のうちの第１のものが、前記第１の複数の補正値のうちの第２のものと異なり、
    前記複数の基礎制御点のそれぞれが、前記入力階調値と前記電圧データ値との間の基礎的な関係を指定している
    表示装置。
  10. 複数の画素回路を備える表示パネルを駆動するための駆動方法であって、前記方法が、
    前記複数の画素回路のうちの第１画素回路についての入力階調値から電圧データ値を算出することと、
    前記電圧データ値に少なくとも部分的に基づいて前記表示パネルを駆動することと、
    を含み、
    前記電圧データ値を算出することが、
    前記入力階調値と前記電圧データ値との間の基礎的な関係を指定する基礎制御点データを用意することと、
    第１の複数の補正値と第２の複数の補正値とを備える補正データを前記複数の画素回路のそれぞれについて用意することと、
    前記第１の複数の補正値のそれぞれに基づいて前記基礎制御点データの複数の基礎制御点のそれぞれの第１座標を補正し、前記第２の複数の補正値のそれぞれに基づいて前記複数の基礎制御点のそれぞれの第２座標を補正することによって前記第１画素回路に対応する制御点データを生成することと、
    前記制御点データの少なくとも３つの制御点を選択することと、
    前記３つの制御点の少なくとも一の中点を決定することと、
    前記３つの制御点の少なくとも一の中点に少なくとも部分的に基づいて前記入力階調値と前記電圧データ値との対応関係に基づいて前記入力階調値から前記電圧データ値を算出することと、
    を含み、
    前記制御点データが、前記入力階調値と前記電圧データ値との間の関係を指定しており、
    前記複数の基礎制御点のそれぞれの前記第１座標と前記複数の基礎制御点のそれぞれの前記第２座標とが互いに独立に補正され、
    前記第１の複数の補正値のうちの第１のものが、前記第１の複数の補正値のうちの第２のものと異なる
    方法。
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