JP2022168528A - 画像形成装置 - Google Patents

Abstract

【課題】露光ヘッドに対して画像信号に変調クロック信号を重畳した信号を送信し、露光ヘッドのローパスフィルタを含む抽出回路によって変調クロック信号を抽出する構成において、露光ヘッドにより画像信号が正常に受信されないことを抑制することができる画像形成装置を提供する。【解決手段】感光ドラム１の表面に露光ヘッド６によって光を照射して静電潜像を形成する画像形成装置において、ローパスフィルタ４２を有するＰＬＬ回路４５が実装された露光ヘッド６のプリント基板２２と、露光ヘッド６の外部に設けられた画像コントローラ部７０に実装され、画像信号に対して変調クロック信号を重畳し、該重畳された信号をＰＬＬ回路４５に送信するデータ送信部７２と、を備え、ＳＳＣＬＫ生成部６９は、変調クロック信号を、三角波をフーリエ級数展開したときの基本波と奇数次の高調波とを合成した合成波とする。【選択図】図１５

Description

本発明は、電子写真方式を用いてシートに画像を形成する電子写真複写機、電子写真プリンタなどの画像形成装置に関する。

電子写真方式の画像形成装置で画像を形成する場合、まず感光体の表面に画像信号に応じた光を照射することにより感光体の表面に静電潜像を形成する。その後、現像装置によって感光体の表面の静電潜像にトナーを付着させてトナー像を形成し、トナー像をシートに転写し、定着装置によりシートに転写されたトナー像を加熱しシートに定着させる。

また画像形成装置において、露光ヘッドにより感光体に光を照射して静電潜像を形成する構成が知られている。露光ヘッドは、感光体の回転軸線方向に配列された複数の発光部と、複数の発光部から出射された光を感光体の表面に結像させるレンズを備える。そして複数の発光部が順番に発光することで主走査方向に延びる１ラインの走査線を形成し、これを繰り返すことで静電潜像を形成する。発光部には、ＬＥＤや有機ＥＬなどが用いられる。このような露光ヘッドを用いることで、レーザ光を回転多面鏡により偏向走査して静電潜像を形成するレーザ走査方式の構成と比較して、部品点数の削減を図ることができ、画像形成装置の小型化や製造コストの削減を図ることができる。

ここで露光ヘッドは、発光部を駆動させる駆動信号を伝送する配線がアンテナの役割をして、放射ノイズの発生源になり易い構造となっている。これに対し特許文献１では、放射ノイズ対策としてＳＳＣＧ（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）によってシステムクロックをスペクトラム拡散して放射ノイズ成分のピーク周波数ゲインを抑える構成が記載されている。

特開２０１５－２２９２４６号公報

感光体の周囲には、感光体を帯電させる帯電装置、露光ヘッド、静電潜像を現像する現像装置等の様々な部材が配置される。そこで感光体の周囲に他の部材の配置スペースを確保するために、露光ヘッドで用いられる画像信号等の信号を生成する電子部品を、露光ヘッドが備える基板とは別の基板である制御基板に実装し、露光ヘッドを小型化する構成が一般的である。

ここで制御基板と露光ヘッドの基板との間の通信に際し、制御基板側で生成された画像信号にクロック信号を重畳し、露光ヘッドの基板側で重畳されたクロック信号をＰＬＬ（：ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）回路によって抽出する構成が考えられる。このように制御基板から露光ヘッドの基板に送られる画像信号にクロック信号を重畳させることにより、制御基板と露光ヘッドの基板とを接続する信号線の本数を減らすことができる。

しかしながら、露光ヘッドの基板にＰＬＬ回路を設ける構成において、画像信号に重畳されるクロック信号としてＳＳＣＧにより生成された変調クロック信号を用いる場合、露光ヘッドにより画像信号が正常に受信されないおそれがある。以下、これについて説明する。

まずスペクトラム拡散における周波数変調の変調波形として、図１９（ａ）に示す三角波に変調する方法や、図１９（ｂ）に示すサイン波に変調する方法が知られている。三角波はサイン波と比較して周波数を分散させる効果が大きい。このため、スペクトラム拡散における周波数変調の変調波形をサイン波とするよりも三角波とする方が放射ノイズ対策として有効的である。しかしながら、三角波をフーリエ級数展開すれば分かる通り、三角波には基本波と無限の奇数次の高調波成分が含まれている。

一方、ＰＬＬ回路（抽出回路）には、信号のうちカットオフ周波数より高い周波数成分を低減するローパスフィルタが設けられている。従って、スペクトラム拡散の変調波形を基本波と無限の奇数次の高調波成分を含む三角波とする場合、ＰＬＬ回路のローパスフィルタによって変調クロック信号のカットオフ周波数より高い高調波成分が低減されることになる。

この場合、制御基板から露光ヘッドの基板に送信された変調クロック信号と、ＰＬＬ回路で処理された変調クロック信号は、周期が異なる信号となる。即ち、送信側と受信側でクロック信号の周期が異なることになるため、制御基板と露光ヘッドの基板との間で信号の送受信が正常に行われず、露光ヘッドによって画像信号が正常に受信されないおそれがある。

そこで本発明は、露光ヘッドに対して画像信号に変調クロック信号を重畳した信号を送信し、露光ヘッドのローパスフィルタを含む抽出回路によって変調クロック信号を抽出する構成において、露光ヘッドにより画像信号が正常に受信されないことを抑制することができる画像形成装置を提供することを目的とする。

上記目的を達成するための本発明に係る画像形成装置の代表的な構成は、感光体の表面に光を照射して静電潜像を形成し、該静電潜像にトナーを付着させて画像を形成する画像形成装置において、基準クロック信号を生成する基準クロック生成部と、前記基準クロック信号をスペクトラム拡散することにより、三角波をフーリエ級数展開したときの基本波と奇数次の高調波とを合成した合成波で構成された変調クロック信号を生成する変調クロック生成部と、入力された画像データに基づいて画像信号を生成する画像信号生成部と、主走査方向に並列して配置され、前記画像信号に基づいて発光して前記感光体の表面に主走査方向に延びる一つの走査線を形成し、該走査線を周期的に形成することにより前記感光体の表面に前記静電潜像を形成する複数の発光部と、前記複数の発光部を発光させる駆動部と、前記駆動部が実装される第１基板と、を備える露光ヘッドと、前記変調クロック生成部と前記画像信号生成部が実装される第２基板と、前記第２基板に実装され、前記画像信号に対して前記変調クロック信号を重畳し、該重畳された信号を前記第１基板に送信する送信部と、前記第１基板に実装され、ローパスフィルタを含み、前記送信部から送信された前記重畳された信号から前記変調クロック信号を抽出する抽出回路と、を備えることを特徴とする。

本発明によれば、露光ヘッドに対して画像信号に変調クロック信号を重畳した信号を送信し、露光ヘッドのローパスフィルタを含む抽出回路によって変調クロック信号を抽出する画像形成装置において、露光ヘッドにより画像信号が正常に受信されないことを抑制することができる。

画像形成装置の断面概略図である。 感光ドラムと露光ヘッドの斜視図と断面図である。 露光ヘッドが備えるプリント基板の実装面を示す図である。 画像コントローラ部と露光ヘッドのシステム構成を示すブロック図である。 発光素子アレイチップの回路を説明する図である。 シフトサイリスタのゲート電位の分布状態を説明する図である。 発光素子アレイチップの駆動信号波形を示す図である。 チップデータ変換部の構成を示すブロック図である。 チップデータ変換部とチップデータシフト部の動作を示すタイミングチャートである。 チップデータ変換部の動作を示す図である。 ＰＬＬ回路の構成を示すブロック図である。 位相比較器の動作を示すタイミングチャートである。 ＳＳＣＬＫ生成部の構成を示すブロック図と、ＳＳＣＬＫ生成部の動作を示すタイミングチャートである。 変調パターンテーブルを示す図と、読み出し制御部による変調パターンテーブルの読み出し動作を示す図である。 スペクトラム拡散による周波数変調の一周期分の変調波形を示すグラフである。 スペクトラム拡散の変調波形が三角波の場合の中心周波数付近の周波数特性を示すグラフである。 ＳＳＣＬＫ生成部によるスペクトラム拡散の変調波形を三角波をフーリエ級数展開したときの基本波と所定の奇数次の高調波とを合成した合成波とした場合の中心周波数付近の周波数特性を示すグラフである。 ＳＳＣＬＫ生成部の構成を示すブロック図と、ＳＳＣＬＫ生成部が変調クロック信号を生成する動作を示すタイミングチャートである。 スペクトラム拡散による周波数変調の変調波形を示す図である。

＜画像形成装置＞
以下、本発明に係る画像形成装置Ａの全体構成を画像形成時の動作とともに図面を参照しながら説明する。なお、以下に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。

画像形成装置Ａは、イエローＹ、マゼンダＭ、シアンＣ、ブラックＫの４色のトナーをシートに転写して画像を形成するフルカラー画像形成装置である。なお、以下の説明において、上記各色のトナーを使用する部材には添え字としてＹ、Ｍ、Ｃ、Ｋを付するものの、各部材の構成や動作は使用するトナーの色が異なることを除いて実質的に同じであるため、区別を要する場合以外は添え字を適宜省略する。

図１は、画像形成装置Ａの断面概略図である。図１に示す様に、画像形成装置Ａは、画像を形成する画像形成部を有する。画像形成部は、感光体としての感光ドラム１（１Ｙ、１Ｍ、１Ｃ、１０Ｋ）、帯電装置２（２Ｙ、２Ｍ、２Ｃ、２Ｋ）、露光ヘッド６（６Ｙ、６Ｍ、６Ｃ、６Ｋ）、現像装置４（４Ｙ、４Ｍ、４Ｃ、４Ｋ）、転写装置５（５Ｙ、５Ｍ、５Ｃ、５Ｋ）を有する。

次に、画像形成装置Ａによる画像形成動作について説明する。画像を形成する場合、まずシートカセット９９ａ又はシートカセット９９ｂに収納されたシートＳが、ピックアップローラ９１ａ、９１ｂ、給送ローラ９２ａ、９２ｂ、搬送ローラ９３ａ～９３ｃによってレジストローラ９６に送られる。その後、シートＳは、レジストローラ９６によって所定のタイミングで搬送ベルト１１に送り込まれる。

一方、画像形成部においては、まず帯電装置２Ｙにより感光ドラム１Ｙの表面が帯電させられる。次に、画像読取部９０によって読み取られた画像データ、又は、不図示の外部機器から送信された画像データに応じて露光ヘッド６Ｙが感光ドラム１Ｙの表面に光を照射し、感光ドラム１Ｙの表面に静電潜像を形成する。その後、現像装置４Ｙにより感光ドラム１Ｙの表面に形成された静電潜像にイエローのトナーを付着させ、感光ドラム１Ｙの表面にイエローのトナー像を形成する。感光ドラム１Ｙの表面に形成されたトナー像は、転写装置５Ｙに転写バイアスが印加されることで、搬送ベルト１１によって搬送されているシートＳに転写される。

同様のプロセスにより、感光ドラム１Ｍ、１Ｃ、１Ｋにも、露光ヘッド６Ｍ、６Ｃ、６Ｋから光が照射されて静電潜像が形成され、現像装置４Ｍ、４Ｃ、４Ｋによってマゼンダ、シアン、ブラックのトナー像が形成される。そして転写装置５Ｍ、５Ｃ、５Ｋに転写バイアスが印加されることで、これらのトナー像がシートＳ上のイエローのトナー像に対して重畳的に転写される。これによりシートＳの表面には画像データに応じたフルカラーのトナー像が形成される。

その後、トナー像を担持するシートＳは、搬送ベルト９７によって定着装置９４に搬送され、定着装置９４において加熱、加圧処理が施される。これによりシートＳ上のトナー像がシートＳに定着される。その後、トナー像が定着されたシートＳは、排出ローラ９８によって排出トレイ９５に排出される。

＜露光ヘッド＞
次に、露光ヘッド６の構成について説明する。

図２（ａ）は、感光ドラム１と露光ヘッド６の斜視図である。図２（ｂ）は、感光ドラム１と露光ヘッド６の断面図である。図３（ａ）、図３（ｂ）は、露光ヘッド６が備えるプリント基板２２の一方側と他方側の実装面を示す図である。図３（ｃ）は、矢印Ｙ方向に隣接する発光素子アレイチップ４０の位置関係を示す概略図である。

図２に示す様に、露光ヘッド６は、感光ドラム１の表面と対向する位置に、不図示の固定部材によって固定されている。露光ヘッド６は、光を出射するＬＥＤアレイである発光素子アレイチップ４０と、発光素子アレイチップ４０を実装するプリント基板２２（第１基板）を有する。また発光素子アレイチップ４０から出射された光を感光ドラム１上に結像（集光）させるロッドレンズアレイ２３と、ロッドレンズアレイ２３とプリント基板２２が固定されるハウジング２４を有する。

図３に示す様に、プリント基板２２には、２９個の発光素子アレイチップ４０が千鳥状に二列に配列されて実装されている。また各々の発光素子アレイチップ４０内には、その長手方向（矢印Ｘ方向）に所定の解像度ピッチで５１６個の発光部５０（発光素子）が配列されている。

本実施形態において、発光素子アレイチップ４０の上記解像度ピッチは１２００ｄｐｉ（約２１．１６μｍ）である。また各々の発光素子アレイチップ４０が有する発光部５０の長手方向の一端部から他端部までの距離は約１０．９ｍｍである。つまり露光ヘッド６は、矢印Ｘ方向に合計で１４９６４個の発光部５０を備えており、これにより約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の長手方向の画像幅に対応した露光処理が可能となっている。

発光素子アレイチップ４０の長手方向において、隣接する発光素子アレイチップ４０の発光部５０の間隔Ｌ１は約２１.１６μｍとなっている。つまり各々の発光素子アレイチップ４０の境界部において発光部５０の長手方向のピッチは１２００ｄｐｉの解像度のピッチとなっている。また発光素子アレイチップ４０の短手方向（矢印Ｙ方向）において、隣接する発光素子アレイチップ４０の発光部５０の間隔Ｌ２は約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分）となっている。

また発光素子アレイチップ４０には、発光素子アレイチップ４０に信号を出入力するためのワイヤボンディングパッド２８が設けられている。発光素子アレイチップ４０の転送部２９や発光部５０は、ワイヤボンディングパッド２８から入力された信号によって駆動する。

またプリント基板２２における発光素子アレイチップ４０の実装面と反対側の面にはコネクタ２１が実装されている。またコネクタ２１の矢印Ｘ方向の両側には、発光素子アレイチップ４０－１～４０－１５を駆動する駆動部８０ａと、発光素子アレイチップ４０－１６～４０－２９を駆動する駆動部８０ｂが設けられている。

駆動部８０ａ、８０ｂから各々の発光素子アレイチップ４０へは、発光素子アレイチップ４０を駆動するための配線がプリント基板２２の内層を通って接続されている。コネクタ２１は、画像コントローラ部７０（図４）から送信される駆動部８０ａ、８０ｂの制御信号の伝送、電源ライン、グランド線を接続するために設けられている。

本実施形態において、発光素子アレイチップ４０の長手方向である矢印Ｘ方向は、感光ドラム１の回転軸線方向であり、主走査方向でもある。また発光素子アレイチップ４０の短手方向である矢印Ｙ方向は、感光ドラム１の回転方向であり、副走査方向でもある。また矢印Ｚ方向は、矢印Ｘ方向と矢印Ｙ方向に直交する方向である。なお、発光素子アレイチップ４０の長手方向は、感光ドラム１の回転軸線方向に対して±１°程度傾いていても構わない。また発光素子アレイチップ４０の短手方向も感光ドラム１の回転方向に対して±１°程度傾いていても構わない。

＜露光ヘッドのシステム構成＞
次に、露光ヘッド６と画像コントローラ部７０のシステム構成について説明する。

画像コントローラ部７０（第２基板）は、画像形成装置Ａの本体側、即ち、露光ヘッド６の外部に設けられた基板であり、画像処理等を行うための各電子部品が実装された基板である。つまり露光ヘッド６のプリント基板２２と、画像コントローラ部７０は異なる基板である。このように画像コントローラ部７０を露光ヘッド６ではなく画像形成装置Ａの本体側に配置することにより、露光ヘッド６のプリント基板２２を小型化し、露光ヘッド６の小型化を図ることができる。従って、感光ドラム１の周囲に帯電装置２や現像装置４を配置するためのスペースを確保しやすくなる。

なお、以下では、イエロー、マゼンダ、シアン、ブラックの四色のうち単色の処理について説明するものの、画像形成動作に際しては上記四色について同様の処理が並列的に行われる。また以下では、駆動部８０ａと発光素子アレイチップ４０－１～４０－１５との間のシステム構成について説明するものの、駆動部８０ｂと発光素子アレイチップ４０－１６～４０－２９との間のシステム構成も同様である。

図４は、画像コントローラ部７０と露光ヘッド６のプリント基板２２のシステム構成を示すブロック図である。図４に示す様に、画像コントローラ部７０は、クロック生成部６８、ＳＳＣＬＫ生成部６９、画像信号生成部７１、データ送信部７２、ＣＰＵ７３、同期信号生成部７４、チップデータ変換部７８、チップデータシフト部７９を備える。

画像コントローラ部７０は、上述した各部により、画像データの処理や画像形成タイミングの処理を行い、露光ヘッド６のプリント基板２２に対して露光ヘッド６を制御するための制御信号を送信する。具体的には、制御信号は、画像信号、ライン同期信号、ＣＰＵ７３の通信信号、変調クロック信号などである。これらの信号は、画像コントローラ部７０に実装されたコネクタ７６からケーブル７７ａ～７７ｃ、プリント基板２２に実装されたコネクタ２１を介して、プリント基板２２に伝送される。

クロック生成部６８（基準クロック生成部）は、基準クロック信号を生成し、画像信号生成部７１、データ送信部７２、ＣＰＵ７３、同期信号生成部７４、チップデータ変換部７８に対して基準クロック信号を入力する。図面中では、基準クロック信号を必要に応じて「ＣＬＫ」と表記する。なお、図４において、基準クロック信号を伝送するための信号線は省略している。

ＳＳＣＬＫ生成部６９（変調クロック生成部）は、スペクトラム拡散クロックＩＣ（ＳＳＣＧ：Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）である。ＳＳＣＬＫ生成部６９は、クロック生成部６８により生成された基準クロック信号に対して周波数変調（スペクトラム拡散）した変調クロック信号を生成する。ＳＳＣＬＫ生成部６９は、データ送信部７２、同期信号生成部７４、チップデータ変換部７８、チップデータシフト部７９に対して変調クロック信号を入力する。図面中では、変調クロック信号を必要に応じて「ＳＳＣＬＫ」と表記する。なお、図４において、変調クロック信号を伝送するための信号線は省略している。

つまりデータ送信部７２、同期信号生成部７４とチップデータ変換部７８には、基準クロック信号と変調クロック信号の両方が入力される。同期信号生成部７４は、第１ライン同期信号を基準クロック信号に基づいて生成し、第２ライン同期信号を変調クロック信号に基づいて生成する（図１０参照）。またデータ送信部７２は、基準クロック信号から変調クロック信号にクロックの乗り換え処理をして、後述する通り、各種の信号を露光ヘッド６のデータ受信部８１に送信する。

ＣＰＵ７３は、ＳＳＣＬＫ生成部６９により生成される変調クロック信号の変調周期と強度を設定する。本実施形態において、変調クロック信号の変調周期は、一つの発光素子アレイチップ４０の露光周期の２倍に設定されている。また変調クロック信号の強度は０．１％から５％の範囲で設定可能であり、放射ノイズを十分に低減できる範囲内でなるべく小さい値に設定される。

画像信号生成部７１には、画像読取部９０により読み取られた原稿の画像データや外部機器からネットワークを介して転送された画像データが入力される。画像信号生成部７１は、入力された画像データに対して、ＣＰＵ７３により指示された解像度でディザリング処理を行い、画像を出力するための画像信号を生成する。

同期信号生成部７４は、１ライン分の時間間隔を示す信号であるライン同期信号を周期的に生成する。ＣＰＵ７３は、予め設定された感光ドラム１の回転速度に対し、感光ドラム１の表面が回転方向に画像形成装置Ａで形成される画像の副走査方向の解像度に応じた距離を移動する周期を１ライン周期とし、同期信号生成部７４に信号周期の時間間隔を指示する。なお、感光ドラム１の回転速度は、不図示の記憶部に記憶された設定値に基づいてＣＰＵ７３が算出する。

チップデータ変換部７８は、ライン同期信号と同期して、画像信号生成部７１から画像信号を１ラインずつ受け取る。チップデータ変換部７８は、入力された画像信号を、発光素子アレイチップ４０－１～４０－２９の各々で使用できるように配列する。

チップデータシフト部７９は、ＣＰＵ７３から指示された各々の発光素子アレイチップ４０の位置補正情報に基づいて、各々の発光素子アレイチップ４０毎に２４００ｄｐｉ単位で画像信号を副走査方向にシフトさせる。ＣＰＵ７３は、各々の発光素子アレイチップ４０の副走査方向の間隔（本実施形態では２４００ｄｐｉで８画素分）と、事前に測定された各々の発光素子アレイチップ４０の実装位置のずれを加算して位置補正情報を算出してチップデータシフト部７９に画像信号のシフト量を指示する。

データ送信部７２（送信部）は、露光ヘッド６のデータ受信部８１に対し、画像コントローラ部７０で生成された各種の信号をケーブル７７ａ～７７ｃを介して送信する。具体的には、画像信号生成部７１から出力された画像信号はケーブル７７ａを介して送信される。同期信号生成部７４で生成されたライン同期信号（第１ライン同期信号及び第２ライン同期信号）はケーブル７７ｂを介して送信される。ＣＰＵ７３で生成された通信信号はケーブル７７ｃを介して送信される。データ送信部７２は、データ受信部８１に対して、ライン同期信号に同期してライン単位で画像信号を送信する。

またデータ送信部７２は、変調クロック信号を逓倍し、変調クロック信号を画像信号に重畳させてシリアル信号に変換し、当該シリアル信号をデータ受信部８１に信号を送信する。これによりデータ送信部７２とデータ受信部８１との間で少ない信号線で安定的に通信を行う。

データ受信部８１で受信された画像信号はＬＵＴ８２に入力される。発光素子アレイチップ４０の発光部５０は、露光時間と光量との関係が非線形的な特性を持っている。ＬＵＴ８２は、露光時間と光量との関係が線形線を持つように、入力された画像信号を補正して出力する。なお、駆動部８０ａは、発光素子アレイチップ４０－１～４０－１５に対応する画像信号を発光素子アレイチップ４０毎に並列に処理する回路を有する。

発光パルス生成部８３は、ＬＵＴ８２から入力された画像信号のデータ値に応じて発光素子アレイチップ４０が１画素区間内で発光する発光時間に対応したパルス幅信号（ＰＷＭ信号）を生成する。発光パルス生成部８３がＰＷＭ信号を出力するタイミングは、タイミング制御部８４によって制御される。具体的には、タイミング制御部８４は、同期信号生成部７４で生成された第２ライン同期信号によって各画素の画素区間に対応した同期信号を生成して発光パルス生成部８３に送信し、発光パルス生成部８３は受信した同期信号に応じてＰＷＭ信号を出力する。

駆動電圧生成部８６は、ＰＷＭ信号に同期して発光素子アレイチップ４０を駆動する駆動電圧を生成する。駆動電圧生成部８６は、発光素子アレイチップ４０の発光部５０の光量が所定の光量となるようにＣＰＵ７３により出力信号の電圧レベルを５Ｖ中心に調整可能な構成となっている。本実施形態では、各々の発光素子アレイチップ４０は、同時に四つの発光部５０を独立して駆動できる構成である。駆動電圧生成部８６は、発光素子アレイチップ４０毎に駆動信号４ライン、露光ヘッド６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各々の発光素子アレイチップ４０に供給される駆動信号は、ΦＷ１～ΦＷ４とする（図５参照）。一方、後述するシフトサイリスタ（図５参照）の動作により、順次、発光素子アレイチップ４０が駆動される。制御信号生成部８５は、タイミング制御部８４で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図５参照）。

＜ＳＬＥＤ回路＞
次に、ＳＬＥＤ回路について説明する。

図５は、本実施形態の自己走査型発光素子（Ｓｅｌｆ－Ｓｃａｎｎｉｎｇ ＬＥＤ：ＳＬＥＤ）チップアレイの一部分を抜き出した等価回路である。図５において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１～ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１～ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図５に示す様に、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ－３～Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ－３～Ｌ４ｎが点灯可能な構成となっている。

次に、図５に示すＳＬＥＤ回路の動作について説明する。なお、図５の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１～ΦＷ４に入力される電圧も、同じく５Ｖとする。

図５において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位に略等しい電位差が発生する。本実施形態では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。

以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図５の共通ゲートＧｎよりも左側）の共通ゲートＧｎ－１の電位については、結合ダイオードＤｎ－１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。

図６（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ－１、Ｇｎ、Ｇｎ＋１・・・は、図５中の発光サイリスタＬの共通ゲートを指している。また図６（ａ）の縦軸は、ゲート電位を示す。

各シフトサイリスタＴｎがオンするために必要な電圧（以下、「閾値電圧」）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、略同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図６（ａ））である。したがって、シフトサイリスタＴｎ＋２の閾値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２の閾値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりも閾値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。

また、転送ラインΦ１に接続されているシフトサイリスタについては、閾値電圧が最も低い状態であるシフトサイリスタＴｎ＋１の閾値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次に閾値電圧の低いシフトサイリスタＴｎ＋３（図５では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図５の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図６（ｂ）は、このときの各共通ゲートＧｎ－１～Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。

この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図６（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。

次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ－３～Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタの閾値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ－３～Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１～ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１～４ｎ＋４の閾値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。

点灯信号ラインΦＷ１～ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ－３～４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの方が閾値電圧が低いため、点灯信号ラインΦＷ１～ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ－３～Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１～ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１～ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４の閾値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。

図７は、図５に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図７では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図７の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。

ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ－１のゲート電位が５Ｖから１．７Ｖに引き込まれ、閾値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ－１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。

転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１～ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。

本実施形態では、１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。

＜チップデータ変換部とチップデータシフト部＞
次に、チップデータ変換部７８とチップデータシフト部７９の構成について説明する。

図８は、チップデータ変換部７８の構成を示すブロック図である。図９は、チップデータ変換部７８とチップデータシフト部７９の動作を示すタイミングチャートである。図９に示す１ライン目データは、副走査方向の１ライン目における主走査方向の１ライン分の画像信号を意味する。２ライン目データは、副走査方向の２ライン目における主走査方向の１ライン分の画像信号を意味する。３ライン目データ以降も同様である。

図８、図９に示す様に、チップデータ変換部７８は、ラインメモリ６１、リード制御部６２、カウンタ６３、ライト制御部６４、メモリ６５－１～６５－２９を備える。メモリ６５－１～６５－２９は、２９個のメモリ領域から構成されるＦＩＦＯメモリ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）である。２９個のメモリ領域の各々は、発光素子アレイチップ４０－１～４０－２９でそれぞれ用いられる画像信号が所定の送信順となるように配列される。

カウンタ６３は、主走査方向の１ラインの画像信号数（画素数）である１４９６４個の２倍の２９９２８のカウント動作を行う。ここではカウント値が１～１４９６４までの期間を期間Ｔｍ１（図９）、カウント値が１４９６５～２９９２８までの期間を期間Ｔｍ２（図９）とする。カウンタ６３は、同期信号生成部７４からライン同期信号が入力されると、カウント値をゼロにリセットした後、基準クロック信号に同期してカウント値をインクリメントする。

リード制御部６２は、カウンタ６３のカウント値に応じたデータを読み出して、期間Ｔｍ１の間に１ライン分の画像信号（１４９６４個）をラインメモリ６１へ格納する。ライト制御部６４は、期間Ｔｍ２の間に、ラインメモリ６１からメモリ６５－１～６５－２９の各々へ１ライン分の画像信号を分割して書き込む。

具体的には、ライト制御部６４は、まずラインメモリ６１から１ライン分の画像信号を読み出し、発光素子アレイチップ４０－１で使用される画像信号を格納するメモリ６５－１へ書き込む。次に、ライト制御部６４は、発光素子アレイチップ４０－２で使用される画像信号を格納するメモリ６５－２へ書き込む。このようにしてライト制御部６４は、メモリ６５－１～６５－２９に画像信号の書き込みを連続的に行う。

なお、メモリ６５－１～６５－２９には、後述するチップデータシフト部７９の副走査方向への画像信号のシフト動作に対応するため、１０ライン分の画像信号が格納される。この１０ライン分の画像信号は、発光素子アレイチップ４０の実装位置ずれに対応するための副走査方向の位置補正用の２ライン分と、副走査方向に隣接する二つの発光素子アレイチップ４０の間の間隔である８ライン分の合計１０ライン分の画像信号である。

このような動作により、チップデータ変換部７８は、画像信号生成部７１から入力された画像信号をラインメモリ６１に格納した後、１ライン分の画像信号を発光素子アレイチップ４０－１～４０－２９の各々に対応するメモリ６５－１～６５－２９に分割して格納する。メモリ６５－１～６５－２９に格納された画像信号は、チップデータシフト部７９によって所定のタイミングで読み出される。

チップデータシフト部７９は、メモリ６５－１～６５－２９から画像信号を読み出すタイミングを制御して画像信号を副走査方向にシフトさせる。具体的には、チップデータシフト部７９は、メモリ６５－１～６５－２９から画像信号を読み出すタイミングを早めることでシートＳの先端方向に画像信号をシフトさせる。例えばチップデータシフト部７９は、ライン同期信号の１周期分、画像信号を読み出すタイミングを早める。これにより１ライン分の画像信号がシフトされる。

図９に示す様に、本実施形態では、チップデータシフト部７９は、期間ＴＬ２において、奇数番目の発光素子アレイチップ４０－１、４０－３、…４０－２９に対応するメモリ６５－１、６５－３、…６５－２９から１ライン目の画像信号を読み出す。またチップデータシフト部７９は、メモリへの書き込み期間である期間ＴＬ１からライン同期信号で９パルス後の期間である期間ＴＬ１０において、偶数番目の発光素子アレイチップ４０－２、４０－４、…４０－２８に対応するメモリ６５－２、６５－４、…６５－２８から１ライン目の画像信号を読み出す。これにより千鳥配列（二列）の副走査方向の間隔（２４００ｄｐｉで８画素分）に応じて露光タイミングが制御される。

なお、本実施形態では、ライン同期信号の一周期中のカウンタ６３のカウント値が２９９２８以上（１ラインの画像信号数の２倍の数）となるようにクロック周波数を定めている。これによりライン同期信号の一周期中にラインメモリ６１への画像信号の入力、及び、メモリ６５－１～６５－２９への画像信号の入力が可能となる。

またチップデータシフト部７９は、ライン同期信号の一周期中にメモリ６５－１～６５－２９からパラレルで１ライン分の画像信号を読み出す。従って、チップデータシフト部７９の画像信号の読み出し速度は、ラインメモリ６１やメモリ６５－１～６５－２９への画像信号の書き込み速度に対して低速でよい。本実施形態では、ラインメモリ６１への画像信号の書き込みと、メモリ６５－１～６５－２９への画像信号の書き込みに要する時間と、チップデータシフト部７９がメモリ６５－１～６５－２９から１ライン分の画像信号を読み出す時間が同じに設定されている。つまりチップデータシフト部７９は、メモリ６５－１～６５－２９への書き込みクロックの５８倍の周期でメモリ６５－１～６５－２９から画像信号を読み出す。

図１０は、チップデータ変換部７８の動作を示す図である。図１０に示すＳＳＣＬＫ周波数は、変調クロック信号の周波数を基準周波数ｆ０を中心として高低をプロットしたものである。図１０に示す第１ライン同期信号は、同期信号生成部７４により基準クロック信号に基づいて生成された信号である。図１０に示す第２ライン同期信号は、同期信号生成部７４により変調クロック信号に基づいて生成された信号である。

図１０に示す様に、チップデータ変換部７８は、ラインメモリ６１への画像信号の書き込み、ラインメモリ６１から画像信号の読み出し、及び、メモリ６５－１～６５－２９への書き込みを基準クロック信号に基づいて行う。またチップデータ変換部７８は、メモリ６５－１～６５－２９からのデータ出力を変調クロック信号に基づいて行う。

第２ライン同期信号は変調クロック信号に基づいて生成されるため、第２ライン同期信号の周期（ＴＬ１’～ＴＬ４’）は、第１ライン同期信号の周期（ＴＬ１～ＴＬ４）と比較して、変調クロック信号の周波数が高い期間は短く、周波数が低い期間は長い。従って、メモリ６５－１～６５－２９からのデータ出力タイミングを、第２ライン同期信号を基準としてオフセット（図１０に示すＣＯＳ）させることで、第１ライン同期信号と同期するメモリ制御の期間Ｔｍ１、Ｔｍ２と、第２ライン同期信号と同期するメモリ６５－１～６５－２９からのデータ出力の位置関係は変動する。これによりメモリ６５－１～６５－２９に対する書き込み期間、及び、読み出し期間が重ならないように制御される。

＜データ受信部＞
次に、データ受信部８１の構成について説明する。

上述した通り、データ送信部７２は、画像信号に対して変調クロック信号を重畳させた上でデータ受信部８１に画像信号を送信する。これに対してデータ受信部８１は、データ送信部７２から受信したデータから変調クロック信号を抽出するＣＤＲ（：Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）技術を使用するＰＬＬ回路４５（：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）を備える。以下、データ受信部８１のＰＬＬ回路４５（抽出回路）の構成について説明する。

図１１（ａ）は、ＰＬＬ回路４５の構成を示すブロック図である。図１１（ｂ）は、ＰＬＬ回路４５の位相比較器４１の構成を示すブロック図である。図１２は、位相比較器４１の動作を示すタイミングチャートである。

図１１（ａ）に示す様に、ＰＬＬ回路４５は、位相比較器４１、ローパスフィルタ４２、電圧制御発振器４３、分周回路４４を備える。位相比較器４１には、データ送信部７２から送信され、ＰＬＬ回路４５によってデータの変化点に基づいて抽出された変調クロック信号が入力クロックとして入力される。また位相比較器４１には、ＰＬＬ回路４５の出力クロックが分周回路４４によって分周された上でフィードバッククロックとして入力される。位相比較器４１は、次に説明する構成により、入力クロックとフィードバッククロックとを比較し、比較結果に応じた位相比較信号を出力する。

図１１（ｂ）に示す様に、位相比較器４１は、Ｄフリップフロップ４６、４７、アンドゲート４８、オペアンプ４９を備える。図１２に示す様に、Ｄフリップフロップ４６、４７の初期状態のＱ出力はローである。Ｄフリップフロップ４６のＱ出力は、入力クロックが立ち上がるとハイになる。Ｄフリップフロップ４７のＱ出力は、フィードバッククロックが立ち上がるとハイになる。

図１２に示す期間Ｔｖ１において、フィードバッククロックの立ち上がりに先立って入力クロックが立ち上がると、Ｄフリップフロップ４６のＱ出力がハイになる。その後、フィードバッククロックが立ち上がると、Ｄフリップフロップ４７のＱ出力はハイになるものの、その直後にアンドゲート４８がハイを出力してＤフリップフロップ４６、４７が共にクリアされて両者のＱ出力はローに戻る。つまりＤフリップフロップ４６は、入力クロックに対するフィードバッククロックの遅延時間だけハイを出力する。

図１２に示す期間Ｔｖ２において、入力クロックの立ち上がりに先立ってフィードバッククロックが立ち上がると、Ｄフリップフロップ４７のＱ出力がハイになる。その後、入力クロックが立ち上がると、Ｄフリップフロップ４６のＱ出力はハイになるものの、その直後にアンドゲート４８がハイを出力してＤフリップフロップ４６、４７が共にクリアされて両者のＱ出力はローに戻る。つまりＤフリップフロップ４７は、入力クロックに対するフィードバッククロックの進み時間だけハイを出力する。

オペアンプ４９は、Ｄフリップフロップ４６のＱ出力を正の値、Ｄフリップフロップ４７のＱ出力を負の値として加算する。オペアンプ４９の出力値の時間平均は、入力クロックとフィードバッククロックの位相差がない場合を０（基準）として次のものになる。即ち、入力クロックの位相に対してフィードバッククロックの位相が遅れている程、正の値として絶対値が大きい値が出力される。入力クロックの位相に対してフィードバッククロックの位相が進んでいる程、負の値として絶対値が大きい値が出力される。オペアンプ４９のパルス状の出力信号が、位相比較器４１から出力される位相比較信号となる。

ローパスフィルタ４２は、位相比較器４１から出力された位相比較信号のうち、カットオフ周波数よりも高い周波数成分を低減して平滑化し、位相の進み、又は、遅れを電圧の高低で示す位相信号を出力する。上述の通り、位相比較信号はパルス状であるため、ローパスフィルタ４２によって信号の高周波成分を低減することでアナログ信号を得ることでき、電圧制御発振器４３を滑らかに制御することができる。

なお、ローパスフィルタ４２のカットオフ周波数は、高過ぎると十分に平滑化されたアナログ信号が得られず、低過ぎると制御の遅延が生じる。またローパスフィルタ４２によって変調クロック信号におけるカットオフ周波数より高い周波数成分が低減されると、後述する通り、データ送信部７２から送信される画像信号がデータ受信部８１に正常に受信されないおそれがある。従って、これらの点を考慮してカットオフ周波数を設定するのが望ましい。

電圧制御発振器４３は、ローパスフィルタ４２から出力された位相信号が基準信号に対して遅延している場合には信号の周波数を上げ、進んでいる場合には信号の周波数を下げる。このような動作により、ＰＬＬ回路４５は、出力クロックと基準信号との位相が合うようにフィードバック制御を行う。

＜ＳＳＣＬＫ生成部＞
次に、ＳＳＣＬＫ生成部６９の構成について説明する。

図１３（ａ）は、ＳＳＣＬＫ生成部６９の構成を示すブロック図である。図１３（ｂ）は、ＳＳＣＬＫ生成部６９が変調クロック信号を生成する動作を示すタイミングチャートである。図１４（ａ）は、変調パターンテーブル５２を示す図である。図１４（ｂ）は、読み出し制御部５１による変調パターンテーブル５２の読み出し動作を示す図である。

図１３に示す様に、ＳＳＣＬＫ生成部６９は、読み出し制御部５１、変調パターンテーブル５２（記憶部）、ビットパターン変換部５３、パラレルシリアル変換部５４（シリアル信号生成部）を備える。

読み出し制御部５１は、変調パターンテーブル５２から、ＳＳＣＬＫ生成部６９の出力クロックとなる変調クロック信号の１クロック分の周期に相当するデータを、ビットパターン変換部５３から出力されたロード信号を受けて読み出す。ビットパターン変換部５３は、ビットパターンがオーバーフローしないように読み出し制御部５１に対してロード信号を出力する。

図１４に示す様に、変調パターンテーブル５２には、アドレス０～ｎ－１までのｎ個の周期データＴ０～Ｔｎ－１が格納されている。周期データＴ０～Ｔｎ－１は、ＳＳＣＬＫ生成部６９によって行われるスペクトラム拡散による周波数変調の一変調周期分の周期データである。即ち、ＳＳＣＬＫ生成部６９は、周期データＴ０～Ｔｎ－１に基づいた波形の変調クロック信号を生成する。つまり変調パターンテーブル５２は、ＳＳＣＬＫ生成部６９によって行われるスペクトラム拡散による周波数変調のパターンを記憶する。

また図１４（ｂ）に示すＡｄｒ、Ｔｅｒｍ、Ｆｒｅｑは次の意味である。Ａｄｒは、読み出し制御部５１が出力する、変調パターンテーブル５２を読み出すためのアドレスである。Ｆｒｅｑは、ＳＳＣＬＫ生成部６９によるスペクトラム拡散によって変調された周波数である。Ｔｅｒｍは、時間毎の周波数Ｆｒｅｑを周期に換算した周期データであり、読み出し制御部５１が変調パターンテーブル５２に格納された周期データＴ０～Ｔｎ－１を読み出して得た値である。

ビットパターン変換部５３は、周期データＴｅｒｍをビットパターンに変換する。具体的には、ビットパターン変換部５３は、周期データＴｅｒｍをＩＮＴ（Ｔｅｒｍ／２）個の連続する「１」と、Ｔｅｒｍ－ＩＮＴ（Ｔｅｒｍ／２）個の連続する「０」のビットパターンに変換する。ビットパターン変換部５３は、例えばＴｅｒｍ＝８の場合、ビットパターン「１１１１００００」に変換し、Ｔｅｒｍ＝７の場合、ビットパターン「１１１００００」に変換する。

またビットパターン変換部５３は、基準クロック信号毎に所定のビット数ずつ、パラレルシリアル変換部５４にビットパターンを出力する。パラレルシリアル変換部５４は、ビットパターンを受け取ると、その内部で生成した逓倍クロックに従って、上位ビットから順に「１」であればハイ信号、「０」であればロー信号として、変調クロック信号を生成する。このようにしてＳＳＣＬＫ生成部６９は、変調クロック信号を生成する。

また図１４（ｂ）に示す縦の点線は、主走査同期信号のトリガのタイミングに対応する。読み出し制御部５１は、副走査同期信号を受信したタイミングでＡｄｒを０に初期化し、主走査同期信号の二周期分に渡ってＡｄｒをインクリメントし、主走査同期信号の二周期ごとに副走査同期信号を受信してＡｄｒを０に初期化する。この結果、ＳＳＣＬＫ生成部６９は、主走査同期信号に合わせて変調クロック信号を出力する。

図１５（ａ）は、上述した変調パターンテーブル５２に記憶されている変調クロック信号の一周期分の変調波形を示すグラフである。図１５（ａ）に示す様に、変調クロック信号の波形は、三角波をフーリエ級数展開したときの基本波と、第３高調波、第５高調波、及び、第７高調波とを合成した波形となっている。即ち、本実施形態におけるスペクトラム拡散による周波数変調の変調波形は、三角波を近似しているものの、三角波をフーリエ級数展開したときの基本波と第７高調波までの奇数次の高長波に帯域制限している。

なお、図１５（ａ）に示す変調波形は、図１５（ｂ）に示す波形の周波数変化を周期の積み重ねの形に変換したものである。図１５（ｂ）に示す波形は、三角波をフーリエ級数展開したときの基本波、第３高調波、第５高調波、第７高調波の波形である。各波形のフーリエ級数は、基本波が０．８１０５７、第３高調波が－０．０９０１、第５高調波が０．０３２４２、第７高調波が－０．０１６５である。なお、図１５（ｃ）に示す波形は、上述した第３高調波、第５高調波、第７高調波を抜き出して縦軸のスケールを拡大した波形である。

図１６は、ＳＳＣＬＫ生成部６９によるスペクトラム拡散の変調波形が三角波の場合の中心周波数付近の周波数特性を示すグラフである。図１６に示す様に、変調波形が三角波の場合、ＳＳＣＬＫ生成部６９は、最小周波数と最大周波数との間で周波数を均等な割合で変化させる。従って、振幅強度は周波数に対して平均した分布となり、周波数の偏りが抑えられるため、放射ノイズ対策に有効的である。

しかしながら、三角波をフーリエ級数展開すれば分かる通り、三角波には基本波と無限の奇数次の高調波成分が含まれている。このため、この高調波成分のうち、ローパスフィルタ４２のカットオフ周波数以上の高調波成分がＰＬＬ回路４５で低減されると、データ送信部７２から送信された変調クロック信号と、ＰＬＬ回路４５で処理された変調クロック信号は、周期が異なる信号となる。即ち、送信側と受信側でクロック信号の周期が異なることになるため、データ送信部７２とデータ受信部８１との間で信号の送受信が正常に行われず、露光ヘッド６が画像信号を正常に受信できずに、シートＳに形成される画像の一部が抜けるおそれがある。

図１７は、ＳＳＣＬＫ生成部６９によるスペクトラム拡散の変調波形を、三角波をフーリエ級数展開したときの基本波と所定の奇数次の高調波とを合成した合成波とした場合の中心周波数付近の周波数特性を示すグラフである。図１７に示す様に、変調波形が基本波のみの場合、周波数は、最小周波数付近と最大周波数付近でゆっくりと変化し、その間の期間では相対的に早く変化する。従って、振幅強度は、最小周波数付近と最大周波数付近に偏った分布となり、周波数を分散させる効果が小さいため、放射ノイズ対策に不利となる。

これに対し、ＳＳＣＬＫ生成部６９によるスペクトラム拡散の変調波形として、三角波をフーリエ級数展開したときの基本波に対して合成する奇数次の高周波が多くなる程、周波数の偏りが少なくなって周波数が拡散される。例えば基本波のみの場合、変調範囲内に極大点が最大、最小周波数の２点存在するものの、基本波に対して奇数次の高調波を合成すると極大点が３点以上存在することになる。

つまり本実施形態の構成のように、変調クロック信号の波形を、三角波をフーリエ級数展開したときの基本波と、第３高調波、第５高調波、及び、第７高調波とを合成した波形とすることで、以下の効果を得ることができる。即ち、周波数を分散させて放射ノイズを抑制しつつ、三角波をフーリエ級数展開したときの基本波に対して合成する高調波を第７高調波までに帯域制限して、変調クロック信号がローパスフィルタ４２によって低減されることを抑制することができる。このため、放射ノイズの抑制と、露光ヘッド６により画像信号が正常に受信されないことの抑制の両立を図ることができる。

なお、本実施形態では、変調クロック信号の波形を、三角波をフーリエ級数展開したときの基本波と、第３高調波、第５高調波、及び、第７高調波とを合成した波形とする構成について説明したものの、本発明はこれに限られるものではない。即ち、変調クロック信号の波形を、三角波をフーリエ級数展開したときの基本波と奇数次の有限の高調波とを合成した波形とすることで上述した効果を得ることができる。つまり変調クロック信号の波形を、三角波をフーリエ級数展開したときの基本波に対して奇数次の所定の高調波を合成した波形とすることで、三角波と比較して変調クロック信号がローパスフィルタ４２によって低減されることを抑制することができ、基本波のみの波形と比較して周波数を分散して放射ノイズを抑制する効果を高めることができる。従って、信号の平滑性や制御の応答性を考慮してローパスフィルタ４２のカットオフ周波数を設定する。そして設定されたカットオフ周波数に応じて、変調クロック信号がローパスフィルタ４２によって低減されないように三角波をフーリエ級数展開したときの基本波に対して合成する奇数次の高調波を設定すればよい。

（第２実施形態）
次に、本発明に係る画像形成装置の第２実施形態について説明する。第１実施形態と説明の重複する部分については、同一の符号を付して説明を省略する。

本実施形態の構成は、第１実施形態の構成に対し、ＳＳＣＬＫ生成部６９の構成が異なる。本実施形態に係る画像形成装置Ａのその他の構成は、第１実施形態の構成と同様である。

図１８（ａ）は、本実施形態に係るＳＳＣＬＫ生成部６９の構成を示すブロック図である。図１８（ａ）に示す様に、本実施形態に係るＳＳＣＬＫ生成部６９は、読み出し制御部５１、変調パターンテーブル５２（記憶部）、Ｄ／Ａ変換器８８（変換部）、電圧制御発振器８９（出力部）を備える。

変調パターンテーブル５２には、第１実施形態と同様に、図１４（ａ）に示すアドレス０～ｎ－１までｎ個の周期データＴ０～Ｔｎ－１が格納されている。周期データＴ０～Ｔｎ－１は、ＳＳＣＬＫ生成部６９によって行われるスペクトラム拡散による周波数変調の一変調周期分の周期データである。即ち、ＳＳＣＬＫ生成部６９は、周期データＴ０～Ｔｎ－１に基づいた波形の変調クロック信号を生成する。本実施形態における周期データＴ０～Ｔｎ－１に基づいた変調クロック信号の波形は、第１実施形態の波形と同じである。

図１８（ｂ）は、ＳＳＣＬＫ生成部６９が変調クロック信号を生成する動作を示すタイミングチャートである。図１８（ｂ）に示す様に、読み出し制御部５１は、変調パターンテーブル５２から、ＳＳＣＬＫ生成部６９の出力クロックとなる変調クロック信号の１クロック分の周期に相当するデータを読み出す。Ｄ／Ａ変換器８８は、読み出し制御部５１で出力されたデータを電圧に変換してアナログ信号として出力する。電圧制御発振器８９は、Ｄ／Ａ変換器８８で出力されたアナログ信号に応じて変調クロック信号を出力する。

なお、本実施形態において、周期データは、電圧制御発振器８９の電圧－周波数特性から、電圧制御発振器８９から出力される変調クロック信号の周波数が予め設定された周波数となるように換算されたＤ／Ａ変換器８８の出力電圧を表すデジタル値である。また周波数データは、変調波形を基準クロック信号の周期でサンプリングしてサンプリング時点毎の周波数を求めて、電圧制御発振器８９の電圧－周波数特性から電圧を求め、Ｄ／Ａ変換器８８の特性からデータ値を逆算したものである。

このように本実施形態では、ＳＳＣＬＫ生成部６９は、Ｄ／Ａ変換器８８と電圧制御発振器８９によってアナログ信号を用いて変調クロック信号を生成する。これにより変調クロック信号の生成時に高速クロックを使う必要がなくなるため、半導体プロセスとして微細な構成を使用する必要がなくなり、コストの削減を図ることができる。またアナログ信号によって周波数を滑らかに変動させることができ、各周波数帯の中で周波数をさらに拡散させて放射ノイズ対策の効果を高めることができる。

なお、第１実施形態、第２実施形態においては、発光素子アレイチップ４０の発光部５０としてＬＥＤを用いる構成について説明したものの、本発明はこれに限られるものではない。即ち、発光素子アレイチップ４０の発光部５０として有機ＥＬなど他の種類の光源を用いる構成としてもよい。

１…感光ドラム（感光体）
６…露光ヘッド
２２…プリント基板（第１基板）
４２…ローパスフィルタ
４５…ＰＬＬ回路（抽出回路）
５０…発光部
５２…変調パターンテーブル（記憶部）
５４…パラレルシリアル変換部（シリアル信号生成部）
６８…クロック生成部（基準クロック生成部）
６９…ＳＳＣＬＫ生成部（変調クロック生成部）
７０…コントローラ部（第２基板）
７１…画像信号生成部
７２…データ送信部（送信部）
８０ａ、８０ｂ…駆動部
８８…Ｄ／Ａ変換器（変換部）
８９…電圧制御発振器（出力部）
Ａ…画像形成装置

Claims (5)

1. 感光体の表面に光を照射して静電潜像を形成し、該静電潜像にトナーを付着させて画像を形成する画像形成装置において、
   基準クロック信号を生成する基準クロック生成部と、
   前記基準クロック信号をスペクトラム拡散することにより、三角波をフーリエ級数展開したときの基本波と奇数次の高調波とを合成した合成波で構成された変調クロック信号を生成する変調クロック生成部と、
   入力された画像データに基づいて画像信号を生成する画像信号生成部と、
   主走査方向に並列して配置され、前記画像信号に基づいて発光して前記感光体の表面に主走査方向に延びる一つの走査線を形成し、該走査線を周期的に形成することにより前記感光体の表面に前記静電潜像を形成する複数の発光部と、前記複数の発光部を発光させる駆動部と、前記駆動部が実装される第１基板と、を備える露光ヘッドと、
   前記変調クロック生成部と前記画像信号生成部が実装される第２基板と、
   前記第２基板に実装され、前記画像信号に対して前記変調クロック信号を重畳し、該重畳された信号を前記第１基板に送信する送信部と、
   前記第１基板に実装され、ローパスフィルタを含み、前記送信部から送信された前記重畳された信号から前記変調クロック信号を抽出する抽出回路と、
   を備えることを特徴とする画像形成装置。
2. 前記変調クロック生成部は、前記変調クロック信号を、三角波をフーリエ級数展開したときの基本波と、第３高調波、第５高調波、又は、第７高調波のうち少なくともいずれか一つとを合成した合成波とすることを特徴とする請求項１に記載の画像形成装置。
3. 前記変調クロック生成部は、前記変調クロック信号を、三角波をフーリエ級数展開したときの基本波と、第３高調波、第５高調波、及び、第７高調波とを合成した合成波とすることを特徴とする請求項１に記載の画像形成装置。
4. 前記変調クロック生成部は、スペクトラム拡散による周波数変調のパターンが記憶された記憶部と、前記パターンに応じてシリアル信号を生成するシリアル信号生成部と、を備えることを特徴とする請求項１乃至３のいずれか１項に記載の画像形成装置。
5. 前記変調クロック生成部は、スペクトラム拡散による周波数変調のパターンが記憶された記憶部と、前記パターンをアナログ信号に変換する変換部と、前記アナログ信号に応じて前記変調クロック信号を出力する出力部と、を備えることを特徴とする請求項１乃至３のいずれか１項に記載の画像形成装置。

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