JP2022160815A - 表示装置 - Google Patents

Abstract

【課題】フレキシブルプリント基板から表示基板上のゲート駆動回路及び複数のソース駆動回路素子に制御信号が供給される場合でも、フレキシブルプリント基板の幅を小さくすることが可能な表示装置を提供する。【解決手段】表示装置１００は、表示基板１と、複数のソース駆動回路素子４１～４４と、ゲート駆動回路５１及び５２と、複数のゲート接続配線６０と、を備える。複数のゲート接続配線６０は、平面視でソース駆動回路素子４１～４４の間の素子間領域Ｒ４内を通るとともに、実装領域Ｒ３内を通る。ゲート接続配線６０に接続されたゲート用端子７０は、素子間領域Ｒ４からＦＰＣ２に向かう方向（Ｙ２方向）において素子間領域Ｒ４に対向する位置に形成されている。【選択図】図１Ａ

Description

本開示は、表示装置に関する。

従来、フレキシブルプリント基板上の回路と表示基板との間で制御信号が送受信される表示装置が知られている。このような表示装置は、例えば、特許文献１に開示されている。

上記特許文献１の表示装置には、表示基板上に実装された２つのゲートドライバと、表示基板上に実装された平面視で矩形状のドレインドライバと、フレキシブルプリント基板上に形成された電源と、制御信号配線とが設けられている。制御信号配線は、矩形状のドレインドライバの一辺側に設けられた出力端子と２つのゲートドライバのうちの一方とを接続する部分と、当該出力端子から当該ドレインドライバを構成するチップの下を通り、当該ドレインドライバの他辺側から取り出され、電源に接続される部分と、を含む。そして、この表示装置では、ドレインドライバ内のコントローラから、制御信号配線を介して、ゲートドライバ及び電源の各々に、共通制御信号が供給される。

特開２００３－１０８０２１号公報

ここで、フレキシブルプリント基板から表示基板上のゲートドライバ（ゲート駆動回路）及びドレインドライバ（ソース駆動回路素子）の各々に、制御信号が供給される場合、表示基板とフレキシブルプリント基板とを接続する部分（端子が配置される領域）が大型化して、フレキシブルプリント基板の幅が増大する。特に、表示基板上に複数のソース駆動回路素子が設けられる場合、フレキシブルプリント基板の幅が顕著に増大する。

そこで、本開示は、上記のような課題を解決するためになされたものであり、フレキシブルプリント基板から表示基板上のゲート駆動回路及び複数のソース駆動回路素子に制御信号が供給される場合でも、フレキシブルプリント基板の幅を小さくすることが可能な表示装置を提供することを目的とする。

上記課題を解決するために、本開示の第１の態様に係る表示装置は、複数の薄膜トランジスタが形成された表示領域を有する表示基板と、前記表示基板に形成され、フレキシブルプリント基板に接続される複数の端子と、前記表示基板上に実装され、前記複数の薄膜トランジスタにソース信号を供給する複数のソース駆動回路素子であって、平面視において、少なくとも一部が前記表示領域と前記複数の端子との間に配置されている複数のソース駆動回路素子と、前記表示基板に形成され、前記複数の薄膜トランジスタの少なくとも１つにゲート信号を供給する第１ゲート駆動回路と、前記複数の端子と前記第１ゲート駆動回路とを接続する複数の接続配線と、を備え、前記複数の接続配線のうちの少なくとも１つは、前記表示基板内において平面視で前記複数のソース駆動回路素子のうちの少なくとも２つの間の領域である素子間領域を通るとともに、当該複数の接続配線のうちの少なくとも１つは、前記表示基板において前記複数のソース駆動回路素子の一つが配置された実装領域内を通り、前記複数の端子のうちの前記素子間領域を通る接続配線に接続された端子は、前記素子間領域から前記フレキシブルプリント基板に向かう方向において前記素子間領域に対向する位置に形成されている。

上記構成の表示装置では、第１ゲート駆動回路に接続される接続配線が、ソース駆動回路素子の実装領域を通るとともに、隣接するソース駆動回路素子の間の素子間領域を通り、当該接続配線が接続する端子が、当該素子間領域に対向する位置に形成されている。これにより、上記端子が、複数のソース駆動回路素子よりも外側の領域に対向する位置に設けられる場合に比べて、端子が配置される領域の幅（フレキシブルプリント基板の幅）を小さくすることができる。この結果、フレキシブルプリント基板から表示基板上のゲート駆動回路及び複数のソース駆動回路素子に制御信号が供給される場合でも、フレキシブルプリント基板の幅を小さくすることができる。そして、接続配線がソース駆動回路素子の実装領域を迂回して形成される場合に比べて、表示基板を小型化することができる。

図１Ａは、第１実施形態に係る表示装置の構成を示す平面模式図である。 図１Ｂは、表示装置の一部のＹＺ平面に沿った断面模式図である。 図１Ｃは、表示装置の一部のＸＺ平面に沿った断面模式図である。 図２は、第１実施形態に係るソース駆動回路素子と接続配線と端子との配置関係を説明するための平面模式図である。 図３は、表示基板の実装領域の構成を説明するための図である。 図４は、分岐部の構成を示す平面図である。 図５は、ゲート接続配線の断面図である。 図６は、画素電極及び薄膜トランジスタの接続関係を説明するための図である。 図７は、ゲート駆動回路を説明するための図である。 図８は、ゲート駆動回路の単位回路を説明するための回路図である。 図９は、ゲート制御信号のタイミング図である。 図１０は、静電気通過部の平面図である。 図１１は、静電気通過部及び層間接続部の断面図である。 図１２は、静電気通過部の回路図である。 図１３は、第２実施形態に係る表示装置の構成を示す図である。 図１４は、第２実施形態に係る表示装置の実装領域の構成を示す図である。 図１５は、第３実施形態に係る表示装置の構成を示す図である。 図１６は、第１～第３実施形態の変形例に係る表示装置の構成を示す図である。

以下、図面を参照し、本開示の実施形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。

［第１実施形態］
（表示装置の全体構成）
図１Ａは、第１実施形態による表示装置１００の構成について説明する。図１Ａは、第１実施形態に係る表示装置１００の構成を示す平面模式図である。また、図１Ｂは、表示装置１００のうちの表示基板１が設けられた部分における、ＹＺ平面に沿った断面図である。また、図１Ｃは、表示装置１００のうちの表示基板１が設けられた部分における、ＸＺ平面に沿った断面図である。図２は、ソース駆動回路素子４１～４４とゲート接続配線６０とゲート用端子７０との配置関係を説明するための平面模式図である。

図１Ａに示すように、表示装置１００は、表示基板１と、フレキシブルプリント基板２（以下、「ＦＰＣ２」という）と、プリント配線基板３（以下、「ＰＷＢ３」という）と、ソース駆動回路素子４１、４２、４３及び４４とを備える。また、表示基板１には、ゲート駆動回路５１及び５２と、複数のゲート接続配線６０とが設けられている。図２に示すように、表示基板１には、複数のゲート用端子７０と、複数のソース用端子７１と、複数のソース制御信号配線７１ａとが形成されている。複数のゲート接続配線６０は、ゲート駆動回路５１及び５２と、複数のゲート用端子７０とを接続する配線である。複数のソース制御信号配線７１ａは、ソース駆動回路素子４１～４４と、複数のソース用端子７１とを接続する配線である。

図１Ａに示すように、ＰＷＢ３上には、制御回路素子３１が実装されている。制御回路素子３１は、例えば、集積回路を含む。そして、制御回路素子３１は、ＦＰＣ２を介して、ソース駆動回路素子４１～４４にソース制御信号を送信するとともに、ゲート駆動回路５１及び５２にゲート制御信号を送信する。ソース駆動回路素子４１～４４は、ソース制御信号に基づいてソース信号を生成し、当該ソース信号をソース線１３に供給する。ゲート駆動回路５１及び５２は、ゲート制御信号に基づいて、ゲート信号Ｇを生成し、当該ゲート信号をゲート線１４に供給する。

ＦＰＣ２は、ＰＷＢ３の制御回路素子３１と、表示基板１の複数のゲート用端子７０及び複数のソース用端子７１の各々とを電気的に接続する。ここで、複数のゲート用端子７０及び複数のソース用端子７１が配置された領域を端子領域Ｒ１とする。端子領域Ｒ１は、表示基板１のＹ２方向の額縁部分に設けられている。そして、ＦＰＣ２は、端子領域Ｒ１に固定されている。そして、ＦＰＣ２内には、図示しない配線が形成されており、当該配線を介して、制御回路素子３１からのゲート制御信号を複数のゲート用端子７０に伝達するとともに、ソース制御信号を複数のソース用端子７１に伝達する。

図１Ｂに示すように、表示装置１００は、表示基板１と、表示基板１に対向する対向基板１ａと、両基板間に封入されて電界印加に伴って光学特性が変化する物質を含む媒質層（液晶分子を含む液晶層１ｂ）を有している。液晶層１ｂは、両基板間に介在するシール部１ｃによって取り囲まれて封止が図られている。対向基板１ａは、少なくとも表示基板１の後述する表示領域Ｒ２と対向し、ソース駆動回路素子４１、４２、４３及び４４（図１Ａ参照）は、表示基板１のうちで、対向基板１ａと対向しない部分に実装される。また、図１Ｃに示すように、対向基板１ａの液晶層１ｂ側の表面に遮光膜１ｄが設けられており、ゲート駆動回路５１及び５２は、この遮光膜１ｄと平面視で重なるように配置されている。また、表示装置１００は、表示領域Ｒ２に対して光を照射するバックライト１ｅを備える。バックライト１ｅは、第１実施形態では、表示基板１及び対向基板１ａよりもＺ１方向に配置されている。言い換えると、バックライト１ｅは、表示基板１よりも液晶層１ｂおよび対向基板１ａに近い側に設けられている。

（表示基板の構成）
〈表示領域〉
図１Ａに示すように、表示基板１の液晶層１ｂ（図１Ｂ参照）側の表面には、複数の画素電極１１及び複数の薄膜トランジスタ１２が形成されている。表示基板１において、複数の画素電極１１及び複数の薄膜トランジスタ１２が形成された領域を、表示領域Ｒ２とする。なお、図１Ａでは、平面視で表示領域Ｒ２を矩形状に図示しているが、例えば、表示領域Ｒ２を円形状に形成してもよいし、矩形以外の多角形に形成してもよい。

〈ソース駆動回路素子及び端子領域〉
図２に示すように、ソース駆動回路素子４１～４４は、集積回路のチップとして構成されており、それぞれ、表示基板１上に実装されている。ソース駆動回路素子４１～４４は、Ｘ２方向に順に間隔を隔てて並んで配置されている。そして、表示基板１において、平面視でソース駆動回路素子４１～４４のそれぞれとオーバラップする領域（ソース駆動回路素子４１～４４が実装されている領域）をそれぞれ実装領域Ｒ３とする。また、表示基板１において、平面視でソース駆動回路素子４１～４４の間の領域を、それぞれ素子間領域Ｒ４とする。素子間領域Ｒ４は、素子間領域Ｒ４ａと素子間領域Ｒ４ｂとを含み、素子間領域Ｒ４ａは、素子間領域Ｒ４ｂよりもゲート駆動回路５１にＸ１方向に近い位置と、素子間領域Ｒ４ｂよりもゲート駆動回路５２にＸ２方向に近い位置とのそれぞれに設けられている。

また、図２に示すように、表示基板１の端子領域Ｒ１には、ソース制御信号配線７１ａがそれぞれ接続された複数のソース用端子７１が配置されている。複数のソース制御信号配線７１ａは、ソース駆動回路素子４１～４４の各々に接続されており、ソース駆動回路素子４１～４４の各々からＹ２方向に沿って延びるように形成されている。また、複数のソース用端子７１は、端子領域Ｒ１内において、ソース駆動回路素子４１～４４（実装領域Ｒ３）の各々のＹ２方向に対向する位置に形成されている。言い換えると、複数のソース用端子７１は、実装領域Ｒ３からＦＰＣ２に向かう方向（Ｙ２方向）において、実装領域Ｒ３に対向する位置に形成されている。この構成によれば、実装領域Ｒ３に対向する位置に複数のソース用端子７１が配置されるので、複数のソース用端子７１とソース駆動回路素子４１～４４とを接続するソース制御信号配線７１ａの長さのばらつきを小さくすることができる。この結果、各ソース制御信号の信号鈍りの波形の差異を小さくすることができるので、信号鈍りの波形の差異に起因する表示ムラを低減することができる。

図３は、表示基板１の実装領域Ｒ３の構成を説明するための図である。ソース駆動回路素子４２は、実装領域Ｒ３内に形成された端子１３ａ及び１３ｂ上に実装される。図示しないが、ソース駆動回路素子４１、４３及び４４も、それぞれ、実装領域Ｒ３内に形成された端子１３ａ及び１３ｂ上に実装される。そして、ソース駆動回路素子４１～４４の各々は、端子１３ａを介してソース線１３に接続されており、端子１３ｂを介してソース制御信号配線７１ａに接続されている。ソース駆動回路素子４１～４４の各々は、端子１３ｂからソース制御信号を取得して、ソース線１３にソース信号を供給する。また、ソース駆動回路素子４１および４４は、図示しない共通電極を駆動させるための共通制御信号を、共通配線１５に供給する。これにより、共通配線１５と、ゲート接続配線６０との交差部が形成されないので、ゲート制御信号を供給するゲート接続配線６０の負荷（寄生容量）を低減できるため、消費電力が低減され、信号鈍りに起因する表示不良を抑制できる。

図２に示すように、端子領域Ｒ１には、複数のゲート用端子７０が設けられている。複数のゲート用端子７０は、複数のクロック端子７２と、複数のスタートパルス端子７３と、複数の低電位端子７４と含む。ここで、ゲート制御信号は、クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ、及びＣＫ２Ｂと、スタートパルス信号ＳＰＡ及びＳＰＢと、低電位信号ＶＳＳとを含む。クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ、及びＣＫ２Ｂとは、ゲート信号Ｇの立ち上げ及び立ち下げ（オン・オフ電位）に関する信号である。スタートパルス信号ＳＰＡ及びＳＰＢとは、後述する単位回路５１ａの駆動を開始させるための信号である。低電位信号ＶＳＳは、ゲート線１４やゲート駆動回路５１及び５２内において、オフ電位を供給するための信号である。また、複数のゲート接続配線６０は、クロック配線６１ａ、６１ｂ、６１ｃ、及び６１ｄと、スタートパルス配線６２ａまたは６２ｂと、低電位配線６３とを含む。なお、複数のゲート接続配線６０の本数及び種類は、上記に限られない。すなわち、クロック配線の本数が３未満または５以上であってもよく、スタートパルス配線の本数が１または３以上であってもよい。また、低電位配線６３が複数設けられていてもよい。

クロック端子７２は、クロック配線６１ａ～６１ｄのいずれかに接続されている。そして、クロック端子７２は、クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ、及びＣＫ２Ｂを、それぞれ、クロック配線６１ａ、６１ｂ、６１ｃ、及び６１ｄに供給する。また、スタートパルス端子７３は、スタートパルス配線６２ａまたは６２ｂに接続されている。そして、スタートパルス端子７３は、スタートパルス信号ＳＰＡ及びＳＰＢを、それぞれ、スタートパルス配線６２ａ及び６２ｂに供給する。また、低電位端子７４は、低電位配線６３に接続されている。そして、低電位端子７４は、低電位配線６３に低電位信号ＶＳＳを供給する。また、複数のクロック端子７２は、いずれも、端子領域Ｒ１において、素子間領域Ｒ４ａに対してＹ２方向に対向する位置に形成されている。また、複数のスタートパルス端子７３は、いずれも、端子領域Ｒ１において、素子間領域Ｒ４ｂに対してＹ２方向に対向する位置に形成されている。言い換えると、複数のゲート用端子７０は、素子間領域Ｒ４ａまたはＲ４ｂからＦＰＣ２に向かう方向（Ｙ２方向）において、素子間領域Ｒ４ａまたはＲ４ｂに対向する位置に形成されている。

ここで、スタートパルス配線６２ａ及び６２ｂは、それぞれ、図７に示して後述するゲート駆動回路５１及び５２に含まれる単位回路５１ａのうちの１つのみに制御信号を供給する配線である。このため、スタートパルス配線６２ａ及び６２ｂの抵抗値が比較的高い場合でも、表示に対する影響は小さい。一方で、クロック配線６１ａ～６１ｄは、それぞれ複数（例えば、あるクロック配線は、一方のゲート駆動回路５１又は５２に含まれる単位回路５１ａの数の半分）の単位回路５１ａの制御に関わる配線であるため、クロック配線６１ａ～６１ｄの抵抗値に起因する表示に対する影響は大きくなる。従って、クロック配線６１ａ～６１ｄの抵抗値は比較的小さくすることが好ましい。これに対して、上記の構成によれば、ゲート駆動回路５１及び５２にスタートパルス端子７３よりも近い位置にクロック配線６１ａ～６１ｄ及びクロック端子７２が配置されるので、クロック配線６１ａ～６１ｄの抵抗値を小さくすることができる。この結果、クロック配線６１ａ～６１ｄの抵抗値による電位変動を抑制することができ、表示装置１００における表示の品質を向上させることができる。

複数の低電位端子７４のうちの一部は、素子間領域Ｒ４ａに対してＹ２方向に対向する位置であって、クロック端子７２と隣り合う位置に設けられている。複数の低電位端子７４のうちの他部は、素子間領域Ｒ４ｂに対してＹ２方向に対向する位置であって、スタートパルス端子７３と隣り合う位置に設けられている。ここで、低電位配線６３は、図７に示して後述するように、ゲート駆動回路５１及び５２に含まれる全ての単位回路５１ａの制御に関連する配線であり、ゲート信号Ｇのオフ電位に直接的に影響する。このため、低電位配線６３の抵抗値に起因した電位変動を抑制するために、低電位配線６３の抵抗値は小さい方が好ましい。これに対して、上記の構成によれば、ゲート駆動回路５１及び５２にスタートパルス端子７３よりも近い位置に低電位配線６３及び低電位端子７４が配置されるので、低電位配線６３の抵抗値を小さくすることができる。さらに、スタートパルス端子７３と隣り合う位置にも上記低電位配線６３に接続される低電位端子７４が設けられるので、低電位配線６３の抵抗値を、より一層小さくすることができる。

また、第１実施形態では、複数のゲート接続配線６０は、それぞれ、素子間領域Ｒ４ａまたはＲ４ｂ内を通るとともに、平面視で実装領域Ｒ３内を通る。すなわち、複数のゲート接続配線６０は、ソース駆動回路素子４１～４４のいずれかの下をＸ１方向またはＸ２方向に通過するように形成されている。上記の構成によれば、ゲート用端子が、当該素子間領域Ｒ４ａまたはＲ４ｂに対向する位置ではなく、複数のソース駆動回路素子よりも外側の領域に対向する位置に設けられる場合に比べて、ゲート用端子７０が配置される端子領域Ｒ１のＸ１方向及びＸ２方向の幅（ＦＰＣ２の幅）を小さくすることができる。この結果、ＦＰＣ２から表示基板１上のゲート駆動回路５１及び５２、及び複数のソース駆動回路素子４１～４４にゲート制御信号及びソース制御信号が供給される場合でも、ＦＰＣ２の幅を小さくすることができる。そして、ＦＰＣ２の幅が小さくなることにより、表示基板１のうちのＦＰＣ２と接続する部分以外の領域の形状（外形・額縁）を弧状に形成すること等、設計自由度を向上させることが可能になる。

〈ゲート接続配線の構造〉
図４は、ゲート接続配線６０の分岐部６０ｄの構成を示す平面図である。ゲート接続配線６０は、ゲート用端子７０に接続された端子用配線部分６０ａと、ゲート駆動回路５１に接続された第１配線部分６０ｂと、ゲート駆動回路５２に接続された第２配線部分６０ｃと、端子用配線部分６０ａから第１配線部分６０ｂと第２配線部分６０ｃとに分岐する分岐部６０ｄと、を含む。端子用配線部分６０ａは、ゲート用端子７０から分岐部６０ｄに向かってＹ１方向に延びている。第１配線部分６０ｂは、分岐部６０ｄからＸ１方向に延びている。第２配線部分６０ｃは、分岐部６０ｄからＸ２方向に延びている。この構成によれば、ゲート駆動回路５１及び５２に共通して供給するゲート制御信号を、ゲート用端子７０に接続された端子用配線部分６０ａから分岐させた第１配線部分６０ｂと第２配線部分６０ｃとを用いて、ゲート駆動回路５１及び５２の各々に供給することができる。この結果、ゲート駆動回路と５１及び５２の各々に別個のゲート用端子を設ける場合に比べて、ゲート用端子７０の数を削減することができる。

図２に示すように、複数のゲート接続配線６０の分岐部６０ｄは、それぞれ、素子間領域Ｒ４ａまたはＲ４ｂに配置されている。そして、分岐部６０ｄは、表示基板１の表面に露出した検査用パッド８０を含む。検査用パッド８０は、表示基板１が製造される際に、検査装置のプローブが接触する端子であって、後述する画素電極１１と同じ材料で形成されており、ゲート接続配線６０と電気的に接続されている。ここで、ＦＰＣに接続されるゲート用端子を検査用パッドとして形成する場合には、検査用パッドに検査装置のプローブを容易に接触することができるように、端子（検査用パッド）を大型化する必要がある。このため、端子が配置される領域の幅（フレキシブルプリント基板の幅）が大きくなってしまう。これに対して、上記の構成では、分岐部６０ｄに検査用パッド８０が構成されるので、ゲート用端子７０が配置される端子領域Ｒ１のＸ１方向及びＸ２方向の幅は大きくならない。この結果、ＦＰＣ２のＸ１方向及びＸ２方向の幅を維持しながら、検査用パッド８０を表示基板１に形成することができる。そして、検査用パッド８０を用いて、表示基板１の検査を行うことが可能となる。

図５は、ゲート接続配線６０のＸＹ平面に沿った断面図である。図５に示すように、ゲート接続配線６０は、ガラス基板１６３上に形成された第１層１６１と、当該第１層１６１よりも上層に形成された第２層１６２とを含む。具体的には、第１層１６１は、ガラス基板１６３上において、ゲート線１４や薄膜トランジスタ１２のゲート電極１２ａ（図６参照）と同一の層に形成されている。第１層１６１は、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属膜である。また、第１層１６１は、絶縁層１６４により覆われている。また、第２層１６２は、絶縁層１６４上において、ソース線１３や薄膜トランジスタ１２のソース電極１２ｂやドレイン電極１２ｃ（図６参照）と同一の層に形成されている。第２層１６２は、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属膜である。そして、第２層１６２は、絶縁層１６５により覆われている。絶縁層１６４及び１６５は、例えば、ＳｉＮｘ（窒化珪素）またはＳｉＯ_２（二酸化珪素）またはこれらの積層膜からなる。

ここで、Ｙ１およびＹ２方向において、第１層１６１の幅Ｗ１は、第２層１６２の幅Ｗ２よりも大きい。これにより、第２層の幅が第１層の幅よりも大きい場合と異なり、第２層が庇状にならないので、絶縁層１６４及び１６５のカバレッジ（膜被覆性）を向上させ製品信頼性を向上させることが可能となる。なお、本開示では、第１層１６１の幅Ｗ１を第２層１６２の幅Ｗ２よりも大きく構成することに限られず、第２層の幅を第１層の幅よりも大きく構成してもよい。この場合、第２層の幅が増大する分、ゲート接続配線６０の抵抗値を小さくすることが可能となる。好ましくは、第２層が庇状にならないように、第２層の幅を第１層の幅よりも十分大きくするとともに、段差部分の傾斜を緩やかにすることにより、カバレッジの低下を防止することが可能となる。

〈薄膜トランジスタ〉
図６は、画素電極１１及び薄膜トランジスタ１２の接続関係を説明するための図である。表示基板１には、Ｙ１方向に延びる複数のソース線１３と、Ｘ１方向またはＸ２方向に延びる複数のゲート線１４とが形成されている。複数のソース線１３と複数のゲート線１４とに区画される領域の各々に、画素電極１１と薄膜トランジスタ１２とが配置されている。図６に示すように、薄膜トランジスタ１２は、ゲート電極１２ａと、ソース電極１２ｂと、ドレイン電極１２ｃとを含む。ゲート電極１２ａは、ゲート線１４に接続されている。また、ソース電極１２ｂは、絶縁層１６４（図５参照）を介してゲート電極１２ａよりも上層に形成されており、ソース線１３に接続されている。ドレイン電極１２ｃは、絶縁層１６５（図５参照）を介してドレイン電極１２ｃより上層に形成された画素電極１１に接続されている。また、絶縁層１６４（図５参照）上には、ソース電極１２ｂとドレイン電極１２ｃとに接続された半導体層（図示せず）が形成されている。そして、薄膜トランジスタ１２に供給されるゲート信号Ｇがオン電位になった際に、ソース信号が画素電極１１に書き込まれる。これにより、画素電極１１と図示しない共通電極との間で電界が生じて、表示基板１と対向基板１ａとの間に封入された液晶層１ｂが駆動され、表示基板１上に画像が表示される。

〈ゲート駆動回路の構成〉
図７は、ゲート駆動回路５１を説明するための図である。なお、ゲート駆動回路５２は、ゲート駆動回路５１と同一の構成であるため、説明を省略する。図７に示すように、ゲート駆動回路５１は、ゲート線１４ごとに設けられた単位回路５１ａを含む。ここで、複数の単位回路５１ａを、区別するために、それぞれ、第１番目（自然数ｎ＝１）、第２番目（ｎ＝２）、・・・、第ｎ番目の単位回路５１ａとする。第１番目（ｎ＝１）の単位回路５１ａは、第１番目のゲート線１４、スタートパルス配線６２ａ、及び第４番目のゲート線１４に接続されている。また、第２番目（ｎ＝２）の単位回路５１ａは、第２番目のゲート線１４、スタートパルス配線６２ｂ、及び第５番目のゲート線１４に接続されている。ｎが３以上の自然数の場合、第ｎ番目の単位回路５１ａは、第ｎ番目のゲート線１４、第ｎ－２番目のゲート線１４、及び第ｎ＋３番目のゲート線１４に接続されている。また、ｎが偶数の場合、第ｎ番目の単位回路５１ａは、クロック配線６１ａ及び６１ｂと低電位配線６３とに接続されている。ｎが奇数の場合、第ｎ番目の単位回路５１ａは、クロック配線６１ｃ及び６１ｄと低電位配線６３とに接続されている。

図８は、単位回路５１ａの構成を説明するための回路図である。図９は、ゲート制御信号のタイミング図である。図８に示すように、単位回路５１ａには、薄膜トランジスタ１５１ａ、１５１ｂ、１５１ｃ、及び１５１ｄと、コンデンサ１５２とが設けられている。
薄膜トランジスタ１５１ａ、１５１ｂ、１５１ｃ、及び１５１ｄのゲート電極やコンデンサ１５２の一方の電極は、ゲート線１４や薄膜トランジスタ１２のゲート電極１２ａと同一の層に形成されている。また、薄膜トランジスタ１５１ａ、１５１ｂ、１５１ｃ、及び１５１ｄのソース電極とドレイン電極や、コンデンサ１５２の他方の電極は、ソース線１３や薄膜トランジスタ１２のソース電極１２ｂやドレイン電極１２ｃと同一の層に形成されている。さらに薄膜トランジスタ１５１ａ、１５１ｂ、１５１ｃ、及び１５１ｄの半導体層は、薄膜トランジスタ１２の半導体層と同一の層に形成されている。すなわち、単位回路５１ａに含まれる薄膜トランジスタは、表示領域Ｒ２の薄膜トランジスタ１２と同じ工程で製造することができるため、ソース駆動回路素子４１～４４のように、集積回路のチップを表示基板１上に実装する必要が無い。薄膜トランジスタ１５１ａのゲート電極（ノードＮ１）の電位は、薄膜トランジスタ１５１ｂ、１５１ｃ及びコンデンサ１５２によって制御され、クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ及びＣＫ２Ｂにより、薄膜トランジスタ１５１ａを介して、第ｎ番目のゲート線１４におけるゲート信号Ｇのオン及びオフ電位が供給される。また、クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ及びＣＫ２Ｂにより薄膜トランジスタ１５１ｄを制御することで、ゲート信号Ｇのオフ電位が供給される。なお、図９に示すように、クロック信号ＣＫ２Ａ及びＣＫ２Ｂは、それぞれ、クロック信号ＣＫ１Ａ及びＣＫ１Ｂに対して、４分の１周期分、位相がずれている。

また、スタートパルス信号ＳＰＡが第１番目の単位回路５１ａの薄膜トランジスタ１５１ｃに供給されることにより、第１番目の単位回路５１ａの駆動が開始される。スタートパルス信号ＳＰＢが第２番目の単位回路５１ａの薄膜トランジスタ１５１ｃに供給されることにより、第２番目の単位回路５１ａの駆動が開始される。そして、ｎが３以上の場合であって、第ｎ番目の単位回路５１ａでは、第ｎ－２番目の単位回路５１ａからのゲート信号Ｇ（ｎ－２）が薄膜トランジスタ１５１ｃに供給されることにより、第ｎ番目の単位回路５１ａの駆動が開始される。

そして、第ｎ＋３番目の単位回路５１ａからのゲート信号Ｇ（ｎ＋３）が第ｎ番目の単位回路５１ａの薄膜トランジスタ１５１ｂに入力されることにより、第ｎ番目の単位回路５１ａの駆動が停止される。上記の動作が１フレームごとに繰り返される。

〈静電気通過部の構成〉
図３に示すように、複数のゲート接続配線６０の間の各々には、静電気通過部９０が形成されている。ゲート接続配線６０と共通配線１５との間には、静電気通過部９０が形成されている。また、静電気通過部９０は、ソース駆動回路素子４１～４４の実装領域Ｒ３の各々に配置されている。静電気通過部９０は、２つのゲート接続配線６０のうちの一方に、ゲート用端子７０等から静電気が侵入した場合、他方に拡散させる機能を有する。これにより、ゲート駆動回路５１及び５２を静電気から保護することが可能となる。すなわち、ゲート駆動回路５１及び５２が破損するのを防止することができる。また、静電気通過部９０は、ソース線１３及びゲート線１４には接続されておらず、薄膜トランジスタ１２には静電気を伝達しないので、薄膜トランジスタ１２及びソース駆動回路素子４１～４４を静電気から保護することができる。すなわち、薄膜トランジスタ１２及びソース駆動回路素子４１～４４が破損するのを防止することができる。

図１０は、静電気通過部９０の平面図である。図１１は、静電気通過部９０及び層間接続部１６７の断面図（図１０の１０００－１０００線に沿った断面図）である。図１２は、静電気通過部９０の回路図である。図１０に示すように、静電気通過部９０は、半導体層１６６を含むダイオードリングとして構成されている。図１２に示すように、静電気通過部９０は、例えば、複数のボトムゲート型の薄膜トランジスタ９１及び９２を含む。そして、低電位配線６３に静電気が侵入した場合、薄膜トランジスタ９１がオンして、静電気がクロック配線６１ａに拡散する。また、クロック配線６１ａに静電気が侵入した場合、薄膜トランジスタ９２がオンして、静電気が低電位配線６３に拡散する。

図１１に示すように、静電気通過部９０は、薄膜トランジスタ９１または９２のゲート電極を構成する第１層１６１と、第１層１６１を覆う絶縁層１６４と、絶縁層１６４上に形成された半導体層１６６と、薄膜トランジスタ９１または９２のソース電極及びドレイン電極を構成する第２層１６２と、第２層１６２を覆う絶縁層１６５とにより構成されている。半導体層１６６は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）、及びＯ（酸素）を含有する酸化物半導体、または、アモルファスＳｉから構成される。ここで、半導体層１６６に光が侵入した場合、リーク電流が増大するが、第１実施形態では、静電気通過部９０は、実装領域Ｒ３内に形成されている。これにより、ソース駆動回路素子４４～４４が半導体層１６６に向かう光を遮光することができるので、追加の遮光部材等を設けることなく、静電気通過部９０のリーク電流を低減することができる。また、遮光膜１ｄが設けられた特定の領域（例えば対向基板１ａの遮光膜１ｄが形成された領域）に静電気通過部９０を配置する必要がない。この効果は、特に、第１実施形態の表示装置１００のように、表示領域Ｒ２に対して光を照射するバックライト１ｅが表示基板１よりもＺ１方向、すなわち表示基板１よりも液晶層１ｂおよび対向基板１ａに近い側に設けられる構成であって、表示基板１の液晶層１ｂとは反対側から観察者が表示を見る構成や、表示基板１のＹ２方向の角がカットされる場合（コーナーカットされる場合）に、顕著となる。

層間接続部１６７は、第１層１６１と第２層１６２とが接続される部分である。層間接続部１６７は、各実装領域Ｒ３において、図３に示すように、実装領域Ｒ３の両端（Ｘ１方向及びＸ２方向）にそれぞれ形成されている。なお、図３では実装領域Ｒ３のＸ２方向の端部のみ図示しているが、Ｘ１方向の端部にも、層間接続部１６７が形成されている。また、層間接続部１６７は、各ゲート接続配線６０に設けられている。

［第２実施形態］
次に、図１３及び図１４を参照して、第２実施形態の表示装置２００の構成について説明する。第２実施形態の表示装置２００では、５つのソース駆動回路素子（２４１～２４５）が設けられている。なお、以下の説明において、第１実施形態と同じ符号を用いる場合、第１実施形態と同様の構成を示しており、特に説明がない限り先行する説明を参照する。図１３は、第２実施形態による表示装置２００の構成を説明するための図である。

図１３に示すように、第２実施形態による表示装置２００は、表示基板２０１と複数のゲート接続配線２６０とを含む。複数のゲート接続配線２６０は、クロック配線２６１ａ～２６１ｄと、スタートパルス配線２６２ａ及び２６２ｂと、低電位配線２６３とを含む。表示基板２０１には、ソース駆動回路素子２４１～２４５が実装されている。ソース駆動回路素子２４１～２４５は、Ｘ２方向に順に間隔を隔てて並んで配置されている。表示基板２０１のうち、平面視において、ソース駆動回路素子２４１、２４４及び２５５がそれぞれオーバラップする領域を、実装領域Ｒ１３ａとし、平面視において、ソース駆動回路素子２４２、及び２４３がそれぞれオーバラップする領域を、実装領域Ｒ１３ｂとする。ソース駆動回路素子２４１及び２４２の間の領域、及びソース駆動回路素子２４３及び２４４の間の領域を共に、素子間領域Ｒ１４ａとする。また、ソース駆動回路素子２４２及び２４３の間の領域を、素子間領域Ｒ１４ｂとする。また、ソース駆動回路素子２４４及び２４５の間の領域を、素子間領域Ｒ１４ｃとする。

端子領域Ｒ１１では、各実装領域Ｒ１３ａ及びＲ１３ｂのＹ２方向の位置にソース用端子７１が配置されている。また、端子領域Ｒ１１では、素子間領域Ｒ１４ａのＹ２方向の位置にクロック端子７２と低電位端子７４とが配置されており、素子間領域Ｒ１４ｂのＹ２方向の位置にスタートパルス端子７３と低電位端子７４とが配置されており、素子間領域Ｒ１４ｃのＹ２方向の位置に低電位端子７４が配置されている。また、素子間領域Ｒ１４ａ及びＲ１４ｂ内には、検査用パッド２８０が形成されている。

また、２つの素子間領域Ｒ１４ａのうちのＸ１方向の素子間領域Ｒ１４ａでは、クロック端子７２からＹ１方向に延びるクロック配線２６１ａ～２６１ｄが、Ｘ１方向に屈曲して平面視でＬ字状に延びている。２つの素子間領域Ｒ１４ａのうちのＸ２方向の素子間領域Ｒ１４ａでは、クロック端子７２からＹ１方向に延びるクロック配線２６１ａ～２６１ｄが、Ｘ２方向に屈曲して平面視でＬ字状に延びている。図１３に示すように、クロック配線２６１ａ～２６１ｄは、実装領域Ｒ１３ｂは通過しない。スタートパルス配線２６２ａ及び２６２ｂは、実装領域Ｒ１３ａ及びＲ１３ｂを通過する。

図１４は、実装領域Ｒ１３ａ及びＲ１３ｂの構成を説明するための図である。図１４に示すように、実装領域Ｒ１３ａにおいて、低電位配線２６３のＹ１方向の幅は、Ｗ１１であり、実装領域Ｒ１３ｂにおいて、低電位配線２６３のＹ１方向の幅は、Ｗ１１よりも大きいＷ１２である。これにより、実装領域Ｒ１３ｂでは、低電位配線２６３の幅を大きくすることができるので、低電位配線２６３の抵抗値を小さくすることができ、低電位配線２６３の電位変動を抑制することができる。なお、その他の第２実施形態の構成及び効果は、第１実施形態の構成及び効果と同様である。

［第３実施形態］
次に、図１５を参照して、第３実施形態の表示装置３００の構成について説明する。第３実施形態の表示装置３００では、検査用パッドとして機能するゲート用端子３７０が表示基板３０１上の端子領域Ｒ２１に配置されている。なお、以下の説明において、第１または第２実施形態と同じ符号を用いる場合、第１または第２実施形態と同様の構成を示しており、特に説明がない限り先行する説明を参照する。図１５は、第３実施形態による表示装置３００の構成を説明するための図である。

図１５に示すように、第３実施形態による表示装置３００は、表示基板３０１を含む。表示基板３０１の端子領域Ｒ２１には、検査用パッドとして機能するゲート用端子３７０が形成されている。例えば、素子間領域Ｒ４ｂのＹ２方向の位置において、スタートパルス端子３７３及び低電位端子３７４が設けられている。また、素子間領域Ｒ４ａのＹ２方向の位置において、クロック端子３７２が設けられている。クロック端子３７２、スタートパルス端子３７３及び低電位端子３７４は、それぞれ、図示しない検査装置のプローブが個別に接触可能な程度の寸法を有する。すなわち、クロック端子３７２、スタートパルス端子３７３及び低電位端子３７４の各々の面積は、第１実施形態によるクロック端子７２、スタートパルス端子７３及び低電位端子３７４の各々の面積よりも大きい。この構成によっても、ゲート接続配線の検査を容易に行うことが可能になる。なお、その他の第３実施形態の構成及び効果は、第１実施形態の構成及び効果と同様である。

［変形等］
以上、上述した実施形態は本開示を実施するための例示に過ぎない。よって、本開示は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。

（１）上記第１～第３実施形態では、ソース駆動回路素子の数を、４つまたは５つとする例を示したが、本開示はこれに限られない。例えば、ソース駆動回路素子を、２つ、３つ、または、６つ以上の数設けてもよい。

（２）上記第１～第３実施形態では、ゲート接続配線の全てを、実装領域をＸ１方向またはＸ２方向に通過するように形成する例を示したが、本開示はこれに限られない。例えば、ゲート接続配線の一部が、実装領域を迂回するように形成されていてもよい。

（３）上記第１～第３実施形態では、ゲート接続配線に分岐部を設ける例を示したが、本開示はこれに限られない。例えば、ゲート接続配線に分岐部が設けられなくてもよい。

（４）上記第１～第３実施形態では、検査用パッドを分岐部に設ける例と、検査用パッドとして機能するようにゲート用端子を構成する例とを示したが、本開示はこれに限られない。例えば、表示基板が製造される際に複数の表示基板を１つのマザーガラス上に形成する場合において、表示基板と連続する他の基板（いわゆる「捨て基板」）上に検査用パッドが形成されていてもよい。また、検査用パッドは、上記（３）のように、分岐部がゲート接続配線に設けられていない場合でも、素子間領域内に配置されていてもよいし、分岐部がゲート接続配線に設けられている場合に、分岐部とは異なる位置に配置されていてもよい。これによれば、素子間領域に検査用パッドが構成されるので、端子が配置される領域の幅は大きくならない。

（５）上記第１～第３実施形態では、静電気通過部を実装領域に設ける例を示したが、本開示はこれに限られない。例えば、必ずしも静電気通過部を設けなくてもよいし、静電気通過部を、実装領域以外の位置に設けてもよい。

（６）上記第１～第３実施形態では、図３に示すように、共通制御配線を、Ｙ２方向に延びるように図示したが、本開示はこれに限られない。例えば、ゲート接続配線に平行に共通制御配線を形成してもよい。

（７）上記第１～第３実施形態では、複数のゲート接続配線には、クロック配線、スタートパルス配線、及び低電位配線が含まれる例を示したが、本開示はこれに限られない。例えば、図１６に示す変形例による表示装置４００のように、複数のゲート接続配線に、さらに、クリア信号ＣＬＲを伝達するクリア配線４６４が含まれていてもよい。「クリア信号ＣＬＲ」とは、特定周期（例えば、最終段の単位回路４５１ａからゲート信号Ｇが出力された後であって、再び初めの段にスタートパルス信号ＳＰＡが供給される前の期間）に、薄膜トランジスタ５５１ｅを介して、単位回路４５１ａの特定ノードＮ１を低電位にリセットするための制御信号である。クリア信号ＣＬＲは、クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ、及びＣＫ２ｂ、スタートパルス信号ＳＰＡ及びＳＰＢ、及び低電位信号ＶＳＳに比べて、単位回路４５１ａに送信される頻度は少ない。従って、クリア配線４６４の抵抗値に起因する表示への影響は、クロック信号ＣＫ１Ａ、ＣＫ１Ｂ、ＣＫ２Ａ、及びＣＫ２ｂ、スタートパルス信号ＳＰＡ及びＳＰＢ、及び低電位信号ＶＳＳに比べて小さい。このため、クリア配線４６４に接続される端子（クリア端子）は、端子領域Ｒ１、Ｒ１１及びＲ２１において、素子間領域Ｒ４ｂ又はＲ１４ｂのＹ２方向の位置に配置されることが好ましい。図１６では、図８と同一の構成については同一の符号を付して説明を省略している。

（８）上記第１～第３実施形態では、バックライトを、表示基板よりも液晶層に近い側に設ける例を示したが、本開示では、これに限られない。例えば、バックライトを、液晶層よりも表示基板に近い側に設けてもよいし、導光板をさらに備えて、導光板の端部にエッジライトを配置してもよい。

上述した表示装置は、以下のように説明することができる。

第１の構成に係る表示装置は、複数の薄膜トランジスタが形成された表示領域を有する表示基板と、表示基板に形成され、フレキシブルプリント基板に接続される複数の端子と、表示基板上に実装され、複数の薄膜トランジスタにソース信号を供給する複数のソース駆動回路素子であって、平面視において、少なくとも一部が表示領域と複数の端子との間に配置されている複数のソース駆動回路素子と、表示基板に形成され、複数の薄膜トランジスタの少なくとも１つにゲート信号を供給する第１ゲート駆動回路と、複数の端子と第１ゲート駆動回路とを接続する複数の接続配線と、を備え、複数の接続配線のうちの少なくとも１つは、前記表示基板内において平面視で複数のソース駆動回路素子のうちの少なくとも２つの間の領域である素子間領域内を通るとともに、当該複数の接続配線のうちの少なくとも１つは、表示基板において複数のソース駆動回路素子の一つが配置された実装領域内を通り、複数の端子のうちの素子間領域を通る接続配線に接続された端子は、素子間領域からフレキシブルプリント基板に向かう方向において素子間領域に対向する位置に形成されている（第１の構成）。

第１の構成によれば、第１ゲート駆動回路に接続される接続配線が、隣接するソース駆動回路素子の間の素子間領域を通り、当該接続配線が接続する端子が、当該素子間領域に対向する位置に形成されている。これにより、この端子が、当該素子間領域に対向する位置ではなく、複数のソース駆動回路素子よりも外側の領域に対向する位置に設けられる場合に比べて、端子が配置される領域の幅（フレキシブルプリント基板の幅）を小さくすることができる。この結果、フレキシブルプリント基板から表示基板上のゲート駆動回路及び複数のソース駆動回路素子に制御信号が供給される場合でも、フレキシブルプリント基板の幅を小さくすることができる。そして、フレキシブルプリント基板の幅が小さくなることにより、表示基板のうちのフレキシブルプリント基板と接続する部分以外の領域の形状（外形・額縁）を弧状に形成すること等、設計自由度を向上させることが可能になる。

第１の構成において、複数の薄膜トランジスタの少なくとも１つにゲート信号を供給する第２ゲート駆動回路を、さらに備えてもよく、第１ゲート駆動回路は、表示基板のうちの複数のソース駆動回路素子よりも一方の部分に配置されてもよく、第２ゲート駆動回路は、表示基板のうちの複数のソース駆動回路素子よりも他方の部分に配置されてもよく、複数の接続配線のうちの少なくとも１つは、複数の端子のうちの少なくとも１つに接続された端子用配線部分と、第１ゲート駆動回路に接続された第１配線部分と、第２ゲート駆動回路に接続された第２配線部分と、端子用配線部分から第１配線部分と第２配線部分とに分岐する分岐部と、を含んでもよく、分岐部は、素子間領域内に配置されてもよい（第２の構成）。

第２の構成によれば、第１ゲート駆動回路と第２ゲート駆動回路とに共通して供給する信号を、端子に接続された端子用配線部分から分岐させた第１配線部分と第２配線部分とを用いて、第１ゲート駆動回路と第２ゲート駆動回路との各々に供給することができる。この結果、第１ゲート駆動回路と第２ゲート駆動回路との各々に別個の端子を設ける場合に比べて、端子の数を削減することができる。この結果、端子が配置される領域の幅（フレキシブルプリント基板の幅）を、より一層小さくすることができる。

第２の構成において、分岐部は、表示基板の表面に露出した検査用パッドを含んでもよい（第３の構成）。また、第１または第２の構成において、素子間領域を通る接続配線に接続された検査用パッドをさらに備え、検査用パッドは、素子間領域に配置されていてもよい（第４の構成）。

ここで、フレキシブルプリント基板に接続される端子を検査用パッドとして形成する場合には、検査用パッドに検査装置のプローブを容易に接触することができるように、端子（検査用パッド）を大型化する必要がある。このため、端子が配置される領域の幅（フレキシブルプリント基板の幅）が大きくなってしまう。これに対して、上記第３の構成では、分岐部に検査用パッドが構成されるので、端子が配置される領域の幅は大きくならない。また、上記第４の構成では、素子間領域に検査用パッドが構成されるので、端子が配置される領域の幅は大きくならない。この結果、フレキシブルプリント基板の幅を維持しながら、検査用パッドを表示基板に形成することができる。そして、検査用パッドを用いて、表示基板の検査を行うことができる。

第１～第４の構成のいずれか１つにおいて、複数の接続配線のうちの少なくとも２つが、実装領域内を通ってもよく、表示装置は、実装領域を通る複数の接続配線のうちの少なくとも２つの間において、静電気を通過させる静電気通過部を、さらに備えてもよく、静電気通過部は、実装領域内に配置されてもよい（第５の構成）。

第５の構成によれば、端子から侵入した静電気を、静電気通過部により２つの接続配線の間で拡散させることができる。この結果、静電気が薄膜トランジスタに伝達して薄膜トランジスタは破損するのを防止することができる。そして、静電気通過部は、実装領域に設けられているので、ソース駆動回路素子により外部から静電気通過部に向かう光を遮光することができる。この結果、静電気通過部に光が照射されることにより発生するリーク電流を小さくすることができる。

第５の構成において、表示装置は、表示基板に対向する対向基板と、表示基板と対向基板との間に封入された液晶層と、表示領域に対して光を照射するバックライトとを、さらに備えてもよく、バックライトは、表示基板よりも液晶層に近い側に設けられていてもよい（第６の構成）。

第６の構成によれば、バックライトから静電気通過部へ向かう光を、ソース駆動回路素子によって遮光することができる。この結果、静電気通過部に光が照射されることにより発生するリーク電流をより一層小さくすることができる。

第１～第６の構成のいずれか１つにおいて、複数の端子は、実装領域からフレキシブルプリント基板に向かう方向において実装領域に対向する位置に形成された複数のソース用端子を含んでもよく、表示装置は、複数のソース用端子と実装領域に配置されたソース駆動回路素子とを接続するソース制御信号配線を、さらに備えてもよい（第７の構成）。

第７の構成によれば、実装領域に対向する位置に複数のソース用端子が配置されるので、複数のソース用端子とソース駆動回路素子とを接続するソース制御信号配線の長さのばらつきを小さくことができる。この結果、各ソース制御信号の信号鈍りの波形の差異を小さくすることができるので、信号鈍りの波形の差異に起因する表示ムラを低減することができる。

第７の構成において、複数のソース駆動回路素子のうちの３つのソース駆動回路素子は、表示領域からフレキシブルプリント基板に向かう方向に対して交差する方向または直交する方向に並んで配置されてもよく、表示基板には、３つのソース駆動回路素子のうちの第１のソース駆動回路素子と第２のソース駆動回路素子との間に形成される第１の素子間領域と、３つのソース駆動回路素子のうちの第２のソース駆動回路素子と第３のソース駆動回路素子との間に形成される第２の素子間領域と、が構成されていてもよく、第１の素子間領域は、第２の素子間領域よりも第１ゲート駆動回路に近い位置に形成されていてもよく、複数の接続配線は、クロック配線と、スタートパルス配線と、を含んでもよく、第２の素子間領域からフレキシブルプリント基板に向かう方向において第２の素子間領域に対向する位置に形成され、スタートパルス配線が接続されるスタートパルス端子をさらに含んでもよい（第８の構成）。また、第８の構成において、複数の端子は、第１の素子間領域からフレキシブルプリント基板に向かう方向において第１の素子間領域に対向する位置に形成され、クロック配線が接続されるクロック端子をさらに含んでもよい（第９の構成）。

ここで、スタートパルス配線は、ゲート駆動回路に含まれる単位回路のうちの最小で１つのみに制御信号を供給する配線であるため、スタートパルス配線の抵抗値が比較的高い場合でも、表示に対する影響は小さい。一方で、クロック配線は、複数（多数）の単位回路の制御に関わる配線であるため、クロック配線の抵抗値に起因する表示に対する影響は大きくなる。このため、クロック配線の抵抗値は比較的小さくすることが好ましい。これに対して、上記第９の構成によれば、第１ゲート駆動回路に近い位置にクロック配線及びクロック端子が配置されるので、クロック配線の抵抗値を小さくすることができる。この結果、クロック配線の抵抗値による電位変動を抑制することができ、表示の品質を向上させることができる。

第９の構成において、複数の接続配線は、低電位配線を、さらに含んでもよく、複数の端子は、第１の素子間領域に対向する位置でかつクロック端子と隣り合う位置と、第２の素子間領域に対向する位置でかつスタートパルス端子と隣り合う位置との各々に形成され、低電位配線が接続される複数の低電位端子を、さらに含んでもよい、（第１０の構成）。

ここで、低電位配線は、ゲート駆動回路に含まれる全ての単位回路の制御に関連する配線であり、ゲート信号のオフ電位等に直接的に影響する。このため、低電位配線の抵抗値に起因した電位変動を抑制するために、低電位配線の抵抗値は小さい方が好ましい。これに対して、上記第１０の構成によれば、第１ゲート駆動回路に近い位置に低電位配線及び低電位端子が配置されるので、低電位配線の抵抗値を小さくすることができる。そして、スタートパルス端子と隣り合う位置にも上記低電位配線に接続される低電位端子を設けることができるので、低電位配線の抵抗値を、より一層小さくすることができる。

第８～第１０の構成のいずれか１つにおいて、複数の接続配線は、低電位配線を、さらに含んでよく、低電位配線の第２のソース駆動回路素子が配置された実装領域内を通る部分における幅が、低電位配線の第１のソース駆動回路素子が配置された実装領域内を通る部分における幅よりも大きく構成されてもよい（第１１の構成）。

第１１の構成によれば、第２のソース駆動回路素子が配置された実装領域では、低電位配線の幅を大きくすることができるので、低電位配線の抵抗値をより一層小さくすることができる。この結果、低電位配線の電位変動を抑制することができる。

第１～第１１の構成のいずれか１つにおいて、第１ゲート駆動回路は、複数のゲート駆動回路用薄膜トランジスタを含んでもよく、複数のゲート駆動回路用薄膜トランジスタのゲート電極、ソース電極、ドレイン電極および半導体層をそれぞれ形成する材料を、複数の薄膜トランジスタのゲート電極、ソース電極、ドレイン電極および半導体層をそれぞれ形成する材料と同じにしてもよい（第１２の構成）。

第１２の構成によれば、複数のゲート駆動回路用薄膜トランジスタと、複数の薄膜トランジスタとを同じ工程で製造することができるので、ソース駆動回路素子のように、表示基板上に実装する必要がない。

１，２０１，３０１…表示基板、１ａ…対向基板、１ｂ…液晶層、１ｅ…バックライト、２…フレキシブルプリント基板、１２…薄膜トランジスタ、１３…ソース線、１４…ゲート線、４１～４４，２４１～２４５…ソース駆動回路素子，５１，５２…ゲート駆動回路、６０…ゲート接続配線，６０ａ…端子用配線部分、６０ｂ…第１配線部分、６０ｃ…第２配線部分、６０ｄ…分岐部、６１ａ～６１ｄ，２６１ａ～２６１ｄ…クロック配線、６２ａ，６２ｂ，２６２ａ，２６２ｂ…スタートパルス配線、６３，２６３…低電位配線、７０…ゲート用端子、７１…ソース用端子、７１ａ…ソース制御信号配線、７２，３７２…クロック端子、７３，３７３…スタートパルス端子、７４，３７４…低電位端子，８０，２８０…検査用パッド、９０…静電気通過部、１００，２００，３００，４００…表示装置、１５１ａ～１５１ｄ…薄膜トランジスタ（ゲート駆動回路用薄膜トランジスタ）、Ｒ１，Ｒ１１，Ｒ２１…端子領域，Ｒ３，Ｒ１３ａ，Ｒ１３ｂ…実装領域、Ｒ４，Ｒ４ａ，Ｒ４ｂ，Ｒ１４ａ，Ｒ１４ｂ，Ｒ１４ｃ…素子間領域

Claims (12)

1. 複数の薄膜トランジスタが形成された表示領域を有する表示基板と、
   前記表示基板に形成され、フレキシブルプリント基板に接続される複数の端子と、
   前記表示基板上に実装され、前記複数の薄膜トランジスタにソース信号を供給する複数のソース駆動回路素子であって、平面視において、少なくとも一部が前記表示領域と前記複数の端子との間に配置されている複数のソース駆動回路素子と、
   前記表示基板に形成され、前記複数の薄膜トランジスタの少なくとも１つにゲート信号を供給する第１ゲート駆動回路と、
   前記複数の端子と前記第１ゲート駆動回路とを接続する複数の接続配線と、を備え、
   前記複数の接続配線のうちの少なくとも１つは、前記表示基板内において平面視で前記複数のソース駆動回路素子のうちの少なくとも２つの間の領域である素子間領域内を通るとともに、当該複数の接続配線のうちの少なくとも１つは、前記表示基板において前記複数のソース駆動回路素子の一つが配置された実装領域内を通り、
   前記複数の端子のうちの前記素子間領域を通る接続配線に接続された端子は、前記素子間領域から前記フレキシブルプリント基板に向かう方向において前記素子間領域に対向する位置に形成されている、表示装置。
2. 前記複数の薄膜トランジスタの少なくとも１つにゲート信号を供給する第２ゲート駆動回路を、さらに備え、
   前記第１ゲート駆動回路は、前記表示基板のうちの前記複数のソース駆動回路素子よりも一方の部分に配置されており、
   前記第２ゲート駆動回路は、前記表示基板のうちの前記複数のソース駆動回路素子よりも他方の部分に配置されており、
   前記複数の接続配線のうちの少なくとも１つは、前記複数の端子のうちの少なくとも１つに接続された端子用配線部分と、前記第１ゲート駆動回路に接続された第１配線部分と、前記第２ゲート駆動回路に接続された第２配線部分と、前記端子用配線部分から前記第１配線部分と前記第２配線部分とに分岐する分岐部と、を含み、
   前記分岐部は、前記素子間領域内に配置されている、請求項１に記載の表示装置。
3. 前記分岐部は、前記表示基板の表面に露出した検査用パッドを含む、請求項２に記載の表示装置。
4. 前記素子間領域を通る接続配線に接続された検査用パッドをさらに備え、前記検査用パッドは、前記素子間領域に配置されている、請求項１または２に記載の表示装置。
5. 前記複数の接続配線のうちの少なくとも２つは、前記実装領域内を通り、
   前記実装領域を通る前記複数の接続配線のうちの少なくとも２つの間において、静電気を通過させる静電気通過部を、さらに備え、
   前記静電気通過部は、前記実装領域内に配置されている、請求項１～４のいずれか１項に記載の表示装置。
6. 前記表示基板に対向する対向基板と、
   前記表示基板と前記対向基板との間に封入された液晶層と、
   前記表示領域に対して光を照射するバックライトと、をさらに備え、
   前記バックライトは、前記表示基板よりも前記液晶層に近い側に設けられている、請求項５に記載の表示装置。
7. 前記複数の端子は、前記実装領域から前記フレキシブルプリント基板に向かう方向において前記実装領域に対向する位置に形成された複数のソース用端子を含み、
   前記複数のソース用端子と、前記実装領域に配置されたソース駆動回路素子とを接続するソース制御信号配線を、さらに備える、請求項１～６のいずれか１つに記載の表示装置。
8. 前記複数のソース駆動回路素子のうちの３つのソース駆動回路素子は、前記表示領域から前記フレキシブルプリント基板に向かう方向に対して交差する方向または直交する方向に並んで配置され、
   前記表示基板には、前記３つのソース駆動回路素子のうちの第１のソース駆動回路素子と第２のソース駆動回路素子との間に形成される第１の素子間領域と、前記３つのソース駆動回路素子のうちの第２のソース駆動回路素子と第３のソース駆動回路素子との間に形成される第２の素子間領域と、が構成されており、
   前記第１の素子間領域は、前記第２の素子間領域よりも前記第１ゲート駆動回路に近い位置に形成されており、
   前記複数の接続配線は、クロック配線と、スタートパルス配線と、を含み、
   前記複数の端子は、前記第２の素子間領域から前記フレキシブルプリント基板に向かう方向において前記第２の素子間領域に対向する位置に形成され、前記スタートパルス配線が接続されるスタートパルス端子をさらに含む、請求項７に記載の表示装置。
9. 前記複数の端子は、前記第１の素子間領域から前記フレキシブルプリント基板に向かう方向において前記第１の素子間領域に対向する位置に形成され、前記クロック配線が接続されるクロック端子をさらに含む、請求項８に記載の表示装置。
10. 前記複数の接続配線は、低電位配線を、さらに含み、
    前記複数の端子は、前記第１の素子間領域に対向する位置でかつ前記クロック端子と隣り合う位置と、前記第２の素子間領域に対向する位置でかつ前記スタートパルス端子と隣り合う位置との各々に形成され、前記低電位配線が接続される複数の低電位端子を、さらに含む、請求項９に記載の表示装置。
11. 前記複数の接続配線は、低電位配線を、さらに含み、
    前記低電位配線の前記第２のソース駆動回路素子が配置された実装領域内を通る部分における幅は、前記低電位配線の前記第１のソース駆動回路素子が配置された実装領域内を通る部分における幅よりも大きい、請求項８～１０のいずれか１項に記載の表示装置。
12. 前記第１ゲート駆動回路は、複数のゲート駆動回路用薄膜トランジスタを含み、
    前記複数のゲート駆動回路用薄膜トランジスタのゲート電極、ソース電極、ドレイン電極および半導体層をそれぞれ形成する材料は、前記複数の薄膜トランジスタのゲート電極、ソース電極、ドレイン電極および半導体層をそれぞれ形成する材料と同じである、請求項１～１１のいずれか１項に記載の表示装置。

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