JP2022106037A - 制御装置、記憶装置、半導体装置、および制御方法 - Google Patents

制御装置、記憶装置、半導体装置、および制御方法 Download PDF

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Abstract

【課題】書き込んだ情報の信頼度および情報の書き込み速度を向上させることができる制御装置、記憶装置、半導体装置、および制御方法を提供する。【解決手段】実施形態に係る制御装置は、初期書き込み命令部と、データ書き込み命令部とを有する。初期書き込み命令部は、抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、記憶素子を第１の抵抗状態にする書き込み命令を記憶装置へ出力する。データ書き込み命令部は、書き込みリクエストを受け付けた場合に、記憶素子を書き込みリクエストに応じた第１の抵抗状態または第２の抵抗状態にする書き込み命令を記憶装置へ出力する。【選択図】図３

Description

本開示は、制御装置、記憶装置、半導体装置、および制御方法に関する。
電流を流すことで抵抗状態を変化させ、抵抗状態の違いによって情報を記録する抵抗変化型の記憶素子（ＭＴＪ：Magnetic Tunnel Junction）がある。ＭＴＪは、各記憶素子の抵抗値のばらつきや保持状態の温度ドリフトなどの要因で、一度のパルス印加のみではエラー率が高い場合がある。
このため、例えば、特許文献１に記載の磁気メモリの記録方法では、まず、高電圧もしくは十分に長い主パルスによって、全ての記憶素子に情報の書き込みを行う。続いて、副パルスによって全ての記憶素子に主パルスを印加したときと同じ情報を書き込み、主パルスによる書き込みにおいて発生したエラーを上書きすることによって、エラー率を低減している。
特許第５２３４１０６号明細書
しかしながら、上記の従来技術では、情報を書き込むために、同じ記憶素子に対して複数回パルスを印加する必要があるため、書き込んだ情報の信頼度と情報の書き込み速度とがトレードオフの関係になり、これらを両立させることができない。
そこで、本開示では、書き込んだ情報の信頼度および情報の書き込み速度を向上させることができる制御装置、記憶装置、半導体装置、および制御方法を提案する。
本開示によれば、制御装置が提供される。制御装置は、初期書き込み命令部と、データ書き込み命令部とを有する。初期書き込み命令部は、抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力する。データ書き込み命令部は、前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力する。
本開示の対比例に係る制御方法の説明図である。 本開示に係る制御方法の説明図である。 本開示に係る半導体装置の動作を示す第１シーケンス図である。 本開示に係る半導体装置の第１構成例を示すブロック図である。 本開示に係る半導体装置の第２構成例を示すブロック図である。 本開示に係る半導体装置の動作を示す第２シーケンス図である。 本開示に係る半導体装置の第３構成例を示すブロック図である。 本開示に係る半導体装置の動作を示す第３シーケンス図である。 本開示に係る半導体装置の第４構成例を示すブロック図である。 本開示に係る半導体装置の動作を示す第４シーケンス図である。 本開示に係る半導体装置の動作を示す第５シーケンス図である。 本開示に係る半導体制御装置および抵抗変化型半導体記憶装置の第１配置例を示すブロック図である。 本開示に係る半導体制御装置および抵抗変化型半導体記憶装置の第２配置例を示すブロック図である。 本開示に係る半導体制御装置および抵抗変化型半導体記憶装置の第３配置例を示すブロック図である。 本開示に係る記憶システムの第１構成例を示すブロック図である。 本開示に係る記憶システムの第２構成例を示すブロック図である。 本開示に係る電子デバイスの構成例を示すブロック図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。以下では、まず、本開示の対比例に係る記憶装置の制御方法を説明した後に、本開示に係る制御装置、記憶装置、半導体装置、および制御方法について説明する。
［１．対比例に係る制御方法］
図１は、本開示の対比例に係る制御方法の説明図である。図１に示すように、対比例に係る制御方法では、メモリセルに含まれる全ての記憶素子は、記憶された情報が不定状態となっている。
その後、対比例に係る制御方法では、情報の書き込みリクエストが来てから０／１（０または１）の記憶装置に情報を書き込む。ここでは、例えば、記憶素子は、正方向の電流が流されて第１の抵抗状態になることによって、１という情報が書き込まれた状態（１状態）になるものとする。
また、記憶素子は、負方向の電流が流されて第２の抵抗状態になることによって、０という情報が書き込まれた状態（０状態）になるものとする。また、ここでは、記憶素子が１の抵抗状態（１状態）になりにくく、第２の抵抗状態（０状態）になりやすい場合を例に挙げて説明する。なお、第１の抵抗状態は、第２の抵抗状態よりも電気抵抗値が大きい抵抗状態であるものとする。
対比例に係る制御方法では、書き込んだ情報の信頼度を上げるために、まず主パルスによる情報の書き込みを行う。このとき、記憶素子は、０状態にはなりやすいが、１状態にはなりにくい。このため、１状態にするべき一部の記憶素子が書き込みエラーになることがある。そこで、対比例に係る制御方法では、主パルスによる情報の書き込みの後に、副パルスによって主パルスのときと同じ情報を再度記憶装置に書き込む。これにより、対比例に係る制御方法では、書き込んだ情報の信頼度が向上する。
しかしながら、対比例に係る制御方法では、情報の書き込みリクエストを受け付けてから情報の書き込みが完了するまでに、２回のパルスを印加する必要があるため、情報の書き込み速度が遅くなる。そこで、本開示に係る制御方法は、複数パルス印加による情報書き込み時間の増加を抑制しつつ、書き込んだ情報の信頼性を向上させる制御を行う。
［２．本開示に係る制御方法］
図２は、本開示に係る制御方法の説明図である。図２に示すように、本開示に係る制御方法では、情報の書き込みリクエストを受け付ける前に、事前に全ての記憶素子を情報が書き込みにくい、つまりエラーが発生しやすい１状態に初期化（フォーマット）しておく（全面１書き）。
このとき、本開示に係る制御方法では、全ての記憶素子が確実に１状態になるように、比較的高電圧でパルス幅の長いパルスを記憶素子に印加する。なお、ここでは、全ての記憶素子を１状態にしたが、これは一例である。本開示に係る制御方法では、書き込まれる情報量や設定によって、一部の記憶素子しか情報の記憶に使用されない場合、記憶に使用される一部の記憶素子だけを全て事前に１状態にすることもできる。
その後、本開示に係る制御方法では、情報の書き込みリクエストが受けられた場合に、各記憶素子にパルスを印加して、書き込みリクエストに応じた０状態または１状態にする。本開示に係る制御方法によれば、書き込みリクエストを受け付けた後にパルスを印加する回数が１回で済むため、情報の書き込み時間の増加を抑制することができる。また、本開示に係る制御方法によれば、エラーが発生しやすい１状態にする記憶素子については、書き込みリクエストが受け付けられる前に、既に１状態にされているため、書き込んだ情報の信頼性を向上させることができる。
［３．第１シーケンス］
次に、図３を参照して、本開示に係る半導体装置において実行される処理の一例について説明する。図３は、本開示に係る半導体装置の動作を示す第１シーケンス図である。ここからは、本開示に係る半導体装置が撮像装置に搭載された場合の動作を例に挙げて説明するが、本開示に係る半導体装置は、情報を記憶する任意の電子機器に採用可能である。
図３に示すように、半導体装置は、制御装置と記憶装置とを含む。制御装置は、例えば、撮像装置によって撮像される画像の情報を記憶装置に記憶させるように記憶装置を制御する。記憶装置は、抵抗状態の違いによって情報を記録する複数の抵抗変化型の記憶素子（ＭＴＪ：Magnetic Tunnel Junction）を備える。記憶素子には、各記憶素子を指定可能なアドレスが予め割り当てられる。
図３に示すように、ユーザによって撮像装置の電源が投入されると（ステップＳ１０１）、記憶素子を１状態にする書き込み命令を記憶装置へ出力する（ステップＳ２０１）。このとき、制御装置は、情報を書き込むアドレスとして全面（全ての記憶素子のアドレス）と、アドレスに対応する記憶素子を１状態にさせる、つまり、１を書き込ませるコマンドを含む書き込み命令を記憶装置へ出力する。これにより、記憶装置は、全ての記憶素子を１状態にする。つまり、記憶装置は、全ての記憶素子に１を書き込む（ステップＳ３０１）。
続いて、制御装置は、一定時間が経過したか否かを判定し（ステップＳ２０２）、一定時間が経過ないと判定した場合（ステップＳ２０２，Ｎｏ）、一定時間が経過するまでステップＳ２０２の判定を繰り返す。そして、制御装置は、一定時間が経過したと判定した場合（ステップＳ２０２，Ｙｅｓ）、撮影待機の状態になる（ステップＳ２０３）。
その後、ユーザによって撮像装置に対してシャッター操作を行うと、制御装置は、撮影を行う（ステップＳ２０４）。このとき、制御装置に入力されるシャッター操作が行われたことを示す信号は、情報の書き込みリクエストに相当する。
このため、制御装置は、撮影後、記憶素子を書き込みリクエストに応じた１状態または２状態にする書き込み命令を記憶装置へ出力する（ステップＳ２０５）。このとき、制御装置は、情報を書き込むアドレスとして所定（書き込みリクエストに応じたアドレス）と、アドレスに対応する記憶素子を１状態または０状態にさせる、つまり、１または０を書き込ませるコマンドを含む書き込み命令を記憶装置へ出力する。これにより、記憶装置は、各記憶素子に対して書き込みリクエストに応じた１または０の情報の書き込みを行う（ステップＳ３０２）。
その後、制御装置は、一定時間が経過したか否かを判定し（ステップＳ２０６）、一定時間が経過ないと判定した場合（ステップＳ２０６，Ｎｏ）、一定時間が経過するまでステップＳ２０６の判定を繰り返す。
そして、制御装置は、一定時間が経過したと判定した場合（ステップＳ２０６，Ｙｅｓ）、情報の読み出し命令を記憶装置へ出力する（ステップＳ２０７）。これにより、記憶装置は、各記憶素子から情報を読み出す（ステップＳ３０３）。制御装置は、記憶装置から読み出された情報である画像を出力し（ステップＳ２０８）、例えば、撮像装置のディスプレイに撮影結果を表示させる。
［４．半導体装置の第１構成例］
次に、図４を参照して、図３に示す動作を行う半導体装置１００の第１構成例について説明する。図４は、本開示に係る半導体装置の第１構成例を示すブロック図である。
図４に示すように、半導体装置１００は、制御装置１０と、記憶装置２０とを有する。制御装置１０は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などを有するマイクロコンピュータや各種の回路を含む。制御装置１０は、ＣＰＵがＲＯＭに記憶されたプログラムを、ＲＡＭを作業領域として使用して実行することにより機能する初期書き込み命令部３０と、データ書き込み命令部４０とを備える。
なお、制御装置が備える初期書き込み命令部３０およびデータ書き込み命令部４０は、一部または全部がＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等のハードウェアで構成されてもよい。
制御装置が備える初期書き込み命令部３０およびデータ書き込み命令部４０は、それぞれ以下に説明する情報処理の作用を実現または実行する。なお、制御装置の内部構成は、図４に示した構成に限られず、後述する情報処理を行う構成であれば他の構成であってもよい。
初期書き込み命令部３０は、書き込み命令生成部３１と、初期アドレス生成部３２と、初期データ生成部３３とを備える。書き込み命令生成部３１は、情報の書き込みリクエストを受け付ける前、例えば、電源が投入された場合に、記憶素子のフォーマットを開始させるコマンドを含む書き込み命令を記憶装置２０へ出力する。
初期アドレス生成部３２は、情報の書き込みリクエストを受け付ける前、例えば、電源が投入された場合に、フォーマットする記憶素子のアドレスを含む書き込み命令を記憶装置２０へ出力する。初期アドレス生成部３２は、例えば、全ての記憶素子のアドレスを含む書き込み命令を記憶装置２０へ出力する。
初期データ生成部３３は、情報の書き込みリクエストを受け付ける前、例えば、電源が投入された場合に、フォーマットする記憶素子に書き込む情報を含む書き込み命令を記憶装置２０へ出力する。例えば、全ての記憶素子が０状態にし易く、１状態にし難い記憶素子の場合、初期データ生成部３３は、１という情報を含む書き込み命令を記憶装置２０へ出力する。
記憶装置２０は、書き込み回路２１と、選択回路２２と、メモリセルアレイ（記録部）２３とを備える。書き込み回路２１は、メモリセルアレイ２３に情報を書き込むためのパルスを印加する回路である。選択回路２２は、メモリセルアレイ２３が備える複数の記憶素子から情報を書き込む記憶素子を選択する回路である。メモリセルアレイ２３は、複数の記憶を備え、情報が書き込まれる記録部である。
選択回路２２は、初期書き込み命令部３０から入力される書き込み命令に含まれるアドレスの記憶素子を選択する。書き込み回路２１は、選択回路２２によって選択された記憶素子に、初期書き込み命令部３０から入力される書き込み命令に含まれる情報を書き込む。これにより、記憶装置２０には、全ての記憶素子に１が書き込まれる。つまり、全ての記憶素子が１状態になる。
データ書き込み命令部４０は、書き込み命令生成部４１と、アドレス生成部４２と、データ生成部４３とを備える。書き込み命令生成部４１は、情報の書き込みリクエストを受け付けた場合に、記憶素子に書き込みリクエストに応じた情報の書き込みを開始させるコマンドを含む書き込み命令を記憶装置２０へ出力する。
アドレス生成部４２は、情報の書き込みリクエストを受け付けた場合に、書き込みリクエストに応じた情報を書き込む記憶素子のアドレスを含む書き込み命令を記憶装置２０へ出力する。
データ生成部４３は、情報の書き込みリクエストを受け付けた場合に、記憶素子に書き込む書き込みリクエストに応じた１または０の情報を書き込む書き込み命令を記憶装置２０へ出力する。このとき、１を書き込むべき記憶素子には、既に１が書き込まれている。このため、データ生成部４３は、１を書き込むべき記憶素子にパルスを印加しないことを指示するデータマスク情報を含む書き込み命令を記憶装置２０へ出力してもよい。
選択回路２２は、データ書き込み命令部４０から入力される書き込み命令に含まれるアドレスの記憶素子を選択する。書き込み回路２１は、選択回路２２によって選択された記憶素子に、データ書き込み命令部４０から入力される書き込み命令に含まれる情報を書き込む。これにより、記憶装置２０には、書き込みリクエストに応じた１または０の情報が書き込まれる。
このように、半導体装置１００では、記憶装置２０には、制御装置１０によって書き込みリクエストを受け付ける前に、事前に１の情報が書き込まれている。このため、記憶装置２０は、書き込みリクエストが受け付けられた場合、書き込みやすい０の情報だけを書き込めればよいため、短時間で実データ書きを完了することができる。
［５．半導体装置の第２構成例］
次に、図５を参照して、図３に示す動作を行う半導体装置１０１の第２構成例について説明する。図５は、本開示に係る半導体装置の第２構成例を示すブロック図である。
図５に示すように、半導体装置１０１は、制御装置１０ａと、記憶装置２０ａとを備える。制御装置１０ａは、初期書き込み命令部３０ａと、データ書き込み命令部４０ａとを備える。初期書き込み命令部３０ａは、書き込み命令生成部３１ａがパリティ制御信号を含む書き込み命令を記憶装置２０ａへ出力する以外は、第１構成例の初期書き込み命令部３０と同様の構成である。
初期書き込み命令部３０ａの書き込み命令生成部３１ａは、記憶装置２０ａに書き込まれる情報に挿入されるパリティを記憶する記憶素子を１状態にするパリティ制御信号を含む書き込み命令を記憶装置２０ａへ出力する。書き込み命令生成部３１ａは、情報の書き込みリクエストを受け付ける前、例えば、電源が投入された場合に、パリティ制御信号を含む書き込み命令を記憶装置２０ａへ出力する。
データ書き込み命令部４０ａは、パリティ生成部４４を備える以外は、第１構成例のデータ書き込み命令部４０と同様の構成である。パリティ生成部４４は、記憶装置２０ａに書き込まれる情報に挿入されるパリティの情報を生成して記憶装置２０ａへ出力する。
記憶装置２０ａは、パリティ生成部４４ａと、マルチプレクサ５１を備える以外は、第１構成例の記憶装置２０と同様の構成である。記憶装置２０ａのパリティ生成部４４ａには、データ書き込み命令部４０ａのパリティ生成部４４からパリティの情報が入力される。パリティ生成部４４ａは、入力されるパリティの情報をマルチプレクサ５１へ出力する。また、マルチプレクサ５１には、さらに１の情報が入力される。
マルチプレクサ５１は、パリティ制御信号に応じてパリティの情報または１の情報のいずれか一方を書き込み回路２１へ出力する。マルチプレクサ５１は、パリティ制御信号が入力される場合、パリティ生成部４４ａから入力される情報が０であれば、もう一つの入力である１の情報を書き込み回路２１へ出力する。
また、マルチプレクサ５１は、パリティ制御信号が入力される場合、パリティ生成部４４ａから入力される情報が１であれば、パリティ生成部４４ａから入力される１の情報を書き込み回路２１へ出力する。なお、マルチプレクサ５１は、書き込みリクエストが受け付けられるまでは、常に１の情報を出力してもよい。書き込み回路２１は、書き込みリクエストが受け付けられる前に、パリティが書き込まれる記憶素子に１を書込む。
また、マルチプレクサ５１は、書き込みリクエストが受け付けられた場合には、パリティに応じた０または１の情報を書き込み回路２１へ出力する。書き込み回路２１は、パリティに応じた０または１の情報を記憶素子に書込む。
このように、半導体装置１０１では、パリティを書き込む記憶素子についても、事前に１状態にしておき、その後、書き込みリクエストが受け付けられた場合に、０のパリティを書き込むべき記憶素子を０状態にする。これにより、半導体装置１０１では、パリティを記憶する記憶素子についても、書き込んだパリティの信頼度およびパリティの書き込み速度を向上させることができる。
［６．第２シーケンス］
図６は、本開示に係る半導体装置の動作を示す第２シーケンス図である。図６に示すように、第２シーケンスは、ステップＳ２０１の処理に代えてステップＳ２１１の処理を行う以外は、第１シーケンスと同様である。制御装置は、ユーザによって撮像装置の電源が投入されると（ステップＳ１０１）、前面１書き命令を記憶装置へ出力する（ステップＳ２１１）。
このとき、制御装置は、記憶素子を指定するアドレスおよび記憶素子に記憶させる情報を記憶装置へ出力せず、フォーマット命令（前面１書き命令）を記憶装置へ出力する。記憶装置は、フォーマット命令が入力されると、全ての記憶素子に１を書き込む（ステップＳ３０１）。その後、制御装置および記憶装置は、第１シーケンスと同様の処理を行う。
このように、第２シーケンスでは、記憶装置は、既存の制御装置にフォーマット命令を出力させる機能が追加されるだけで、情報の書き込みリクエストが受け付けられる前に、予め全ての記憶素子を１状態にしておくことができる。
［７．半導体装置の第３構成例］
次に、図７を参照して、図６に示す動作を行う半導体装置１０３の第３構成例について説明する。図７は、本開示に係る半導体装置の第３構成例を示すブロック図である。
図７に示すように、半導体装置１０３は、制御装置１０ｂと、記憶装置２０ｂとを備える。制御装置１０ｂは、初期書き込み命令部３０ｂと、データ書き込み命令部４０とを備える。初期書き込み命令部３０ｂは、書き込み命令生成部３１を備えるが、初期データ生成部３３と、初期アドレス生成部３２とを備えない。
その代り、記憶装置２０ｂが初期データ生成部３３と、初期アドレス生成部３２とを備える。書き込み命令生成部３１は、情報の書き込みリクエストを受け付ける前、例えば、電源が投入された場合に、フォーマット命令を記憶装置２０ｂへ出力する。制御装置１０ｂのデータ書き込み命令部４０は、第１構成のデータ書き込み命令部４０と同様の構成である。
記憶装置２０ｂは、前述したように、初期データ生成部３３と、初期アドレス生成部３２とを備える。さらに、記憶装置２０ｂは、マルチプレクサ５２，５３を備える。書き込み回路２１、選択回路２２、およびメモリセルアレイ２３は、第１構成のものと同様の構成である。
マルチプレクサ５２，５３には、初期書き込み命令部３０ｂの書き込み命令生成部３１から、制御信号としてフォーマット命令が入力される。また、フォーマット命令は、書き込み回路２１にも入力される。
また、マルチプレクサ５２には、初期データ生成部３３と、データ生成部４３とから、記憶素子に書込む情報が入力される。初期データ生成部３３は、１の情報を出力する。データ生成部４３は、書き込みリクエストに応じた１または０の情報を出力する。
マルチプレクサ５２は、フォーマット命令が入力されている場合には、初期データ生成部３３から入力される情報を書き込み回路２１へ出力する。マルチプレクサ５２は、フォーマット命令が入力されていない場合には、データ生成部４３から入力される情報を書き込み回路２１へ出力する。
また、マルチプレクサ５３には、初期アドレス生成部３２と、アドレス生成部４２とから情報を書き込む記憶素子のアドレスが入力される。初期アドレス生成部３２は、全ての記憶素子のアドレスを出力する。アドレス生成部４２は、書き込みリクエストに応じたアドレスを出力する。
マルチプレクサ５３は、フォーマット命令が入力されている場合には、初期アドレス生成部３２から入力されるアドレスを選択回路２２へ出力する。マルチプレクサ５３は、フォーマット命令が入力されていない場合には、アドレス生成部４２から入力されるアドレスを選択回路２２へ出力する。
これにより、書き込み回路２１は、フォーマット命令が入力されている場合に、全ての記憶素子を１状態にしてフォーマットを行うことができる。そして、書き込み回路２１は、フォーマット命令が入力されていない場合、つまり、書き込みリクエストが受け付けられた場合、書き込みリクエストに応じた情報を書き込むことができる。
［８．第３シーケンス］
図８は、本開示に係る半導体装置の動作を示す第３シーケンス図である。図８に示すように、第２シーケンスは、ステップＳ２０１の処理に代えてステップＳ２２１の処理、ステップＳ３０４の処理が追加される以外は、第１シーケンスと同様である。制御装置は、ユーザによって撮像装置の電源が投入されると（ステップＳ１０１）、起動を検出し（ステップＳ２２１，Ｙｅｓ）、処理をステップＳ３０１およびステップＳ２０２へ移す。制御装置は、起動を検出しない場合（ステップＳ２２１，Ｎｏ）、起動を検出するまでステップＳ２２１の判定を繰り返す。
制御装置は、第１シーケンスと同様の処理を行う。また、記憶装置は、第１シーケンスと同様のステップＳ３０１，Ｓ３０２，Ｓ３０３の処理を行い、その後、書き込み（全面：１）を行う（ステップＳ３０４）。
このように、記憶装置の書き込み回路は、制御装置の起動を検知した場合に、全ての記憶素子をフォーマットして１状態にする。これにより、記憶装置は、既存の制御装置が情報の書き込みリクエストが受け付けられる前に、予め記憶素子を第１の状態にしておくことができる。
また、制御装置は、全ての記憶素子から情報が読み出された場合に、全ての記憶素子をフォーマットして１状態にする。これにより、記憶装置は、情報が読み出されてから次の情報が書き込まれるまでの間に、記憶素子を毎回、１状態にしておくことができる。
［９．半導体装置の第４構成例］
次に、図９を参照して、図６に示す動作を行う半導体装置１０４の第４構成例について説明する。図９は、本開示に係る半導体装置の第４構成例を示すブロック図である。
図９に示すように、半導体装置１０４は、制御装置１０ｃと、記憶装置２０ｃとを備える。制御装置１０ｃは、データ書き込み命令部４０を備えるが、初期書き込み命令部３０を備えない。さらに、制御装置１０ｃは、読み出し命令生成部４５を備える。
記憶装置２０ｃは、第３構成例の記憶装置２０ｂが備える構成に加えて、初期書き込み命令生成部３１ｃと、マルチプレクサ５４とを備える。マルチプレクサ５４には、初期書き込み命令生成部３１ｃと、書き込み命令生成部４１とからコマンドが入力される。
初期書き込み命令生成部３１ｃは、制御装置１０ｃの電源が投入された場合に、記憶素子のフォーマットを開始させるコマンドを含む書き込み命令をマルチプレクサ５４へ出力する。書き込み命令生成部４１は、情報の書き込みリクエストを受け付けた場合に、記憶素子に書き込みリクエストに応じた情報の書き込みを開始させるコマンドを含む書き込み命令をマルチプレクサ５４へ出力する。
また、読み出し命令生成部４５は、記憶素子から情報を読み出す場合に、読み出し命令を初期書き込み命令生成部３１ｃへ出力する。初期書き込み命令生成部３１ｃは、読み出し命令が入力される場合には、記憶素子から情報が読み出された後に、記憶素子のフォーマットを開始させるコマンドを含む書き込み命令をマルチプレクサ５４へ出力する。また、読み出し命令生成部４５は、制御信号として、読み出し命令をマルチプレクサ５４へ出力する。
マルチプレクサ５４は、制御装置１０ｃの電源投入が検知された場合と、制御信号として読み出し命令が入力される場合とに、初期書き込み命令生成部３１ｃから入力されるコマンドをマルチプレクサ５２，５３へ出力する。マルチプレクサ５４は、書き込み命令生成部４１からコマンドが入力される場合に、書き込み命令生成部４１からコマンドをマルチプレクサ５２，５３へ出力する。
これにより、書き込み回路２１は、制御装置１０ｃの電源投入が検知された場合と、記憶装置２０ｃから情報が読み出された場合とに、全ての記憶素子をフォーマットして１状態にする。つまり、書き込み回路２１は、全ての記憶素子に１の情報を書き込む。
また、書き込み回路２１は、書き込み要求が受け付けられた場合に、記憶素子を書き込み要求に応じた１状態または２状態にする。つまり、書き込み回路２１は、書き込み要求に応じて記憶素子に１または０の情報を書き込む。
なお、記憶装置２０ｃは、内部タイマーを備えてもよい。この場合、書き込み回路２１は、内部タイマーによって所定時間が計測された場合に、記憶素子を１状態にする。これにより、記憶装置２０ｃは、制御装置１０ｃの動作に左右されることなく、独自に記憶素子を１状態にしておくことができる。
［１０．第４シーケンス］
図１０は、本開示に係る半導体装置の動作を示す第４シーケンス図である。図１０に示すように、第４シーケンスは、ステップＳ２０５の処理に代えてステップＳ２１５の処理を行う以外、第１シーケンスと同様である。
制御装置は、ステップＳ２１５において、書き込みリクエストに応じた情報を記憶素子に書込む書き込み命令を記憶装置へ出力する。このとき、記憶装置は、ステップＳ３０１において、既に全ての記憶素子に１の情報が書き込まれている。
このため、制御装置は、ステップＳ２１５では、書き込みリクエストに応じた情報のうち、０の情報を書き込むべき記憶素子に関してのみ書き込み命令を出力し、１の情報を書き込むべき記憶素子に関しては書き込み命令を出力しない。これにより、記憶装置は、ステップＳ３０２の処理において、０の情報を書き込まなくて済むため、消費電力を低減することができる。
［１１．第５シーケンス］
図１１は、本開示に係る半導体装置の動作を示す第５シーケンス図である。図１１に示すように、第５シーケンスは、ステップＳ２０１の処理に代えてステップＳ２３１の処理を行い、ステップＳ３０１の処理に代えてステップＳ３３１の処理を行う以外、第１シーケンスと同様である。
記憶装置は、ステップＳ２３１において、全ての記憶素子に０の情報を書き込む書き込み命令を記憶装置へ出力する。これにより、記憶装置は、ステップＳ３３１において、全ての記憶素子に０の情報を書き込む。
これにより、例えば、全ての記憶素子が１状態になりやすく、全ての記憶素子が０状態になりにくい場合に、記憶素子は、情報の書き込みリクエストが受けつけられる前に、全ての記憶素子を０状態にフォーマットしておくことができる。これにより、書き込んだ情報の信頼度および情報の書き込み速度を向上させることができる。
［１２．配置例］
次に、図１２～図１４を参照して、本開示に係る半導体制御装置および抵抗変化型半導体記憶装置の第１～３配置例について説明する。図１２～図１４は、本開示に係る半導体制御装置および抵抗変化型半導体記憶装置の第１～第３配置例を示すブロック図である。
ここでは、撮像装置３００によって撮像される画像のデータ記憶する抵抗変化型半導体記憶装置２００と、半導体制御装置１１０と、撮像装置３００との配置について説明する。半導体制御装置１１０には、上記した制御装置１０，１０ａ，１０ｂ，１０ｃのいずれか一つが含まれる。抵抗変化型半導体記憶装置２００には、上記した制御装置１０，１０ａ，１０ｂ，１０ｃに対応する記憶装置２０，２０ａ，２０ｂ，２０ｃのいずれか一つが含まれる。
図１２に示す第１配置例のように、半導体制御装置１１０、抵抗変化型半導体記憶装置２００、および撮像装置３００は、それぞれ個別に配置されてもよい。また、図１３に示す第２配置例のように、半導体制御装置１１０および抵抗変化型半導体記憶装置２００は、１つの半導体装置１０５として構成され、撮像装置３００とは別に配置されてもよい。また、図１４に示す第３配置例のように、半導体制御装置１１０、抵抗変化型半導体記憶装置２００、および撮像装置３００は、１つの半導体装置１０６として構成されてもよい。
［１３．記憶システム］
次に、図１５および図１６を参照して、本開示に係る記憶システムの構成例について説明する。図１５および図１６は、本開示に係る記憶システムの第１～第２構成例を示すブロック図である。
図１５および図１６に示す信号処理回路１１１には、上記した制御装置１０，１０ａ，１０ｂ，１０ｃのいずれか一つが含まれる。図１５および図１６に示す抵抗変化型半導体記憶装置２００には、上記した制御装置１０，１０ａ，１０ｂ，１０ｃに対応する記憶装置２０，２０ａ，２０ｂ，２０ｃのいずれか一つが含まれる。
図１５に示す第１構成例のように、本開示に係る記憶システム４００は、半導体装置１０７に設けられる信号処理回路１１１と、半導体装置１０７とは別に設けられる複数の抵抗変化型半導体記憶装置２００とによって構成されてもよい。また、図１６に示す第２構成例のように、本開示に係る記憶システム４０１は、信号処理回路１１１と複数の抵抗変化型半導体記憶装置２００とを備える一つの半導体装置１０８によって構成されてもよい。
［１４．電子デバイス］
次に、図１７を参照して、本開示に係る制御装置１０，１０ａ，１０ｂ，１０ｃが搭載される電子デバイスについて説明する。図１７は、本開示に係る電子デバイスの構成例を示すブロック図である。
図１７に示すように、電子デバイス５００は、例えば、スマートフォン等の多機能通信装置であり、システムインパッケージ５１０、記憶装置６０１、アンテナ６０２、スピーカ６０３、マイク６０４、表示装置６０５、入力装置６０６、センサ６０７、記憶装置６０８、および電源６０９を備える。
システムインパッケージ５１０は、プロセッサ５１１、記憶装置５１２、無線通信インターフェース５１３、記憶装置５１４、オーディオ回路５１５、および記憶装置５１６を備える。かかる電子デバイスの場合、上記した制御装置１０，１０ａ，１０ｂ，１０ｃは、例えば、プロセッサ５１１、無線通信インターフェース５１３、オーディオ回路５１５、センサ６０７等、記憶装置５１２，５１４，５１６，６０１，６０８が接続される機器に搭載される。この場合、記憶装置５１２，５１４，５１６，６０１，６０８として、制御装置１０，１０ａ，１０ｂ，１０ｃに対応する記憶装置２０，２０ａ，２０ｂ，２０ｃが搭載される。
なお、メモリセルアレイ２３は、１状態にする書き込み命令によって１状態になる第１の記憶素子と、１状態にする書き込み命令によって２状態になる第２の記憶素子とを備える場合がある。この場合、記憶装置２０は、初期書き込み命令部から書き込み命令が入力された場合に、第２の記憶素子を１状態にする論物変換器を備える。これにより、記憶装置２０は、書き込みリクエストに応じた情報を反転させて記憶する記憶素子を有する場合であっても、制御装置１０によって情報の書き込みリクエストが受け付けられる前に、記憶素子を１状態にしておくことができる。
上述したように、本開示では、抵抗変化型メモリを、事前に書き込みにくい方向のデータで初期化しておき、書き込み命令を受けて実データ書きを行うように制御することによって、書き込み命令を受けた実データ書きを高速に行うことができ、従来の制御方法では両立が難しかった書き込みの高速化と、書き込みデータの高い信頼度を両立させることができる。
また、事前にフォーマット実行する際には高速に書き込む必要がないために書き込み電流を抑えることができることと、実データ書き時は書き込みが容易であるために短パルスであっても大電流を必要としないことから、書き込み時のピーク電流を削減することができる。
［１５．効果］
実施形態に係る制御装置は、初期書き込み命令部と、データ書き込み命令部とを有する。初期書き込み命令部は、抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、記憶素子を第１の抵抗状態にする書き込み命令を記憶装置へ出力する。データ書き込み命令部は、書き込みリクエストを受け付けた場合に、記憶素子を書き込みリクエストに応じた第１の抵抗状態または第２の抵抗状態にする書き込み命令を記憶装置へ出力する。これにより、記憶装置は、例えば、記憶素子が第１の抵抗状態になりにくく、第２の抵抗状態になりやすい特性を有する場合、情報の書き込みリクエストが受け付けられる前に、記憶素子を第１の抵抗状態にしておくことができる。その後、記憶装置は、情報の書き込みリクエストが受け付けられた場合、書き込みリクエストに応じて第２の抵抗状態にすべき記憶素子を第２の抵抗状態にする。このため、記憶装置は、書き込みリクエストの受付後に、１回のパルス印加によって情報の書き込みが完了するので、情報の書き込み速度が向上する。また、記憶装置は、第１の抵抗状態になりにくい記憶素子を事前に第１の記憶状態しておくことによって、書き込んだ情報の信頼度を向上させることができる。
初期書き込み命令部は、第１の抵抗状態にする記憶素子を指定する記憶素子のアドレスと、アドレスに対応する記憶素子を第１の抵抗状態にさせるコマンドとを含む書き込み命令を記憶装置へ出力する。これにより、制御装置は、情報の書き込みリクエストを受け付ける前に、既存の記憶装置が備える記憶素子を第１の抵抗状態にしておくことができる。
初期書き込み命令部は、情報の書き込みリクエストを受け付ける前に、全ての記憶素子を第１の抵抗状態にする記憶素子として指定する。これにより、制御装置は、全ての記憶素子を第１の状態にフォーマットすることができる。
データ書き込み命令部は、第１の抵抗状態にする記憶素子を指定する記憶素子のアドレスと、アドレスに対応する記憶素子を第１の抵抗状態にさせるコマンドと、第２の抵抗状態にする記憶素子を指定する記憶素子のアドレスと、アドレスに対応する記憶素子を第２の抵抗状態にさせるコマンドとを含む書き込み命令を記憶装置へ出力する。これにより、制御装置は、第１の抵抗状態にする記憶素子に対しては、書き込みリクエストを受け付ける前および後に２度書き込み命令を出力することによって、確実に第１の状態にすることができる。これにより、記憶装置は、書き込んだ情報の信頼度をさらに向上させることができる。
データ書き込み命令部は、第２の抵抗状態にする記憶素子を指定する記憶素子のアドレスと、アドレスに対応する記憶素子を第２の抵抗状態にさせるコマンドとを含む書き込み命令を記憶装置へ出力する。これにより、制御装置は、情報の書き込みリクエストを受け付けた後には、第２の抵抗状態にすべき記憶素子に対してのみ、書き込み命令を出力すればよいので、情報の書き込み速度を向上させることができる。また、記憶素子は、情報の書き込みリクエストが受け付けられた後には、第２の抵抗状態にすべき記憶素子に対してのみ、情報を書き込めばよいので、情報の書き込みに要する電力を低減できる。
初期書き込み命令部は、記憶装置に書き込まれる情報に挿入されるパリティを記憶する記憶素子を第１の抵抗状態にするパリティ制御信号を含む書き込み命令を記憶装置へ出力する。これにより、制御装置は、パリティを記憶する記憶素子についても、書き込んだパリティの信頼度およびパリティの書き込み速度を向上させることができる。
本開示に係る記憶装置は、複数の抵抗変化型の記憶素子と、書き込み回路とを有する。複数の抵抗変化型の記憶素子は、抵抗状態の違いによって情報を記憶する。書き込み回路は、制御装置によって情報の書き込みリクエストが受け付けられる前に、記憶素子を第１の抵抗状態にし、情報の書き込みリクエストを受け付けた制御装置から情報の書き込み命令が入力された場合に、記憶素子を書き込みリクエストに応じた第１の抵抗状態または第２の抵抗状態にする。これにより、記憶装置は、例えば、記憶素子が第１の抵抗状態になりにくく、第２の抵抗状態になりやすい特性を有する場合、情報の書き込みリクエストが受け付けられる前に、記憶素子を第１の抵抗状態にしておくことができる。その後、記憶装置は、情報の書き込みリクエストが受け付けられた場合、書き込みリクエストに応じて第２の抵抗状態にすべき記憶素子を第２の抵抗状態にする。このため、記憶装置は、書き込みリクエストの受付後に、１回のパルス印加によって情報の書き込みが完了するので、情報の書き込み速度が向上する。また、記憶装置は、第１の抵抗状態になりにくい記憶素子を事前に第１の記憶状態しておくことによって、書き込んだ情報の信頼度を向上させることができる。
書き込み回路は、制御装置からフォーマット命令が入力された場合に、記憶素子を第１の抵抗状態にする。これにより、記憶装置は、既存の制御装置にフォーマット命令を出力させる機能が追加されるだけで、情報の書き込みリクエストが受け付けられる前に、予め記憶素子を第１の状態にしておくことができる。
書き込み回路は、制御装置の起動を検知した場合に、記憶素子を第１の抵抗状態にする。これにより、記憶装置は、既存の制御装置が情報の書き込みリクエストが受け付けられる前に、予め記憶素子を第１の状態にしておくことができる。
書き込み回路は、記憶素子から情報が読み出された場合に、記憶素子を第１の抵抗状態にする。これにより、記憶装置は、情報が読み出されてから次の情報が書き込まれるまでの間に、記憶素子を毎回、第１の状態にしておくことができる。
記憶装置は、内部タイマーを有する。書き込み回路は、内部タイマーによって所定時間が計測された場合に、記憶素子を第１の抵抗状態にする。これにより、記憶装置は、制御装置の動作に左右されることなく、独自に記憶素子を第１の状態にしておくことができる。
本開示に係る半導体装置は、記憶装置と、制御装置とを有する。記憶装置は、複数の抵抗変化型の記憶素子を備える。複数の抵抗変化型の記憶素子は、抵抗状態の違いによって情報を記憶する。制御装置は、初期書き込み命令部と、データ書き込み命令部とを備える。初期書き込み命令部は、記憶装置に対する情報の書き込みリクエストを受け付ける前に、記憶素子を第１の抵抗状態にする書き込み命令を記憶装置へ出力する。データ書き込み命令部は、書き込みリクエストを受け付けた場合に、記憶素子を書き込みリクエストに応じた第１の抵抗状態または第２の抵抗状態にする書き込み命令を記憶装置へ出力する。これにより、記憶装置は、例えば、記憶素子が第１の抵抗状態になりにくく、第２の抵抗状態になりやすい特性を有する場合、情報の書き込みリクエストが受け付けられる前に、記憶素子を第１の抵抗状態にしておくことができる。その後、記憶装置は、情報の書き込みリクエストが受け付けられた場合、書き込みリクエストに応じて第２の抵抗状態にすべき記憶素子を第２の抵抗状態にする。このため、記憶装置は、書き込みリクエストの受付後に、１回のパルス印加によって情報の書き込みが完了するので、情報の書き込み速度が向上する。また、記憶装置は、第１の抵抗状態になりにくい記憶素子を事前に第１の記憶状態しておくことによって、書き込んだ情報の信頼度を向上させることができる。
記憶装置は、第１の記憶素子と、第２の記憶素子と、論物変換器とを有する。第１の記憶素子は、第１の抵抗状態にする書き込み命令によって第１の抵抗状態になる。第２の記憶素子は、第１の抵抗状態にする書き込み命令によって第２の抵抗状態になる。論物変換器は、初期書き込み命令部から書き込み命令が入力された場合に、第２の記憶素子を第１の抵抗状態にする。これにより、記憶装置は、書き込みリクエストに応じた情報を反転させて記憶する記憶素子を有する場合であっても、制御装置によって情報の書き込みリクエストが受け付けられる前に、記憶素子を第１の状態にしておくことができる。
本開示に係る制御方法は、制御装置が、抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、記憶素子を第１の抵抗状態にする書き込み命令を記憶装置へ出力し、書き込みリクエストを受け付けた場合に、記憶素子を書き込みリクエストに応じた第１の抵抗状態または第２の抵抗状態にする書き込み命令を記憶装置へ出力することを含む。これにより、記憶装置は、例えば、記憶素子が第１の抵抗状態になりにくく、第２の抵抗状態になりやすい特性を有する場合、情報の書き込みリクエストが受け付けられる前に、記憶素子を第１の抵抗状態にしておくことができる。その後、記憶装置は、情報の書き込みリクエストが受け付けられた場合、書き込みリクエストに応じて第２の抵抗状態にすべき記憶素子を第２の抵抗状態にする。このため、記憶装置は、書き込みリクエストの受付後に、１回のパルス印加によって情報の書き込みが完了するので、情報の書き込み速度が向上する。また、記憶装置は、第１の抵抗状態になりにくい記憶素子を事前に第１の記憶状態しておくことによって、書き込んだ情報の信頼度を向上させることができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力する初期書き込み命令部と、
前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力するデータ書き込み命令部と
を有する制御装置。
（２）
前記初期書き込み命令部は、
前記第１の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第１の抵抗状態にさせるコマンドとを含む前記書き込み命令を前記記憶装置へ出力する
前記（１）に記載の制御装置。
（３）
前記初期書き込み命令部は、
全ての前記記憶素子を前記第１の抵抗状態にする前記記憶素子として指定する
前記（２）に記載の制御装置。
（４）
前記データ書き込み命令部は、
前記第１の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第１の抵抗状態にさせるコマンドと、前記第２の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第２の抵抗状態にさせるコマンドとを含む前記書き込み命令を前記記憶装置へ出力する
前記（１）～（３）のいずれか一つに記載の制御装置。
（５）
前記データ書き込み命令部は、
前記第２の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第２の抵抗状態にさせるコマンドとを含む前記書き込み命令を前記記憶装置へ出力する
前記（１）～（３）のいずれか一つに記載の制御装置。
（６）
前記初期書き込み命令部は、
前記記憶装置に書き込まれる情報に挿入されるパリティを記憶する前記記憶素子を前記第１の抵抗状態にするパリティ制御信号を含む前記書き込み命令を前記記憶装置へ出力する
前記（１）～（５）のいずれか一つに記載の制御装置。
（７）
抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子と、
制御装置によって情報の書き込みリクエストが受け付けられる前に、前記記憶素子を第１の抵抗状態にし、前記情報の書き込みリクエストを受け付けた前記制御装置から情報の書き込み命令が入力された場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み回路と
を有する記憶装置。
（８）
前記書き込み回路は、
前記制御装置からフォーマット命令が入力された場合に、前記記憶素子を前記第１の抵抗状態にする
前記（７）に記載の記憶装置。
（９）
前記書き込み回路は、
前記制御装置の起動を検知した場合に、前記記憶素子を前記第１の抵抗状態にする
前記（７）に記載の記憶装置。
（１０）
前記書き込み回路は、
前記記憶素子から情報が読み出された場合に、前記記憶素子を前記第１の抵抗状態にする
前記（７）に記載の記憶装置。
（１１）
内部タイマーを有し、
前記書き込み回路は、
前記内部タイマーによって所定時間が計測された場合に、前記記憶素子を前記第１の抵抗状態にする
（７）に記載の記憶装置。
（１２）
抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置と、
前記記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力する初期書き込み命令部と、
前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力するデータ書き込み命令部と
を備えた制御装置と
を有する半導体装置。
（１３）
前記記憶装置は、
前記第１の抵抗状態にする書き込み命令によって前記第１の抵抗状態になる第１の記憶素子と、
前記第１の抵抗状態にする書き込み命令によって前記第２の抵抗状態になる第２の記憶素子と、
前記初期書き込み命令部から前記書き込み命令が入力された場合に、前記第２の記憶素子を前記第１の抵抗状態にする論物変換器と
を有する前記（１２）に記載の半導体装置。
（１４）
制御装置が、
抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力し、
前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力する
ことを含む制御方法。
１００，１０１，１０３，１０４，１０５，１０６，１０７，１０８ 半導体装置
１０，１０ａ，１０ｂ，１０ｃ 制御装置
２０，２０ａ，２０ｂ，２０ｃ 記憶装置
２１ 書き込み回路
２２ 選択回路
２３ メモリセルアレイ
３０，３０ａ，３０ｂ 初期書き込み命令部
３１，３１ａ 書き込み命令生成部
３１ｃ 初期書き込み命令生成部
３２ 初期アドレス生成部
３３ 初期データ生成部
４０，４０ａ データ書き込み命令部
４１ 書き込み命令生成部
４２ アドレス生成部
４３ データ生成部
４４ パリティ生成部
４５ 読み出し命令生成部
５１，５２，５３，５４ マルチプレクサ
１１０ 半導体制御装置
２００ 抵抗変化型半導体記憶装置
３００ 撮像装置
１１１ 信号処理回路
４００，４０１ 記憶システム
５００ 電子デバイス
５１０ システムインパッケージ
５１２，５１４，５１６，６０１，６０８ 記憶装置
５１３ 無線通信インターフェース
５１５ オーディオ回路
６０２ アンテナ
６０３ スピーカ
６０４ マイク
６０６ 入力装置
６０７ センサ
６０９ 電源

Claims (14)

  1. 抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力する初期書き込み命令部と、
    前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力するデータ書き込み命令部と
    を有する制御装置。
  2. 前記初期書き込み命令部は、
    前記第１の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第１の抵抗状態にさせるコマンドとを含む前記書き込み命令を前記記憶装置へ出力する
    請求項１に記載の制御装置。
  3. 前記初期書き込み命令部は、
    全ての前記記憶素子を前記第１の抵抗状態にする前記記憶素子として指定する
    請求項２に記載の制御装置。
  4. 前記データ書き込み命令部は、
    前記第１の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第１の抵抗状態にさせるコマンドと、前記第２の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第２の抵抗状態にさせるコマンドとを含む前記書き込み命令を前記記憶装置へ出力する
    請求項１に記載の制御装置。
  5. 前記データ書き込み命令部は、
    前記第２の抵抗状態にする前記記憶素子を指定する前記記憶素子のアドレスと、前記アドレスに対応する前記記憶素子を前記第２の抵抗状態にさせるコマンドとを含む前記書き込み命令を前記記憶装置へ出力する
    請求項１に記載の制御装置。
  6. 前記初期書き込み命令部は、
    前記記憶装置に書き込まれる情報に挿入されるパリティを記憶する前記記憶素子を前記第１の抵抗状態にするパリティ制御信号を含む前記書き込み命令を前記記憶装置へ出力する
    請求項１に記載の制御装置。
  7. 抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子と、
    制御装置によって情報の書き込みリクエストが受け付けられる前に、前記記憶素子を第１の抵抗状態にし、前記情報の書き込みリクエストを受け付けた前記制御装置から情報の書き込み命令が入力された場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み回路と
    を有する記憶装置。
  8. 前記書き込み回路は、
    前記制御装置からフォーマット命令が入力された場合に、前記記憶素子を前記第１の抵抗状態にする
    請求項７に記載の記憶装置。
  9. 前記書き込み回路は、
    前記制御装置の起動を検知した場合に、前記記憶素子を前記第１の抵抗状態にする
    請求項７に記載の記憶装置。
  10. 前記書き込み回路は、
    前記記憶素子から情報が読み出された場合に、前記記憶素子を前記第１の抵抗状態にする
    請求項７に記載の記憶装置。
  11. 内部タイマーを有し、
    前記書き込み回路は、
    前記内部タイマーによって所定時間が計測された場合に、前記記憶素子を前記第１の抵抗状態にする
    請求項７に記載の記憶装置。
  12. 抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置と、
    前記記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力する初期書き込み命令部と、
    前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力するデータ書き込み命令部と
    を備えた制御装置と
    を有する半導体装置。
  13. 前記記憶装置は、
    前記第１の抵抗状態にする書き込み命令によって前記第１の抵抗状態になる第１の記憶素子と、
    前記第１の抵抗状態にする書き込み命令によって前記第２の抵抗状態になる第２の記憶素子と、
    前記初期書き込み命令部から前記書き込み命令が入力された場合に、前記第２の記憶素子を前記第１の抵抗状態にする論物変換器と
    を有する請求項１２に記載の半導体装置。
  14. 制御装置が、
    抵抗状態の違いによって情報を記憶する複数の抵抗変化型の記憶素子を備えた記憶装置に対する情報の書き込みリクエストを受け付ける前に、前記記憶素子を第１の抵抗状態にする書き込み命令を前記記憶装置へ出力し、
    前記書き込みリクエストを受け付けた場合に、前記記憶素子を前記書き込みリクエストに応じた前記第１の抵抗状態または第２の抵抗状態にする書き込み命令を前記記憶装置へ出力する
    ことを含む制御方法。
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