JP2022105191A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2022105191A
JP2022105191A JP2022077375A JP2022077375A JP2022105191A JP 2022105191 A JP2022105191 A JP 2022105191A JP 2022077375 A JP2022077375 A JP 2022077375A JP 2022077375 A JP2022077375 A JP 2022077375A JP 2022105191 A JP2022105191 A JP 2022105191A
Authority
JP
Japan
Prior art keywords
region
recess
semiconductor chip
semiconductor device
concave structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022077375A
Other languages
English (en)
Other versions
JP7408720B2 (ja
Inventor
秀春 小嶋
Hideharu Kojima
賢治 高田
Kenji Takada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2022077375A priority Critical patent/JP7408720B2/ja
Publication of JP2022105191A publication Critical patent/JP2022105191A/ja
Application granted granted Critical
Publication of JP7408720B2 publication Critical patent/JP7408720B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

【課題】接合不良の発生を抑制できる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、半導体チップと、ダイパッドと、を備える。前記ダイパッドは第１面を有し、前記第１面の上にペーストを用いて前記半導体チップが接合されている。前記第１面には、前記半導体チップの複数の辺のそれぞれの下方に位置し、且つ前記複数の辺のそれぞれに沿う凹構造が設けられている。前記凹構造は、前記第１面に沿う第１方向に延びる第１凹部を有する。前記第１凹部は、第１領域と、前記第１方向において前記第１領域から離れた第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を有する。前記第１面に平行であり且つ前記第１方向に垂直な第２方向における前記第３領域の寸法は、前記第２方向における前記第１領域の寸法よりも長く、且つ前記第１方向において連続的に変化している。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
金属粒子を含むペーストを用いてダイパッドの上に半導体チップを接合する方法がある。この方法において、接合不良の発生を抑制できる技術が望まれている。
特開２０１２－１１９４８５号公報
本発明が解決しようとする課題は、接合不良の発生を抑制できる半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、半導体チップと、ダイパッドと、を備える。前記ダイパッドは第１面を有し、前記第１面の上にペーストを用いて前記半導体チップが接合されている。前記第１面には、前記半導体チップの複数の辺のそれぞれの下方に位置し、且つ前記複数の辺のそれぞれに沿う凹構造が設けられている。前記凹構造は、前記第１面に沿う第１方向に延びる第１凹部を有する。前記第１凹部は、第１領域と、前記第１方向において前記第１領域から離れた第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を有する。前記第１面に平行であり且つ前記第１方向に垂直な第２方向における前記第３領域の寸法は、前記第２方向における前記第１領域の寸法よりも長く、且つ前記第１方向において連続的に変化している。
実施形態に係る半導体装置のダイパッドを表す平面図である。 実施形態に係るダイパッドに半導体チップを接合した状態を表す平面図である。 図２のＡ－Ａ’断面図及びＢ－Ｂ’断面図である。 実施形態に係る半導体装置の製造方法を表す工程断面図である。 参考例に係るダイパッドを用いた半導体装置の製造方法を表す断面図である。 図１のＣ－Ｃ’断面図及びＤ－Ｄ’断面図である。 実施形態の第１変形例に係るダイパッドを表す平面図である。 実施形態の第２変形例に係るダイパッドを表す平面図である。 実施形態の第２変形例に係るダイパッドに半導体チップを接合した状態を表す平面図である。 実施形態の第２変形例に係るダイパッドに半導体チップを接合した状態を表す平面図である。 実施形態に係る半導体装置を表す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、実施形態に係る半導体装置のダイパッドを表す平面図である。
実施形態に係る半導体装置のダイパッド１は、図１に表したように、第１面Ｓ１を有する。第１面Ｓ１には、半導体チップが接合される。
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）及びＹ方向（第２方向）とする。Ｘ方向及びＹ方向に垂直な方向を、Ｚ方向とする。
ダイパッド１は、例えば、Ｘ方向に平行な辺及びＹ方向に平行な辺を有する板状の金属部材である。第１面Ｓ１には、凹構造１０が設けられている。凹構造１０は、Ｘ方向に延びる一対の第１凹部１１と、Ｙ方向に延びる一対の第２凹部１２と、を有する。一対の第１凹部１１は、Ｙ方向において離れて設けられている。また、一対の第２凹部１２は、Ｘ方向において離れて設けられている。一対の第１凹部１１及び一対の第２凹部１２の内側には、半導体チップが載置されて接合される接合領域５が設けられている。
図２は、実施形態に係るダイパッドに半導体チップを接合した状態を表す平面図である。
図３（ａ）は、図２のＡ－Ａ’断面図である。図３（ｂ）は、図２のＢ－Ｂ’断面図である。
図２に表したように、第１面Ｓ１には、半導体チップ８０が接合される。半導体チップ８０の外形は、例えば四角形である。半導体チップ８０は、Ｘ方向に平行な一対の辺８１（第１辺）及びＹ方向に平行な一対の辺８２（第２辺）を有する。また、図３（ａ）及び図３（ｂ）に表したように、半導体チップ８０は、上部電極８０ａ及び下部電極８０ｂを有する。
図２及び図３（ａ）に表したように、一対の第１凹部１１は、それぞれ、一対の辺８１の直下に位置し、一対の辺８１に沿って設けられている。また、図２及び図３（ｂ）に表したように、一対の第２凹部１２は、それぞれ、一対の辺８２の直下に位置し、一対の辺８１に沿って設けられている。
図４（ａ）～図４（ｃ）は、実施形態に係る半導体装置の製造方法を表す工程断面図である。
図４（ａ）～図４（ｃ）は、図２のＡ－Ａ’断面に対応するＹ－Ｚ断面における状態を表している。Ｘ－Ｚ断面における状態も実質的に図４（ａ）～図４（ｃ）と同じである。
まず、図４（ａ）に表したように、第１面Ｓ１の接合領域５に、金属粒子を含むペーストＰ１を配する。ペーストＰ１は、例えば、樹脂と、当該樹脂中に分散した金属粒子と、を含む。金属粒子は、例えば、金属材料を不活性雰囲気中で蒸発させて形成された、ナノサイズのものである。又は、金属粒子は、微細な金属の焼結体であっても良い。金属粒子の材料としては、銀、銅、又は金などが用いられる。樹脂は、例えば、エポキシ樹脂又はポリイミド樹脂などである。
ペーストＰ１を接合に用いることで、例えばはんだを接合に用いる場合に比べて、ダイパッド１と半導体チップ８０との間の電気抵抗を低減したり、熱伝導性を向上させたりできる。
図４（ｂ）に表したように、ペーストＰ１を配した接合領域５の上に、半導体チップ８０を接合する。このとき、半導体チップ８０は、一対の第１凹部１１がそれぞれ一対の辺８１の直下に位置し、且つ一対の第２凹部１２がそれぞれ一対の辺８２の直下に位置するように、接合領域５の上に設けられる。
接合では、ペーストＰ１を２００℃～２５０℃程度に加熱する。接合時に、半導体チップ８０を第１面Ｓ１に向けて押圧しても良い。加熱により、ペーストＰ１中の樹脂が硬化するとともにペーストＰ１中の金属粒子同士が結合し、ダイパッド１と半導体チップ８０の下部電極８０ｂが電気的に接続される。
図４（ｃ）に表したように、半導体チップ８０の上部電極８０ａの上にペーストＰ２を配し、金属部材２を半導体チップ８０の上にペーストＰ２を介して接合する。金属部材２は、リードやコネクタなどの金属端子である。ペーストＰ２の材料は、例えば、ペーストＰ１の材料と同じである。上記と同様、接合では、金属部材２を半導体チップ８０に向けて押圧しながら加熱する。これにより、ペーストＰ２中の金属粒子により、半導体チップ８０の上部電極８０ａと金属部材２が電気的に接続される。
実施形態の効果を、図５（ａ）及び図５（ｂ）を参照して説明する。
図５（ａ）及び図５（ｂ）は、参考例に係るダイパッドを用いた半導体装置の製造方法を表す断面図である。
参考例に係るダイパッド１ｒの上面には、凹構造１０が設けられていない。図５（ａ）は、参考例に係るダイパッド１ｒと半導体チップ８０との接合に、はんだＳｏを用いた場合の様子を表す。図５（ｂ）は、ダイパッド１ｒと半導体チップ８０との接合に、ペーストＰ１を用いた場合の様子を表す。
図５（ａ）に表したように、接合にはんだＳｏを用いる場合、半導体チップ８０を第１面Ｓ１に向けて押圧すると、はんだＳｏが第１面Ｓ１に沿って広がって行く。はんだＳｏが第１面Ｓ１に沿って広がりすぎると、ダイパッド１からはみ出し、半導体装置を適切に製造できなくなる可能性がある。また、ある特定の方向にのみはんだＳｏが広がりすぎ、第１面Ｓ１と半導体チップ８０との接合が部分的に不良となる可能性もある。
この課題に対して、第１面Ｓ１に複数の凹部を規則的に配列する、又は第１面Ｓ１に環状の凸部を設ける方法がある。これらの方法によれば、はんだＳｏの広がり方を調整でき、接合不良の発生を抑制できる。
一方で、金属粒子を含むペーストを接合に用いた場合は、はんだを用いた場合と異なる課題が生じる。すなわち、ペーストＰ１を用いた場合、図５（ｂ）に表したように、半導体チップ８０を第１面Ｓ１に向けて押圧すると、ペーストＰ１が半導体チップ８０の側面を伝って半導体チップ８０の上面側へ回り込む。このとき、ペーストＰ１が半導体チップ８０の上部電極８０ａなどに接触すると、上部電極８０ａと下部電極８０ｂがペーストＰ１を介して導通し、半導体装置の動作不良が生じる。この上面側への回り込みは、ペーストＰ１に特有であり、上述したはんだの広がり方を調整するための第１面Ｓ１の構造では、このような回り込みの課題を解決できない。
この課題に対して、実施形態に係る半導体装置のダイパッド１では、第１面Ｓ１の凹構造１０が、半導体チップ８０の複数の辺のそれぞれの直下に位置し、且つそれぞれの辺に沿って設けられている。すなわち、半導体チップ８０の辺８１及び辺８２の直下に、それぞれ、第１凹部１１及び第２凹部１２が設けられている。この構造によれば、押圧時に半導体チップ８０の下から溢れ出たペーストＰ１が、半導体チップ８０の側面では無く、凹構造１０に向けて移動し易くなる。これにより、ペーストＰ１が半導体チップ８０の上面側へ回り込むことを抑制でき、接合不良の発生を抑制できる。すなわち、ダイパッド１を用いて半導体装置を製造することで、接合不良の発生を抑制し、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを改善し、半導体装置の製造コストを低減できる。
以下で、ダイパッド１の望ましい構造について、より具体的に説明する。
凹構造１０の第１凹部１１のＹ方向における寸法は、Ｘ方向において変化している。第１凹部１１は、例えば図１に表したように、第１領域１１ａ、第２領域１１ｂ、及び第３領域１１ｃを有する。第１領域１１ａと第２領域１１ｂは、Ｘ方向において離れている。第３領域１１ｃは、第１領域１１ａと第２領域１１ｂとの間に位置している。また、第３領域１１ｃは、辺８１のＸ方向における中心の直下に位置する。
第３領域１１ｃのＹ方向における寸法Ｄ３は、第１領域１１ａのＹ方向における寸法Ｄ１よりも長く、且つ第２領域１１ｂのＹ方向における寸法Ｄ２よりも長い。寸法Ｄ３を長くすることで、半導体チップ８０の上面へのペーストＰ１の回り込みをさらに抑制できる。
これは、以下の理由による。一般的に、ペーストＰ１は、接合領域５の中心に配される。ペーストＰ１と辺８１のＸ方向の中心との間の距離は、ペーストＰ１と半導体チップ８０の角との間の距離よりも短い。従って、辺８１のＸ方向の中心近傍には、より多くのペーストＰ１が移動する。この結果、辺８１のＸ方向の中心近傍では、ペーストＰ１の半導体チップ８０の上面への回り込みが発生し易くなる。第３領域１１ｃのＹ方向における寸法Ｄ３を長くすることで、より多くのペーストＰ１を第３領域１１ｃに流し込むことができる。これにより、ペーストＰ１が辺８１のＸ方向の中心近傍から半導体チップ８０の上面へ回り込むことを抑制できる。
また、半導体チップ８０の角とダイパッド１との間では、ペーストＰ１が不足し易い傾向にある。これは、上述した通り、ペーストＰ１が配される位置と角との間の距離が長いためである。第１領域１１ａ～第３領域１１ｃにペーストＰ１が流れ込み、これらの領域がペーストＰ１で満たされると、余剰なペーストＰ１の一部は、凹構造１０内を伝って、凹構造１０の四隅へ移動する。寸法Ｄ１及び寸法Ｄ２を、寸法Ｄ３よりも短くすることで、第１領域１１ａ及び第２領域１１ｂの直上におけるペーストＰ１の回り込みを抑制しつつ、これらの領域に溜まるペーストＰ１の量を制限できる。このため、より多くのペーストＰ１が凹構造１０の四隅へ向けて流れ易くなり、半導体チップ８０の角とダイパッド１との間により多くのペーストＰ１が供給される。この結果、半導体チップ８０の角における接合不良の発生を抑制できる。
第１凹部１１と同様に、第２凹部１２のＸ方向における寸法は、Ｙ方向において変化している。第２凹部１２は、第４領域１２ｄ、第５領域１２ｅ、及び第６領域１２ｆを有する。第６領域１２ｆは、Ｙ方向において第４領域１２ｄと第５領域１２ｅとの間に位置している。また、第６領域１２ｆは、辺８２のＹ方向における中心の直下に位置する。第６領域１２ｆのＸ方向における寸法Ｄ６は、第４領域１２ｄのＸ方向における寸法Ｄ４よりも長く、且つ第５領域１２ｅのＸ方向における寸法Ｄ５よりも長い。この構造により、ペーストＰ１が辺８２から回り込むことを抑制でき、且つ半導体チップ８０の角における接合不良の発生を抑制できる。
図１に表したように、凹構造１０の四隅に、角部１５が設けられていても良い。角部１５は、半導体チップ８０の角の直下に位置する。角部１５では、第１凹部１１及び第２凹部１２に比べて、幅が広くなっている。すなわち、角部１５のＹ方向における寸法は、寸法Ｄ１及び寸法Ｄ２よりも長い。また、角部１５のＸ方向における寸法は、第２凹部１２（例えば第６領域１２ｆ）のＸ方向における寸法よりも長い。
上述したように、凹構造１０の四隅へペーストＰ１が移動し易くすることで、半導体チップ８０の角における接合不良の発生を抑制できる。一方、四隅へペーストＰ１が移動し易くなった結果、ペーストＰ１が配された位置や量のばらつき等により、凹構造１０の四隅の１つへ部分的に多くのペーストＰ１が流れ込む可能性もある。このような場合に、凹構造１０からペーストＰ１が溢れ出ると、ペーストＰ１が半導体チップ８０の上面へ回り込む可能性がある。これに対して、より多くのペーストＰ１を留めることができる角部１５を設けることで、凹構造１０の隅においてペーストＰ１が溢れ出ることを抑制できる。
第１凹部１１は、第２凹部１２と角部１５において接続されている。また、凹構造１０は、ダイパッド１及び半導体チップ８０の外周側に向けて、角部１５から突出した突出部１６を有する。突出部１６の形状は、任意である。図１に表した例では、各角部１５からＸ方向及びＹ方向に沿ってそれぞれ突出した２つの突出部１６が設けられている。突出部１６が設けられることで、角部１５を設けた場合と同様に、凹構造１０の四隅において余剰なペーストＰ１が発生した際に、そのペーストＰ１を凹構造１０内に留め易くなる。
図３（ａ）及び図３（ｂ）に表したように、接合領域５の外周には、凹構造１０に繋がる傾斜面５ａが設けられていることが望ましい。傾斜面５ａは、ダイパッド１の第１面Ｓ１と対向する第２面に向かって傾斜している。傾斜面５ａが設けられることで、半導体チップ８０の外周に向けて広がるペーストＰ１が、半導体チップ８０の上面側では無く、凹構造１０が設けられた下側に移動し易くなる。これにより、ペーストＰ１の半導体チップ８０の上面への回り込みをさらに抑制できる。
図６（ａ）は、図１のＣ－Ｃ’断面図である。図６（ｂ）は、図１のＤ－Ｄ’断面図である。
図６（ａ）に表したように、第１凹部１１の底面ＢＳ１は、第１凹部１１のＸ方向における中心から、第１凹部１１のＸ方向の端に向けて、下方へ傾斜していることが望ましい。また、図６（ｂ）に表したように、第２凹部１２の底面ＢＳ２は、第２凹部１２のＹ方向における中心から、第２凹部１２のＹ方向の端に向けて、下方へ傾斜していることが望ましい。このような傾斜が設けられることで、第１凹部１１のＸ方向における中心及び第２凹部１２のＹ方向における中心に流れ込んだペーストＰ１が、凹構造１０の四隅に移動し易くなる。
また、図３（ａ）及び図３（ｂ）に表したように、底面ＢＳ１及び底面ＢＳ２は、ダイパッド１の外周側に向けて、下方へ傾斜していても良い。第１凹部１１の外側の側面ＳＳ１及び第２凹部１２の外側の側面ＳＳ３は、Ｚ方向に対して傾斜していても良い。また、図３（ａ）及び図３（ｂ）の例では、第１凹部１１の内側の側面ＳＳ２及び第２凹部１２の内側の側面ＳＳ４は、Ｚ方向に平行であるが、Ｚ方向に対して傾斜していても良い。これらの側面及び底面の傾斜を調整することで、第１凹部１１及び第２凹部１２に留めることができるペーストＰ１の量を調整できる。
（第１変形例）
図７は、実施形態の第１変形例に係るダイパッドを表す平面図である。
第１変形例に係るダイパッド１ａでは、凹構造１０の形状が、ダイパッド１と異なる。
ダイパッド１ａにおいて、凹構造１０は、図７に表したように、外側凹部１７を有する。外側凹部１７は、第１凹部１１よりもダイパッド１ａの外周側に設けられている。すなわち、第１凹部１１は、Ｙ方向において、外側凹部１７と接合領域５との間に位置している。外側凹部１７は湾曲しており、外側凹部１７のＸ方向における両端は第１凹部１１と接続されている。
より具体的には、ダイパッド１ａにおいて、第１凹部１１の第１領域１１ａ、第２領域１１ｂ、及び第３領域１１ｃのそれぞれのＹ方向における寸法は、同じである。外側凹部１７は、第３領域１１ｃとＹ方向において離れている。そして、外側凹部１７のＸ方向における両端は、それぞれ、第１領域１１ａ及び第２領域１１ｂと接続されている。
すなわち、ダイパッド１ａでは、第３領域１１ｃのＹ方向における寸法を広げる代わりに、外側凹部１７が設けられている。この構成によれば、第３領域１１ｃのＹ方向における寸法を広げた場合と同様に、ペーストＰ１が辺８１から半導体チップ８０の上面へ回り込むことを抑制できる。
また、凹構造１０は、外側凹部１７と同様の外側凹部１８を有する。外側凹部１８は、第２凹部１２よりもダイパッド１ａの外周側に設けられている。外側凹部１８は、第６領域１２ｆとＸ方向において離れ、湾曲している。外側凹部１８のＹ方向における両端は、それぞれ、第４領域１２ｄ及び第５領域１２ｅと接続されている。この構成によれば、第６領域１２ｆのＸ方向における寸法を広げた場合と同様に、ペーストＰ１が辺８２から半導体チップ８０の上面へ回り込むことを抑制できる。
なお、ここでは、外側凹部１７及び１８が湾曲している例を説明したが、外側凹部１７及び１８の具体的な形状は適宜変更可能である。例えば、外側凹部１７は、第３領域１１ｃと平行にＸ方向に延びる部分と、Ｙ方向に延びて第１領域１１ａ及び第２領域１１ｂと接続される部分と、を有していても良い。外側凹部１８についても同様である。
（第２変形例）
図８は、実施形態の第２変形例に係るダイパッドを表す平面図である。
第２変形例に係るダイパッド１ｂでは、凹構造１０が、互いにサイズの異なる複数の半導体チップに対応できるように設けられている。ダイパッド１ｂは、図８に表したように、ある半導体チップを接合可能な接合領域５と、その半導体チップよりも小さな別の半導体チップを接合可能な接合領域６と、を有する。
具体的には、凹構造１０は、Ｘ方向に延びる第１凹部１１及び第３凹部１３と、Ｙ方向に延びる第２凹部１２及び第４凹部１４と、を有する。第１凹部１１のＸ方向における寸法は、第３凹部１３のＸ方向における寸法よりも長い。第３凹部１３は、Ｙ方向において、一対の第１凹部１１の間に位置している。また、第２凹部１２のＹ方向における寸法は、第４凹部１４のＹ方向における寸法よりも長い。第４凹部１４は、Ｘ方向において、一対の第２凹部１２の間に位置している。
接合領域６は、第１凹部１１、第２凹部１２、第３凹部１３、及び第４凹部１４に囲まれた領域である。接合領域５は、接合領域６よりも広く、一対の第１凹部１１及び一対の第２凹部１２に囲まれた領域である。
図９及び図１０は、実施形態の第２変形例に係るダイパッドに半導体チップを接合した状態を表す平面図である。
図９は、接合領域５に半導体チップ８０が接合された状態を表している。図１０は、接合領域６に、半導体チップ８０よりも小さな半導体チップ９０が接合された状態を表している。
図９に表したように、第１凹部１１及び第２凹部１２がそれぞれ半導体チップ８０の辺８１及び辺８２の直下に位置する点については、ダイパッド１と同様である。そして、図１０に表したように、ダイパッド１ｂに半導体チップ９０が接合された場合は、第１凹部１１の一部及び第３凹部１３が、半導体チップ９０の辺９１に沿って、辺９１の直下に位置する。第２凹部１２の一部及び第４凹部１４が、半導体チップ９０の辺９２に沿って、辺９２の直下に位置する。
半導体チップ８０をダイパッド１ｂに接合した際には、余剰なペーストＰ１が一対の第１凹部１１及び一対の第２凹部１２に流れ込み、接合不良の発生を抑制できる。半導体チップ９０をダイパッド１ｂに接合した際には、余剰なペーストＰ１が、第１凹部１１の一部、第２凹部１２の一部、第３凹部１３、及び第４凹部１４に流れ込み、接合不良の発生を抑制できる。すなわち、半導体チップ９０を接合する際には、１つの第１凹部１１の一部が第３凹部１３として機能し、１つの第２凹部１２の一部が第４凹部１４として機能する。
上述した通り、ダイパッド１ｂは、半導体チップ８０が接合される部分と、半導体チップ９０が接合される部分と、のそれぞれについて、半導体チップ８０又は９０におけるペーストの回り込みを抑制するため、ダイパッド１の半導体チップ８０が接合される部分と実質的に同じ構造を有する。本変形例によれば、１つのダイパッド１ｂに複数の互いにサイズの異なる半導体チップを接合できる。このため、半導体チップのサイズごとにダイパッドを用意する必要が無い。これにより、例えば、半導体装置を製造するための部材の種類を削減し、管理コストを低減できる。
ダイパッド１ｂの凹構造１０におけるその他の構造は、ダイパッド１の凹構造１０における構造と実質的に同じである。例えば、第３凹部１３のＹ方向における寸法は、第３凹部１３のＸ方向における中心で最も広くなるように、Ｘ方向において変化している。第４凹部１４のＸ方向における寸法は、第４凹部１４のＹ方向における中心で最も広くなるように、Ｙ方向において変化している。この他に、凹構造１０には、図１に表した例と同様に、角部１５や突出部１６が設けられていても良い。
また、ダイパッド１ｂでは、１つの第１凹部１１及び１つの第２凹部１２が、半導体チップ８０及び９０のいずれの接合においても、半導体チップの上面側へペーストＰ１が回り込むことを抑制するための凹部として機能する。この構造によれば、いずれの半導体チップを第１面Ｓ１上に接合する際にも、凹構造１０の４隅の１つを基準として、半導体チップを接合できる。このため、半導体装置の製造が容易となる。
図１１（ａ）及び図１１（ｂ）は、実施形態に係る半導体装置を表す平面図である。
実施形態に係る半導体装置は、実施形態に係るいずれかのダイパッドと、当該ダイパッドに接合された半導体チップと、を有する。
図１１（ａ）に表した例では、実施形態に係る半導体装置１００が、第２変形例に係るダイパッド１ｂ、半導体チップ８０、コネクタ３、及びコネクタ４を有している。この例では、半導体チップ８０の上面に、不図示の複数の上部電極が設けられている。コネクタ３及び４は、それぞれ、複数の上部電極に接合されている。
図１１（ｂ）に表した例では、半導体装置１００は、ダイパッド１ｂ、半導体チップ９０、コネクタ３、及びコネクタ４を有している。図１１（ａ）及び図１１（ｂ）に表したように、第２変形例に係るダイパッド１ｂを用いることで、半導体チップのサイズに拘わらず、半導体チップをダイパッド１ｂ上に接合することができる。また、半導体チップの上に接続される金属部材（コネクタ）を、ダイパッド１ｂの第１面Ｓ１の四隅のいずれかに寄せることで、半導体チップのサイズに拘わらず、金属部材を半導体チップに接合することが可能となる。
上述した実施形態に係る製造方法によれば、ダイパッドへの半導体チップの接合時に、ペーストが半導体チップの上面側へ回り込むことを抑制でき、接合不良の発生を抑制できる。実施形態に係るダイパッドを接合に用いることで、接合不良の発生を抑制できる。また、実施形態に係るダイパッドと半導体チップとを備えた半導体装置によれば、信頼性及び製造の歩留まりを向上でき、製造コストを低減できる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１ａ、１ｂ、１ｒ ダイパッド、 ２ 金属部材、 ３、４ コネクタ、 ５ 接合領域、 ５ａ 傾斜面、 ６ 接合領域、 １０ 凹構造、 １１ 第１凹部、 １１ａ 第１領域、 １１ｂ 第２領域、 １１ｃ 第３領域、 １２ 第２凹部、 １２ｄ 第４領域、 １２ｅ 第５領域、 １２ｆ 第６領域、 １３ 第３凹部、 １４ 第４凹部、 １５ 角部、 １６ 突出部、 １７、１８ 外側凹部、 ８０ 半導体チップ、 ８０ａ 上部電極、 ８０ｂ 下部電極、 ８１、８２ 辺、 ９０ 半導体チップ、 ９１、９２ 辺、 １００ 半導体装置、 ＢＳ１、ＢＳ２ 底面、 Ｄ１～Ｄ６ 寸法、 Ｐ１、Ｐ２ ペースト、 Ｓ１ 第１面、 ＳＳ１～ＳＳ４ 側面

Claims (16)

  1. 半導体チップと、
    第１面を有し、前記第１面の上にペーストを用いて前記半導体チップが接合され、前記第１面に、前記半導体チップの複数の辺のそれぞれの下方に位置し、且つ前記複数の辺のそれぞれに沿う凹構造が設けられたダイパッドと、
    を備え、
    前記凹構造は、前記第１面に沿う第１方向に延びる第１凹部を有し、
    前記第１凹部は、第１領域と、前記第１方向において前記第１領域から離れた第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を有し、
    前記第１面に平行であり且つ前記第１方向に垂直な第２方向における前記第３領域の寸法は、前記第２方向における前記第１領域の寸法よりも長く、且つ前記第１方向において連続的に変化している、半導体装置。
  2. 前記第２方向における前記第３領域の寸法は、前記第２方向における前記第２領域の寸法よりも長い、請求項１に記載の半導体装置。
  3. 前記第１凹部は、前記第１方向に平行な前記半導体チップの第１辺の下方に位置する請求項１又は２に記載の半導体装置。
  4. 前記第３領域は、前記第１領域よりも前記第１辺の中心側に位置する請求項３に記載の半導体装置。
  5. 前記第３領域は、前記第２領域よりも前記第１辺の中心側に位置する請求項３又は４に記載の半導体装置。
  6. 前記凹構造は、前記第２方向に沿って延びる第２凹部を有し、
    前記第２凹部は、前記第２方向に平行な前記半導体チップの第２辺の下方に位置し、
    前記第１方向における前記第２凹部の寸法は、前記第２方向において変化している請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記凹構造は、
    前記第２方向において互いに離れた一対の前記第１凹部と、
    前記第１方向において互いに離れた一対の前記第２凹部と、
    前記第２方向において前記一対の第１凹部の間に位置し、前記第１方向に沿って延びる第３凹部と、
    前記第１方向において前記一対の第２凹部の間に位置し、前記第２方向に沿って延びる第４凹部と、
    を有する請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記凹構造は、前記第１凹部と接続された角部をさらに有し、
    前記角部は、前記半導体チップの角の下方に位置し、
    前記第２方向における前記角部の少なくとも一部の寸法は、前記第２方向における前記第１凹部の寸法よりも長い請求項１～６のいずれか１つに記載の半導体装置。
  9. 前記凹構造は、前記第２方向に沿って延びる第２凹部を含み、
    前記第２凹部は、前記第２方向に平行な前記半導体チップの第２辺の下方に位置し、
    前記第１凹部と前記第２凹部は、前記角部において接続されている請求項８記載の半導体装置。
  10. 前記凹構造は、前記ダイパッドの外周に向けて前記角部から突出した突出部を有する請求項８又は９に記載の半導体装置。
  11. 前記第１面は、前記凹構造の内側に位置し、前記半導体チップが載置されて接合される接合領域を有し、
    前記接合領域の外周は、前記凹構造に向けて、前記ダイパッドの前記第１面と対向する第２面に向かって傾斜している請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記第１凹部の底面は、前記ダイパッドの外周側に向けて、下方へ傾斜している、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第１凹部の底面は、前記第１凹部の前記第１方向における中心から、前記第１凹部の前記第１方向における端に向けて、下方へ傾斜している、請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記ペーストは金属粒子を含む、請求項１～１３のいずれか１つに記載の半導体装置。
  15. ペーストを用いてダイパッドの第１面に半導体チップを接合する接合工程を備えた半導体装置の製造方法であって、
    前記第１面には、前記半導体チップの複数の辺のそれぞれに沿うように凹構造が設けられ、
    前記凹構造は、第１領域と、前記第１面に沿う第１方向において前記第１領域から離れた第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を有し、
    前記第１面に平行であり且つ前記第１方向に垂直な第２方向における前記第３領域の寸法は、前記第２方向における前記第１領域の寸法及び前記第２方向における前記第２領域の寸法よりも長く、且つ前記第１方向において連続的に変化し、
    前記接合工程では、前記凹構造が前記複数の辺のそれぞれの下方に位置するように、前記半導体チップを前記第１面に接合する半導体装置の製造方法。
  16. 前記ペーストは金属粒子を含む、請求項１５に記載の半導体装置の製造方法。
JP2022077375A 2018-09-05 2022-05-10 半導体装置及びその製造方法 Active JP7408720B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022077375A JP7408720B2 (ja) 2018-09-05 2022-05-10 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018166139A JP7074621B2 (ja) 2018-09-05 2018-09-05 半導体装置及びその製造方法
JP2022077375A JP7408720B2 (ja) 2018-09-05 2022-05-10 半導体装置及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018166139A Division JP7074621B2 (ja) 2018-09-05 2018-09-05 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2022105191A true JP2022105191A (ja) 2022-07-12
JP7408720B2 JP7408720B2 (ja) 2024-01-05

Family

ID=69639462

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018166139A Active JP7074621B2 (ja) 2018-09-05 2018-09-05 半導体装置及びその製造方法
JP2022077375A Active JP7408720B2 (ja) 2018-09-05 2022-05-10 半導体装置及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018166139A Active JP7074621B2 (ja) 2018-09-05 2018-09-05 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US10825756B2 (ja)
JP (2) JP7074621B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193091A (ja) * 1993-12-27 1995-07-28 Sumitomo Electric Ind Ltd 半導体装置
WO2014141399A1 (ja) * 2013-03-13 2014-09-18 トヨタ自動車株式会社 半導体装置
WO2015080161A1 (ja) * 2013-11-29 2015-06-04 株式会社神戸製鋼所 ベース板及びベース板を備えた半導体装置
JP2017054878A (ja) * 2015-09-08 2017-03-16 株式会社村田製作所 半導体モジュール
JP2018113301A (ja) * 2017-01-10 2018-07-19 トヨタ自動車株式会社 半導体装置とその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5131148B2 (ja) 1971-11-12 1976-09-04
JPS53101556A (en) 1977-02-15 1978-09-05 Ajinomoto Kk Production of food material
US8536689B2 (en) * 2005-10-03 2013-09-17 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
JP2008294172A (ja) 2007-05-24 2008-12-04 Panasonic Corp リードフレームおよび半導体装置ならびに半導体装置の製造方法
US7838974B2 (en) 2007-09-13 2010-11-23 National Semiconductor Corporation Intergrated circuit packaging with improved die bonding
JP5131148B2 (ja) 2008-10-24 2013-01-30 株式会社デンソー 半導体装置
JP5577221B2 (ja) * 2010-11-11 2014-08-20 新電元工業株式会社 リードフレーム及び半導体装置
JP2012119485A (ja) 2010-11-30 2012-06-21 Panasonic Corp 半導体素子のダイボンド接合構造、サブマウント基板、該接合構造又は該基板を用いた発光装置、及び該発光装置を用いた照明器具、並びに半導体素子パッケージの製造方法
JP5533619B2 (ja) 2010-12-14 2014-06-25 株式会社デンソー 半導体装置
US20130093072A1 (en) * 2011-10-13 2013-04-18 Stmicroelectronics Pte Ltd. Leadframe pad design with enhanced robustness to die crack failure
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP6662002B2 (ja) 2015-11-27 2020-03-11 富士電機株式会社 半導体装置
US11037864B2 (en) * 2018-02-28 2021-06-15 Stmicroelectronics, Inc. Lead frame for improving adhesive fillets on semiconductor die corners

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193091A (ja) * 1993-12-27 1995-07-28 Sumitomo Electric Ind Ltd 半導体装置
WO2014141399A1 (ja) * 2013-03-13 2014-09-18 トヨタ自動車株式会社 半導体装置
WO2015080161A1 (ja) * 2013-11-29 2015-06-04 株式会社神戸製鋼所 ベース板及びベース板を備えた半導体装置
JP2017054878A (ja) * 2015-09-08 2017-03-16 株式会社村田製作所 半導体モジュール
JP2018113301A (ja) * 2017-01-10 2018-07-19 トヨタ自動車株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
US20200075464A1 (en) 2020-03-05
JP2020038933A (ja) 2020-03-12
JP7408720B2 (ja) 2024-01-05
US10825756B2 (en) 2020-11-03
JP7074621B2 (ja) 2022-05-24

Similar Documents

Publication Publication Date Title
US10431556B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
US9184119B2 (en) Lead frame with abutment surface
KR101828386B1 (ko) 스택 패키지 및 그의 제조 방법
US9607963B2 (en) Semiconductor device and fabrication method thereof
JP6610590B2 (ja) 半導体装置とその製造方法
CN104009012B (zh) 半导体芯片和半导体器件
US11658099B2 (en) Flip chip curved sidewall self-alignment features for substrate and method for manufacturing the self-alignment features
TW201642422A (zh) 覆晶封裝結構與晶片
KR102420126B1 (ko) 반도체 소자
KR101778395B1 (ko) 3d 프린팅 기술을 이용한 반도체 패키지
KR20200108889A (ko) 반도체 장치, 및 반도체 장치의 제조 방법
US10201090B2 (en) Fabrication method of circuit structure
JP6758151B2 (ja) ダイパッド、半導体装置、および、半導体装置の製造方法
JP7074621B2 (ja) 半導体装置及びその製造方法
JP2007150144A (ja) 半導体装置およびその製造方法
US10201086B2 (en) Electronic device
JP2008124363A (ja) 半導体装置
JP2022086687A (ja) 半導体モジュール及び半導体モジュールの製造方法
US9595488B2 (en) Semiconductor device
JP2005072212A (ja) 電子部品とその製造方法及び電子装置
US9289846B2 (en) Method for fabricating wire bonding structure
CN217444382U (zh) 半导体封装框架及结构
JP2008091650A (ja) フリップチップ実装方法、および半導体パッケージ
JP6462609B2 (ja) 半導体装置
TWI333268B (en) Flip-chip bonding process

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230529

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231220

R150 Certificate of patent or registration of utility model

Ref document number: 7408720

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150