JP2022060729A - 低損失スナバ回路および電源装置 - Google Patents
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Abstract
Description
実施形態1のスナバ回路1は、整流回路10において発生するサージ電圧を抑制することに加えて、スナバ回路1の損失も抑制する。整流回路10と、スナバ回路1と、スナバ回路1を制御するゲート駆動回路5との各回路構成は、図1で示している。スナバ回路1とゲート駆動回路5との動作に関わる電流経路は、図2で示している。スナバ回路1とゲート駆動回路5の動作波形は、2つのグラフを使って図3で示している。2つのグラフの時間軸は、同一の時間軸に合わせてある。本開示において、記載の簡潔化のために、例えば「負荷LO1」を、単に「LO1」とも表記する。また、以下に述べる各数値は、単なる一例であることに留意されたい。
整流回路10は、絶縁DCDCコンバータ100(後述)のトランス(変圧器)TR1の2次側に接続されている。整流回路10は、センタータップ整流回路と呼ばれ、トランスTR1の交流起電力を直流電圧に変換する。
トランスTR1は、1次巻線PW1と2次巻線SW1とを備えている。PW1は1次側回路に接続され、SW1は整流回路10に接続される。SW1は、2ターンの巻線であり、その中点(センタータップ)には、平滑コイルCO1の一端が接続されている。CO1の他端には、平滑コンデンサCA1の正極が接続されている。CA1の負極は基準電圧ノードに接続されている。負荷LO1は、CA1に並列接続されている。
SW1に接続された第1および第2スイッチノードの電圧は、周波数66kHzの交流起電力によって切り替えられる。第1スイッチノードの電圧は正の半サイクル時に35Vになり、第2スイッチノードの電圧は負の半サイクル時に35Vになる。サージ電圧は、この35Vへ切り替わる時に発生し、スナバ回路無しでは瞬時的に約60Vになる。
整流回路10に接続されたスナバ回路1は、スナバコンデンサSC1と、P型MOSトランジスタSQ1とを備える。SC1は、耐圧が100V、DC35V時の容量が3.8μFのセラミックコンデンサである。SQ1は、耐圧80V、オン抵抗85mΩ、入力容量1nF、出力容量(ドレイン電圧-35V時)200pF、しきい値電圧-2.5VのP型MOSトランジスタである。
スナバ回路1のSQ1のゲートにはゲート駆動回路5が接続されている。ゲート駆動回路5の構成には、ゲート駆動信号発生器GS1とゲート駆動コンデンサGC1とゲート駆動ダイオードGD1とが含まれている。
ゲート駆動回路5は、12Vと0Vの信号電圧を、0Vと-12Vの電圧へレベルシフトし、SQ1をONさせることを可能にする回路である。GS1の出力端子から12Vを出力した時には、GC1とGD1とGS1とを介する経路AR3を使ってGC1を約12Vまで充電する。この時、SQ1のゲートには、約0V(正確にはGD1のVF0.4V)の電圧が印加されるため、SQ1はOFFする。
図3の下側グラフを使って、スナバ回路1を駆動する、GS1の出力とSQ1のゲート波形を説明する。図3の時間軸1E-6secは、GS1信号電圧12Vを使ってSQ1のゲート電圧約0V(OFF)に制御している。2E-6sec付近において、GS1の出力を0Vに替えることで、SQ1のゲート電圧が-12Vに変化し、SQ1をONさせている。このように、GS1の出力電圧を、ゲート駆動回路5によって、負の方向へレベルシフト(-12V)させることで、SQ1のONとOFFの制御を行っている。従って、SQ1のONはGS1の基準電圧出力で実行され、SQ1のOFFはGS1の正電圧出力で実行される。
第1スイッチノードが略基準電圧からスイッチノードの高電圧へ切り替わる時に、サージ電圧が発生する。スナバ回路1は、このサージ電圧を吸収し、その電力を第1スイッチノードへ回生する。発生したサージ電圧は、SC1とSQ1とRC1とを介する経路AR1を使って、SC1を充電する。この時、SQ1は、ONまたはOFFを問わない。OFFの場合には、寄生ダイオードを介して、SC1を充電する為である。
図3の上側グラフを使って、第1スイッチノードのサージ電圧抑制効果を説明する。第1スイッチノード電圧について「スナバ回路無し」と「スナバ回路1有り」のデータを示している。第1スイッチノードのサージ電圧は、「スナバ回路無し」の場合には60Vを超えるが、「スナバ回路1有り」の場合には37V程度に抑制できることが分かる。
実施形態1には、複数の好ましい改良点が適用されている。以下、これらの好ましい改良点について説明する。
基準電圧ノードから第1スイッチノードに向けてRC1が順方向接続されている。SC1の静電容量は、RC1の出力容量よりも2倍以上大きい方が、スナバ回路1によるサージ電圧抑制を効果的に実施できる。更には10倍以上が好ましく、100倍以上がより好ましい。1000倍以上になると、サージ電圧抑制効果が飽和し、且つ、コンデンサの大きさが課題になる。本実施形態では、SC1の静電容量は3.8μFであり、RC1の静電容量が24nFである。本実施形態では、より好ましいサージ電力抑制効果が得られる。
整流回路10に接続されたSQ1の出力容量は、RC1の出力容量に対する並列容量として機能する。RC1の出力容量は、第1スイッチノードの電圧が0Vに移行する時に、放電電流を流す。この放電電流は無効電流として整流回路10を流れる為、RC1の出力容量は小さくしなければならない。したがって、スナバ回路5を接続することによる放電電流の増加を抑制しなければならない。この為、SQ1の出力容量は、RC1の出力容量の1/2以下が好ましい。更には、1/10以下が好ましく、1/100以下がより好ましい。1/1000以下まで低減させた場合、効果が飽和し、且つ、SQ1のオン抵抗が課題になる。
スナバ回路1は、基準電圧ノードと第1スイッチノードとを備える整流回路であれば、適用可能である。本実施形態では、図4に示す半波整流回路11に対するスナバ回路1の応用例を示す。半波整流回路11はトランスTR2に接続されている。トランスTR2は1次巻線PW2および2次巻線SW2を備える。半波整流回路11は、整流素子としてRC3とRC4を備える。半波整流回路11は、更に、平滑コイルCO2と平滑コンデンサCA2を備える。スナバ回路1は、スナバコンデンサSC3と、P型MOSトランジスタSQ3とを備える。半波整流回路11には、ゲート駆動信号発生器GS3とゲート駆動コンデンサGC3とゲート駆動ダイオードGD3で構成されるゲート駆動回路5も備わっている。
図5は、スナバ回路1を備えた電源装置200を示す図である。電源装置200は、絶縁DCDCコンバータ100を備える。絶縁DCDCコンバータ100は、一次側回路であるスイッチング回路20、2次側回路である整流回路10、スナバ回路1、及び、制御回路30を備える。ゲート駆動回路5は、制御回路30に組み込まれている。スイッチング回路20と整流回路10は、トランスを介して接続されている。スナバ回路1は、整流回路10に直接接続されている。制御回路30は、絶縁DCDCコンバータ100に設けられる各素子のON/OFFが制御できるように接続されている。
本開示の態様1に係るスナバ回路は、基準電圧ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、上記スナバ回路はスナバコンデンサとP型MOSトランジスタとを備えており、上記スナバコンデンサは、正極が上記スイッチノードに接続されており、上記P型MOSトランジスタは、ドレインが上記スナバコンデンサの負極に接続されており、ソースが基準電圧ノードに接続されている。
本開示の一態様は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても、本開示の一態様の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成できる。
5,5A ゲート駆動回路
10 整流回路
100 絶縁DCDCコンバータ
200 電源装置
RC1 整流素子
SC1 スナバコンデンサ
SQ1 P型MOSトランジスタ
GS1 ゲート駆動信号発生器
GC1 ゲート駆動コンデンサ
GD1 ゲート駆動ダイオード
Claims (10)
- 基準電圧ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、
上記スナバ回路はスナバコンデンサとP型MOSトランジスタとを備えており、
上記スナバコンデンサは、正極が上記スイッチノードに接続されており、
上記P型MOSトランジスタは、ドレインが上記スナバコンデンサの負極に接続されており、ソースが基準電圧ノードに接続されている、スナバ回路。 - 上記P型MOSトランジスタのゲートにはゲート駆動回路が接続されており、
上記ゲート駆動回路は、ゲート駆動信号発生器とゲート駆動コンデンサとゲート駆動ダイオードとを備えており、
上記ゲート駆動信号発生器は、基準電圧端子が上記基準電圧ノードに接続されており、出力端子が上記ゲート駆動コンデンサの正極に接続されており、
上記ゲート駆動コンデンサは、負極が上記ゲート駆動ダイオードのアノードと上記P型MOSトランジスタのゲートとに接続されており、
上記ゲート駆動ダイオードは、カソードが上記基準電圧ノードに接続されている、請求項1記載のスナバ回路。 - 上記P型MOSトランジスタのONは上記ゲート駆動信号発生器の基準電圧出力で実行され、
上記P型MOSトランジスタのOFFは上記ゲート駆動信号発生器の正電圧出力で実行され、
上記スイッチノードの電圧は略基準電圧と高電圧とを繰り返し、
上記P型MOSトランジスタのONは上記スイッチノードが高電圧の期間内に実行される、請求項2記載のスナバ回路。 - 上記基準電圧ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、
上記スナバコンデンサの静電容量は上記整流素子の出力容量の2倍以上である、請求項1記載のスナバ回路。 - 上記基準電圧ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、
上記スナバコンデンサの静電容量は上記整流素子の出力容量の2倍以上である、請求項2記載のスナバ回路。 - 上記基準電圧ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、
上記スナバコンデンサの静電容量は上記整流素子の出力容量の2倍以上である、請求項3記載のスナバ回路。 - 上記P型MOSトランジスタの出力容量は、上記整流素子の出力容量の1/2以下である、請求項4記載のスナバ回路。
- 上記P型MOSトランジスタの出力容量は、上記整流素子の出力容量の1/2以下である、請求項5記載のスナバ回路。
- 上記P型MOSトランジスタの出力容量は、上記整流素子の出力容量の1/2以下である、請求項6記載のスナバ回路。
- 請求項1に記載のスナバ回路を備えた、電源装置。
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