JP7301794B2

JP7301794B2 - 電力回生スナバ回路および電源装置

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Publication number: JP7301794B2
Application number: JP2020111850A
Authority: JP
Inventors: 竹史塩見
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2020-06-29
Filing date: 2020-06-29
Publication date: 2023-07-03
Anticipated expiration: 2040-06-29
Also published as: US11368085B2; JP2022011003A; US20210408896A1

Description

以下の開示は、スナバ回路に関する。

スナバ回路は、スイッチ素子に印加されるサージ電圧を抑制するために付加される。一方で、スナバ回路において発生する損失も問題になっている。特許文献１には、スナバ回路の損失削減を目的とした回路が開示されている。

特開２００９－２４７１３２号公報

但し、このようなスナバ回路を用いても、なおも損失削減の余地がある。本開示の一態様は、従来よりも損失削減が可能なスナバ回路を提供することを目的とする。

上記の課題を解決するために、本開示の一態様に係るスナバ回路は、基準電位ノードと出力電位ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、上記出力電位ノードの電圧は上記基準電位ノードの電圧よりも高く、上記スイッチノードの最大電圧は上記出力電位ノードの電圧よりも高く設定されており、上記基準電位ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、上記スナバ回路は、スナバコンデンサとスナバダイオードとスナバ抵抗と、を備えており、上記スナバコンデンサは、負極が上記基準電位ノードに接続されており、上記スナバダイオードは、アノードが上記スイッチノードに接続されており、且つ、カソードが上記スナバコンデンサの正極に接続されており、上記スナバ抵抗の一端は、上記スナバコンデンサの正極に接続されており、他端が上記出力電位ノードに接続されていて、上記スナバダイオードの逆回復時間は、上記整流素子の逆回復時間よりも長い。

本開示の一態様によれば、スナバ回路の損失を削減することが可能となる。

実施形態１のスナバ回路と整流回路とを示す図である。スナバ回路の電流経路を示す図である。スナバ回路の動作波形を示す図である。実施形態２のスナバ回路１の応用例を示す図である。実施形態３の電源装置を示す図である。

〔実施形態１〕
実施形態１のスナバ回路１は、整流回路１０において発生するサージ電圧を抑制することに加えて、当該スナバ回路１において発生する損失も抑制する。整流回路１０とスナバ回路１の回路構成は、図１を用いて説明する。スナバ回路１の電流経路は、図２を用いて説明する。スナバ回路１の動作波形は、図３を用いて説明する。記載の簡潔化のために、例えば「トランス（変圧器）ＴＲ１」を、単に「ＴＲ１」とも表記する。また、以下に述べる各数値は、単なる一例であることに留意されたい。

（整流回路１０の概要）
整流回路１０は、絶縁ＤＣＤＣコンバータ１００（後述）の２次側整流回路である。整流回路１０は、絶縁ＤＣＤＣコンバータ１００の１次側回路により誘導されたトランス（変圧器）ＴＲ１の交流起電力を直流電圧に変換する。この回路は、センタータップ整流回路と呼ばれ、両波整流を行う。

（整流回路１０の構成）
トランスＴＲ１は、１次巻線ＰＷ１と２次巻線ＳＷ１とを備えている。ＰＷ１は１次側回路に接続され、ＳＷ１は２次側回路に接続される。ＳＷ１は、２ターンの巻線であり、その中点（センタータップ）には、平滑コイルＣＯ１の一端が接続されている。ＣＯ１の他端には、平滑コンデンサＣＡ１の正極が接続されている。ＣＡ１の負極は基準電位ノードに接続されている。負荷ＬＯ１は、ＣＡ１に並列接続されている。ＳＷ１の一端は、整流素子ＲＣ１を介して基準電位ノードに接続されている。ＳＷ１の一端とＲＣ１との接続点は、第１スイッチノードである。ＳＷ１の他端は、整流素子ＲＣ２を介して基準電位ノードに接続されている。ＳＷ１の他端とＲＣ２との接続点は、第２スイッチノードである。

基準電位ノードの電圧は、０Ｖである。ＣＡ１の正極は出力電位ノードであり、電圧が１２．５Ｖである。第１および第２スイッチノードは、電圧が約０Ｖ（導通時）と約３５Ｖ（非導通時）とが切り替わる。この３５Ｖ電圧が、スイッチノードの最大電圧である。「スイッチノードの最大電圧」の定義には、サージ電圧やノイズなどの瞬時電圧は含まれない。各ノードの電圧の大きさは、「基準電位ノード＜出力電位ノード＜スイッチノードの最大電圧」に設定されている。

ＣＯ１は、インダクタンスが１．８μＨ、直流抵抗が０．３ｍΩである。平均電流は、８０Ａである。ＣＡ１は、静電容量が８．８ｍＦである。ＲＣ１およびＲＣ２は、ドレイン耐圧が８０ＶのＭＯＳＳＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ＲＣ１およびＲＣ２の各オン抵抗が０．４ｍΩになるようにＭＯＳＦＥＴが並列接続されている。ＲＣ１およびＲＣ２の逆回復時間は７０ｎｓｅｃである。

整流素子として、ＭＯＳＦＥＴを適用したが、ダイオードの適用も可能である。整流素子は、逆回復期間を除き、一方向のみに電流を流す素子全般を示す。例えば、トランジスタは、ゲートＯＦＦ時において、「ソースからドレインへ電流が導通し、ドレインからソースへの電流を遮断する」ことから、整流素子である。

（整流回路の交流動作とサージ電圧）
ＳＷ１に接続された第１および第２スイッチノードの電圧は、周波数６６ｋＨｚの交流起電力によって切り替えられる。第１スイッチノードの電圧は正の半サイクル時に３５Ｖになり、第２スイッチノードの電圧は負の半サイクル時に３５Ｖになる。サージ電圧は、この３５Ｖへ切り替わる時に発生し、瞬時的に６０Ｖになる。１周期内の正と負のサイクルで発生するサージ電圧は、第１と第２スイッチノードで位相が１８０度シフトし、周波数が６６ＫＨｚの２倍である１３２ＫＨｚとなる。

（スナバ回路の構成）
整流回路１０に接続されたスナバ回路は、スナバコンデンサＳＣ１およびＳＣ２、スナバダイオードＳＤ１およびＳＤ２、および、スナバ抵抗ＳＲ１、ＳＲ２を備える。第１スイッチノードに接続されるスナバ回路１は、次の構成である。ＳＣ１の負極は基準電位ノードに接続されている。ＳＤ１は、アノードが第１スイッチノードに接続され、カソードがＳＣ１の正極に接続されている。ＳＲ１は、一端がＳＣ１の正極に接続され、他端が出力電位ノードに接続されている。

第２スイッチノードに接続されるスナバ回路２は、ＳＣ２、ＳＤ２およびＳＲ２をつかってスナバ回路１と同様に構成されている。

図１では、ＳＣ１とＳＣ２は並列接続されているわけではない。しかし、変形例として、ＳＣ１とＳＣ２は並列接続が可能である。並列接続を行った場合には、スナバコンデンサは、静電容量を増加させることが可能となり、サージ電力の吸収力を増加させることが出来る。または、一方のスナバコンデンサの削減が可能である。ＳＣ１とＳＣ２を並列接続した場合には、ＳＲ１およびＳＲ２が並列化される。この場合には、一方のスナバ抵抗が削減可能である。

ＳＤ１およびＳＤ２は、導通開始時点のＶＦが０．８Ｖ、導通時の抵抗が０．０５５Ωである。逆回復時間は、ＲＣ１より長い１５０ｎｓｅｃである。逆回復時間を長くする為に、Ｓｉ（シリコン）をつかったＰＮダイオードを選択している。ＳＤ１の逆回復時間の下限値は、ＳＤ１の仕様によって変化する。スナバ回路１の効果を得るためには、ＲＣ１の逆回復時間よりも長い時間が好ましい。ＳＣ１およびＳＣ２は、静電容量が８０ｎＦである。ＳＲ１およびＳＲ２は、抵抗が８２０Ωである。

（スナバ回路の動作）
スナバ回路１を例として本実施形態のスナバ回路の動作を説明する。第１スイッチノードで発生したサージ電圧は、ＳＤ１とＳＣ１とＲＣ１を介する経路ＡＲ１を使って、ＳＣ１を充電する。つまり、ＳＤ１の順方向導通によりＳＣ１を充電する。その直後からＳＤ１は、ダイオードの逆回復期間に移行し、カソードからアノードへ電流を流すことが出来る状態になる。充電されたＳＣ１は、ＳＣ１とＳＤ１とＦＲ１を介する経路ＡＲ２で、最大電圧となっている第１スイッチノードへ電流を回生する。また、同時に、ＳＣ１とＳＲ１とＣＡ１を介する経路ＡＲ３を使ってＣＡ１を充電する。ＳＤ１は、ダイオードの逆回復期間終了後に、逆方向への電流（ＡＲ２）が遮断される。

ＡＲ２は、ＡＲ３よりも電圧差が低い。ＡＲ２は、ＳＣ１の電圧３５Ｖに対して、第１スイッチノードの最大電圧が３５Ｖであり、両者はほぼ同じである。ＡＲ３は、ＳＣ１の電圧３５Ｖに対して、出力電位ノードの電圧が１２．５Ｖであり、電圧差が大きい。電圧差の低いＡＲ２へ電流を回生することで損失を低減することが出来る。損失は、電圧×電流に依存する為である。

スナバ回路１が接続されている整流回路１０では、ＳＣ１の平均電圧は、スイッチノードの最大電圧と同程度（±４０％）になるように設計する。本実施形態では、約３５Ｖに設計している。

スナバ回路２の動作は、スナバ回路１と同じである。

（スナバ回路１の動作波形）
スナバ回路１による電力回生の動作波形は、図３を使って説明する。図３は、縦軸が電圧、横軸が時間軸を示している。グラフの各項目は、以下の通りである。

・ＲＣ１Ｖ：第１スイッチノードの電圧
・ＳＣ１Ｖ：ＳＣ１の電圧
・ＳＣ１ＶＲ：比較例のＳＣ１の電圧
本実施形態では、ＳＣ１に吸収された電力は、ＳＤ１の逆回復時間を使って第１スイッチノードへ回生する。比較例のダイオードの逆回復期間が１３ｎｓｅｃに対して、本実施形態は１５０ｎｓｅｃと１０倍以上長い。このため、スイッチノードへの電流が十分に回生された結果、ＳＣ１ＶはＳＣ１ＶＲよりも１０Ｖ低くなっている。また、スナバ回路１のサージ電圧抑制効果も、確認できる。スナバ回路１を接続しない場合は、第１スイッチノードの電圧が瞬時ピーク６０Ｖに対して、瞬時ピーク４８Ｖまで低減できている。これらは、ＲＣ１Ｖの最大値で確認できる。

（スナバ回路１の改良点１～３）
実施形態１には、複数の好ましい改良点が適用されている。以下、これらの好ましい改良点について説明する。

（改良点１：スナバダイオードの逆回復時間は、交流起電力の周期の１／２以下）
ＳＤ１の逆回復時間中に、ＳＣ１から同電圧のスイッチノードへ電流を回生することで、損失を削減している。しかしながら、ＳＤ１の逆回復時間の上限値にも注意が必要である。ＳＤ１の逆回復期間中に、交流周期によりスイッチノードの電圧が３５Ｖから０Ｖへ切替ることで、ＳＣ１とスイッチノードの電圧差増加により損失が増大する。

ＳＤ１の逆回復時間の上限値は、回路の仕様により変化する。ＳＤ１の逆回復時間は、交流起電力の周期の１／２以下にすることが好ましい。本実施形態では、ＳＤ１の逆回復時間は、１５０ｎｓｅｃに設定されており、周期１５μｓｅｃの１／２（７．５μｓｅｃ）以下となっている。

（改良点２：スナバコンデンサの静電容量は、整流素子のＣｏｓｓよりも大きい）
ＲＣ１に備わるＣｏｓｓ（出力容量）は、ＳＤ１を介してＳＣ１と並列に構成されている。一般的には、コンデンサやＣｏｓｓ等の静電容量は、電圧で変化する。スイッチノード最大電圧が印加された状態において、ＳＣ１の静電容量がＲＣ１のＣｏｓｓより大きいことが好ましい。サージ電圧印加時に、静電容量が大きいＳＣ１にＳＤ１を介して多くのサージ電流を流す為である。ＳＤ１に多くの順方向電流を流すことは、その後に逆回復時間を発生させることに繋がる。このため、ＳＣ１の静電容量（８０ｎＦ）は、ＲＣ１のＣｏｓｓ（２４ｎＦ）よりも多く設定されている。

（改良点３：スイッチノードの最大電圧印加時のＣｏｓｓは、０Ｖ時の１／２以下）
スイッチノードの最大電圧印加により、ＲＣ１のＣｏｓｓが０Ｖ印加時の１／２以下になる場合には、多くのサージ電圧が発生する。電圧が上がることでＣｏｓｓが減少し、サージ電圧吸収が困難になるためである。そこで、スナバ回路１を用いることで、逆回復期間においてＣｏｓｓとＳＣ１との静電容量が並列化される為、サージ電圧またはリンギングを効果的に抑制することが出来る。

〔実施形態２〕
スナバ回路１は、基準電位ノードと出力電位ノードと第１スイッチノードとを備える整流回路であれば、適用可能である。本実施形態では、図４に示す半波整流回路１０Ａに対するスナバ回路１の応用例を示す。

トランスＴＲ２は１次巻線ＰＷ２および２次巻線ＳＷ２を備える。整流素子としてＲＣ３とＲＣ４を備える。平滑コイルＣＯ２と平滑コンデンサＣＡ２を備える。スナバ回路１は、スナバダイオードＳＤ３、スナバコンデンサＳＣ３、スナバ抵抗ＳＲ３を備える。第１スイッチノードは、ＳＷ２とＲＣ３との接続点である。基準電位ノードの電圧は０Ｖ、出力電位ノードの電圧は、１２．５Ｖ、スイッチノードの最大電圧は５０Ｖである。この様な回路にも、スナバ回路１は適用できる。

この他の応用例としては、カレントダブラー整流回路またはフルブリッジ整流回路があげられる。実施形態１と同様に、基準電位ノードと出力電位ノードと第１および第２スイッチノードを備える整流回路であることから、スナバ回路１の適用が可能である。

〔実施形態３〕
図５は、スナバ回路１を備えた電源装置２００を示す図である。電源装置２００は、絶縁ＤＣＤＣコンバータ１００を備える。絶縁ＤＣＤＣコンバータ１００は、一次側回路であるスイッチング回路２０、２次側回路である整流回路１０、スナバ回路１、及び、制御回路３０を備える。スイッチング回路２０と整流回路１０は、トランスを介して接続されている。スナバ回路１は、整流回路１０に直接接続されている。制御回路３０は、絶縁ＤＣＤＣコンバータ１００に設けられる各素子のＯＮ／ＯＦＦが制御できるように接続されている。

〔まとめ〕
本開示の態様１に係るスナバ回路は、基準電位ノードと出力電位ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、上記出力電位ノードの電圧は上記基準電位ノードの電圧よりも高く、上記スイッチノードの最大電圧は上記出力電位ノードの電圧よりも高く設定されており、上記基準電位ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、上記スナバ回路は、スナバコンデンサとスナバダイオードとスナバ抵抗と、を備えており、上記スナバコンデンサは、負極が上記基準電位ノードに接続されており、上記スナバダイオードは、アノードが上記スイッチノードに接続されており、且つ、カソードが上記スナバコンデンサの正極に接続されており、上記スナバ抵抗の一端は、上記スナバコンデンサの正極に接続されており、他端が上記出力電位ノードに接続されていて、上記スナバダイオードの逆回復時間は、上記整流素子の逆回復時間よりも長い。

上記の構成によれば、スイッチノードで発生するサージ電力は、スナバダイオードの順方向導通によって、スナバコンデンサを充電する。スナバコンデンサを充電したサージ電力は、スナバダイオードの逆回復時間を使って、スイッチノードへ回生される。長く設定されたスナバダイオードの逆回復時間を使って、電圧差の少ないスイッチノードへサージ電力の回生が出来ることから、損失の少ないスナバ回路が実現できる。

本開示の態様２に係るスナバ回路では、上記整流回路は交流起電力を直流電圧に変換する回路であって、上記スナバダイオードの逆回復時間は、交流起電力の周期の１／２以下である。

上記の構成によれば、交流起電力の１／２周期以下に、スナバダイオードの逆回復時間を設定することで、スナバダイオードを介した電力回生の効率低下を抑制することが出来る。

本開示の態様３に係るスナバ回路では、上記スイッチノードの最大電圧印加時における上記スナバコンデンサの静電容量は、上記スイッチノードの最大電圧印加時における上記整流素子の出力容量よりも大きい。

上記の構成によれば、大きいスナバコンデンサの静電容量に向けてスナバダイオードに、多くの順方向電流を流すことが出来る。これによって、順方向電流導通に依存するスナバダイオードの逆回復時間を十分に発生させることが出来る。

本開示の態様４に係るスナバ回路では、
上記スイッチノードの最大電圧印加時における上記整流素子の出力容量は、０Ｖ印加時の出力容量の１／２以下である。

上記の構成によれば、電圧印加時に１/２以下となる出力容量を備える整流回路では、サージ電圧またはリンギングが発生しやすい。本スナバ回路を適用することで、逆回復期間中に出力容量とスナバコンデンサとを並列状態にすることが可能になり、サージ電圧またはリンギングが抑制できる。

本開示の態様５に係る電源装置は、本開示の一態様に係るスナバ回路を備えている。

上記の構成によれば、損失が低減されたスナバ回路を用いることにより、損失が低減された電源装置を実現できる。

〔付記事項〕
本開示の一態様は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても、本開示の一態様の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成できる。

１スナバ回路
１０整流回路
１００絶縁ＤＣＤＣコンバータ
２００電源装置
ＲＣ１整流素子
ＳＣ１スナバコンデンサ
ＳＤ１スナバダイオード
ＳＲ１スナバ抵抗

Claims

基準電位ノードと出力電位ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、
上記出力電位ノードの電圧は上記基準電位ノードの電圧よりも高く、上記スイッチノードの最大電圧は上記出力電位ノードの電圧よりも高く設定されており、
上記基準電位ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、
上記スナバ回路は、スナバコンデンサとスナバダイオードとスナバ抵抗と、を備えており、
上記スナバコンデンサは、負極が上記基準電位ノードに接続されており、
上記スナバダイオードは、アノードが上記スイッチノードに接続されており、且つ、カソードが上記スナバコンデンサの正極に接続されており、
上記スナバ抵抗の一端は、上記スナバコンデンサの正極に接続されており、他端が上記出力電位ノードに接続されていて、
上記スナバコンデンサの電流を回生する経路は、上記スナバダイオードを介する経路と上記スナバ抵抗を介する経路の計２つであって、
上記整流回路は交流起電力を直流電圧に変換する回路であって、
上記スナバダイオードの逆回復時間は、上記整流素子の逆回復時間よりも長く、且つ、上記交流起電力の周期の１／２以下であり、
上記スイッチノードの最大電圧印加時における上記スナバコンデンサの静電容量は、上記スイッチノードの最大電圧印加時における上記整流素子の出力容量よりも大きい、スナバ回路。
上記スイッチノードの最大電圧印加時における上記整流素子の出力容量は、０Ｖ印加時の出力容量の１／２以下である請求項１記載のスナバ回路。
請求項１に記載のスナバ回路を備えた、電源装置。