JP2022021683A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】本開示は、センスセル部を有する半導体素子を備える構成において静電気破壊を抑制することが可能な半導体装置の製造方法を提供することを目的とする。【解決手段】本開示による半導体装置の製造方法は、（ａ）導体板３上に各半導体素子１および中継基板２を接合する工程と、（ｂ）各半導体素子１の各信号パッドと、中継基板２の各制御パッドとをワイヤ１７で接続する工程と、（ｃ）各半導体素子１上に第１電極材１８を接合する工程と、（ｄ）中継基板２上に、各制御パッドをショートするショート部２１を有する第２電極材１９を接合する工程と、（ｅ）導体板３、各半導体素子１、中継基板２、第１電極材１８、および第２電極材１９を封止樹脂２３で封止する工程と、（ｆ）封止樹脂２３を研削してショート部２１を除去し、第２電極材１９の一部を露出する工程とを備える。【選択図】図１

Description

本開示は、センスセル部を有する半導体素子を備える半導体装置の製造方法に関する。
従来、配線用素子（中継基板）と複数の半導体素子とを導体板上に接合し、配線用素子上に形成された内部配線（配線パターン）で各半導体素子の制御パッドを並列接続し、配線用素子上に銅からなる導体片（信号端子）を取り付けて封止樹脂で封止し、当封止樹脂を研削して各導体片を表面に露出する工程を経て作製した半導体装置が開示されている（例えば、特許文献１参照）。
国際公開第２０２０／１１０１７０号
特許文献１では、例えば、メインセル部と、当該メインセル部よりも分流比が小さいセンスセル部（例えば、電流センスセルなど）とを有する半導体素子を封止樹脂で封止した場合、半導体素子の周辺を覆う封止樹脂が帯電していると、取扱時、特に封止樹脂の上面を研削して各導体片を露出する際にセンスセル部で静電気破壊が生じ、半導体装置の歩留まりが低下するという問題があった。センスセル部は、例えばゲート酸化膜および層間膜などの薄い絶縁膜を有しており、静電気による過電圧によってこのような構造体が破壊される。特に、各半導体素子の制御パッドがそれぞれ独立している状態では、封止樹脂に帯電している電荷が制御端子を通って外部に抜ける際に、各制御端子間に電位差が生じて静電気破壊耐量が低下することがある。
本開示は、このような問題を解決するためになされたものであり、センスセル部を有する半導体素子を備える構成において静電気破壊を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するために、本開示による半導体装置の製造方法は、メインセル部と少なくとも１つのセンスセル部とを有し、メインセル部およびセンスセル部のそれぞれに対応する複数の信号パッドが設けられた半導体素子を含む複数の半導体素子と、複数の制御パッドが設けられた中継基板とを備える半導体装置の製造方法であって、（ａ）導体板上に各半導体素子および中継基板を接合する工程と、（ｂ）各半導体素子の各信号パッドと、中継基板の各制御パッドとをワイヤで接続する工程と、（ｃ）各半導体素子上に第１電極材を接合する工程と、（ｄ）中継基板上に、各制御パッドをショートするショート部を有する第２電極材を接合する工程と、（ｅ）導体板、各半導体素子、中継基板、第１電極材、および第２電極材を樹脂で封止する工程と、（ｆ）樹脂を研削してショート部を除去し、第２電極材の一部を露出する工程とを備える。
本開示によると、半導体装置の製造方法は、中継基板上に、各制御パッドをショートするショート部を有する第２電極材を接合する工程と、導体板、各半導体素子、中継基板、第１電極材、および第２電極材を樹脂で封止する工程と、樹脂を研削してショート部を除去し、第２電極材の一部を露出する工程とを備えるため、センスセル部を有する半導体素子を備える構成において静電気破壊を抑制することが可能となる。
実施の形態１による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態１による半導体装置の製造方法を説明するための平面図である。 実施の形態１による半導体装置の製造方法を説明するための断面図である。 実施の形態１による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態１による半導体装置の製造方法を説明するための平面図である。 実施の形態１による半導体装置の製造方法を説明するための断面図である。 実施の形態１による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態１による半導体装置の製造方法を説明するための平面図である。 実施の形態１による半導体装置の製造方法を説明するための断面図である。 実施の形態１による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態１による半導体装置の製造方法を説明するための平面図である。 実施の形態１による半導体装置の製造方法を説明するための断面図である。 実施の形態１による半導体装置の製造方法の一例を示すフローチャートである。 実施の形態２による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態２による半導体装置の製造方法を説明するための平面図である。 実施の形態２による半導体装置の製造方法を説明するための断面図である。 実施の形態２による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態２による半導体装置の製造方法を説明するための平面図である。 実施の形態２による半導体装置の製造方法を説明するための断面図である。 実施の形態２による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態２による半導体装置の製造方法を説明するための平面図である。 実施の形態２による半導体装置の製造方法を説明するための断面図である。 実施の形態２による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態２による半導体装置の製造方法を説明するための平面図である。 実施の形態２による半導体装置の製造方法を説明するための断面図である。 実施の形態２による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態２による半導体装置の製造方法を説明するための平面図である。 実施の形態２による半導体装置の製造方法を説明するための断面図である。 実施の形態２による第２電極材の製造方法を説明するための図である。 実施の形態２による第２電極材の製造方法を説明するための図である。 実施の形態２による第２電極材の製造方法を説明するための図である。 実施の形態３による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態３による半導体装置の製造方法を説明するための平面図である。 実施の形態３による半導体装置の製造方法を説明するための断面図である。 実施の形態３による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態３による半導体装置の製造方法を説明するための平面図である。 実施の形態３による半導体装置の製造方法を説明するための断面図である。 実施の形態３による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態３による半導体装置の製造方法を説明するための平面図である。 実施の形態３による半導体装置の製造方法を説明するための断面図である。 実施の形態３による半導体装置の製造方法を説明するための鳥瞰図である。 実施の形態３による半導体装置の製造方法を説明するための平面図である。 実施の形態３による半導体装置の製造方法を説明するための断面図である。 実施の形態３による半導体装置の製造方法の一例を示すフローチャートである。
＜実施の形態１＞
＜１－１．製造方法＞
図１～１２は、実施の形態１による半導体装置の製造方法を説明するための図である。また、図１３は、実施の形態１による半導体装置の製造方法の一例を示すフローチャートである。以下では、図１～１３を参照して、実施の形態１による半導体装置の製造方法について説明する。
図１３のステップＳ１１の第１接合工程では、図１～３に示すように、導体板３上に中継基板２と複数の半導体素子１とを接合材１６を用いて接合する。
半導体素子１は、例えばＳｉＣなどからなる化合物半導体素子であり、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。実施の形態１では、４つの半導体素子１が導体板３上に接合されており、そのうちの１つの半導体素子１は、メインセル部と、当該メインセル部よりも分流比が小さいセンスセル部とを有している。他の３つの半導体素子１は、センスセル部を有していない。
センスセル部は、電流センスセル部４および温度センスダイオード部５を含む。電流センスセル部４では、ドレイン電位およびゲート電位はメインセル部の電位と共通であるが、ソース電位がメインセル部の電位と異なる。従って、半導体素子１には、電流センスセル部４のソース電位に対応するソース信号パッド１０が設けられている。
温度センスダイオード部５は、例えばポリシリコンで形成されており、層間絶縁膜（図示せず）を介してメインセル部と絶縁されている。温度センスダイオード部５は、アノード信号パッド８とカソード信号パッド７とを有している。
半導体素子１には、メインセル部のソース信号パッド６およびゲート信号パッド９が設けられている。ソース信号パッド６は、メインセル部の一部の領域を用いて形成することができる。なお、以下では、ソース信号パッド６、カソード信号パッド７、アノード信号パッド８、ゲート信号パッド９、およびソース信号パッド１０を総称して「信号パッド」ということもある。ソース信号パッド６、カソード信号パッド７、アノード信号パッド８、ゲート信号パッド９、ソース信号パッド１０、およびメインセル部の上面には、電極層（図示せず）が設けられている。電極層は、例えばＡｌまたはＣｕからなり、スパッタ法で形成することができる。
電極層上には、焼結接合が可能な接続膜１１が設けられている。接続膜１１は、例えばＮｉＰ／Ｐｄ／Ａｕ積層膜であり、めっき法で形成される。あるいは、接続膜１１は、例えばＮｉ／Ａｕ積層膜、Ａｕ単層膜、またはＡｇ単層膜などをスパッタ法で形成してもよい。
中継基板２は、例えばＳｉなどからなる基板である。中継基板２は、表面上に絶縁膜（図示せず）を設けており、当該絶縁膜上に、例えば、Ａｌからなる複数の配線パターンである配線部１３と、少なくとも配線部１３の一部を覆う被覆膜（図示せず）とを設けている。被覆膜は、例えばポリイミドからなる膜である。
また、中継基板２は、裏面上に接合膜（図示せず）を設けている。接合膜は、例えばＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜であり、スパッタ法で形成することができる。あるいは、接合膜は、Ｔｉ／Ａｌ積層膜をスパッタ法で形成した後、ＮｉＰ／Ａｕをめっき法で形成してもよい。
配線部１３には、複数の第１パッド部１２と複数の第２パッド部１４とが設けられている。第１パッド部１２は、ソース信号パッド６に対応する制御パッドと、カソード信号パッド７に対応する制御パッドと、アノード信号パッド８に対応する制御パッドと、ゲート信号パッド９に対応する制御パッドと、ソース信号パッド１０に対応する制御パッドとを含む。
第２パッド部１４（制御端子）は、主として、半導体パッケージの通電試験時における信号の入力、および半導体パッケージを半導体装置に組み込んだときにおける信号電位の取り出しのために用いられる。少なくとも各第２パッド部１４上には、はんだ接合または焼結接合が可能な接続膜１５が設けられている。接続膜１５は、例えばＮｉＰ／Ｐｄ／Ａｕ積層膜であり、めっき法で形成される。あるいは、Ｎｉ／Ａｕ積層膜、Ａｕ単層膜、またはＡｇ単層膜などをスパッタ法で形成してもよい。
導体板３は、例えばＣｕからなる板材である。接合材１６は、例えばＡｇまたはＣｕなどからなる焼結材である。各半導体素子１および中継基板２は、加圧接合プロセスまたは無加圧接合プロセスによって、接合材１６を介して導体板３上に接合される。
図１３のステップＳ１２のワイヤボンド工程では、図１～３に示すように、各半導体素子１に設けられた信号パッドと、中継基板２に設けられた第１パッド部１２とをワイヤ１７で接続する。具体的には、ソース信号パッド６とそれに対応する制御パッドとをワイヤ１７で接続し、カソード信号パッド７とそれに対応する制御パッドとをワイヤ１７で接続し、アノード信号パッド８とそれに対応する制御パッドとをワイヤ１７で接続し、ゲート信号パッド９とそれに対応する制御パッドとをワイヤ１７で接続し、ソース信号パッド１０とそれに対応する制御パッドとをワイヤ１７で接続する。ワイヤ１７は、Ａｕ、Ａｌ、またはＣｕからなる。
図１３のステップＳ１３の第２接合工程では、図４～６に示すように、各半導体素子１上に設けられた接続膜１１に、接合材２２を用いて第１電極材１８を接合する。接合材２２は、例えばＡｇまたはＣｕからなる焼結材である。第１電極材１８は、加圧接合プロセスまたは無加圧接合プロセスによって、接合材２２を介して接続膜１１に接合される。
図１３のステップＳ１４の第３接合工程では、図４～６に示すように、中継基板２の各第２パッド部１４上に設けられた接続膜１５に、接合材２２を用いて第２電極材１９を接合する。第２電極材１９は、ショート部２１と、複数の接続部２０とを有する。各接続部２０は、各第２パッド部１４に対応する。ショート部２１は、各接続部２０をショートする。ここで、各接続部２０をショートするとは、各接続部２０の電位が同じになるように各接続部２０を繋ぐことをいう。
ステップＳ１２のワイヤボンド工程を終えた時点では、各半導体素子１の各信号パッドの電位は独立している。すなわち、各半導体素子１の各信号パッドの電位は、電気的にオープン状態となっている。その後のステップＳ１４の第３接合工程において、各第２パッド部１４上に設けられた接続膜１５に第２電極材１９を接合することによって、各半導体素子１の各信号パッドの電位は共通の電位となる。すなわち、各半導体素子１の各信号パッドの電位は、電気的にショート状態となる。
上記で説明したステップＳ１２、ステップＳ１３、およびステップＳ１４の各工程は、この順序で実施することに限らず、どのような順序で実施してもよい。
図１３のステップＳ１５の封止工程では、図７～９に示すように、各半導体素子１と、中継基板２と、導体板３と、第１電極材１８と、第２電極材１９の少なくとも一部とを封止樹脂２３で封止して固定する。封止工程では、例えばトランスファモールド法を用いて封止を行う。なお、図７～９の例では、第１電極材１８および第２電極材１９の表面が露出しているが、第１電極材１８および第２電極材１９の表面を封止樹脂２３が覆うようにしてもよい。
封止樹脂２３にはフィラーおよび熱硬化性樹脂が含まれており、これらを攪拌した後、ステップＳ１１～ステップＳ１４の各工程を経た半導体装置が収容された金型に流し込む。封止樹脂２３を金型に流し込む際、および熱硬化性樹脂を熱処理する際に、加圧して密度の高い封止樹脂２３を形成する。
図１３のステップＳ１６の研削工程では、図１０～１２に示すように、少なくとも第１電極材１８の一部および第２電極材１９の一部が露出するように研削する。このとき、第２電極材１９のショート部２１は研削によって除去され、各接続部２０が残る。これにより、各半導体素子１の各信号パッドの電位は、電気的にオープン状態となる。
ステップＳ１５の樹脂工程において、導体板３の裏面は金型の下面に押し当てられているため、封止樹脂２３は導体板３の裏面を覆う設計とはなっていない。しかし、樹脂工程を実施したときに、少量の封止樹脂２３が導体板３の裏面に付着したり酸化したりした場合は、研削工程において裏面に付着した封止樹脂２３または酸化した部分を研削することによって、半導体装置の実装性を高めることができる。
上記で説明したステップＳ１１～ステップＳ１６の各工程を経て、実施の形態１による半導体装置が完成する。
実施の形態１による半導体装置を複数用いて、さらに大きな回路を構成することができる。例えば、実施の形態１による半導体装置の等価回路は、ＭＯＳＦＥＴが１相分であるため、当該半導体装置を２個用いて回路パターン付きの絶縁基板に搭載すればハーフブリッジ回路を構成することができ、当該半導体装置を６個用いればフルブリッジ回路を構成することができる。このように、実施の形態１による半導体装置を複数組み合わせることによって、昇圧回路などの様々な回路を構成することができる。実施の形態１による半導体装置を回路パターン付きの絶縁基板に搭載した後、各半導体装置から各信号電極および主電流電極を外部に取り出す接合を行い、各半導体装置および回路パターン付きの絶縁基板を封止材で覆うことによって、上位の半導体装置を構成することができる。
＜１－２．効果＞
図１３のステップＳ１５の封止工程後において、帯電した封止樹脂２３から各半導体素子１を介して外部への放電が発生した場合であっても、半導体素子１のセンスセル部が静電気破壊することを極力防止することができる。封止樹脂２３は、絶縁物で構成されており、フィラーおよび熱硬化性樹脂を攪拌してから各半導体素子１の周辺に注入される。フィラーおよび熱硬化性樹脂を攪拌する時に静電気が発生しやすく、絶縁物であるがゆえに帯電しやすい。その後の取扱時、特に図１３のステップＳ１６の研削工程において、各半導体素子１の周辺の封止樹脂２３に帯電した電荷が、信号パッドからワイヤ１７および中継基板２を通って第２電極材１９から外部に放電されるとき、各第１パッド部１２間に電位差が生じる。静電気によって発生する電圧は、半導体素子１のゲート酸化膜および層間絶縁膜を破壊する程度に高い場合がある。従って、特に半導体素子１における有効面積比が小さい、すなわちゲート－ソース間容量の小さい電流センスセル部４を有する半導体素子１では、ゲート酸化膜が破壊されることがある。また、温度センスダイオード部５は、層間絶縁膜によってメインセル部と絶縁されているが、静電気によって層間絶縁膜が破壊されることがある。
実施の形態１では、ショート部２１を有する第２電極材１９を設けることによって、封止工程では各第１パッド部１２間がショートされた状態となる。従って、半導体素子１の周辺の封止樹脂２３に帯電した電荷が第２電極材１９を通って外部に放電される際に、各第１パッド部１２間に電位差が生じることを極力防止することができる。これにより、電流センスセル部４および温度センスダイオード部５における絶縁膜が破壊されることを極力防止することができる。
第２電極材１９は、接続部２０だけでなくショート部２１も有している。従って、各第２パッド部１４に対応する各接続部２０を一体化することが可能であり、第２電極材１９を中継基板２に接合するときの作業性および位置精度を向上させることができる。第２パッド部１４は、通常、写真製版でパターン間隔が決まるため公差は非常に小さいが、第２電極材１９を設置する公差は大きい。また、第２電極材１９を設置する公差に対して第２パッド部１４が小さいため、第２電極材１９の回転も制御しなければならない。さらに、第２電極材１９が第２パッド部１４ごとに傾いて接続されることも回避しなければならない。第２電極材１９の各接続部２０が独立した状態の部品である場合（第２電極材１９がショート部２１を有しない場合）、上記公差を考慮して第２パッド部１４を大きくする、第２電極材１９の接続公差を小さくする、あるいは第２電極材１９を搭載するために要する作業回数が増えるなどの課題がある。実施の形態１によれば、第２電極材１９は、各接続部２０とショート部２１とを一体とした部品であるため、上記課題を解消することができ、半導体装置を容易に製造することができる。
単位面積当たりのコストは、ＳｉよりもＳｉＣの方が高いため、第１パッド部１２を小さく設計することによって、半導体装置のコストを低減することができる。また、第２パッド部１４は、電極材と接続するために位置公差を含んで大きく設計する必要があるが、ワイヤ１７を接続する第１パッド部１２は小さく設計することができるため、半導体装置のコストを低減することができる。
＜実施の形態２＞
＜２－１．製造方法＞
図１４～２８は、実施の形態２による半導体装置の製造方法を説明するための図である。以下では、図１４～２８を参照して実施の形態２による半導体装置の製造方法について説明するが、実施の形態１による半導体装置の製造方法と異なる工程に主眼を置いて説明する。なお、実施の形態２による半導体装置を製造する各工程は、図１３に示すフローチャートと同様である。
図１３のステップＳ１４の第３接合工程では、図１７～１９に示すように、中継基板２の各第２パッド部１４上に設けられた接続膜１５に、接合材２２を用いて第２電極材２４を接合する。第２電極材２４は、絶縁材２５と、複数の接続部２０とを有する。各接続部２０は、絶縁材２５で一体化されており、電気的にオープン状態となっている。
その後、図２０～２２に示すように、各接続部２０をショートするために、隣接する接続部２０をショートワイヤ２６で接続する。当該接続は、図１３のステップＳ１２のワイヤボンド工程で実施してもよい。この場合、ステップＳ１２のワイヤボンド工程は、ステップＳ１４の第３接合工程の後に実施されることになる。
図１３のステップＳ１５の封止工程では、図２３～２５に示すように、各半導体素子１と、中継基板２と、導体板３と、第１電極材１８と、第２電極材２４の少なくとも一部とを封止樹脂２３で封止して固定する。なお、図２３～２５の例では、第１電極材１８および第２電極材２４の表面が露出しているが、第１電極材１８および第２電極材２４の表面を封止樹脂２３が覆うようにしてもよい。
図１３のステップＳ１６の研削工程では、図２６～２８に示すように、少なくとも第１電極材１８の一部および第２電極材２４の一部が露出するように研削する。このとき、ショートワイヤ２６は研削によって除去され、各接続部２０が残る。これにより、各半導体素子１の各信号パッドの電位は、電気的にオープン状態となる。
ここで、第２電極材２４の製造方法について説明する。図２９～３１は、第２電極材の製造方法を説明するための図である。
まず、図２９に示すように、スリット状の穴が設けられた導電材２７を準備する。次に、図３０に示すように、導電材２７の周囲を絶縁材２５で覆う。その後、図３１に示すように、導電材２７の穴の延在方向に対して垂直方向に導電材２７および絶縁材２５を切り出す。これにより、第２電極材１９が形成される。
＜２－２．効果＞
第２電極材２４は、実施の形態１で説明したショート部２１を有していない。従って、図１３のステップＳ１６の研削工程では、ショートワイヤ２６と封止樹脂２３の余分な部分とを削り取るだけでよいため、研削する第２電極材１９の量を極力少なくすることができる。また、加工時間を短縮したり、砥石の交換頻度を抑えたりすることができるため、半導体装置の生産性を向上させることができる。
図１３のステップＳ１２のワイヤボンド工程において、ワイヤ１７だけでなくショートワイヤ２６も同時に接続することによって、ショートワイヤ２６を接続するための工程を新たに追加する必要がない。
図２９～３１に示す各工程で第２電極材１９を形成することによって、位置公差を極力小さくすることができ、１つの導電材２７から複数の第２電極材１９を形成することができる。このように形成された第２電極材１９は、実施の形態１と同様の位置決め精度を有する。
＜実施の形態３＞
＜３－１．製造方法＞
図３２～４３は、実施の形態３による半導体装置の製造方法を説明するための図である。また、図４４は、実施の形態３による半導体装置の製造方法の一例を示すフローチャートである。以下では、図３２～４４を参照して実施の形態３による半導体装置の製造方法について説明するが、実施の形態１による半導体装置の製造方法と異なる工程に主眼を置いて説明する。
実施の形態３による半導体装置は、中継基板２を備えていない。従って、図４４に示す各工程において、図１３のステップＳ１２のワイヤボンド工程に相当する工程はない。
図４４のステップＳ２１の第１接合工程では、図３２～３４に示すように、導体板３上に半導体素子１を、接合材１６を用いて接合する。半導体素子１は、メインセル部およびセンスセル部を有する。また、半導体素子１は、複数の信号端子２８を有し、各信号端子２８には接続膜２９が設けられている。
図４４のステップＳ２２の第２接合工程では、図３５～３７に示すように、半導体素子１上に設けられた接続膜１１に、接合材２２を用いて第１電極材１８を接合する。
図４４のステップＳ２３の第３接合工程では、図３５～３７に示すように、半導体素子１の各信号端子２８上に設けられた接続膜２９に、接合材２２を用いて第２電極材１９を接合する。これにより、各信号端子２８の電位は、電気的にショート状態となる。
上記で説明したステップＳ２２、およびステップＳ２３の各工程は、この順序で実施することに限らず、逆の順序で実施してもよい。
図４４のステップＳ２４の封止工程では、図３８～４０に示すように、半導体素子１、導体板３、第１電極材１８、および第２電極材１９を封止樹脂２３で封止して固定する。なお、図３８～４０の例では、第１電極材１８および第２電極材１９の表面が露出しているが、第１電極材１８および第２電極材１９の表面を封止樹脂２３が覆うようにしてもよい。
図４４のステップＳ２５の研削工程では、図４１～４３に示すように、少なくとも第１電極材１８の一部および第２電極材１９の一部が露出するように研削する。このとき、第２電極材１９のショート部２１は研削によって除去され、各接続部２０が残る。これにより、半導体素子１の信号端子２８の電位は、電気的にオープン状態となる。
＜３－２．効果＞
実施の形態３による半導体装置は、メインセル部およびセンスセル部を有する１つの半導体素子１を備えている。当該半導体装置を上記の製造方法で作製することによって、実施の形態１と同様の効果が得られる。
なお、上記では、実施の形態１で説明した第２電極材１９を用いて半導体装置を製造する場合について説明したが、これに限るものではない。実施の形態２で説明した第２電極材２４を用いて半導体装置を製造してもよく、この場合は実施の形態２と同様の効果が得られる。
なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ 半導体素子、２ 中継基板、３ 導体板、４ 電流センスセル部、５ 温度センスダイオード部、６ ソース信号パッド、７ カソード信号パッド、８ アノード信号パッド、９ ゲート信号パッド、１０ ソース信号パッド、１１ 接続膜、１２ 第１パッド部、１３ 配線部、１４ 第２パッド部、１５ 接続膜、１６ 接合材、１７ ワイヤ、１８ 第１電極材、１９ 第２電極材、２０ 接続部、２１ ショート部、２２ 接合材、２３ 封止樹脂、２４ 第２電極材、２５ 絶縁材、２６ ショートワイヤ、２７ 導電材。

Claims (8)

  1. メインセル部と少なくとも１つのセンスセル部とを有し、前記メインセル部および前記センスセル部のそれぞれに対応する複数の信号パッドが設けられた半導体素子を含む複数の半導体素子と、
    複数の制御パッドが設けられた中継基板と、
    を備える半導体装置の製造方法であって、
    （ａ）導体板上に各前記半導体素子および前記中継基板を接合する工程と、
    （ｂ）各前記半導体素子の各前記信号パッドと、前記中継基板の各前記制御パッドとをワイヤで接続する工程と、
    （ｃ）各前記半導体素子上に第１電極材を接合する工程と、
    （ｄ）前記中継基板上に、各前記制御パッドをショートするショート部を有する第２電極材を接合する工程と、
    （ｅ）前記導体板、各前記半導体素子、前記中継基板、前記第１電極材、および前記第２電極材を樹脂で封止する工程と、
    （ｆ）前記樹脂を研削して前記ショート部を除去し、前記第２電極材の一部を露出する工程と、
    を備える、半導体装置の製造方法。
  2. 前記半導体素子はＳｉＣで構成され、前記中継基板はＳｉで構成される、
    請求項１に記載の半導体装置の製造方法。
  3. 前記中継基板は、各前記制御パッドと電気的に接続された複数の制御端子を有し、
    前記第２電極材は、各前記制御端子に対応する複数の接続部と、各前記接続部を繋ぐ前記ショート部とを有する、
    請求項１または２に記載の半導体装置の製造方法。
  4. 各前記接続部と前記ショート部とは一体に形成されている、
    請求項３に記載の半導体装置の製造方法。
  5. 前記工程（ｄ）において、各前記制御端子に各前記接続部を電気的に接続した後、各前記接続部と前記ショート部とを電気的に接続する、
    請求項３に記載の半導体装置の製造方法。
  6. 前記ショート部は、隣接する前記接続部を接続する複数のワイヤであり、
    前記工程（ｄ）において、各前記制御端子に各前記接続部を電気的に接続した後、各前記ワイヤをワイヤボンドすることによって各前記接続部を電気的に接続する、
    請求項５に記載の半導体装置の製造方法。
  7. 各前記接続部は、複数のスリット状の穴が設けられた導電材の周囲を絶縁材で覆った後、前記穴の延在方向に対して垂直方向に前記導電材および前記絶縁材を切り出すことによって形成される、
    請求項３に記載の半導体装置の製造方法。
  8. メインセル部と少なくとも１つのセンスセル部とを有し、前記メインセル部および前記センスセル部のそれぞれに対応する複数の信号パッドが設けられた半導体素子を備える半導体装置の製造方法であって、
    （ａ）導体板上に前記半導体素子を接合する工程と、
    （ｂ）前記半導体素子上に第１電極材を接合する工程と、
    （ｃ）前記半導体素子上に、各前記信号パッドをショートするショート部を有する第２電極材を接合する工程と、
    （ｄ）前記導体板、前記半導体素子、前記第１電極材、および前記第２電極材を樹脂で封止する工程と、
    （ｅ）前記樹脂を研削して前記ショート部を除去し、前記第２電極材の一部を露出する工程と、
    を備える、半導体装置の製造方法。
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