JP2022008587A - ソースドライバ及び表示装置 - Google Patents

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Abstract

Figure 2022008587000001
【課題】輝度むらの発生を抑制することが可能なソースドライバを提供する。
【解決手段】映像データ信号から画素データ片群を所定周期で順次取り込み、取り込んだｍ個の画素データ片をｍ個の出力端から順次出力するラッチ回路と、ラッチ回路から出力された画素データ片を順次取り込んで階調電圧信号に変換してソース線に出力する出力回路と、ソースドライバから画素部の各々が配されたゲート線までの距離が長くなるにしたがって、画素部の各々を供給対象とする階調電圧信号に対応する画素データ片のラッチ回路による取り込みから出力までの時間間隔が小さくなるように遅延時間を設定してラッチ回路からの画素データ片の出力のタイミングを制御するタイミング制御部と、を有する。
【選択図】図３

Description

本発明は、ソースドライバ及び表示装置に関する。
液晶や有機ＥＬ（Electro Luminescence）等の表示デバイスからなる表示装置の駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板で構成されている。ゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。画素スイッチへのゲート信号の供給は、ゲートドライバにより走査線（ゲート線ともいう）を介して行われる。また、画素部への階調電圧信号の供給は、ソースドライバによりソース線を介して行われる。ゲートドライバが少なくとも２値のゲート信号を供給するのに対し、ソースドライバは、階調電圧に応じた多値レベルの階調電圧信号を供給する。
表示パネルの一辺側にゲートドライバ及びソースドライバが配置されている表示装置では、ゲートドライバ（すなわち、走査ドライバ）と各走査線との間の配線の配線抵抗や容量による配線負荷の偏りによって、表示画像の画質劣化が生じる場合がある。そこで、走査ドライバと各走査線との間の配線の配線負荷に応じて表示パネルを複数の領域に分割し、領域毎に異なるパルス幅のゲート信号を走査線に印加する表示装置が提案されている（例えば、特許文献１）。
特許第５３８０７６５号
近年、ＴＶやモニタに用いる表示装置として、４Ｋパネル（画素列：３８４０×ＲＧＢ、画素行：２１６０）や８Ｋパネル（４Ｋパネルの２倍の画素列及び画素行）等の高解像度で且つ大画面の表示パネルを有する表示装置の需要が高まっている。このような大画面の表示パネルを有する表示装置では、高解像度及び高速表示による表示パネルの駆動が要求される。これに伴い、ソース線及び走査線の配線抵抗（負荷容量）が増大し、表示パネルの寄生抵抗や容量が大きくなる。
例えば、ソース線の負荷容量が大きくなると、ソースドライバから供給される階調電圧信号の信号波形は、ソースドライバとの距離が相対的に短いソース線上の位置では立ち上がり及び立下りの鈍りがほぼないのに対し、ソースドライバとの距離が相対的に長くなるにしたがって立ち上がり及び立下りの鈍りが増大する。その結果、出力遅延が発生し、ソースドライバとの距離が相対的に遠いソース線上の位置では画素電極の充電率が低下する。このため、表示パネル内で書き込み電圧を一定にすることができず、輝度むら等による画質劣化が生じるという問題があった。また、輝度むらを低減するために走査線やソース線の配線抵抗を下げると、パネルの透過率が低下してしまうという問題があった。
本発明は上記問題点に鑑みてなされたものであり、画素電極における書き込み電圧の低下による輝度むらの発生を抑制することが可能な表示装置を提供することを目的とする。
本発明に係るソースドライバは、ｍ本のソース線及びｎ本のゲート線（ｍ、ｎは２以上の整数）と、前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され、各々がｍ個の画素データ片からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバであって、前記映像データ信号から前記ｎ個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記ｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力するラッチ回路と、前記ラッチ回路から出力された前記ｍ個の画素データ片を順次取り込み、取り込んだ当該画素データ片をｍ個の階調電圧信号に変換して前記ｍ本のソース線に出力する出力回路と、前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように遅延時間を設定して前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部と、を有することを特徴とする。
本発明に係るソースドライバによれば、書き込み電圧の低下による輝度むらの発生を抑制することが可能となる。
本発明に係る表示装置の構成を示すブロック図である。 本発明に係るソースドライバの内部構成を示すブロック図である。 実施例１のタイミング制御部の内部構成をソース制御コア及びデータラッチ部とともに示すブロック図である。 実施例１のソースドライバの動作による各信号の出力タイミングを示すタイムチャートである。 ゲートドライバ及びソースドライバからの距離に応じた表示パネル上の画素領域を模式的に示す図である。 図５の各画素領域における実施例１のゲート信号及び階調電圧信号の信号波形を示す図である。 実施例２のタイミング制御部の内部構成をソース制御コア及びデータラッチ部とともに示すブロック図である。 実施例２の各ソースドライバＩＣの出力遅延の設定及び遅延時間のイメージを示す概念図である。 実施例２においてソースドライバ近端から遠端に向かってソース出力を行う場合の出力タイミングを示すタイムチャートである。 実施例２においてソースドライバ遠端から近端に向かってソース出力を行う場合の出力タイミングを示すタイムチャートである。 実施例２における各画素領域でのゲート信号及び階調電圧信号の信号波形を示す図である。 ゲート線方向のみを考慮して出力遅延の調整を行った比較例の各画素領域でのゲート信号及び階調電圧信号の信号波形を示す図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、及びソースドライバ１４－１～１４－ｐを含む。
表示パネル１１は、複数の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、ｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたｍ本のソース線ＳＬ１～ＳＬｍと、を有する。なお、以下の説明では、ｎ本のゲート線ＧＬ１～ＧＬｎのうち、任意の１つのゲート線をゲート線ＧＬｋとして、ｍ本のソース線ＳＬ１～ＳＬｍのうち、任意の１つのソース線をソース線ＳＬｘとして記載する場合がある。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びソース線ＳＬ１～ＳＬｍの交差部に設けられている。
画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。
画素部Ｐ１１～Ｐｎｍは、ソースドライバ１４－１～１４－ｐから映像データに対応した階調電圧信号Ｖｄ１～Ｖｄｍの供給を受ける。画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ１１～Ｐｎｍの各画素電極に供給され、各画素電極が充電される。画素部Ｐ１１～Ｐｎｍの各画素電極における階調電圧信号Ｖｄ１～Ｖｄｍに応じて画素部Ｐ１１～Ｐｎｍの輝度が制御され、表示が行われる。なお、以下の説明では、階調電圧信号Ｖｄ１～Ｖｄｍのうち、任意の１つの階調電圧信号をＶｄｘとして記載する場合がある。
表示装置１００が液晶表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、図示せぬ透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｖｄ１～Ｖｄｍと対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。
表示コントローラ１２は、映像データＶＤに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤ（映像データ片ＰＤとも称する）の系列を含む映像データ信号ＶＤＳを生成する。映像データ信号ＶＤＳは、所定数のソース線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。
本実施例では、各々がｍ個の画素データ片ＰＤからなるｎ個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。ｎ個の画素データ片群の各々は、ゲート線ＧＬ１～ＧＬｎの各々に沿って配置された画素部からなるｎ個の画素列をそれぞれ供給対象とする階調電圧信号に対応する画素データ片からなる画素データ片群である。そして、ソースドライバ１４－１～１４－ｐの動作により、ｍ×ｎ個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ１１～Ｐｎｍ）を供給対象とする階調電圧信号Ｖｄ１～Ｖｄｍが生成される。
また、表示コントローラ１２は、クロックパルスの周期（以下、クロック周期と称する）が一定の埋め込みクロック方式のクロック信号ＣＬＫ を生成する。そして、表示コントローラ１２は、クロック信号ＣＬＫを映像データ信号ＶＤＳとともに一体化したシリアル信号として各ソースドライバ１４－１～１４－ｐに供給し、映像データの表示制御を行う。
また、表示コントローラ１２は、表示パネル１１の両端に設けられたゲートドライバ１３Ａ及び１３Ｂに対し、ゲートタイミング信号ＧＳを供給する。
ゲートドライバ１３Ａ及び１３Ｂは、表示コントローラ１２から供給されたゲートタイミング信号ＧＳに基づいて、ゲート信号Ｖｇ１～Ｖｇｎをゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ１１～Ｐｎｍが選択される。そして、選択された画素部に対して、ソースドライバ１４－１～１４－ｐから階調電圧信号Ｖｄ１～Ｖｄｍが供給されることにより、画素電極への階調電圧信号Ｖｄ１～Ｖｄｍの書き込みが行われる。
ソースドライバ１４－１～１４－ｐは、ソース線ＳＬ１～ＳＬｍを分割した所定数のソース線毎に設けられている。各ソースドライバが駆動するソース線の本数は、当該ソースドライバの出力ｃｈ数に対応している。例えば、ソースドライバ１個あたり９６０ｃｈの出力を有し、表示パネルが１画素列あたりソース線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のソースドライバでソース線が駆動される。本実施例では、ソースドライバ１４－１～１４－ｐの各々がｋ本（ｋは、２以上ｍ未満の整数）のソース線を駆動する場合（すなわち、出力ｃｈ数がｋである場合）を例として、以下の説明を行う。ソースドライバ１４－１～１４－ｐの各々は、半導体ＩＣ（Integrated Circuit）チップに形成されている。
ソースドライバ１４－１～１４－ｐは、表示コントローラ１２から、それぞれ別々の伝送路で表示コントローラ１２からクロック信号ＣＬＫ及び映像データ信号ＶＤＳが一体化されたシリアル信号の供給を受ける。ソースドライバ１４－１～１４－ｐには、１データ期間に、各々の出力ｃｈ数であるｋｃｈ分の映像データ信号ＶＤＳ及びクロック信号ＣＬＫがシリアル化された差動信号として供給される。
図２は、ソースドライバ１４－１の内部構成を示すブロック図である。なお、他のソースドライバ１４－２～１４－ｐも同様の構成を有している。ソースドライバ１４－１は、ソース制御コア２０、データラッチ部２１、階調電圧変換部２２、出力部２３及びタイミング制御部２４を有する。
ソース制御コア２０は、ロード信号ＬＯＡＤをデータラッチ部２１に供給し、データラッチ部２１による映像データの取り込み（すなわち、映像データ信号ＶＤＳからの画素データ片ＰＤの系列の取り込み）の制御を行う。また、ソース制御コア２０は、データラッチ部２１からのデータ出力のタイミングを制御する回路ブロックであるタイミング制御部２４の制御を行う。
データラッチ部２１は、表示コントローラ１２から供給された映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列を順次取り込む。その際、データラッチ部２１は、ソース制御コア２０による制御に応じて、画素データ片ＰＤの取り込みを行う。
また、データラッチ部２１は、ソースドライバ１４－１の出力ｃｈ数分（すなわち、ｋｃｈ分）の画素データ片ＰＤの取り込みに応じて、取り込んだ画素データ片ＰＤを画素データＱ１～Ｑｋとして階調電圧変換部２２に出力する。なお、データラッチ部２１は、ソースドライバ１４－１が駆動するソース線ＳＬ１～ＳＬｋに対応するｋ個の出力端を有し、当該ｋ個の出力端から画素データＱ１～Ｑｋの出力を行う。その際、データラッチ部２１は、タイミング制御部２４の制御に応じたタイミングで画素データＱ１～Ｑｋの出力を行う。
階調電圧変換部２２は、データラッチ部２１から供給された画素データＱ１～Ｑｋの各々を、その画素データによって表される輝度階調に対応した電圧値を有する階調電圧Ａ１～Ａｋに変換し、出力部２３に供給する。
出力部２３は、階調電圧Ａ１～Ａｋを増幅した信号を階調電圧信号Ｖｄ１～Ｖｄｋとして生成し、ソース線ＳＬ１～ＳＬｋにそれぞれ供給する。
タイミング制御部２４は、データラッチ部２１による画素データＱ１～Ｑｋの出力タイミングの制御を行う。
図３は、タイミング制御部２４の内部構成をソース制御コア２０及びデータラッチ部２１とともに示すブロック図である。タイミング制御部２４は、ゲートラインカウンタ３１、レジスタ３２及び出力タイミング制御回路３３を含む。
ソース制御コア２０は、表示コントローラ１２から供給された映像データ信号ＶＤＳ及びレジスタ３２から読み出した汎用設定情報ＣＳに基づいて、タイミング制御部２４の制御を行う。例えば、ソース制御コア２０は、映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列の１水平走査ライン（すなわち、ゲート線）毎のタイミングを検出し、当該タイミングを示す信号をライン信号ＬＳとしてゲートラインカウンタ３１に供給する。また、ソース制御コア２０は、映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列の１フレーム（すなわち、表示パネル１１の１画面）毎のタイミングを検出し、当該タイミングを示す信号をフレーム信号ＦＳとしてゲートラインカウンタ３１に供給する。
また、ソース制御コア２０は、映像データ信号ＶＤＳに含まれる画素データ片ＰＤの１水平走査ライン毎のタイミングに基づいてロード信号ＬＯＡＤを生成し、出力タイミング制御回路３３及びデータラッチ部２１に供給する。
ゲートラインカウンタ３１は、ソース制御コア２０から供給されたフレーム信号ＦＳ及びライン信号ＬＳに基づいてカウントを行い、カウント値をカウンタ出力ＣＯＵＴとして出力する。ライン信号ＬＳは映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列の１水平走査ライン（すなわち、ゲート線）毎のタイミングを表す信号であるため、ゲートラインカウンタ３１によるカウンタ出力ＣＯＵＴは、映像データ信号ＶＤＳに含まれる画素データ片ＰＤをゲート線毎にカウントした結果を示す値となる。
ゲートラインカウンタ３１は、カウンタ出力ＣＯＵＴを出力タイミング制御回路３３に供給する。これにより、映像データ信号ＶＤＳに含まれる画素データ片ＰＤの各々がどのゲート線を出力対象とする表示データであるのかが出力タイミング制御回路３３に通知される。
レジスタ３２は、ソースドライバ１４－１からのソース出力に関する各種の設定情報を記憶する。例えば、レジスタ３２は、ソースドライバ１４－１によるソース線の駆動順序（すなわち、表示パネル１１の横方向における階調電圧信号Ｖｄの供給順序）や、１のソース線上において当該ソース線とゲート線との交差部にどのような順序で階調電圧信号Ｖｄを供給するか（すなわち、表示パネル１１の縦方向における階調電圧信号Ｖｄ駆動順序）についての情報を汎用設定情報ＣＳとして記憶する。
例えば、本実施例では、ソースドライバ１４－１は、ゲートドライバ１３Ａに近いソース線から順に（すなわち、ＳＬ１からＳＬｋに向かう順序で）ソース線ＳＬ１～ＳＬｋの駆動を行う。また、本実施例のソースドライバ１４－１は、各ソース線とゲート線ＧＬ１～ＧＬｎとの交差部に位置する画素部のうち、ソースドライバ１４－１からの距離が近いゲート線ＧＬ１上の画素部からソースドライバ１４－１からの距離が遠いゲート線ＧＬｎ上の画素部に向かう順序で（すなわち、ＧＬ１からＧＬｎに向かう順序で）階調電圧信号Ｖｄ１～Ｖｄｋの供給を行う。レジスタ３２には、これらの情報が汎用設定情報ＣＳとして格納されている。
また、レジスタ３２は、タイミング調整設定情報ＴＡを記憶する。タイミング調整設定情報ＴＡは、ソースドライバ１４－１のソース出力（すなわち、ソース線ＳＬ１～ＳＬｋ上の画素部に対する階調電圧信号Ｖｄ１～Ｖｄｋの供給）のタイミングをゲート線ＧＬ１～ＧＬｎとの交差位置に応じて調整するための設定情報である。
本実施例では、例えば、ソース線ＳＬ１に沿って配置された画素部（すなわち、ゲート線ＧＬ１～ＧＬｎの各々との交差位置にある画素部）に対する階調電圧信号Ｖｄ１の供給について、ソースドライバ１４－１からの距離が近いゲート線ＧＬ１上の画素部からソースドライバ１４－１からの距離が遠いゲート線ＧＬｎ上の画素部に向かって階調電圧信号Ｖｄ１の供給の時間間隔が短くなるようにタイミングを調整する。
より具体的には、本実施例では、データラッチ部２１から階調電圧変換部２２への画素データＱ１～Ｑｋの出力のタイミングを制御することにより、画素部Ｐ１１～Ｐｎｋへの階調電圧信号の出力タイミングの調整を行う。データラッチ部２１が取り込む１ライン分のｋ個の画素データ片ＰＤは、ゲート線に沿って配置された１ライン分のｋ個の画素部（以下、画素列と称する）を供給対象とする階調電圧信号に対応している。データラッチ部２１による画素データ片ＰＤの取り込みは一定の時間間隔で行われる。このため、本実施例では、ソースドライバから画素列までのソース線の長さが長くなるにしたがって、デーラッチ部２１による画素データ片ＰＤの取込みのタイミングと画素データＱ１～Ｑｋの出力のタイミングとのタイミング差が小さくなるようにタイミングを調整する。レジスタ３２には、このようなタイミング調整を行う旨の設定情報がタイミング調整設定情報ＴＡとして格納されている。
また、レジスタ３２は、スプレッド調整設定情報ＳＡを記憶する。スプレッド調整設定情報ＳＡは、ソースドライバ１４－１の先頭ｃｈに対するソース出力から最終ｃｈまでのソース出力までの出力タイミングの差異（すなわち、ゲート線ＧＬ１～ＧＬｎの各々とソース線ＳＬ１～ＳＬｋの各々との交差点上の画素のうち、ソース線ＳＬ１上の画素部に対する階調電圧信号Ｖｄ１の供給からソース線ＳＬｋ上の画素部に対する階調電圧信号Ｖｄｋの供給とのタイミング差）を調整するための設定情報である。
例えば、本実施例では、ソースドライバ１４－１からの距離が近いゲート線ＧＬ１上の画素部からソースドライバ１４－１からの距離が遠いゲート線ＧＬｎ上の画素部に向かうにつれて、先頭ｃｈから最終ｃｈまでの階調電圧信号Ｖｄ１～Ｖｄｋの供給の時間間隔が大きくなるように、すなわち隣接ｃｈ間の階調電圧信号の供給の時間間隔がソースドライバ１４－１からの距離に応じて拡大するようにタイミングを調整する。
より具体的には、本実施例では、ソースドライバから画素列までのソース線の長さが長くなるにしたがって、画素列を構成する１の画素部を供給対象とする画素データの出力のタイミングと当該１の画素部に隣接する他の画素部を供給対象とする画素データの出力のタイミングとのタイミング差が大きくなるように、データラッチ部２１の出力のタイミングを調整する。これにより、画素列を構成する隣接する画素部に対応する画素データの出力のタイミングの時間差がソースドライバからの距離に応じて大きくなり、結果的に隣接ｃｈ間の階調電圧信号の供給の時間間隔がソースドライバ１４－１からの距離に応じて拡大する。レジスタ３２には、このようなタイミング調整を行う旨の設定情報がスプレッド調整設定情報ＳＡとして格納されている。
また、レジスタ３２は、各ソースドライバ１４－１とソースドライバ１４－２との隣接部分におけるソース出力のタイミングを調整するための設定情報を格納する。すなわち、本実施例ではソース線ＳＬ１～ＳＬｍへの階調電圧信号Ｖｄ１～Ｖｄｍの供給をソースドライバ１４－１～１４－ｐが分割して担っている。このため、隣接する１のソースドライバの最終ｃｈの出力と他のソースドライバの先頭ｃｈの出力とが円滑に連続して行われるようにタイミング調整を行う必要がある。レジスタ３２には、このようなタイミング調整を行うためのデータラッチ部２１からの画素データＱ１～Ｑｋの出力のタイミングの制御に関する情報が設定情報として格納されている。
出力タイミング制御回路３３は、ソース制御コア２０から供給されたロード信号ＬＯＡＤ及びレジスタ３２から読み出したタイミング調整設定情報ＴＡに基づいて、ソース出力開始信号ＳＳを生成し、データラッチ部２１に供給する。ソース出力開始信号ＳＳは、ソースドライバ１４－１の先頭ｃｈにおけるソース出力の開始のタイミングを示す信号である。実際には、タイミング制御部２４はデータラッチ部２１を制御する回路部であるため、ソース出力開始信号ＳＳに基づいて、データラッチ部２１から階調電圧変換部２２への画素データＱ１～Ｑｋの出力が開始される。そして、これに応じて階調電圧変換部２２から出力部２３への階調電圧Ａ１～Ａｋの出力及び出力部２３からの階調電圧信号Ｖｄ１～Ｖｄｋの出力が順次行われる。
また、出力タイミング制御回路３３は、レジスタ３２から読み出したタイミング調整設定情報ＴＡ及びスプレッド調整設定情報ＳＡに基づいてスプレッド設定信号ＳＰを生成し、データラッチ部２１に供給する。スプレッド設定信号ＳＰは、データラッチ部２１からの画素データＱ１～Ｑｋの出力のタイミングをライン毎（すなわち、ゲート線毎）に設定するため設定信号である。
データラッチ部２１は、クロック信号ＣＬＫに基づいて映像データ信号ＶＤＳから画素データ片ＰＤの系列を取り込み、ソース制御コア２０から供給されたロード信号ＬＯＡＤに基づいて１ライン分の画素データ片ＰＤ（すなわち、ｋ個の画素データ片ＰＤ）の取り込みを確定する。そして、データラッチ部２１は、出力タイミング制御回路３３からのソース出力開始ＳＳに応じて画素データＱ１の出力を開始し、スプレッド設定信号ＳＰにより設定されたタイミングで画素データＱ２～Ｑｋを出力する。
次に、本実施例のソースドライバ１４－１の動作について、図４のタイムチャートを参照して説明する。
ソース制御コア２０は、表示コントローラ１０から映像データ信号ＶＤＳの供給を受け、映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列の１フレーム分の先頭位置を検出し、当該１フレーム分の画素データ片ＰＤの開始を示すフレーム信号ＦＳをゲートラインカウンタ３１に供給する。フレーム信号ＦＳは、図４に示すように、１フレーム分の画素データ片ＰＤの先頭位置を例えば１パルスで示す２値の信号である。
また、ソース制御コア２０は、映像データ信号ＶＤＳに含まれる１ライン毎（すなわち、ゲート線毎）の画素データ片ＰＤの先頭位置を検出し、当該先頭位置を示すライン信号ＬＳをゲートラインカウンタ３１に供給する。ライン信号ＬＳは、図４に示すように、１ライン毎の画素データ片ＰＤの先頭位置を１パルスで示す２値の信号である。
また、ソース制御コア２０は、映像データ信号ＶＤＳに基づいてロード信号ＬＯＡＤを生成し、出力タイミング制御回路３３及びデータラッチ部２１に供給する。ロード信号ＬＯＡＤは、図４に示すように、１ライン毎の画素データ片ＰＤに対応した一定間隔おきの取込み期間を１パルスで示す２値の信号である。
ゲートラインカウンタ３１は、ライン信号ＬＳに基づいてカウントを行い、カウント値を示すカウンタ出力ＣＯＵＴを出力する。例えばゲート線ＧＬ１～ＧＬｎの本数を４３２０（すなわち、ｎ＝４３２０）とすると、カウンタ出力ＣＯＵＴの値は、図４に示すように、０～４３１９までライン信号ＬＳの１パルス毎に上昇する。
出力タイミング制御回路３３は、レジスタ３２から読み出したタイミング調整設定情報ＴＡ及びスプレッド調整設定情報ＳＡに基づいて、スプレッド設定信号ＳＰをデータラッチ部２１に供給する。これにより、データラッチ部２１による画素データＱ１～Ｑｋの出力タイミングの設定が切り替わる。例えば、図４に示すように、画素データ片ＰＤの系列の２ライン分毎（すなわち、ゲート線２本分毎）の設定の切り替えが行われる。
出力タイミング制御回路３３は、ロード信号ＬＯＡＤ及びレジスタ３２から読み出したタイミング調整設定情報ＴＡに基づいて、ソース出力開始信号ＳＳをデータラッチ部２１に供給する。ソース出力開始信号ＳＳは、１ライン毎のソース出力の開始を例えば１パルスで示す２値の信号である。
ソース出力開始信号ＳＳは、ロード信号ＬＯＡＤの信号レベルの変化に遅延して、信号レベルが変化する。そして、ソース出力開始信号ＳＳとロード信号ＬＯＡＤとの信号変化の時間差（以下、ソース出力開始信号ＳＳの遅延時間と称する）は、当該ソース出力開始信号ＳＳが対象とするラインとソースドライバ１４－１との距離に応じて変化する。
例えば、本実施例では、上記の通り、ソースドライバ１４－１から画素列（すなわち、ゲート線に沿って配置された１ライン分の画素部）までのソース線の長さが長くなるにしたがって、データラッチ部２１による画素データ片ＰＤの取り込みのタイミングと画素データＱ１～Ｑｋの出力のタイミングとのタイミング差が小さくなるように設定されている。このため、最終的なソース出力である階調電圧信号Ｖｄ１～Ｖｄｋの供給についても、ロード信号ＬＯＡＤとの時間差が、ソースドライバ１４－１から画素部までのソース線の長さが長くなるにしたがって短くなる。したがって、図４に示すように、最初のライン（ゲート線ＧＬ１、カウント０）ではソース出力開始信号ＳＳの遅延時間が大きく、最終ライン（ゲート線ＧＬｎ、カウント４３１９）に向かうにつれてソース出力開始信号ＳＳの遅延時間が小さくなる。
データラッチ部２１は、ソース出力開始信号ＳＳの信号レベルの変化に応じたタイミングで、ソースドライバ１４－１の先頭ｃｈ（すなわち、ソース線ＳＬ１）に対応する画素データＱ１の出力を行う。図４では、画素データＱ１の出力のタイミングを表す２値の信号を「ソース出力ＳＯＵＴ（ｃｈｉｐ先頭ｃｈ）」として示している。
データラッチ部２１は、ソースドライバ１４－１の先頭ｃｈに対応する画素データである画素データＱ１から最終ｃｈ（すなわち、ソース線ＳＬｋ）に対応する画素データＱｋまで、画素データＱ１～Ｑｋの出力を順次行う。その際、データラッチ部２１は、スプレッド設定信号ＳＰによる設定に従って、先頭ｃｈから最終ｃｈまでの各ｃｈの出力間の時間間隔を２ライン分の画素データＱ１～Ｑｋ毎（すなわち、ゲート線２本分の画素データＱ１～Ｑｋ毎）に変化させる。
例えば、本実施例では、上記の通り、ソースドライバ１４－１から画素列（すなわち、ゲート線に沿って配置された１ライン分の画素部）までのソース線の長さが長くなるにしたがって、隣接する画素を供給対象とする階調電圧信号に対応する画素データのデータラッチ部２１からの出力のタイミング差が大きくなるように設定されている。このため、最終的なソース出力である階調電圧信号Ｖｄ１～Ｖｄｋの供給についても、隣接するｃｈ間での供給タイミングの時間差が、ソースドライバ１４－１から画素部までのソース線の長さが長くなるにしたがって大きくなる。したがって、先頭ｃｈの出力から最終ｃｈの出力までの時間間隔も、ソースドライバ１４－１からの距離に応じて大きくなる。その結果、図４に「ソース出力ＳＯＵＴ（ｃｈｉｐ最終ｃｈ）」として示すように、最初のライン（ゲート線ＧＬ１、カウント０）では先頭ｃｈに対応する画素データＱ１の出力と最終ｃｈに対応する画素データＱｋの出力との時間差が小さく、最終ライン（ゲート線ＧＬｎ、カウント４３１９）に向かうにつれて当該時間差が大きくなる。
このように、本実施例のソースドライバ１４－１では、データラッチ部２１からの画素データＱ１～Ｑｋの出力のタイミングが調整され、その結果、ソースドライバ１４－１から画素部への階調電圧信号Ｖｄ１～Ｖｄｋの供給のタイミングが調整される。また、ソースドライバ１４－２～１４－ｐの各々においても、同様のタイミング調整を行う。かかるタイミング調整により、画素部Ｐ１１～Ｐｎｍにおける画素充電率を均一にすることが可能となる。これについて図５及び図６を参照して説明する。
図５は、ゲートドライバ１３Ａ、１３Ｂ及びソースドライバ１４－１～１４－ｐからの距離に応じた表示パネル上の画素位置を模式的に示す図である。
ゲートドライバ１３Ａ又は１３Ｂからの距離が近く、且つソースドライバ１４－１～１４－ｐからの距離が近い画素部の領域を「ＧｎＳｎ」として示している。また、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠く、且つソースドライバ１４－１～１４－ｐからの距離が近い画素部の領域を「ＧｆＳｎ」として示している。ゲートドライバ１３Ａ又は１３Ｂからの距離が近く、且つソースドライバ１４－１～１４－ｐからの距離が中程度（すなわち、表示パネル１１の中央部付近）である画素部の領域を「ＧｎＳｃ」として示している。ゲートドライバ１３Ａ又は１３Ｂからの距離が遠く、且つソースドライバ１４－１～１４－ｐからの距離が中程度（すなわち、表示パネル１１の中央部付近）である画素部の領域を「ＧｆＳｃ」として示している。また、ゲートドライバ１３Ａ又は１３Ｂからの距離が近く、且つソースドライバ１４－１～１４－ｐからの距離が遠い画素部の領域を「ＧｎＳｆ」として示している。ゲートドライバ１３Ａ又は１３Ｂからの距離が遠く、且つソースドライバ１４－１～１４－ｐからの距離が遠い画素部の領域を「ＧｆＳｆ」として示している。
図６は、図５の各画素領域におけるゲート信号及び階調電圧信号の信号波形を示す図である。図中、「１Ｈ」は階調電圧信号の信号レベルがＨレベルとなる期間を示し、「０Ｅ」は書き込みのためのオフセット期間を示している。なおゲート信号は、選択対象の画素部を予備充電（いわゆるゲートプリチャージ）するゲート選択期間（ハイレベル期間）が長い信号波形の例を示し、ゲート信号の立上り部分は省略している。
ＧｎＳｎでは、ゲートドライバ１３Ａ又は１３Ｂからの距離が近く、ゲート線のインピーダンスの影響が小さいため、ゲート信号の信号波形（図中、Ｇａｔｅとして示す）の立下りの鈍りが小さい（又はほとんどない）。また、ソースドライバ１４－１～１４－ｐからの距離が近く、ソース線のインピーダンスの影響が小さいため、階調電圧信号の信号波形（図中、Ｄａｔａとして示す）の立ち上がり及び立下りの鈍りが小さい（又はほとんどない）。
これに対し、ＧｎＳｃでは、ゲートドライバ１３Ａ又は１３Ｂからの距離が近いためゲート信号の信号波形の立下りの鈍りは小さい（又はほとんどない）ものの、ソースドライバ１４－１～１４－ｐからの距離がＧｎＳｎと比較して遠いため、ソース線のインピーダンスの影響を受け、階調電圧信号の信号波形の立ち上がり及び立下りに鈍りが生じる。
また、ＧｎＳｆでは、やはりゲート信号の信号波形の立下りの鈍りは小さい（又はほとんどない）ものの、ソースドライバ１４－１～１４－ｐからの距離がＧｎＳｃよりもさらに遠いため、ソース線のインピーダンスの影響を大きく受け、階調電圧信号の信号波形の立ち上がり及び立下りの鈍りが大きくなる。
本実施例では、図４に示すように、カウンタ出力ＣＯＵＴの値が大きくなるにしたがって、すなわちソースドライバからゲート線までの距離が遠くなるにしたがって、ソース出力ＳＯＵＴの遅延時間（すなわち、ロード信号ＬＯＡＤとの時間差）が小さくなるように設定している。このため、図６に示すように、ＧｎＳｃにおける階調電圧信号は、ゲート信号の立下りのタイミングを基準とすると、ＧｎＳｎにおける階調電圧信号よりも早いタイミングで変化する信号波形となる。また、ＧｎＳｆにおける階調電圧信号は、ゲート信号の立下りのタイミングを基準としてさらに早いタイミングで変化する信号波形となる。
仮に、本実施例のようなソース出力のタイミング調整行わない場合、ＧｎＳｆにおける階調電圧信号の信号波形は、図６のＧｎＳｃ及びＧｎＳｆにおいて一点鎖線で示すような信号波形となる。このため、ＧｎＳｆでは、階調電圧信号が十分立ち上がる前にゲート信号が立ち下がってしまい、階調電圧信号の供給による画素電極の充電を十分に行うことができない。
これに対し、本実施例のようにソース出力のタイミング調整を行い、ゲート信号を基準とした階調電圧信号のタイミングを相対的に早めることにより、ＧｎＳｆにおいても階調電圧信号の信号波形が十分立ち上がった時点で画素電極の充電を行うことが可能となる。
また、本実施例では、カウンタ出力ＣＯＵＴの値が大きくなるにしたがって、すなわちソースドライバからゲート線までの距離が遠くなるにしたがって、ソース出力ＳＯＵＴの各ｃｈ間の時間差が大きくなるように（すなわち、先頭ｃｈと最終ｃｈとの時間差が大きくなるように）設定している。これは、図６のＧｆＳｎ、ＧｆＳｃ及びＧｆＳｆに示すように、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠い画素領域では、ゲート線のインピーダンスの影響により、ゲート信号の信号波形の立下りが大きく鈍るためである。
すなわち、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠い画素領域では、ソースドライバからの距離に応じて階調電圧信号の信号波形の立ち上がり及び立下りの鈍りが大きくなるものの、ゲート信号の信号波形の立下りの鈍りも大きい。このため、ゲートドライバ１３Ａ又は１３Ｂからの距離が近い画素領域ほどには、階調電圧信号の信号波形の立ち上がり及び立下りの鈍りが画素電極への充電に影響しない。
すなわち、ゲートドライバ１３Ａ及び１３Ｂからの距離が遠い画素領域ＧｆＳｎ、ＧｆＳｃ及びＧｆＳｆでは、ゲートドライバ１３Ａ及び１３Ｂからの距離が近い画素領域とは異なり、ソースドライバからゲート線までの距離が遠くなっても、階調電圧信号のタイミングを早める必要がない。したがって、図４に示すように、ソースドライバからゲート線までの距離が遠くなるにしたがって、ソース出力ＳＯＵＴの各ｃｈ間の時間差が大きくなるように制御することにより、ゲートドライバ１３Ａ及び１３Ｂからの距離が遠い画素領域における階調電圧信号のタイミングが揃うように調整を行っている。
以上のように、本実施例のソースドライバ１４－１～１４－ｐでは、ゲートドライバ１３Ａ又は１３Ｂからの距離が近い画素領域では、ソースドライバからの距離が遠くなるにつれて、ゲート信号に対する階調電圧信号の相対的なタイミングが早くなるように調整を行っている。これにより、ソース線のインピーダンスの影響により階調電圧信号の信号波形に鈍りが生じた場合でも、画素電極の充電を十分に行うことができる。
一方、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠い画素領域では、ソースドライバからの距離が遠い場合にはソース線のインピーダンスの影響により階調電圧信号の信号波形に鈍りが生じるものの、ゲート線のインピーダンスの影響によりゲート信号の信号波形にも鈍りが生じる。このため、本実施例のソースドライバ１４－１～１４－ｐでは、ソースドライバからの距離が近いか遠いかにかかわらず、同じタイミングで階調電圧信号が立ち上がるようにタイミング調整を行っている。これにより、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠い画素領域でも、ソースドライバからの距離にかかわらず画素電極の充電を十分に行うことができる。その結果、書き込み電圧の低下による輝度むらの発生を抑制される。
次に、本発明の実施例２について説明する。実施例２の表示装置は、ソースドライバＩＣのタイミング制御部２４の内部構成及び動作の点で実施例１の表示装置１００とは異なる。なお、以下の説明では、ソースドライバ１４－１を構成するＩＣをＩＣ１、ソースドライバ１４－１～１４－ｐのうちの中央に位置するソースドライバ１４－ｙを構成するＩＣをＩＣｙと称する。
図７は、実施例２の表示装置のタイミング制御部２４の内部構成をソース制御コア２０及びデータラッチ部２１とともに示すブロック図である。タイミング制御部２４は、ゲートラインカウンタ３１、レジスタ３２、ゲート線方向出力遅延タイミング生成部４１、ソース線方向出力遅延タイミング生成部４２、及び設定信号加算部４３を有する。
レジスタ３２は、ソース制御コア２０から供給された汎用設定情報ＣＳ、ソース信号遅延に応じた出力タイミング（遅延量）の調整についての設定情報であるタイミング調整設定情報ＴＡ、ゲート信号遅延に応じた各ソース線間の出力タイミング（遅延量）を調整するスプレッド調整設定情報ＳＡ、各ソースドライバＩＣの先頭ｃｈ（又は最終ｃｈ）についてのソース出力開始のタイミング（遅延量）を示す設定情報ＳＩ、を記憶する。
スプレッド調整設定情報ＳＡは、ソースドライバＩＣ毎のソース出力間の遅延量ＯＥの設定情報を含む。タイミング調整設定情報ＴＡは、ソースドライバからの距離に応じた遅延量Ｄｓの設定情報を含む。
また、本実施例のレジスタ３２は、タイミング調整設定情報ＴＡについての分割数設定情報ＤＡを記憶する。分割数設定情報ＤＡは、ソースドライバからの距離に応じた遅延量Ｄｓをドライバ毎に何ステップで設定するかについてのステップ数の設定情報であり、換言すれば、ソース線の伸長方向（以下、ソース線方向と称する）についての出力タイミングの設定を何段階に切り替えるのかを示す情報である。例えば、本実施例では、２本のゲート線に対応する映像データ片の出力毎にＹ段階（設定１～Ｙ）に設定を変更する旨の上方が分割数設定情報ＤＡとしてレジスタ３２に記憶されている。
ゲート線方向出力遅延タイミング生成部４１は、レジスタ３２から読み出したスプレッド調整設定情報ＳＡ及び設定情報ＳＩに基づいて、ゲート線の伸長方向（以下、ゲート線方向と称する）の距離に応じたソース出力の遅延時間を設定するための出力タイミング設定信号ＴＳを生成する。例えば、本実施例では、ゲートドライバ１３Ａ又は１３Ｂからの距離が近いソースドライバＩＣ（例えば、ＩＣ１）の出力については出力遅延が小さく、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠いソースドライバＩＣ（例えば、ＩＣｙ）では出力遅延が大きくなるようにソース出力タイミングを設定する信号が出力タイミング設定信号ＴＳとして生成される。
ソース線方向出力遅延タイミング生成部４２は、レジスタ３２から読み出したタイミング調整設定情報ＴＡ及び分割数設定情報ＤＡに基づいて、ソース線方向の距離に応じたソース出力の遅延時間を設定するための出力タイミング設定信号ＴＤを生成する。例えば、本実施例では、各ソースドライバＩＣからの距離が近いゲート線上の画素を供給対象とするソース出力については出力遅延が相対的に大きく、各ソースドライバＩＣからの距離が遠いゲート線上の画素を供給対象とするソース出力については出力遅延が相対的に小さくなるように遅延時間を設定する信号が出力タイミング設定信号ＴＤとして生成される。なお、本実施例ではゲート線２本分毎に設定を変更する旨の分割数設定情報ＤＡに基づいて、出力タイミング設定信号ＴＤはゲート線２本分毎に出力タイミングを変化させる信号が出力タイミング設定信号ＴＤとして生成される。
設定信号加算部４３は、出力タイミング設定信号ＴＳ及び出力タイミング設定信号ＴＤを加算し、出力タイミング信号ＬＯＡＤ－Ｇｒを生成する。出力タイミング信号ＬＯＡＤ－Ｇｒは、ラッチ部からの各ｃｈの１フレーム内のデータ出力タイミング及びｃｈ間のデータ出力タイミングを含む出力タイミング信号群である。
データラッチ部２１は、ソース制御コア２０からロード信号ＬＯＡＤの供給を受ける。ロード信号ＬＯＡＤは、ライン信号ＬＳに基づく１Ｈ周期のタイミング信号であり、映像データ片ＰＤのデータラッチ部２１への取り込みタイミング信号である。また、ロード信号ＬＯＡＤは、ゲート信号Ｖｇ１～Ｖｇｎの立下りのタイミングであるゲートオフタイミングと連動した信号である。
データラッチ部２１は、ロード信号ＬＯＡＤのタイミングに基づいて映像データ片ＰＤを取り込む。そして、出力タイミング信号ＬＯＡＤ－Ｇｒに基づいて、画素データＱ１～Ｑｋを出力する。
図８は、本実施例の各ソースドライバＩＣの出力遅延の設定及び遅延時間のイメージを示す概念図である。
横軸は、各ソースドライバＩＣのｃｈ毎のソース出力を示している。縦軸は、ロード信号ＬＯＡＤを基準としたソース出力の遅延時間を示している。また、ｔｓ１、ｔｓ２、ｔｓ３及びｔｓ４は、設定情報ＳＩに基づいて設定される各ソースドライバＩＣ（ここでは、ＩＣ１，ＩＣ２、ＩＣ３及びＩＣ４）の先頭ｃｈのソース出力の開始タイミングを示している。
例えば、ゲートドライバ１３Ａに最も近いソースドライバＩＣであるＩＣ１（ソースドライバ１４－１）では、出力タイミング設定信号ＴＳに基づいて、ゲート線方向の出力遅延に基づく遅延時間が遅延量ＯＥ１に設定される。そして、この遅延量ＯＥ１にソースドライバからの距離に応じた遅延量Ｄｓ１が加算され、ＩＣ１のソース出力の遅延時間となる。
ゲートドライバ１３Ａ及び１３Ｂから最も遠いソースドライバＩＣであるＩＣｙ（ソースドライバ１４－ｙ）では、出力タイミング設定信号ＴＳに基づいて、ゲート線方向の出力遅延に基づく遅延時間が遅延量ＯＥｆに設定される。そして、この遅延量ＯＥｆにソースドライバからの距離に応じた遅延量Ｄｓｆが加算され、ＩＣｙのソース出力の遅延時間となる。
なお、ゲート線方向の遅延量ＯＥ（ＯＥ１～ＯＥｆ）は、各ＩＣの先頭ｃｈから最終ｃｈまでのｃｈ間においても、出力タイミング信号ＬＯＡＤ－Ｇｒに基づいて、所定のｃｈ毎に段階的に変化するように設定される。
また、ソースドライバからの距離に応じた各ＩＣの遅延量Ｄｓ（Ｄｓ１～Ｄｓｆ）は、図８では各ＩＣとも３段階に設定した例を示すが、ＩＣ毎に個別に任意の段階（ステップ数）に設定してよい。
次に、本実施例のＩＣ１（ソースドライバ１４－１）及びＩＣｙ（ソースドライバ１４－ｙ）の動作について、図９のタイムチャートを参照して説明する。なお、図９のタイムチャートは、ソースドライバからの距離が近いソース線近端の画素部から、ソースドライバからの距離が遠いソース線遠端の画素部に向かう方向で、階調電圧信号の供給（すなわち、ソース出力）を行う場合を示している。
ソース制御コア２０は、映像データ信号ＶＤＳに含まれる１フレーム分の映像データ片ＰＤの開始を示すフレーム信号ＦＳをゲートラインカウンタ３１に供給する。また、ソース制御コア２０は、１Ｈ期間毎の映像データ片ＰＤの先頭位置を示すライン信号ＬＳをゲートラインカウンタ３１に供給する。また、ソース制御コア２０は、映像データ信号ＶＤＳに基づいてロード信号ＬＯＡＤを生成し、ゲート線方向出力遅延タイミング生成部４１、ソース線方向出力遅延タイミング生成部４２及びデータラッチ部２１に供給する。
ゲートラインカウンタ３１は、ライン信号ＬＳに基づいてカウントを行い、カウント値を示すカウンタ出力ＣＯＵＴを出力する。ゲート線の本数ｎ＝４３２０とすると、図９に示すように、カウンタ出力ＣＯＵＴの値は、ライン信号ＬＳの１パルス毎に０～４３１９まで上昇する。
ゲートラインカウンタ３１のカウンタ出力ＣＯＵＴに応じて、ソース出力の供給対象となるゲート線が選択される。すなわち、ソースドライバに近いゲート線上の位置（すなわち、ソース線近端）からソースドライバから遠いゲート線上の位置（すなわち、ソース線遠端）に向かって階調電圧信号Ｖｄ１～Ｖｄｋを供給する場合、ゲート線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、・・・ＧＬ４３１８、ＧＬ４３１９、ＧＬ４３２０の順に、ソース出力の供給対象となるゲート線が選択される。
ソース線方向出力遅延タイミング生成部４２は、カウンタ出力ＣＯＵＴ、分割数設定情報ＤＡ及びタイミング調整設定情報ＴＡに基づいて、ソースドライバからの距離に応じた遅延量Ｄｓの設定を変更する。本実施例では、ゲート線２本分毎のステップに遅延量Ｄｓの設定が変更される。ソース線方向出力遅延タイミング生成部４２は、遅延量Ｄｓの設定を含む出力タイミング設定信号ＴＤを生成する。
ゲート線方向出力遅延タイミング生成部４１は、ゲートドライバ１３Ａからの距離が長くなるにしたがって遅延時間が大きくなるように遅延量ＯＥ１～ＯＥｙを設定する出力タイミング設定信号ＴＳを生成する。例えば、ゲートドライバ１３Ａからの距離が近いソースドライバであるソースドライバ１４－１（ＩＣ１）の遅延量が遅延量ＯＥ１、ゲートドライバ１３Ａからの距離が遠いソースドライバであるソースドライバ１４－ｙ（ＩＣｙ）の遅延量が遅延量ＯＥｙに設定される。遅延量ＯＥ１～ＯＥｙの関係は、ＯＥ１＜ＯＥ２・・・＜ＯＥｙのようになる。
設定信号加算部４３は、ゲート線方向出力遅延タイミング生成部４１が生成した出力タイミング設定信号ＴＳと、ソース線方向出力遅延タイミング生成部４２が生成した出力タイミング設定信号ＴＤとを加算し、加算結果である出力タイミング信号ＬＯＡＤ－Ｇｒをデータラッチ部２１に供給する。
例えば、ソースドライバ１４－１のソース出力については、図９に「ＴＳ＋ＴＤ（ＩＣ１）」として示すように、遅延量ＯＥ１に遅延量Ｄｓ１＿１を加えた遅延量がゲート線ＧＬ１上の画素部及びＧＬ２上の画素部に対する出力の遅延時間として設定される。また、遅延量ＯＥ１に遅延量Ｄｓ１＿２を加えた遅延量がゲート線ＧＬ３上の画素部及びＧＬ４上の画素部に対する出力の遅延時間として設定される。以下同様に遅延時間の設定が行われ、遅延量ＯＥ１に遅延量Ｄｓ１＿Ｙを加えた遅延量が、ゲート線ＧＬ４３１９上の画素部及びＧＬ４３２０上の画素部に対する出力の遅延時間として設定される。
同様に、ソースドライバ１４－ｙのソース出力については、図９に「ＴＳ＋ＴＤ（ＩＣｙ）」として示すように、遅延量ＯＥｙに遅延量Ｄｓｙ＿１を加えた遅延量がゲート線ＧＬ１上の画素部及びＧＬ２上の画素部に対する出力の遅延時間として設定される。また、遅延量ＯＥｙに遅延量Ｄｓｙ＿２を加えた遅延量がゲート線ＧＬ３上の画素部及びＧＬ４上の画素部に対する出力の遅延時間として設定される。以下同様に遅延時間の設定が行われ、遅延量ＯＥｙに遅延量Ｄｓｙ＿Ｙを加えた遅延量が、ゲート線ＧＬ４３１９上の画素部及びＧＬ４３２０上の画素部に対する出力の遅延時間として設定される。
なお、遅延量Ｄｓは、ソースドライバから各ゲート線までの距離が長くなるほど遅延量が小さくなるように設定されるため、Ｄｓ１＿１＞Ｄｓ１＿２＞・・・＞Ｄｓ１＿Ｙとなる。また、Ｄｓｙ＿１＞Ｄｓｙ＿２＞・・・＞Ｄｓｙ＿Ｙとなる。本実施例では、遅延量Ｄｓの設定は、ゲート線２本毎に変更される。
データラッチ部２１は、出力タイミング信号ＬＯＡＤ－Ｇｒに基づいて設定された遅延量（ＯＥ＋Ｄｓ）で画素データＱ１～Ｑｋを出力する。例えば、ソースドライバ１４－１のデータラッチ部２１は、図９に「ラッチ出力（ＩＣ１）」として示すように、Ｖ１、Ｖ２、Ｖ３、Ｖ４、・・・、Ｖ４３１７、Ｖ４３１８、Ｖ４３１９、Ｖ４３２０のタイミングで、ゲート線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、・・・、ＧＬ４３１７、ＧＬ４３１８、ＧＬ４３１９、ＧＬ４３２０上の画素部を供給対象とする階調電圧信号に対応する画素データＱ１～Ｑｋを出力する。同様に、ソースドライバ１４－ｙのデータラッチ部２１は、図９に「ラッチ出力（ＩＣｙ）」として示すタイミングで、各ゲート線の画素部を供給対象とする階調電圧信号に対応する画素データＱ１～Ｑｋを出力する。
図１０は、図９とは異なり、ソースドライバからの距離が遠いソース線遠端の画素部から、ソースドライバからの距離が近いソース線近端の画素部に向かう方向で、階調電圧信号の供給（すなわち、ソース出力）を行う場合を示している。
図９のタイムチャートと同様、ゲートラインカウンタ３１は、ライン信号ＬＳに基づいてカウントを行い、カウント値を示すカウンタ出力ＣＯＵＴを出力する。ゲートラインカウンタ３１のカウンタ出力ＣＯＵＴに応じて、ソース出力の供給対象となるゲート線が選択される。
ソースドライバから遠いゲート線上の位置（すなわち、ソース線遠端）からソースドライバに近いゲート線上の位置（すなわち、ソース線近端）に向かって階調電圧信号Ｖｄ１～Ｖｄｋを供給する場合、ゲート線ＧＬ４３２０、ＧＬ４３１９、ＧＬ４３１８、ＧＬ４３１７、・・・ＧＬ３、ＧＬ２、ＧＬ１の順に、ソース出力の供給対象となるゲート線が選択される。
ゲート線方向出力遅延タイミング生成部４１による遅延量ＯＥ１～ＯＥｙの設定、ソース線方向出力遅延タイミング生成部４２による遅延量Ｄｓの設定、及びこれらを加算した遅延量のデータラッチ部２１への設定については、図９のタイムチャートと同様である。
データラッチ部２１は、出力タイミング信号ＬＯＡＤ－Ｇｒに基づいて設定された遅延量（ＯＥ＋Ｄｓ）で画素データＱ１～Ｑｋを出力する。例えば、ソースドライバ１４－１のデータラッチ部２１は、図１０に「ラッチ出力（ＩＣ１）」として示すように、Ｖ４３２０、Ｖ４３１９、Ｖ４３１８、Ｖ４３１７、・・・、Ｖ４、Ｖ３、Ｖ２、Ｖ１のタイミングで、ゲート線ＧＬ４３２０、ＧＬ４３１９、ＧＬ４３１８、ＧＬ４３１７、・・・、ＧＬ４、ＧＬ３、ＧＬ２、ＧＬ１上の画素部を供給対象とする階調電圧信号に対応する画素データＱ１～Ｑｋを出力する。同様に、ソースドライバ１４－ｙのデータラッチ部２１は、図１０に「ラッチ出力（ＩＣｙ）」として示すタイミングで、各ゲート線の画素部を供給対象とする階調電圧信号に対応する画素データＱ１～Ｑｋを出力する。
このように、ソース線近端から遠端に向かってソース出力を行う場合（図９）及びソース線遠端から近端に向かってソース出力を行う場合（図１０）のいずれについても、同様に出力タイミングの制御を行うことが可能である。
以上のように、本実施例の表示装置では、第１の出力遅延設定部であるゲート線方向出力遅延タイミング生成部４１が、ゲート線方向の距離（すなわち、ゲートドライバからの距離）が長くなるにしたがって遅延量が大きくなるように、ソース出力の第１の遅延時間（遅延量ＯＥ）を設定する。また、第２の出力遅延設定部であるソース線方向出力遅延タイミング生成部４２が、ソース線方向の距離（すなわち、ソースドライバからの距離）が長くなるにしたがって遅延量が小さくなるように、ソース出力の第２の遅延時間（遅延量Ｄｓ）を設定する。そして、タイミング制御部２４は、第１の遅延時間（ＯＥ）と第２の遅延時間（Ｄｓ）とを加算した遅延時間をデータラッチ部２１からの画素データＱ１～Ｑｋの出力の遅延時間として設定する。
このようにデータラッチ部２１からの画素データＱ１～Ｑｋの出力のタイミングが調整されることにより、各ソースドライバから画素部への階調電圧信号の供給のタイミングが調整される。かかるタイミング調整により、画素部Ｐ１１～Ｐｎｍの画素充電率を表示パネル１１の全体について均一化することが可能となる。
図１１は、表示パネル上の各画素領域でのゲート信号及び階調電圧信号の信号波形とタイミングを示す図である。（１）～（４）の各々は、図５に示す画素部の領域「ＧｎＳｎ」、「ＧｎＳｆ」、「ＧｆＳｎ」及び「ＧｆＳｆ」にそれぞれ対応している。なお図１１のゲート信号も、図６と同様に、選択対象の画素部を予備充電（いわゆるゲートプリチャージ）するゲート選択期間（ハイレベル期間）が長い信号波形の例を示し、ゲート信号の立上り部分は省略している。
ＧｎＳｎ（１）とＧｆＳｎ（３）とを比較すると、ＧｎＳｎでは、ゲートドライバ１３Ａ又は１３Ｂからの距離が近く、ゲート線のインピーダンスの影響が小さいため、ゲート信号の信号波形（図中、Ｇａｔｅとして示す）の立下りの鈍りが小さい。これに対し、ＧｆＳｎでは、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠く、ゲート線のインピーダンスの影響が大きいため、ゲート信号の信号波形の立下りの鈍りが大きい。このため、ゲート信号の立下りのタイミング（すなわち、ゲートオフタイミング）に合わせて、ＧｎＳｎでは遅延量ＯＥ１を小さく、ＧｆＳｎでは遅延量ＯＥｆを大きく設定している。ＧｎＳｆ（２）とＧｆＳｆ（４）との比較についても同様である。
次に、ＧｎＳｎ（１）とＧｎＳｆ（２）とを比較すると、ＧｎＳｎでは、ソースドライバからの距離が近く、ソース線のインピーダンスの影響が小さいため、階調電圧信号の信号波形（図中、Ｄａｔａとして示す）の立ち上がり及び立下りの鈍りが小さい。これに対し、ＧｎＳｆでは、ソースドライバからの距離が遠く、ソース線のインピーダンスの影響が大きいため、階調電圧信号の信号波形の立ち上がり及び立下りの鈍りが大きい。このため、ソース信号の立ち上がり及びゲート信号の立下りのタイミグに合わせて、ＧｎＳｎでは遅延量Ｄｓ（＝Ｄｓ１）を大きく、ＧｎＳｆでは遅延量Ｄｓを小さく設定（図１１ではＤｓ１＝０）している。ＧｆＳｎ（３）とＧｆＳｆ（４）との比較についても同様である。
図１１の（１）～（４）において、黒塗りの部分は、各画素領域の画素部での画素充電率を模式的に示している。すなわち、黒塗りの部分の面積は、階調電圧信号（Ｄａｔａ）が立ち上がり始めてから、ゲート信号が階調電圧以下に低下するまでの期間で階調電圧信号を積分した結果に対応している。
本実施例の表示装置では、ゲート信号の立ち下がりが遅い（鈍い）画素領域（ＧｆＳｎ、ＧｆＳｆ）ではゲート信号の立下りが早い（鋭い）画素領域と比べて階調電圧信号の出力を遅らせ、階調電圧信号の立ち上がりが早い（鋭い）画素領域（ＧｎＳｎ、ＧｆＳｎ）では階調電圧信号の立ち上がりが遅い（鈍い）画素領域（ＧｎＳｆ、ＧｆＳｆ）と比べて階調電圧信号の出力を遅らせることにより、黒塗り部分の面積が同程度となるようにソース出力のタイミングが調整される。これにより、表示パネルの面内において各画素部における画素充電率が均等化される。
図１２は、本実施例の表示装置とは異なり、ゲート線のインピーダンスの影響のみを考慮して出力遅延の調整を行った場合の比較例における、各画素領域でのゲート信号及び階調電圧信号の信号波形を示す図である。
ＧｎＳｎ（１）とＧｆＳｎ（３）との比較では、ゲートドライバ１３Ａ又は１３Ｂからの距離が遠い画素領域では、ゲートドライバ１３Ａ又は１３Ｂからの距離が近い画素領域と比べて遅延量ＯＥが大きく設定されている（ＯＥｆ＞ＯＥ１）ため、ＧｆＳｎでの画素充電率が低下し、ＧｎＳｎとの画素充電率の差が拡大している。ＧｎＳｆ（２）とＧｆＳｆ（４）との比較についても同様である。
ＧｎＳｎ（１）とＧｎＳｆ（２）との比較では、ソースドライバからの距離に応じた遅延時間の調整を行っていないため、ソースドライバからの距離が近い画素領域に比べて、ソースドライバからの距離が遠い画素領域の画素充電率が低い。
したがって、ＧｎＳｎ（１）の画素領域の画素充電率が一番高く、ＧｆＳｆの画素領域の画素充電率が一番低い状態となり、表示パネル面内の画素充電率の差、すなわち輝度差が大きい。
これに対し、本実施例の表示装置では、上記の通り、ゲート線のインピーダンスの影響及びソース線のインピーダンスの影響の双方を考慮してソース出力の遅延時間を調整しているため、表示パネル面内の画素充電率の差、すなわち輝度差を均一にすることができる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であっても良い。表示装置１００が有機ＥＬ表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、有機ＥＬ素子と、有機ＥＬ素子に流す電流を制御する薄膜トランジスタと、を備える。画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｖｄ１～Ｖｄｍに応じて薄膜トランジスタが有機ＥＬ素子に流す電流を制御し、その電流に応じて有機ＥＬ素子の発光輝度が変化することにより、表示が行われる。有機ＥＬ表示装置においても、本発明を適用することにより、書き込み電圧の低下による輝度むらの発生を抑制することが可能となる。
また、上記実施例では、ソースドライバとの距離が近いゲート線上の画素部からソースドライバとの距離が遠いゲート線上の画素部に向かう順序で階調電圧信号の供給を行う場合を例として説明した。しかし、これとは逆に、ソースドライバとの距離が遠いゲート線上の画素部からソースドライバとの距離が近いゲート線上の画素部に向かう順序で階調電圧信号の供給を行ってもよい。この場合でも、ソースドライバとの距離が遠い画素部に対する階調電圧信号の供給のタイミングを相対的に早くすることにより、上記実施例のように階調電圧信号の信号波形が十分立ち上がった時点で画素電極の充電を行うことが可能となる。
また、上記実施例では、表示パネル１１の両側にゲートドライバ１３Ａと１３Ｂとが設けられ、両側からゲート信号の供給を行う場合を例として説明した。しかし、これとは異なり、表示パネル１１の一方の側にのみゲートドライバを設け、一方向からゲート信号の供給を行うように構成しても良い。
また、上記実施例では、複数のソースドライバＩＣであるソースドライバ１４－１～１４－ｐを用いて階調電圧信号の供給を行う場合を例として説明した。しかし、単一のソースドライバを用いて全ての階調電圧信号の供給を行うように構成されていてもよい。要するに、単一のソースドライバＩＣ又は複数のソースドライバＩＣからなるソースドライバが、全体として以下のような構成を有するものであれば良い。
すなわち、ソースドライバは、ｍ本のソース線（ＳＬ１～ＳＬｍ）及びｎ本のゲート線（ＧＬ１～ＧＬｎ）（ｍ、ｎは２以上の整数）と、ｍ本のソース線とｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部（Ｐ１１～Ｐｎｍ）と、を有する表示パネル（１１）に接続され、各々がｍ個の画素データ片（ＰＤ）からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号（ＶＤＳ）を受け、映像データ信号に基づいてｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号（Ｖｄ１～Ｖｄｍ）を生成する。ソースドライバは、映像データ信号からｎ個の画素データ片群を所定周期で順次取り込み、取り込んだ画素データ片群に含まれるｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力するデータラッチ部（２１）と、データラッチ部から出力されたｍ個の画素データ片を順次取り込み、ｍ個の階調電圧に変換する階調電圧変換部（２２）と、ｍ個の階調電圧を増幅してｍ本のソース線に出力する出力部（２３）と、データラッチ部からのｍ個の画素データ片の出力のタイミングを制御するタイミング制御部（２４）と、を有する。ｎ個の画素データ片群の各々は、ｎ本のゲート線の各々に沿って配置された画素部からなるｎ個の画素列をそれぞれ供給対象とする階調電圧信号に対応する画素データ片群である。タイミング制御部は、ソースドライバから画素列までのソース線の長さが長くなるにしたがって、当該画素列を供給対象とする階調電圧信号に対応する画素データ片群のデータラッチ部による取り込みのタイミングと、当該画素データ片群を構成するｍ個の画素データ片のデータラッチ部による出力のタイミングと、のタイミング差が小さくなるようにデータラッチ部の出力のタイミングを制御する。
また、タイミング制御部は、ソースドライバから画素列までのソース線の長さが長くなるにしたがって、画素列を構成する１の画素部を供給対象とする階調電圧信号に対応する１の画素データ片の出力のタイミングと、画素列を構成し且つ１の画素部に隣接する他の画素部を供給対象とする階調電圧信号に対応する他の画素データ片の出力のタイミングと、のタイミング差が大きくなるように、データラッチ部の出力のタイミングを制御する。
かかるソースドライバの構成によれば、書き込み電圧の低下による輝度むらの発生を抑制することが可能となる。
１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４－１～１４－ｐ ソースドライバ
２０ ソース制御コア
２１ データラッチ部
２２ 階調電圧変換部
２３ 出力部
２４ タイミング制御部
３１ ゲートラインカウンタ
３２ レジスタ
３３ 出力タイミング制御回路

Claims (4)

  1. ｍ本のソース線及びｎ本のゲート線（ｍ、ｎは２以上の整数）と、前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルに接続され、各々がｍ個の画素データ片からなるｎ個の画素データ片群が連続してなる１フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記ｍ×ｎ個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバであって、
    前記映像データ信号から前記ｎ個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記ｍ個の画素データ片を前記ｍ本のソース線に対応するｍ個の出力端から順次出力するラッチ回路と、
    前記ラッチ回路から出力された前記ｍ個の画素データ片を順次取り込み、取り込んだ当該画素データ片をｍ個の階調電圧信号に変換して前記ｍ本のソース線に出力する出力回路と、
    前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように遅延時間を設定して前記ラッチ回路からの前記ｍ個の画素データ片の出力のタイミングを制御するタイミング制御部と、
    を有するソースドライバ。
  2. 前記タイミング制御部は、
    前記ゲートドライバから前記画素部の各々までの前記ゲート線の長さが長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が大きくなるように第１の遅延時間を設定し、
    前記ソースドライバから前記画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記画素部の各々を供給対象とする前記階調電圧信号に対応する前記画素データ片の前記ラッチ回路による取り込みから出力までの時間間隔が小さくなるように第２の遅延時間を設定し、
    前記第１の遅延時間と前記第２の遅延時間とによって定まる出力遅延時間に基づいて、前記ラッチ回路からの前記画素データ片の出力のタイミングを制御することを特徴とする請求項１に記載のソースドライバ。
  3. 前記タイミング制御部は、
    前記第１の遅延時間が少なくとも先頭ｃｈの遅延時間と、ｃｈ間で段階的に変化する遅延時間とを含むように前記第１の遅延時間を設定する第１の出力遅延設定部と、
    前記第２の遅延時間が順次選択されるゲート線のゲート信号に対して複数本のゲート線毎に段階的に変化するように前記第２の遅延時間を設定する第２の出力遅延設定部と、
    を有する請求項２に記載のソースドライバ。
  4. 請求項１から３のいずれか１項に記載のソースドライバと、
    ｍ本のソース線及びｎ本のゲート線と、前記ｍ本のソース線と前記ｎ本のゲート線との交差部の各々にマトリクス状に設けられたｍ×ｎ個の画素部と、を有する表示パネルと、
    複数の画素データ片が連続してなる映像データ信号を出力する表示コントローラと、
    前記ｎ本のゲート線を介して前記ｍ×ｎ個の画素部にゲート信号を供給するゲートドライバと、
    を有する表示装置。
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