CN112216246A - 数据驱动器以及显示装置 - Google Patents

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Abstract

本发明提供数据驱动器，能够抑制装置规模的增大和画质的劣化，并且顺利地进行数据对驱动器内的存储器的写入和读取。该数据驱动器具有：调制数据信号生成部，其基于影像数据信号，来生成调制数据信号，该调制数据信号发生变化，以便表示灰度电压信号对像素部中的各个像素部的写入期间的数据期间的长度成为与从数据驱动器到像素部中的各个像素部为止的距离对应的长度；以及定时控制部，其在与影像数据信号的数据期间对应的定时将影像数据信号写入到存储器，在基于影像数据信号的数据期间的长度的平均值与调制数据信号的数据期间的长度的平均值的差分来校正调制数据信号的数据期间得到的期间所对应的定时，从存储器读取影像数据信号读取。

Description

数据驱动器以及显示装置
技术领域
本发明涉及数据驱动器以及显示装置。
背景技术
作为液晶显示装置或有机EL(Electro Luminescence：电致发光)等显示器件的驱动方式，采用有源矩阵驱动方式。在有源矩阵驱动方式的显示装置中，显示面板由将像素部和像素开关配置成矩阵状的半导体基板构成。通过栅极信号来控制像素开关的接通断开，当像素开关接通时向像素部供给与影像数据信号对应的灰度电压信号，从而控制各像素部的亮度，由此进行显示。栅极信号通过栅极驱动器供给到栅极线，数据信号的供给通过数据驱动器经由数据线来进行。
作为在TV、监视器中使用的显示装置，对4K面板(像素列：3840×RGB、像素行：2160)、8K面板(4K面板的像素列2倍、像素行2倍)等高分辨率且大画面的显示装置的需求提高。例如，4K面板的标准尺寸为对角65英寸，8K面板的标准尺寸为对角80英寸。伴随着这样的显示面板的大画面化和高分辨率化、即伴随着影像数据量的增大，从栅极驱动器输出的栅极信号的选择期间(栅极信号的脉冲宽度)变短。另一方面，数据驱动器需要驱动的显示面板的数据线的负载容量增加，由数据驱动器驱动的每1像素的驱动期间(向数据线供给灰度电压信号的数据期间)也与栅极信号的选择期间对应地变短。另外，从显示控制器向各数据驱动器供给的影像数据信号的传送路径的距离也增大。
若数据线的负载容量变大且驱动期间(数据期间)变短，则就从数据驱动器供给的灰度电压信号而言，在多个数据线上的位置中的、在与数据驱动器之间的1个方向(例如，纵向)的距离相对近的数据线上的位置(以下，称为数据线近端)，信号波形的上升几乎没有钝化。另一方面，灰度电压信号的钝化朝向多个数据线上的位置中的、与数据驱动器之间的1个方向(例如，纵向)的距离相对远的数据线上的位置(以下，称为数据线远端)增大，其结果像素电极的充电率降低。因此，在数据线方向的像素列中，产生相对于同一灰度的亮度差，产生亮度不均等画质劣化。
为了消除像素电极的充电率的降低，提出了对栅极信号的脉冲宽度或灰度电压信号的驱动期间(数据期间)进行调制来将像素充电率平均化的显示装置(例如，专利文献1)。在该显示装置中，控制电路向数据驱动器供给对应于与数据驱动器相距的距离而对驱动期间(数据期间)进行调制的影像数据信号。另外，控制电路向栅极驱动器供给与驱动期间(数据期间)的调制对应地对栅极信号的脉冲宽度进行调制的栅极信号。
专利文献1：日本特开2003-122309号公报
在大画面的显示装置中，控制电路(例如，显示控制器)与各驱动器间的距离较长，因此有些情况下与从控制电路向各驱动器的传送路径的数量对应地将影像数据信号作为高速串行信号来发送。如专利文献1那样，在由控制电路向各驱动器发送调制信号的情况下，在进行1画面量的数据重写的1帧期间内，为了增大数据线远端的1个数据期间，需要缩短数据线近端的1个数据期间。例如，为了将数据线近端的1个数据期间缩短到2分之1，必须使影像数据信号的传送频率增加到2倍。在影像数据信号的传送频率的增加率较大的情况下，为了使传送路径的部件对应于较高的频率而提高性能、即变更为高价的部件，系统整体的成本上升。另外，控制电路本身也会产生与频率的增加对应的电路结构的变更。4K面板或8K面板的影像数据信号的传送频率已经是千兆Hz级的较高的频率，不容易进一步提高影像数据信号的传送频率。
因此，为了抑制控制电路与各驱动器之间的传送频率的增加，考虑从控制电路朝向数据驱动器以恒定周期发送串行化的影像数据信号VDS，以在数据驱动器侧增大数据线远端的1个数据期间并且缩短数据线近端的1个数据期间的方式进行数据定时的调制。但是，在这样在数据驱动器中进行数据定时的调制的情况下，将从控制电路供给的数据写入到数据驱动器的内部的存储器时的1帧的写入期间的长度与基于调制后的数据定时来读取来自存储器的数据时的1帧的读取期间的长度产生差异，因此存在有可能无法进行顺利的数据的写入和读取的问题。
发明内容
本发明是鉴于上述问题点而完成的，其目的在于，提供一种数据驱动器，在不增加将影像数据信号从显示控制器向数据驱动器传送时的传送频率的情况下，就能够抑制因灰度电压信号的供给时的像素充电率的降低而引起的画质的劣化，并且能够顺利地进行数据相对于数据驱动器内的存储器的写入和读取。
本发明的数据驱动器与显示面板连接，该显示面板具有多个数据线和多个栅极线、以及分别设置在上述多个数据线和上述多个栅极线的交叉部的像素部，该数据驱动器被供给由与上述多个栅极线中的各栅极线对应的多个影像数据的系列构成的影像数据信号，并将与该影像数据信号对应的灰度电压信号供给到上述多个数据线，其特征在于，具有：调制数据信号生成部，其基于上述影像数据信号，生成调制数据信号，该调制数据信号发生变化，以便表示上述灰度电压信号对上述像素部中的各像素部的写入期间的数据期间的长度成为与从上述数据驱动器到上述像素部中的各个像素部为止的距离对应的长度；定时控制部，其在与上述影像数据信号的数据期间对应的定时将上述影像数据信号写入到存储器，在与基于上述影像数据信号的数据期间的长度的平均值与上述调制数据信号的数据期间的长度的平均值的差分来对上述调制数据信号的数据期间进行校正得到的期间对应的定时，从上述存储器读取上述影像数据信号；以及输出部，其将从上述存储器读取的上述影像数据信号变换为上述灰度电压信号来向上述数据线输出。
本发明的显示装置具备：显示面板，其具有多个数据线和多个栅极线、以及设置在上述多个数据线和多个栅极线的各交叉部的像素开关和像素部；显示控制器，其针对上述多个数据线中的规定数量的数据线中的每个数据线以恒定周期生成串行化的影像数据信号；栅极驱动器，其在与基于上述影像数据信号的1画面的改写时间对应的1帧期间内，将栅极信号以上述1帧期间内的规定顺序供给到上述多个栅极线，该栅极信号具有与将上述像素开关控制为接通的选择期间对应且与周期变化的栅极定时信号的周期对应的脉冲宽度；以及多个数据驱动器，其针对上述规定数量的数据线中的每个数据线被设置，从上述显示控制器接受串行化的上述影像数据信号的供给，生成在上述1帧期间内数据期间变化的调制数据信号，基于上述调制数据信号，将与对串行化的上述影像数据信号进行并行变换得到的各影像数据对应的灰度电压信号，在上述调制数据信号的各数据期间向上述规定数量的数据线分别供给，上述多个数据驱动器中的各数据驱动器具有：存储器，其暂时存储从上述显示控制器供给的上述影像数据信号；调制数据信号生成部，其基于上述影像数据信号，生成调制数据信号，该调制数据信号发生变化，以便表示上述灰度电压信号对上述像素部中的各个像素部的写入的数据期间的长度成为与从上述数据驱动器到上述像素部中的各个像素部为止的距离对应的长度；定时控制部，其在与上述影像数据信号的数据期间对应的定时将上述影像数据信号写入到上述存储器，在与基于上述影像数据信号的数据期间的长度的平均值与上述调制数据信号的数据期间的长度的平均值的差分来对所述调制数据信号的数据期间进行校正得到的期间对应的定时，从上述存储器读取上述影像数据信号；以及输出部，其将从上述存储器读取的上述影像数据信号变换为上述灰度电压信号来向上述数据线输出。
根据本发明的显示装置，能够抑制传送频率的增加和画质的劣化，并且顺利地进行数据对数据驱动器内部的存储器的写入和读取。
附图说明
图1是示出实施例1的显示装置的结构的框图。
图2是示出多个数据驱动器中的特定驱动器的主要块的结构的框图。
图3是示意性示出设定信息存储部所存储的调制曲线的图。
图4是定时发生器的功能块的结构的框图。
图5是示意性示出定时发生器对读取地址信号的调整的图。
图6A是示出与数据线DLx对应的影像数据信号和影像数据向存储器写入的写入定时的时序图。
图6B是示出读取时钟信号和锁存时钟信号的时钟定时、第2栅极定时信号的时序图。
图7是示出向各栅极线供给的栅极信号、以及向数据线DLx供给的灰度电压信号Vdx的1帧期间的信号波形的图。
图8是示出1个数据期间和从数据驱动器分别分开的各栅极线的位置的对应关系的图。
图9是示出将存储器设置于驱动器IC的外部的变形例中的特定驱动器的主要块的结构的框图。
附图标记的说明
100…显示装置；11…显示面板；12…显示控制器；13A、13B…栅极驱动器；14-1～14-p…数据驱动器；15…设定存储装置；20…接收器；21…像素控制部；2122…设定信息存储部；23…PLL；24…定时发生器；25…存储器；26…锁存&电平转换；27…DAC；28…放大器；29…缓冲器；31…读取1H期间取得部；32…调制曲线平均计算部；33…写入1H期间平均计算部；34…写入地址生成部；35…差分计算部；36…校正部；37…读取地址生成部；40…定时控制部；41…解码器；42…编码器；43…存储器。
具体实施方式
以下对本发明的优选的实施例进行详细说明。此外，在以下的实施例的说明和附图中，实质上对相同或者等价的部分标注相同的参照附图标记。
图1是示出本实施例的显示装置100的结构的框图。显示装置100是例如有源矩阵驱动方式的液晶显示装置，包含显示面板11、显示控制器12、栅极驱动器13A和13B、以及数据驱动器14-1～14-p。
显示面板11由将多个像素部P11～Pnm和像素开关M11～Mnm(n、m为2以上的自然数)配置成矩阵状的半导体基板构成。显示面板11具有：n个栅极线GL1～GLn、以及配设为与其交叉的m个数据线DL1～DLm。此外，在以下的说明中，有些情况下将n个栅极线GL1～GLn中的任意一个栅极线记载为栅极线GLk，将m个数据线DL1～DLm中的任意一个数据线记载为数据线DLx。像素部P11～Pnm和像素开关M11～Mnm设置于栅极线GL1～GLn和数据线DL1～DLm的交叉部。
像素开关M11～Mnm与从栅极驱动器13供给的栅极信号Vg1～Vgn对应地被控制为接通或者断开。
像素部P11～Pnm从数据驱动器14-1～14-p接受与影像数据对应的灰度电压信号Vd1～Vdm的供给。在像素开关M11～Mnm分别接通时，将灰度电压信号Vd1～Vdm向像素部P11～Pnm的各像素电极供给，对各像素电极进行充电。与像素部P11～Pnm的各像素电极的灰度电压信号Vd1～Vdm对应地控制像素部P11～Pnm的亮度，由此进行显示。此外，在以下的说明中，有些情况下将灰度电压信号Vd1～Vdm中的任意一个灰度电压信号记载为Vdx。
在显示装置100为液晶显示装置的情况下，像素部P11～Pnm中的各像素部包含：经由像素开关与数据线连接的透明电极、以及在与半导体基板对置地设置且在面整体形成有一个透明的电极的对置基板之间封入的液晶。针对显示装置内部的背光，液晶的透过率对应于供给到像素部P11～Pnm的灰度电压信号Vd1～Vdm与对置基板电压的电位差而发生变化，由此进行显示。
显示控制器12生成时钟脉冲的周期(以下，称为时钟周期)恒定的时钟信号CLK。而且，显示控制器12与时钟信号CLK的时钟定时对应地，将影像数据信号VDS供给到数据驱动器14-1～14-p。影像数据信号VDS构成为针对规定数量的数据线中的每个数据线与传送路径的数量对应地被串行化的影像数据。
另外，显示控制器12将包含各种设定的控制信号CS添加到影像数据信号VDS。时钟信号CLK例如以嵌入时钟方式形成，将影像数据信号VDS、控制信号CS、时钟信号CLK作为一体化的串行信号来向各数据驱动器14-1～14-p供给，从而进行各影像数据VD的显示控制。
另外，显示控制器12对数据驱动器14-1～14-p中的、设置在与栅极驱动器13A和13B接近的位置的两端的数据驱动器14-1和14-p，供给栅极定时信号GS1。栅极定时信号GS1为恒定周期的定时信号。
栅极驱动器13A和13B从数据驱动器14-1和14-p接受具有调制周期的栅极定时信号GS2的供给，并向栅极线GL1～GLn供给根据该栅极定时信号GS2对栅极信号的脉冲宽度亦即栅极信号的选择期间进行调制后的栅极信号Vg1～Vgn。通过栅极信号Vg1～Vgn的供给，针对每个像素行选择像素部P11～Pnm。而且，通过从数据驱动器14-1～14-p向所选择的像素部供给数据信号Vd1～Vdm，进行数据信号Vd1～Vdm向像素电极的写入。
针对划分数据线DL1～DLm得到的规定数量的数据线中的每个数据线设置数据驱动器14-1～14-p。例如，在每一个数据驱动器具有960个输出，显示面板在每1个像素列具备1个数据线的情况下，4K面板的数据线由12个数据驱动器驱动，8K面板的数据线由24个数据驱动器驱动。数据驱动器14-1～14-p从显示控制器12通过分别分开的传送路径接受将控制信号CS、时钟信号CLK和影像数据信号VDS一体化的串行信号的供给。在显示控制器12与各数据驱动器间的传送路径为1对(2个)的情况下，在1个数据期间，将数据驱动器的输出数量的影像数据VD和控制信号CS作为串行化的差动信号来进行供给。
数据驱动器14-1～14-p生成将分别串行化的影像数据信号VDS并行展开得到的影像数据VD，并生成在与1个画面的改写时间对应的1帧期间内周期变化的调制数据信号。例如，调制数据信号的周期在1帧期间内阶段性地变化。基于该调制数据信号的数据定时(数据期间)，经由数据线DL1～DLm向像素部P11～Pnm供给与影像数据VD的各自对应的灰度电压信号Vd1～Vdm。上述调制数据信号被设定为，与从各数据驱动器到作为写入对象的像素部为止的数据线上的距离对应地成为不同的定时(数据期间)。具体而言，在1帧期间内，向接近数据驱动器的数据线近端的像素部供给灰度电压信号的1个数据期间被设定得短，向远离数据驱动器的数据线远端的像素部供给灰度电压信号的1个数据期间被设定得长。
这里，在本说明书中，数据线近端的像素部是指，设置在栅极线和数据线的交叉部的像素部中的、相当于在多个数据线上的位置中的与数据驱动器之间的1个方向(在图1的例子中为纵向)的距离相对近的数据线上的位置设置的像素部。
另外，数据线远端的像素部是指，设置在栅极线和数据线的交叉部的像素部中的、相当于在多个数据线上的位置中的与数据驱动器之间的1个方向(在图1的例子中为纵向)的距离相对远的数据线上的位置设置的像素部。
另外，数据驱动器14-1～14-p中的位于左端部的数据驱动器14-1经由信号线与栅极驱动器13A连接。另外，位于右端部的数据驱动器14-p经由信号线与栅极驱动器13B连接。数据驱动器14-1和14-p从显示控制器12接收恒定周期的栅极定时信号GS1的供给，并基于栅极定时信号GS1来生成具有与调制数据信号的数据定时对应的周期(定时和脉冲间隔)的栅极定时信号GS2，并向栅极驱动器13A和13B分别供给。上述栅极定时信号GS2被设定为，栅极驱动器13A和13B向各栅极线供给的栅极信号的选择定时根据与数据驱动器14-1和14-p相距的数据线上的距离来成为不同的定时。具体而言，在1帧期间内，向接近数据驱动器的数据线近端的像素部的栅极信号的选择期间被设定得短，向远离数据驱动器的数据线远端的像素部的栅极信号的选择期间被设定得长。上述调制数据信号与上述栅极定时信号GS2各自的调制周期并没有独立地设定，而是进行相互保持相关性的定时设定。在以下的说明中，也将数据驱动器14-1和14-p通称为特定驱动器。
此外，在图1中，也可以例如从特定驱动器14-1和14-p向特定驱动器以外的数据驱动器供给用于数据驱动器14-1～14-p间的定时调整的控制信号(未图示)。
另外，在图1中，也可以采用如下的结构：将从显示控制器12供给的栅极定时信号GS1替换为栅极定时信号GS1的设定信息，将该设定信息与影像数据信号VDS、控制信号CS、时钟信号CLK一同作为一体化的串行信号，向数据驱动器14-1～14-p中的至少特定数据驱动器14-1和14-p传送。
另外，在图1中，也可以是：特定驱动器14-1和14-p所生成的栅极定时信号GS2由多个栅极定时信号组构成，分别向栅极驱动器13A和13B供给。而且，栅极驱动器13A和13B也可以构成为：通过被供给的多个栅极定时信号组的定时合成，来生成向各栅极线供给的栅极信号的选择定时。
另外，在图1中，显示控制器12通过输出包含影像数据信号VDS的规定周期的串行信号和规定周期的栅极定时信号GS1的结构，能够沿用进行规定周期的信号供给的现有的显示控制器。在图1的显示装置中，在数据驱动器14-1～14-p的各个数据驱动器中采用进行数据线输出信号(灰度电压信号)的脉冲宽度(数据期间)的调制的结构，在特定驱动器14-1、14-p中采用进行数据线输出信号(灰度电压信号)的脉冲宽度(数据期间)的调制和栅极信号的脉冲宽度(选择期间)的调制的结构。
在图1的结构中，在显示面板11与栅极驱动器13A和13B的距离较近的特定驱动器14-1和14-p中，生成保持规定定时相关性的调制数据信号和栅极定时信号GS2，因此信号传送路径对于向显示面板11的栅极线和数据线供给的栅极信号和数据线输出信号(灰度电压信号)的影响所产生的定时偏移不容易产生，能够实现高品质显示。
图2是示出在构成作为特定驱动器的数据驱动器14-1和14-p的驱动器IC14A中，关于与从规定数量的输出端分别输出的影像数据VD对应的灰度电压信号Vd的输出定时(数据期间)以及基于栅极定时信号GS2的栅极信号的输出定时、脉冲宽度的控制的主要块的结构的框图。
驱动器IC14A包含接收器20、像素控制部21、设定信息存储部22、PLL(PhaseLocked Loop：锁相环)23、定时发生器24、存储器25、锁存&电平转换电路26、DAC(Digitalto Analog Converter：数模转换器)27、放大器28和缓冲器29。PLL23、定时发生器24和存储器25构成定时控制部30。从显示控制器12输出的串行信号(控制信号CS、影像数据信号VDS、时钟信号CLK)和栅极定时信号GS1被输入至驱动器IC14A。
接收器20是接收从显示控制器12输出的高速串行信号(控制信号CS、影像数据信号VDS和时钟信号CLK)的接收装置。高速串行传送来的控制信号CS、影像数据信号VDS和时钟信号CLK经由接收器20在像素控制部21中被并行展开，按照单独信号被分离。
像素控制部21从嵌入时钟信号CLK中提取恒定频率的时钟信号CLKA，并向PLL23和定时发生器24供给。另外，像素控制部21从串行化的控制信号CS提取控制信号CSA，并向设定信息存储部22供给。控制信号CSA包含PLL23和定时发生器24的设定信息。另外，像素控制部21将作为串行数据供给的影像数据信号VDS变换为作为并行数据的影像数据VD，并向定时发生器24供给。
设定信息存储部22存储用于控制PLL23和定时发生器24的动作的设定信息。此外，设定信息存储部22所存储的设定值能够与来自外部的调整对应地适当变更。设定信息存储部22例如存储有用于从恒定频率的时钟信号CLKA生成频率周期性地变化的调制时钟信号M-CLK的调制曲线。
图3是示意性示出设定信息存储部22所存储的调制曲线的图。在本实施例的显示装置100中，进行数据定时的调制，以便向与数据驱动器14-1～14-p相距的距离较远的位置的像素供给的影像数据VD的数据期间变长，且向与数据驱动器14-1～14-p相距的距离较近的位置的像素供给的影像数据VD的数据期间变短。因此，若例如栅极线的个数n＝4320，则调制曲线的波形成为这样的波形，即：向与数据驱动器14-1～14-p相距的距离最远的栅极线GL4320周边的栅极线供给的数据的数据期间较长，随着从数据驱动器14-1～14-p到栅极线的距离变近而数据期间变短。
再次参照图2，PLL23基于存储于设定信息存储部22的调制曲线来对时钟信号CLKA进行频率调制，从而生成调制时钟信号M-CLK。PLL23将所生成的调制时钟信号M-CLK向定时发生器24供给。
定时发生器24从PLL23接收调制时钟信号M-CLK。定时发生器24基于调制时钟信号M-CLK，来生成在1帧期间内周期变化的调制数据信号。定时发生器24基于所生成的调制数据信号的数据定时(数据期间)，来生成表示用于从存储器25读取数据的定时的读取时钟信号。另外，定时发生器24基于调制数据信号的数据定时来生成锁存时钟信号L-CLK，并向锁存&电平转换电路26供给。
另外，定时发生器24基于从像素控制部21供给的影像数据VD和恒定频率的时钟信号CLKA，向存储器25供给指示将数据向存储器25写入的写入地址信号WAS。写入地址信号WAS包含每个栅极线的影像数据VD、表示数据写入的定时的写入时钟的信息。
另外，定时发生器24接收栅极定时信号GS1，基于栅极定时信号GS1来生成并输出具有与调制数据信号的数据定时对应的周期(定时和脉冲间隔)的栅极定时信号TS。栅极定时信号TS由缓冲器29放大，并作为栅极定时信号GS2从驱动器IC14A输出。
存储器25是具有存储1帧的影像数据VD的存储区域的1帧存储器。与从定时发生器24向存储器25的写入地址信号WAS的供给对应地，进行影像数据VD的向存储器25的写入。另外，与读取从定时发生器24向存储器25的读取地址信号RAS的供给对应地，进行影像数据VD的从存储器25的读取。从存储器25读取的影像数据VD作为读取数据R-Data来向锁存&电平转换电路26供给。
此外，在本实施例中，针对同一影像数据VD，向存储器25写入时的1水平同步期间(以下，称为写入1H期间)与从存储器25读取时的1个水平扫描期间(以下，称为读取1H期间)不同。这里，在数据写入的1帧期间的长度与数据读取的1帧期间的长度不同的情况下，无法顺利地进行数据的写入和读取，有可能发生存储器的故障。因此，本实施例的定时发生器24为了缩小向存储器25的数据写入的1帧的期间与从存储器25的数据读取的1帧的期间之差，进行读取地址信号RAS的校正。对此，参照图3～图5而进行说明。
图4是示出定时发生器24的功能块的结构的框图。定时发生器24包含读取1H期间取得部31、调制曲线平均计算部32、写入1H期间平均计算部33、写入地址生成部34、差分计算部35、校正部36和读取地址生成部37。
读取1H期间取得部31基于从PLL23供给的调制时钟信号M-CLK，来取得与从存储器25的影像数据VD的读取对应的水平同步信号的1个水平扫描期间(即，读取1H期间)。该读取1H期间是与调制数据信号的各个数据期间对应的期间。
调制曲线平均计算部32基于存储于设定信息存储部22的调制曲线，来计算该调制曲线所示的逐条线的数据期间的长度的平均值。
写入1H期间平均计算部33基于从像素控制部21供给的影像数据VD来进行写入1H期间的取样，并计算写入1H期间的平均值。
写入地址生成部34基于从像素控制部21供给的影像数据VD和从PLL23供给的调制时钟信号M-CLK来生成写入地址信号WAS。
差分计算部35对调制曲线平均计算部32所计算出的数据期间的长度的平均值与写入1H期间平均计算部33所计算出的写入1H期间的平均值的差分进行计算。
校正部36基于差分计算部35所计算出的差分，来对读取1H期间取得部31所生成的读取1H期间进行校正，并向读取地址生成部37供给校正结果。
读取地址生成部37基于校正部36所校正的读取1H期间来生成读取地址信号RAS。
从写入地址生成部34向存储器25供给写入地址信号WAS。由此，写入地址信号WAS所示的每个写入1H期间的影像数据VD被依次写入存储器25。另外，从读取地址生成部37向存储器25供给读取地址信号RAS。由此，从存储器25读取地址信号RAS所示的每个读取1H期间的影像数据VD。
定时发生器24通过上述各部分的动作来进行读取地址信号RAS的水平扫描期间的校正，以缩小数据写入的1帧期间的长度与数据读取的1帧期间的长度之差。
图5是示意性示出定时发生器24对读取地址信号RAS的调整的图。这里，设为栅极线GL的数量n＝4320，使用与各个供给对象对应的栅极线GL的编号(即，从与数据驱动器14-1～14-p相距的距离近的栅极线开始依次为1、2、···，4320)来表示每个水平扫描期间的影像数据。
例如，写入地址信号WAS中包含的写入1H期间恒定(例如，1.70μs)，1帧的写入1H期间的长度为图5的上段所示的长度L1。
与此相对，关于校正前的读取1H期间，在与远离数据驱动器14-1～14-p的栅极线对应的期间较长，随着从数据驱动器14-1～14-p到栅极线的距离变近而变短。例如，与数据驱动器14-1～14-p相距的距离较远的栅极线即GL4320和GL4319所对应的读取1H期间为2.07μs，与数据驱动器14-1～14-p相距的距离为中程度的栅极线即GL878、GL877和G876所对应的读取1H期间为1.65μs，与数据驱动器14-1～14-p相距的距离较近的栅极线即GL6～GL1所对应的读取1H期间为1.1μs。将它们合计得到的1帧的读取1H期间的长度为图5的中段所示的长度L2。
如上所述，定时发生器24对写入1H期间的平均值(即，1.70μs)与各个读取1H期间的长度的差分进行计算，基于计算出的差分来对读取1H期间的长度进行校正。例如，将从校正前的读取1H期间的长度减去0.15μs得到的长度设为校正后的读取1H期间的长度。与数据驱动器14-1～14-p相距的距离较远的栅极线即GL4320和GL4319所对应的读取1H期间为1.92μs，与数据驱动器14-1～14-p相距的距离为中程度的栅极线即GL878、GL877和G876所对应的读取1H期间为1.5μs，与数据驱动器14-1～14-p相距的距离较近的栅极线即GL6～GL1所对应的读取1H期间为0.95μs。其结果为，如图5的下段所示，1帧的总的读取1H期间的长度为与1帧的写入1H期间的长度L1相同的长度。
由此，1帧的写入期间的长度与读取期间的长度之差缩小，由于各个期间的长度一致，因此能够使用数据驱动器内的存储器来顺利地进行数据的写入和读取。
再次参照图2，锁存&电平转换电路26与决定灰度电压信号的从驱动器IC14A的输出定时的锁存时钟信号L-CLK对应地，对影像数据R-Data进行锁存，将电平转换成与输出电源电压对应的高电压位信号(2值的高电压数字信号)，并输出高电压位信号HBS。
DAC27接受高电压位信号HBS的输入，选择(数模变换)与高电压位信号HBS对应的灰度电平电压作为模拟的灰度电压信号来向放大器28供给。
放大器28放大DAC27所选择的灰度电压信号来向数据线输出。此外，在图2中，存储器25、锁存&电平转换电路26、DAC27、放大器28的各块构成为与驱动器IC14A的输出数对应的电路组。
此外，对设置在驱动器IC14A的内部的设定信息存储部22存储包含调制曲线的设定信息的例子进行了说明，但也可以与之不同地采用从数据驱动器的外部适当地供给各种设定信息的结构。例如，也可以在驱动器IC14A的外部设置由EEPROM(ElectricallyErasable Programmable Read-Only Memory：电可擦可编程只读存储器)等构成的设定存储装置，并存储对栅极定时信号GS2的脉冲宽度的调制和灰度电压信号Vd的数据期间的调制的设定进行变更的变更设定信息。
另外，将图2作为特定驱动器14-1和14-p的结构进行了说明，但特定驱动器14-1、14-p以外的数据驱动器也可以采用与图2相同的结构。在该情况下，特定驱动器以外的数据驱动器采用不被输入栅极定时信号GS1、不输出栅极定时信号GS2的设定。例如，在图2的结构的数据驱动器中，也可以具备如下的设定：基于从显示控制器12发送的控制信号CSA或者来自外部的设定信息，来停止对定时发生器24内的栅极定时进行调整的电路(未图示)和缓冲器电路29的动作。由此，驱动器IC14A能够通过所供给的设定信息来切换特定驱动器和其他的数据驱动器，能够提高数据驱动器的通用性。
另外，在从特定驱动器14-1和14-p向特定驱动器以外的数据驱动器供给定时调整的控制信号的情况下，特定驱动器14-1和14-p也可以采用从缓冲器29输出该控制信号的结构。接收控制信号的特定驱动器以外的数据驱动器也可以采用取代栅极定时信号GS1而接收控制信号的结构。
图6A示出与数据驱动器14-1～14-p中的一个数据驱动器14的向数据线DLx的输出对应的影像数据VD和内部信号的1帧期间的时序图。图6A的上段表示串行化的影像数据信号VDS中的与栅极线GLn和数据线DLx对应的影像数据VD。图6A的中段示出将串行化的影像数据信号VDS并行展开的各影像数据VD的数据期间。按照栅极线GLn、GL(n-1)、···，GL1的顺序(即，从远离数据驱动器的一侧朝向接近的一侧的顺序)，依次传送与各栅极线的选择期间对应的影像数据VD。图6A的下段示出对将并行展开后的影像数据VD写入存储器25的定时进行控制的写入时钟信号W-CLK。此外，在以下的说明中，将数据驱动器14-1～14-p中的一个简称为数据驱动器14。
如图6A的上段所示，各影像数据VD由包含开始脉冲或配置数据等的开销OH、与数据驱动器14的输出数对应的实数据即RGB数据、伪数据DD构成。影像数据信号VDS是将与数据驱动器14的输出数对应的多个影像数据VD串行化而成的。例如，在通过1对(2个)传送路径的差分信号来传送影像数据信号VDS的情况下，影像数据信号VDS在图6A的中段所示的1个数据期间包含数据驱动器14的输出数目的影像数据VD而构成，影像数据信号VDS的周期为1个数据期间的输出数之1。因此，嵌入到影像数据信号VDS中的时钟信号CLK也成为非常高的频率。
如图6A的中段所示，在影像数据信号VDS的开头和末尾设置有空白期间(表示为V-blank、blank)。在空白期间中，加入包含各种设定信息的控制信号CS，作为与影像数据信号VDS一体化的一系列的串行信号，从显示控制器12向数据驱动器14供给。
定时发生器24基于包含周期恒定的写入时钟信号W-CLK的写入地址信号WAS，将与数据驱动器14的输出数对应地并行展开的各影像数据VD依次写入存储器25。
图6B与图6A同样地，示出与数据驱动器14-1～14-p中的一个数据驱动器14的向数据线DLx的输出对应的影像数据VD和内部信号的1帧期间的时序图。这里，示出各影像数据VD的数据期间、控制从存储器25读取影像数据VD的定时的读取时钟信号R-CLK、以及锁存时钟信号L-CLK的时钟定时。另外，在图6B中，还一并示出基于锁存时钟信号L-CLK来从数据驱动器14输出的灰度电压信号Vdx、表示向各栅极线依次输出的栅极信号的各定时的栅极CLK。
如图6B所示，从存储器25读取的各影像数据VD基于读取时钟信号R-CLK来按照与向存储器25的写入顺序相同的顺序读取。即，按照栅极线GLn、GL(n-1)、···、GL1的顺序(从远离数据驱动器14的一侧朝向接近的一侧的顺序)，从存储器25依次读取与各栅极线的选择期间对应的影像数据VD。这里，在读取时钟信号R-CLK中，对时钟定时进行调制，以使写入到远离数据驱动器14的像素行的影像数据VD的数据期间比写入时钟信号W-CLK的数据期间长，并使写入到接近数据驱动器14的像素行的影像数据VD的数据期间比写入时钟信号W-CLK的数据期间短。此外，如上所述，通过定时发生器24所执行的读取地址信号RAS的水平扫描期间的校正处理来进行调整以使1帧的数据写入的数据期间与数据读取的数据期间一致。
决定从数据驱动器14向数据线输出的定时(1个数据期间)的锁存时钟信号L-CLK例如为使读取时钟信号R-CLK延迟1个数据期间的时钟信号。基于锁存时钟信号L-CLK，将数模变换后的灰度电压信号Vdx从数据驱动器14向数据线DLx输出。在图6B中，在从锁存时钟信号L-CLK的上升边缘到下一个上升边缘为止的定时(Thn、Th(n-1)、···、Th1)生成输出灰度电压信号Vdx的各数据期间。即，向接近数据驱动器14的一侧(数据线近端)的像素供给的数据信号Vdx的1个数据期间被设定为较短，向远离数据驱动器14的一侧(数据线远端)的像素供给的灰度电压信号Vdx的1个数据期间被设定为较长。此外，为了便于图示，图6B的灰度电压信号Vdx的输出波形示出交替地输出最大灰度电压和最小灰度电压的波形例。
栅极CLK(图2的栅极定时信号TS)在定时发生器24中基于栅极定时信号GS1和调制数据信号来生成。栅极CLK在从锁存时钟信号L-CLK的上升边缘(1个数据期间的定时)偏移了规定期间(dh(n+1)、dhn、dh(n-1)、···、dh1)的定时生成。基于该栅极CLK的定时，来设定与栅极线GLn、···GLk···、GL1对应的栅极信号Vgn、···Vgk···、Vg1的选择期间(即，脉冲宽度)。基于栅极CLK的定时，在缓冲器29中生成与栅极驱动器13A和13B的驱动电路对应的栅极定时信号GS2。
此外，在大画面的显示装置中，为了提高灰度电压信号对像素电极的充电率，有些情况下进行栅极信号的预充电。在进行栅极信号的预充电的情况下，在选择向像素电极充电的灰度电压信号的栅极信号中，对于与该灰度电压的数据期间对应的栅极信号的选择期间，从多个之前的选择期间开始栅极信号的选择期间。即，设定为遍及多个选择期间的栅极信号的脉冲宽度。例如，也可以生成栅极定时信号GS2，使得对于在图6B的栅极CLK中设定的栅极信号Vgk的选择期间Thk，从多个之前的选择期间到选择期间Thk为止成为扩张了脉冲宽度的栅极信号。
图7是示出本实施例的从栅极驱动器13A或者13B向各栅极线输出的栅极信号Vg1、···Vgk···、Vgn和从数据驱动器14向数据线DLx输出的灰度电压信号Vdx的1帧期间的信号波形的图。此外，为了方便关于信号延迟的说明，灰度电压信号Vdx示出在与栅极信号的选择期间(Th1、Thk、Thn)对应的1个数据期间内从低电位的灰度电压变化到高电位的灰度电压的信号波形。
这里，针对灰度电压信号Vdx的供给，将数据线远端的1个数据期间表示为Thn，将数据线近端的1个数据期间表示为Th1。在针对灰度电压信号Vdx的1个数据期间，设定各数据期间，以使得在数据线近端1个数据期间较短，1个数据期间朝向数据线远端侧变长。
在数据线近端，数据线的阻抗的影响较小，因此信号波形的上升的钝化较小。因此，即使1个数据期间Th1变短，也能够将从数据驱动器14输出的灰度电压信号Vdx的电压电平保持原样地写入到数据线近端的像素电极。
与此相对，在数据线远端，受到较大的数据线阻抗的影响而信号波形的上升大幅钝化。然而，由于1个数据期间Thn较长，因此能够达到从数据驱动器14输出的灰度电压信号Vdx的电压电平，能够将该电压电平写入到数据线远端的像素电极。由此，在同一灰度的全画面显示中，能够使取决于数据线阻抗的数据线方向的像素充电率均匀。
另一方面，栅极信号Vg1、···Vgn被设定为：与灰度电压信号Vdx的1个数据期间对应地，脉冲宽度(选择期间)从数据线近端朝向远端而变宽。即，选择数据线近端的像素的栅极信号Vg1的脉冲宽度较短，选择数据驱动器远端的像素的栅极信号Vgn的脉冲宽度较长。由此，能够使同一灰度电压信号针对数据线方向的像素的像素充电率均匀化。此外，在图7中，示出将栅极信号的脉冲宽度设定为与1个数据期间同等的例子。这里，如上所述，也可以为了进行栅极信号的预充电，而加宽栅极信号的脉冲宽度。
另外，按照从数据线远端朝向数据线近端的顺序、即Vgn、···、Vgk、···、Vg1的顺序，从栅极驱动器13A和13B依次输出栅极信号Vg1～Vgn。由栅极信号Vgn、···、Vgk、···、Vg1分别选择的灰度电压信号Vdx依次输出到数据线DLx。
此外，也可以将栅极信号Vg1～Vgn的输出顺序与图7相反地设定为从数据驱动器近端朝向数据驱动器远端的顺序、即Vg1、···、Vgk、···、Vgn的顺序。其中，在该情况下，影像数据VD的从存储器25的读取总是在该影像数据VD的向存储器25的写入之后进行的，因此从存储器25读取最初的影像数据VD的读取时钟信号R-CLK的定时需要比将最初的影像数据VD从存储器25读取的写入时钟信号W-CLK的定时延迟规定期间。在该情况下，定时发生器24使用与图3所示的调制曲线相反的曲线来进行读取地址信号RAS的水平扫描期间的校正，从而能够使1帧的数据写入期间与数据读取期间一致。
另一方面，如图7所示，在按照Vgn、···、Vgk、···、Vg1的顺序输出栅极信号的情况下，读取影像数据VD的读取时钟信号R-CLK的时钟定时的周期与将该影像数据VD写入到存储器25的写入时钟信号W-CLK的恒定的时钟定时的周期相比，刚刚开始读取后的周期较长，周期逐渐变短。因此，能够在从最初的影像数据VD的写入稍微延迟的定时开始进行最初的影像数据VD的读取。
另外，在本实施例中，与栅极驱动器13A或者13B相距的距离对应地调整数据信号Vdx与栅极信号Vg1～Vgn的定时差dh1、···dhk···dhn。例如，在栅极线远端，栅极信号Vgn断开(从高电平变化为低电平)的定时晚，因此需要将定时差dhn设定得较大，以便用栅极信号Vgn选择还选择应该用下一栅极信号Vg(n-1)选择的灰度电压信号来使像素电极不会产生错误充电。此外，也可以构成为：与和数据驱动器14相距的数据线上的距离对应地，使定时差dh1、···dhk···dhn可变。
此外，在图7中，数据信号Vdx与栅极信号Vg1～Vgn的定时差dh1、···dhk···dhn的定时差用各个栅极信号的选择期间的结束定时与数据信号Vdx的各数据期间的结束定时的定时差来设定。
图8是示出写入与影像数据VD对应的灰度电压信号Vdx时的1个数据期间与距离数据驱动器14的各栅极线GL1、…、GLn的位置的对应关系的图。
与本实施例的显示装置100不同地，在与和数据驱动器相距的栅极线的位置无关地使灰度电压信号Vdx的写入期间恒定的情况下，如虚线A所示，1个数据期间的长度为恒定(图8所示的恒定值To)。
与此相对，在本实施例的显示装置100中，如实线B所示，接近数据驱动器14的栅极线GL1侧的1个数据期间和栅极选择期间被设定得短，与数据驱动器14相距较远的栅极线GLn侧的1个数据期间和栅极选择期间被设定得长。此外，实线B的特性曲线为取决于与距离数据驱动器14的栅极线位置对应的数据线的阻抗(布线抵抗与布线容量之积)的曲线。
而且，本实施例的显示装置100被设定为：使1个数据期间从最小值Th变化到最大值Tm，并且使1帧期间内的其平均值处于To的附近。例如，本实施例的定时发生器24像上述那样进行读取地址信号RAS的水平扫描期间的校正，调整为使读取时钟信号R-CLK的周期的平均值与周期恒定的写入时钟信号W-CLK的周期的平均值同等。由此，使写入到存储器25的写入数据W-Data与读取数据R-Data的差分极小化，能够抑制存储器25的容量。另外，根据上述的读取时钟信号R-CLK的控制，如图6A和图6B所示，写入的总时间与读取的合计时间都被控制为分别收敛在1帧期间内。
像以上那样，在本实施例的显示装置100中，与从数据驱动器14-1～14-p到影像数据VD的写入对象即像素为止的距离对应地，生成在数据线近端1个数据期间较短且在数据线远端1个数据期间较长的灰度电压信号Vd1～Vdm，并施加给数据线DL1～DLm。另外，特定驱动器即数据驱动器14-1和14-p与灰度电压信号的1个数据期间相匹配地，生成与从数据驱动器到影像数据的写入对象即像素的距离对应地栅极线的选择期间发生变化的栅极定时信号GS2。接收栅极定时信号GS2的栅极驱动器生成与从数据驱动器到影像数据的写入对象即像素为止的距离对应地栅极线的选择期间发生变化的栅极线信号Vg1～Vg，并施加给栅极线GL1～GLn。
根据该结构，显示控制器12向数据驱动器14-1～14-p以恒定周期发送被串行化且一体化的影像数据信号VDS、时钟信号CLK、控制信号CS和恒定周期的栅极定时信号GS1。因此，在显示控制器12与数据驱动器14-1～14-p之间的信号传送中，不会产生由于传送调制信号而导致的传送频率的大幅增加。另外，不需要与传送频率的增加对应地，在传送路径的部件中为了提高其性能而进行变更。
另外，在本实施例的显示装置100中，数据驱动器14-1和14-p不仅进行数据信号Vdx的生成和输出，还进行栅极定时信号GS2的生成。因此，不需要显示控制器12(TCON-IC31)的结构的变更，能够汇总为数据驱动器14-1～14-p的结构的变更。
因此，根据本发明的显示装置，能够抑制装置规模的增大，并且抑制画质的劣化。
另外，在本实施例的显示装置100中，定时发生器24进行读取地址信号RAS的水平扫描期间的校正，以便向数据驱动器内的存储器25的数据写入的1个水平期间的平均与数据读取的1个水平期间的平均一致。由此，进行调整以使1帧的数据写入的期间的长度与数据读取的期间的长度一致，因此能够顺利地进行向存储器25的数据的写入和从存储器25的数据的读取。另外，不需要与数据写入的定时与数据读取的定时的差异对应的大容量的存储器，因此能够抑制芯片尺寸。
因此，根据本发明的显示装置，能够抑制芯片尺寸的增大，并且顺利地进行数据对数据驱动器内的存储器的写入和读取。
此外，与上述实施例不同，存储器也可以不设置在驱动器IC的内部而设置在外部。图9是示出该驱动器IC14B的主要块的结构的框图。
驱动器IC14B具有解码器41、编码器42。PLL23、定时发生器24、解码器41和编码器42构成定时控制部40。
存储器43设置在驱动器IC14B的外部。此外，存储器43除了设置在驱动器IC14B的外部的方面以外，具有与图2所示的存储器25相同的功能。
解码器41设置在定时发生器24与存储器43之间。解码器41将从定时发生器24输出的写入地址信号WAS和读取地址信号RAS解码为将存储器43与驱动器IC14B之间相连的与写入数据总线数和传送频率对应的信号，并送出至存储器43。
编码器42设置在存储器43与锁存&电平转换电路26之间。编码器42基于将存储器43与驱动器IC14B之间相连的与读取数据总线数和传送频率对应的信号，对与读取地址信号RAS对应地从存储器43读取的数据进行编码，并作为读取数据R-Data来送出至锁存&电平转换电路26。
此外，解码器41和编码器42以外的功能块的结构和动作与上述实施例的各功能块相同。
这样，在将存储器43与驱动器IC14B独立地设置的情况下，也能够得到与上述实施例相同的效果。
另外，根据该结构，能够以比驱动器IC14B更精细的工序实现存储器43。因此，在存储器容量比较大的情况下，与像上述实施例那样在驱动器IC内置存储器的情况相比，能够抑制系统成本。
此外，本发明不限于上述实施方式。例如，在上述实施例中，对显示装置100为液晶显示装置的情况进行了说明，但与之不同地，也可以是有机EL(Electro Luminescence：电致发光)显示装置。在显示装置100为有机EL显示装置的情况下，像素部P11～Pnm分别具备有机EL元件、控制流向有机EL元件的电流的薄膜晶体管。根据供给到像素部P11～Pnm的灰度电压信号Vd1～Vdm由薄膜晶体管控制流向有机EL元件的电流，与该电流对应地有机EL元件的发光亮度发生变化，由此进行显示。在有机EL显示装置中，通过应用本发明，能够进行抑制亮度不均的显示。
另外，显示面板11可以是彩色FHD(Full High Definition：全高清)面板，也可以是4K面板或8K面板。
另外，在上述实施例中，以1帧的数据读取期间的长度比1帧的数据写入期间的长度长的情况为例，对定时发生器24校正读取地址信号RAS的结构进行了说明。但是，本发明也可以应用于1帧的数据读取期间的长度比1帧的数据写入期间的长度短的情况。在这样的情况下，也能够通过从调制曲线所示的数据期间的长度的平均值减去写入地址信号WAS的水平扫描期间的长度的平均值得到一个值，并从读取地址信号RAS的水平扫描期间的长度减去上述值来进行读取地址信号RAS的水平扫描期的校正，从而使1帧的数据读取期间的长度与1帧的数据写入期间的长度一致。
另外，在上述实施例中，定时发生器24以使朝向存储器25的数据写入的1帧的期间与来自存储器25的数据读取的1帧的期间一致的方式校正读取1H期间的例子进行了说明。但是，未必一定需要使数据写入的期间与数据读取的期间严格地一致，只要构成为进行校正以至少使这些期间的长度之差缩小即可。

Claims (8)

1.一种数据驱动器，其与显示面板连接，该显示面板具有多个数据线和多个栅极线、以及设置在所述多个数据线和所述多个栅极线的各交叉部的像素部，该数据驱动器被供给由与所述多个栅极线中的各栅极线对应的多个影像数据的系列构成的影像数据信号，并将与该影像数据信号对应的灰度电压信号供给到所述多个数据线，
该数据驱动器的特征在于，具有：
调制数据信号生成部，其基于所述影像数据信号，生成调制数据信号，该调制数据信号发生变化，以便表示所述灰度电压信号对所述像素部中的各像素部的写入期间的数据期间的长度成为与从所述数据驱动器到所述像素部中的各个像素部为止的距离对应的长度；
定时控制部，其在与所述影像数据信号的数据期间对应的定时将所述影像数据信号写入到存储器，在与基于所述影像数据信号的数据期间的长度的平均值与所述调制数据信号的数据期间的长度的平均值的差分来对所述调制数据信号的数据期间进行校正得到的期间对应的定时，从所述存储器读取所述影像数据信号；以及
输出部，其将从所述存储器读取的所述影像数据信号变换为所述灰度电压信号来向所述数据线输出。
2.根据权利要求1所述的数据驱动器，其特征在于，
所述定时控制部基于如下期间来控制来自所述存储器的所述影像数据信号的读取定时，其中，所述该期间是指，从所述调制数据信号的数据期间的各个期间减去如下值得到的期间，该值是从所述调制数据信号的数据期间的长度的平均值减去所述影像数据信号的数据期间的长度的平均值得到值。
3.根据权利要求1或2所述的数据驱动器，其特征在于，
所述像素部配置成矩阵状，以便所述多个栅极线与各水平扫描线对应，
所述定时控制部生成写入信号和读取信号，该写入信号包含与所述影像数据信号的数据期间对应的水平扫描期间，表示所述影像数据信号向所述存储器写入的定时，该读取信号包含与所述调制数据信号的数据期间对应的水平扫描期间，表示所述影像数据信号从所述存储器读取的定时。
4.根据权利要求3所述的数据驱动器，其特征在于，
所述定时控制部具有：
读取水平扫描期间取得部，其取得所述读取信号的各水平扫描期间的长度；
调制期间平均计算部，其计算所述调制数据信号的数据期间的长度的平均值；
写入地址生成部，其生成所述写入信号；
写入水平扫描期间平均计算部，其计算所述写入信号的水平扫描期间的长度的平均值；
差分计算部，其计算所述调制数据信号的数据期间的长度的平均值与所述写入信号的水平扫描期间的长度的平均值的差分；以及
校正部，其基于计算出的所述差分来校正所述读取信号的水平扫描期间。
5.根据权利要求4所述的数据驱动器，其特征在于，
具有存储部，该存储部存储表示所述调制数据信号的数据期间的变化的调制曲线的信息，
所述调制期间平均计算部基于所述调制曲线的信息来计算所述调制数据信号的数据期间的长度的平均值。
6.根据权利要求3至5中任一项所述的数据驱动器，其特征在于，
所述定时控制电路校正所述读取信号的水平扫描期间，以便所述写入信号的1帧的水平扫描期间的期间的长度与所述读取信号的1帧的扫描期间的期间的长度一致。
7.根据权利要求1至6中任一项所述的数据驱动器，其特征在于，
所述输出部具有：
数模变换电路，其将从所述存储器读取的所述影像数据信号变换为所述灰度电压信号；以及
放大电路，其放大所述灰度电压信号来向所述数据线输出。
8.一种显示装置，其特征在于，具备：
显示面板，其具有多个数据线和多个栅极线、以及设置在所述多个数据线和多个栅极线的各交叉部的像素开关和像素部；
显示控制器，其针对所述多个数据线中的规定数量的数据线中的每个数据线以恒定周期生成串行化的影像数据信号；
栅极驱动器，其在与基于所述影像数据信号的1画面的改写时间对应的1帧期间内，将栅极信号以所述1帧期间内的规定顺序供给到所述多个栅极线，该栅极信号具有与将所述像素开关控制为接通的选择期间对应且与周期变化的栅极定时信号的周期对应的脉冲宽度；以及
多个数据驱动器，其针对所述规定数量的数据线中的每个数据线被设置，从所述显示控制器接受串行化的所述影像数据信号的供给，生成在所述1帧期间内数据期间变化的调制数据信号，基于所述调制数据信号，将与对串行化的所述影像数据信号进行并行变换得到的各影像数据对应的灰度电压信号，在所述调制数据信号的各数据期间向所述规定数量的数据线分别供给，
所述多个数据驱动器中的各数据驱动器具有：
存储器，其暂时存储从所述显示控制器供给的所述影像数据信号；
调制数据信号生成部，其基于所述影像数据信号，生成调制数据信号，该调制数据信号发生变化，以便表示所述灰度电压信号对所述像素部中的各个像素部的写入的数据期间的长度成为与从所述数据驱动器到所述像素部中的各个像素部为止的距离对应的长度；
定时控制部，其在与所述影像数据信号的数据期间对应的定时将所述影像数据信号写入到所述存储器，在与基于所述影像数据信号的数据期间的长度的平均值与所述调制数据信号的数据期间的长度的平均值的差分来对所述调制数据信号的数据期间进行校正得到的期间对应的定时，从所述存储器读取所述影像数据信号；以及
输出部，其将从所述存储器读取的所述影像数据信号变换为所述灰度电压信号来向所述数据线输出。
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